CN105609126B - 半导体装置 - Google Patents

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Abstract

本发明提供一种半导体装置，可以包括：第一芯片ID发生单元，所述第一芯片ID发生单元被配置为经由第一穿通硅通孔接收使能信号以及经由第二穿通硅通孔接收时钟信号，并产生第一芯片ID信号和延迟的使能信号；第二芯片ID发生单元，所述第二芯片ID发生单元被配置为接收时钟信号以及经由第三穿通硅通孔从第一芯片ID发生单元接收延迟的使能信号，并产生第二芯片ID信号；第一芯片选择信号发生单元，所述第一芯片选择信号发生单元被配置为接收第一芯片ID信号和主ID信号并产生第一芯片选择信号；以及第二芯片选择信号发生单元，所述第二芯片选择信号发生单元被配置为接收第二芯片ID信号和主ID信号并产生第二芯片选择信号。

Description

半导体装置
本申请是申请日为2011年8月31日、申请号为CN 201110254498.0、发明名称为“半导体装置”的中国发明专利申请的分案申请。
技术领域
本发明的各个实施例涉及半导体装置。具体地，某些实施例涉及具有对多个芯片执行有效的ID(标识)分配的多个芯片的半导体装置。
背景技术
为了提高半导体装置的集成度，已开发了3D(三维)半导体装置，在所述3D半导体装置中，多个芯片被层叠并封装在单个封装体中以提高集成度。由于3D半导体装置中包括多个芯片，故它被配置为使得每个芯片能够由使半导体装置能够从所述多个芯片中选择某个芯片的电信号区分开。
图1是示意性地说明包括芯片选择电路的背景技术的半导体装置的配置的图。如从图1可以看出，构成半导体装置的三个芯片Chip1至Chip3被层叠成未对齐的、类似于台阶的形状。芯片Chip1至Chip3中的每个分别具有用于接收芯片选择信号的芯片选择引脚ChipSelection Pin 1和Chip Selection Pin 2。芯片Chip1至Chip3中的每个分别在两个芯片选择引脚Chip Selection Pin 1和Chip Selection Pin 2上施加有两个电压VDD和VSS。可以基于施加的两个电压VDD和VSS来选择三个芯片Chip1至Chip3之一。在背景技术的半导体装置中，当如上所述为每个芯片提供两个芯片选择引脚Chip Selection Pin 1和ChipSelection Pin 2时，最多可以对四个芯片进行选择。
然而，由于在背景技术的半导体装置中要如上述那样额外地设置芯片选择引脚，因此难以保证芯片的足够的尺寸(footage)，且只可以选择有限数量的芯片。此外，为了将电压VDD和VSS与芯片选择引脚Chip Selection Pin 1和Chip Selection Pin 2连接，半导体装置应当配备有引线，这使得整个电路线路连接复杂。另外，由于芯片应当被层叠成未对齐的、类似于台阶的形状，因此封装半导体装置是复杂且困难的。
近来正在开发使用穿通硅通孔(TSV)的3D半导体装置。3D半导体装置可以包括多个芯片。多个芯片可以经由TSV彼此电连接。使用TSV的半导体装置可以通过层叠相同类型或不同类型的芯片来形成。就此而言，通常通过层叠至少一个主芯片以及结构与主芯片相同的多个从芯片来形成半导体装置。主芯片具有与从芯片相同或不同的结构。
图2是示意性地说明使用TSV的半导体装置的结构的图。如图2所示，主芯片和多个从芯片可以经由TSV彼此电连接。多个从芯片由接收器共同地接收经由TSV从主芯片传送来的数据信号。主芯片经由TSV接收由收发器从每个从芯片传送来的信号。例如，当经由TSV传送信号时，所有的从芯片都接收信号，这触发所有的从芯片都操作。因此，需要一种仅选择要操作的从芯片的方法。通过指定要操作的从芯片，即使所有的从芯片都共同地从主芯片接收信号，但只有需要操作的从芯片能够接收信号并且操作。
发明内容
因此，需要一种可以克服上述问题或缺点中的一个或更多个的改进的半导体装置。具体地，需要一种能够向构成3D半导体装置的多个芯片分配ID的改进的半导体装置。
在以下的描述中，某些方面和实施例将变得明显。应当理解的是，这些方法和实施例仅仅是示例性的，而本发明从广义上来说即使在不具有这些方面和实施例的一个或一个以上的特征的情况下也能够实行。
在本发明的一个示例性方面中，一种半导体装置可以包括：第一芯片ID发生单元，所述第一芯片ID发生单元被配置为经由第一穿通硅通孔接收使能信号以及经由第二穿通硅通孔接收时钟信号，并产生第一芯片ID信号和延迟了的使能信号；第二芯片ID发生单元，所述第二芯片ID发生单元被配置为接收时钟信号以及经由第三穿通硅通孔从第一芯片ID发生单元接收延迟了的使能信号，并产生第二芯片ID信号；第一芯片选择信号发生单元，所述第一芯片选择信号发生单元被配置为接收第一芯片ID信号和主ID信号并产生第一芯片选择信号；以及第二芯片选择信号发生单元，所述第二芯片选择信号发生单元被配置为接收第二芯片ID信号和主ID信号并产生第二芯片选择信号。
在本发明的另一个示例性方面中，一种半导体装置可以包括：第一芯片ID发生单元，所述第一芯片ID发生单元被配置为接收时钟信号以及经由第一穿通硅通孔接收使能信号，并产生第一芯片ID信号和转换了的使能信号；第二芯片ID发生单元，所述第二芯片ID发生单元被配置为接收时钟信号以及经由第二穿通硅通孔接收转换的使能信号，并产生第二芯片ID信号；选择ID发生单元，所述选择ID发生单元被配置为提供第一芯片ID信号和第一替换ID信号之一作为第一选择ID信号，并提供第二芯片ID信号和第二替换ID信号之一作为第二选择ID信号；以及芯片选择信号发生单元，所述芯片选择信号发生单元被配置为接收第一选择ID信号和第二选择ID信号以及主ID信号，并产生第一芯片选择信号和第二芯片选择信号。
在本发明的另一个示例性方面中，一种具有层叠的第一芯片和第二芯片的半导体装置可以包括：第一组穿通硅通孔，所述第一组穿通硅通孔被配置为在沿一条直线延伸的同时穿通并连接第一芯片和第二芯片，并传送设置在第一芯片中的电路所产生的信号；第一再分配层，所述第一再分配层被配置为将第一组穿通硅通孔与设置在第二芯片中的电路电连接；以及第二再分配层，所述第二再分配层被配置为将设置在第二芯片中的电路和第一组穿通硅通孔电连接。
在本发明的另一个示例性方面中，一种具有多个芯片的半导体装置可以包括：第一电路模块，所述第一电路模块被配置为接收芯片使能信号和时钟信号，并产生延迟了的使能信号以及表示第一编码的第一识别信号，所述第一编码代表所述多个芯片中的第一芯片，所述延迟了的使能信号是通过基于时钟信号将使能信号延迟而获得的；第二电路模块，所述第二电路模块被配置为接收时钟信号以及从第一电路模块接收延迟了的使能信号，并产生表示第二编码的第二识别信号，所述第二编码代表所述多个芯片中的第二芯片；第一芯片指定模块，所述第一芯片指定模块被配置为接收第一识别信号和表示目标编码的芯片指定信号，所述目标编码代表在包括第一芯片和第二芯片的所述多个芯片之中要被激活的目标芯片，并且所述第一芯片指定模块将第一编码与目标编码进行比较以在此基础上产生第一芯片选择信号；以及第二芯片指定模块，所述第二芯片指定模块被配置为接收芯片指定信号以及表示出代表第二芯片的第二编码的第二识别信号，并且将第二编码与目标编码进行比较以在此基础上产生第二芯片选择信号。
附图说明
合并在本说明书中并且构成本发明的一部分的附图图示了根据本发明的多个实施例，附图与说明书描述一起用来解释本发明的原理。
图1是示意性地说明背景技术的半导体装置的配置的图；
图2是示意性地说明使用TSV的半导体装置的结构的图；
图3是示意性地说明根据本发明的一个示例性实施例的半导体装置的结构的图；
图4是说明穿通第一至第三芯片串联连接的第一TSV的图；
图5是说明图3所示的半导体装置的详细配置的图；以及
图6是说明要增加的且提供作为对图3所示的半导体装置的替换的配置的图。
具体实施方式
现在将仔细参考根据本发明的示例性实施例以及附图中所图示的实例。只要有可能，在附图中将使用相同的附图标记表示相同或相似的部件。
图3是示意性地说明根据本发明的一个示例性实施例的半导体装置的结构的图。在图3中，尽管示出半导体装置1是由四个层叠的芯片形成的，但是要注意的是层叠的芯片的数量不限于此。半导体装置1可以包括主芯片MASTER、第一至第三芯片SLAVE1至SLAVE3、第一至第四TSV(穿通硅通孔)TSV1至TSV4、第一至第三芯片ID发生单元11至13、以及第一至第三芯片选择信号发生单元21至23。
第一至第三TSV TSV1至TSV3穿通第一至第三芯片SLAVE1至SLAVE3，并且将第一至第三芯片SLAVE1至SLAVE3彼此电连接。在本发明的示例性实施例中，第二TSV TSV2和第三TSV TSV3并联连接到第一至第三芯片SLAVE1至SLAVE3，然而，由三个子TSV TSV1a至TSV1c构成的第一TSV TSV1顺序地将第一至第三芯片SLAVE1至SLAVE3串联连接。第一TSV TSV1传送从主芯片MASTER输入的使能信号EN。第二TSV TSV2将从主芯片MASTER输入的时钟信号CLK传送到第一至第三芯片SLAVE1至SLAVE3。第三TSV TSV3将从主芯片MASTER输入的复位信号RST传送给第一至第三芯片SLAVE1至SLAVE3。
第一芯片ID发生单元11设置在第一芯片SLAVE1中，且被配置为经由第一TSV TSV1接收使能信号EN以及经由第二TSV TSV2接收时钟信号CLK，并产生第一转换了的使能信号CEN1和第一芯片ID信号CID1<0:n>。此外，第一芯片ID发生单元11可以通过经由第三TSVTSV3接收复位信号RST而被初始化。第一转换了的使能信号CEN1经由将第一芯片SLAVE1和第二芯片SLAVE2串联连接的第一TSV TSV1而被传送到第二芯片ID发生单元12。
第二芯片ID发生单元12设置在第二芯片SLAVE2中，且被配置为经由第一TSV TSV1接收第一转换的使能信号CEN1以及经由第二TSV TSV2接收时钟信号CLK，并产生第二转换的使能信号CEN2和第二芯片ID信号CID2<0:n>。此外，第二芯片ID发生单元12可以通过经由第三TSV TSV3接收复位信号RST而被初始化。第二转换的使能信号CEN2经由将第二芯片SLAVE2和第三芯片SLAVE3串联连接的第一TSV TSV1而被传送到第三芯片发生单元13。
第三芯片ID发生单元13设置在第三芯片SLAVE3中，且被配置为经由第一TSV TSV1接收第二转换的使能信号CEN2以及经由第二TSV TSV2接收时钟信号CLK，并产生第三芯片ID信号CID3<0:n>。此外，第三芯片ID发生单元13可以通过经由第三TSV TSV3接收复位信号而被初始化。
如上所述，第一TSV TSV1的三个子TSV TSV1a至TSV1c将第一至第三芯片SLAVE1至SLAVE3串联连接。当第一TSV TSV1的三个子TSV TSV1a至TSV1c所在的区域被划分为第一芯片区域、第二芯片区域和第三芯片区域时，第一芯片区域中的第一TSV的第一子TSV TSV1a与第二芯片ID发生单元12相连接，并且第二芯片ID发生单元12与第二芯片区域中的第二子TSV TSV1b相连接。第二芯片区域中的第一TSV的第二子TSV TSV1b与第三芯片ID发生单元13相连接，并且第三芯片ID发生单元13与第三芯片区域中的第三子TSV TSV1c相连接。因此，第一TSV TSV1的三个子TSV TSV1a至TSV1c如图3所示在半导体装置1中沿着一条竖直线而电穿通第一至第三芯片SLAVE1至SLAVE3，并且将第一至第三芯片SLAVE1至SLAVE3串联连接而非并联连接。第一TSV TSV1的子TSV TSV1a至TSV1c的串联连接可以由稍后将描述的再分配层形成。
第一芯片选择信号发生单元21设置在第一芯片SLAVE1中，且被配置为接收第一芯片ID信号CID1<0:n>和主ID信号MID<0:n>，并产生第一芯片选择信号CS1。第一芯片选择信号发生单元21将第一芯片ID信号CID1<0:n>与主ID信号MID<0:n>进行比较，并在第一芯片ID信号CID1<0:n>与主ID信号MID<0:n>匹配时产生第一芯片选择信号CS1。
第二芯片选择信号发生单元22设置在第二芯片SLAVE2中，并且被配置为接收第二芯片ID信号CID2<0:n>和主ID信号MID<0:n>，并产生第二芯片选择信号CS2。第二芯片选择信号发生单元22将第二芯片ID信号CID2<0:n>与主ID信号MID<0:n>进行比较，并在第二芯片ID信号CID2<0:n>与主ID信号MID<0:n>匹配时产生第二芯片选择信号CS2。
类似地，第三芯片选择信号发生单元23设置在第三芯片SLAVE3中，且被配置为接收第三芯片ID信号CID3<0:n>和主ID信号MID<0:n>，并产生第三芯片选择信号CS3。第三芯片选择信号发生单元23将第三芯片ID信号CID3<0:n>与主ID信号MID<0:n>进行比较，并在第三芯片ID信号CID3<0:n>与主ID信号MID<0:n>匹配时产生第三芯片选择信号CS3。
第一至第三芯片选择信号CS1至CS3从第一至第三芯片SLAVE1至SLAVE3中选择芯片来操作。例如，如果产生第一芯片选择信号CS1，则第一芯片SLAVE1被激活且能够执行第一半导体装置1的各种操作。
主ID信号MID<0:n>是能够从半导体装置1外部的控制器传送的信号。主ID信号MID<0:n>可以经由第四TSV TSV4传送，所述第四TSV TSV4将第一至第三芯片SLAVE1至SLAVE3与分别设置在第一至第三芯片SLAVE1至SLAVE3中的第一至第三芯片选择信号发生单元21至23并联连接。
如图3所示，半导体装置1还可以包括控制单元30，控制单元30设置在主芯片MASTER中，且被配置为产生使能信号EN、时钟信号CLK和复位信号RST。控制单元30在半导体芯片1激活时以脉冲信号的形式产生使能信号EN。使能信号EN可以从例如用来激活半导体装置1的加电信号或时钟使能信号产生，但是本发明的范围并非限于此具体的实现方式。控制单元30可以经由第一TSV TSV1输出使能信号EN。
控制单元30可以接收外部时钟CLK_ex并产生时钟信号CLK。在本发明的示例性实施例中，时钟信号CLK可以具有比外部时钟CLK_ex长的周期。这是因为当使用周期比外部时钟CLK_ex长的时钟信号CLK来产生第一至第三芯片ID信号CID1<0:n>、CID2<0:n>和CID3<0:n>时，与使用具有短周期的外部时钟CLK_ex来产生第一至第三芯片ID信号CID1<0:n>、CID2<0:n>和CID3<0:n>相比，可以更加准确地产生芯片ID信号。具体地，因为产生芯片ID信号的操作不直接影响半导体装置的性能，以例如在数据输入/输出操作中为例，可以使用周期比外部时钟CLK_ex长的时钟信号CLK来产生芯片ID信号。控制单元30经由第二TSV TSV2输出时钟信号CLK。
另外，控制单元30可以产生复位信号RST并经由第三TSV TSV3输出复位信号RST。
图4示意性地说明图3所示的第一TSV TSV1的三个子TSV TSV1a至TSV1c穿通第一至第三芯片SLAVE1至SLAVE3而串联连接。在图4中，第一TSV TSV1的子TSV TSV1a至TSV1c沿穿通第一至第三芯片SLAVE1至SLAVE3的一条竖直直线定位。第一至第三芯片SLAVE1至SLAVE3可以包括用于第一TSV TSV1的子TSV TSV1a至TSV1c的串联连接的再分配层RDL1a、RDL1b、RDL2a、RDL2b、RDL3a和RDL3b。第一芯片SLAVE1的第一芯片ID发生单元11经由布置在主芯片MASTER中的再分配层RDLm来接收经由第一TSV TSV1传送来的使能信号EN。第一芯片SLAVE1包括第一再分配层RDL1a和第二再分配层RDL1b。第一再分配层RDL1a从第一芯片区域中的第一TSV的第一子TSV TSV1a向右延伸，并且将第一TSV的第一子TSV TSV1a与第一芯片ID发生单元11电连接。第二再分配层RDL1b从第一TSV的第一子TSV TSV1a向右延伸，并且将第一子TSV TSV1a与第二芯片ID发生单元12电连接。因此，从主芯片MASTER传送来的使能信号EN被输入到第一芯片ID发生单元11，且从第一芯片ID发生单元11产生的第一转换了的使能信号CEN1经由第一再分配层RDL1a被传送到第一芯片区域中的第一子TSV TSV1a。另外，所传送的第一转换了的使能信号CEN1经由第一子TSV TSV1a被传送到第二再分配层RDL1b。第二再分配层RDL1b将第一转换了的使能信号CEN1传送到第二芯片ID发生单元12，从第二芯片ID发生单元12产生的第二转换了的使能信号CEN2经由再分配层RDL2a被传送到第二芯片区域中的第一TSV的第二子TSV TSV1b。所传送的第二转换了的使能信号CEN2经由第二芯片区域中的第一TSV的第二子TSV TSV1b和再分配层RDL2b被传送到第三芯片ID发生单元13。如上所述，第一至第三芯片SLAVE1至SLAVE3包括允许顺序地将第一芯片ID发生单元11、第一芯片区域中的第一子TSV TSV1a、第二芯片ID发生单元12、第二芯片区域中的第二子TSV TSV1b和第三芯片ID发生单元13串联连接的再分配层。因此，包括了第一至第三子TSV TSV1a至TSV1c的第一TSV TSV1可以将第一至第三芯片SLAVE1至SLAVE3串联连接。
在图4中，可以在将第一芯片ID发生单元11与第一芯片区域中的第一子TSV TSV1a电连接的再分配层RDL1a与第一芯片ID发生单元11之间插入至少一个金属线M。此外，可以在将第一芯片区域中的第一子TSV TSV1a与第二芯片ID发生单元12电连接的再分配层RDL1b与第二芯片ID发生单元12之间插入凸块BUMP和至少一个金属线M。类似地，布置在第二芯片SLAVE2和第三芯片SLAVE3中的再分配层RDL2a、RDL2b、RDL3a和RDL3b以及与其连接的组成部件可以包括金属线M和凸块BUMP。
如图4所示，通过将再分配层布置在各个芯片中，沿着一条竖直线布置的TSV可以顺序地将芯片串联连接。此外，当第一至第三芯片SLAVE1至SLAVE3具有相同的结构时能够允许TSV的串联连接。
图5是说明图3所示的半导体装置1的示例性配置的图。如图5所示，第一芯片ID发生单元11可以包括第一编码信号发生部111和第一编码部112。第一编码信号发生部111被配置为经由第一至第三TSV TSV1至TSV3接收使能信号EN、时钟信号CLK和复位信号RST，并产生第一转换了的使能信号CEN1和第一编码信号1a、1b、1c和1d。在图5中，第一编码信号发生部111可以包括四个触发器FF。所述四个触发器FF在时钟信号CLK输入时执行储存并输出使能信号EN的操作。因此，经由第一TSV TSV1传送的使能信号EN被输入触发器FF。使能信号EN由四个触发器FF顺序地延迟。例如，当使能信号EN被施加为高电平脉冲且时钟信号CLK触发四次时，第一编码信号1a、1b、1c和1d可以具有为0001的逻辑电平。四个触发器FF之中的第一触发器FF将使能信号EN延迟并产生第一转换了的使能信号CEN1。第一转换了的使能信号CEN1经由第一TSV TSV1被输入至第二芯片ID发生单元12。第一编码部112被配置为接收第一编码信号1a、1b、1c和1d并产生第一芯片ID信号CID1<0:n>。第一编码部112将第一编码信号1a、1b、1c和1d编码为预定的比特数n，并产生第一芯片ID信号CID1<0:n>。
与第一芯片ID发生单元11相似，第二芯片ID发生单元12的第二编码信号发生部121也可以包括四个触发器FF，并产生第二编码信号2a、2b、2c和2d。由于第二编码信号发生部121的第一触发器FF接收通过将使能信号EN延迟而产生的第一转换了的使能信号CEN1，故当时钟信号CLK触发四次时第二编码信号2a、2b、2c和2d可以具有为0010的逻辑电平。第二编码信号发生部121的第一触发器FF将第一转换了的使能信号CEN1延迟并产生第二转换了的使能信号CEN2。第二转换了的使能信号CEN2经由第一TSV TSV1输入至第三芯片ID发生单元13。第二编码部122被配置为接收第二编码信号2a、2b、2c和2d并产生第二芯片ID信号CID2<0:n>。第二编码部122将第二编码信号2a、2b、2c和2d编码成预定的比特数n，并产生第二芯片ID信号CID2<0:n>。
第三芯片ID发生单元13的第三编码信号发生部131也可以包括四个触发器FF，并产生第三编码信号3a、3b、3c和3d。由于第三编码信号发生部131的第一触发器FF接收通过将第一转换了的使能信号CEN1延迟而产生的第二转换了的使能信号CEN2，故当时钟信号CLK触发四次时第三编码信号3a、3b、3c和3d可以具有为0100逻辑电平。第三编码部132被配置为接收第三编码信号3a、3b、3c和3d并产生第三芯片ID信号CID3<0:n>。第三编码部132将第三编码信号3a、3b、3c和3d编码成预定的比特数n，并产生第三芯片ID信号CID3<0:n>。
构成编码信号发生部111、121和131中的每个的触发器的数量不具体限于本发明的示例性实施例所使用的。本领域的技术人员将容易理解的是，触发器的数量可以根据沟构成半导体装置1的层叠芯片的数量而变化，且时钟信号CLK的触发次数也可以变化。
第一至第三芯片选择信号发生单元21至23经由第四TSV TSV4接收主ID信号MID<0:n>。第一至第三芯片选择信号发生单元21至23中的每个被配置为将主ID信号MID<0:n>与相应的芯片ID信号CID1<0:n>、CID2<0:n>和CID3<0:n>进行比较，并基于比较结果产生第一至第三芯片选择信号CS1至CS3之一。当芯片ID信号CID1<0:n>、CID2<0:n>和CID3<0:n>中的任何一个与主ID信号MID<0:n>匹配时，第一至第三芯片选择信号发生单元21至23中的相应一个产生具有相应的芯片ID信号的芯片选择信号。例如，如果主ID信号MID<0:n>与第二芯片ID信号CID2<0:n>匹配，则第二芯片选择信号发生单元22产生第二芯片选择信号CS2。第一至第三芯片选择信号发生单元21至23可以被配置为包括接收主ID信号MID<0:n>和各个芯片ID信号CID1<0:n>、CID2<0:n>和CID3<0:n>的异或非门。
下面将参照图3至图5描述根据本发明的一个示例性实施例的半导体装置1的操作。如果半导体装置1被激活，则布置在主芯片MASTER中的控制单元30产生使能信号EN，并从外部时钟CLK_ex产生时钟信号CLK。使能信号EN经由第一TSV TSV1传送到第一芯片ID发生单元11的第一编码信号发生部111，并且时钟信号CLK经由第二TSV TSV2传送到第一至第三芯片SLAVE1至SLAVE3的第一至第三编码信号发生部111、121和131。
如果使能信号EN是高电平脉冲信号且时钟信号CLK触发四次，则第一编码信号发生部111产生为0001的第一编码信号1a、1b、1c和1d，第二编码信号发生部121产生为0010的第二编码信号2a、2b、2c和2d，且第三编码信号发生部131产生为0100的第三编码信号3a、3b、3c和3d。第一至第三编码部112、122和132对各个编码信号进行编码并产生第一至第三芯片ID信号CID1<0:n>、CID2<0:n>和CID3<0:n>。
第一至第三芯片选择信号发生单元21至23中的每个接收各个芯片ID信号CID1<0:n>、CID2<0:n>和CID3<0:n>以及经由第四TSV TSV4从主芯片MASTER传送来的主ID信号MID<0:n>，并且将各个芯片ID信号CID1<0:n>、CID2<0:n>和CID3<0:n>与主ID信号MID<0:n>进行比较。如果主ID信号MID<0:n>与第二芯片ID信号CID2<0:n>匹配，则第二芯片选择信号发生单元22产生第二芯片选择信号CS2，而第一芯片选择信号发生单元21和第三芯片选择信号发生单元23不产生第一芯片选择信号CS1和第三芯片选择信号CS3。因此，第二芯片SLAVE2响应于第二芯片选择信号CS2而被激活，并且第二芯片SLAVE2能够执行半导体装置1的操作。
半导体装置1能够实现TSV与各个芯片的串联连接，并且能够快速且简单地施加芯片ID信号。因此，可以单独地选择和激活需要操作的芯片。
图6说明根据本发明一个实施例的半导体装置1的附加的配置。图6图示可以增加的选择ID发生单元40，以及可以替换图3所示的芯片选择信号发生单元21至23的芯片选择信号发生单元50。选择ID发生单元40接收测试模式信号TM<0:m>和第一至第三芯片ID信号CID1<0:n>、CID2<0:n>和CID3<0:n>。选择ID发生单元40从测试模式信号TM<0:m>产生第一至第三替换ID信号RID1<0:n>、RID2<0:n>和RID3<0:n>。第一替换ID信号RID1<0:n>是用于替换第一芯片ID信号CID1<0:n>的信号，第二替换ID信号RID2<0:n>是用于替换第二芯片ID信号CID2<0:n>的信号，第三替换ID信号RID3<0:n>是用于替换第三芯片ID信号CID3<0:n>的信号。选择ID信号单元40被配置为响应于测试模式信号TM<0:m>而输出第一至第三芯片ID信号CID1<0:n>、CID2<0:n>和CID3<0:n>或者第一至第三替换ID信号RID1<0:n>、RID2<0:n>和RID3<0:n>作为选择ID信号SID1<0:n>、SID2<0:n>和SID3<0:n>。当第一至第三芯片ID信号CID1<0:n>、CID2<0:n>和CID3<0:n>中的任何一个未正确地产生时，选择ID发生单元40输出第一至第三替换ID信号RID1<0:n>、RID2<0:n>和RID3<0:n>而不是第一至第三芯片ID信号CID1<0:n>、CID2<0:n>和CID3<0:n>来作为第一至第三选择ID信号SID1<0:n>、SID2<0:n>和SID3<0:n>，从而保证半导体装置1的正确的芯片选择操作。
选择ID发生单元40包括替换ID发生部41和选择部42。替换ID发生部41被配置为接收测试模式信号TM<0:m>并产生第一至第三替换ID信号RID1<0:n>、RID2<0:n>和RID3<0:n>。替换ID发生部41包括多个熔丝组(未示出)。因此，通过以希望的方式切断所述多个熔丝组所拥有的熔丝并应用测试模式信号TM<0:m>，产生第一至第三替换ID信号RID1<0:n>、RID2<0:n>和RID3<0:n>。
选择部42被配置为输出第一至第三芯片ID信号CID1<0:n>、CID2<0:n>和CID3<0:n>或第一至第三替换ID信号RID1<0:n>、RID2<0:n>和RID3<0:n>。也就是说，选择部42产生第一芯片ID信号CID1<0:n>或第一替换ID信号RID1<0:n>作为第一选择ID信号SID1<0:n>，产生第二芯片ID信号CID2<0:n>或第二替换ID信号RID2<0:n>作为第二选择ID信号SID2<0:n>，以及产生第三芯片ID信号CID3<0:n>或第三替换ID信号RID3<0:n>作为第三选择ID信号SID3<0:n>。
虽然没有单独示出，但选择ID发生单元40可以正如第一至第三芯片ID发生单元11至13那样被分布且布置在第一至第三芯片SLAVE1至SLAVE3中。此外，选择ID发生单元40可以一同布置在主芯片MASTER中。在这种情形下，可能够需要用于传送各个ID信号的额外的TSV。
芯片选择信号发生单元50被配置为接收第一至第三选择ID信号SID1<0:n>、SID2<0:n>和SID3<0:n>以及主ID信号MID<0:n>，并产生第一至第三芯片选择信号CS1至CS3。芯片选择信号发生单元50将第一至第三选择ID信号SID1<0:n>、SID2<0:n>和SID3<0:n>与主ID信号MID<0:n>进行比较，并产生与匹配主ID信号MID<0:n>的选择ID信号相对应的芯片选择信号。例如，如果主ID信号MIS<0:n>与第二选择ID信号SID2<0:n>匹配，则芯片选择信号发生单元50产生第二芯片选择信号CS2而不产生第一芯片选择信号CS1和第三芯片选择信号CS3。虽然没有单独示出，但芯片选择信号发生单元50可以正如第一至第三芯片选择信号发生单元21至23那样被分布且布置在第一至第三芯片SLAVE1至SLAVE3中。通过另外的配置和替换配置，根据本发明的一个示例性实施例的半导体装置1可以更加准确地产生芯片选择信号。
虽然已经描述了某些实施例，但是本领域技术人员将会理解的是，描述的实施例仅是示例性的。因此，本文描述的半导体装置不应当基于所描述的实施例来限定。确切地说，本文所描述的半导体装置应当仅根据所附权利要求并结合附图来限定。

Claims (5)

1.一种包括层叠的第一芯片和第二芯片的半导体装置，包括：
第一组穿通硅通孔，所述第一组穿通硅通孔被配置为在沿一条直线延伸的同时穿通并连接所述第一芯片和所述第二芯片，并传送设置在所述第一芯片中的电路所产生的信号；
第一再分配层，所述第一再分配层被配置为将所述第一组穿通硅通孔的第一子穿通硅通孔与设置在所述第二芯片中的电路电连接；以及
第二再分配层，所述第二再分配层被配置为将设置在所述第二芯片中的电路与所述第一组穿通硅通孔的第二子穿通硅通孔电连接。
2.如权利要求1所述的半导体装置，还包括：
另一个再分配层，所述另一个再分配层被配置为将设置在所述第一芯片中的电路与所述第一组穿通硅通孔的第一子穿通硅通孔电连接。
3.如权利要求2所述的半导体装置，还包括：
金属线，所述金属线被配置为将设置在所述第一芯片中的电路与所述另一个再分配层电连接。
4.如权利要求1所述的半导体装置，还包括：
凸块和金属线，所述凸块和金属线被配置为将所述第一再分配层和设置在所述第二芯片中的电路电连接。
5.如权利要求1所述的半导体装置，还包括：
金属线，所述金属线被配置为将设置在所述第二芯片中的电路与所述第二再分配层电连接。
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