KR101876907B1 - 집적회로 시스템 - Google Patents
집적회로 시스템 Download PDFInfo
- Publication number
- KR101876907B1 KR101876907B1 KR1020110140453A KR20110140453A KR101876907B1 KR 101876907 B1 KR101876907 B1 KR 101876907B1 KR 1020110140453 A KR1020110140453 A KR 1020110140453A KR 20110140453 A KR20110140453 A KR 20110140453A KR 101876907 B1 KR101876907 B1 KR 101876907B1
- Authority
- KR
- South Korea
- Prior art keywords
- information
- chip
- node
- channel
- voltage
- Prior art date
Links
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 37
- 229910052710 silicon Inorganic materials 0.000 claims description 37
- 239000010703 silicon Substances 0.000 claims description 37
- 230000004913 activation Effects 0.000 claims description 31
- 230000003213 activating effect Effects 0.000 claims description 19
- 238000000034 method Methods 0.000 claims description 19
- 230000004044 response Effects 0.000 claims description 11
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims description 4
- 238000005516 engineering process Methods 0.000 abstract description 3
- 239000004065 semiconductor Substances 0.000 description 42
- 102100035692 Importin subunit alpha-1 Human genes 0.000 description 28
- 108010011989 karyopherin alpha 2 Proteins 0.000 description 28
- 101001001462 Homo sapiens Importin subunit alpha-5 Proteins 0.000 description 15
- 102100036186 Importin subunit alpha-5 Human genes 0.000 description 15
- 102100035087 Ectoderm-neural cortex protein 1 Human genes 0.000 description 8
- 101000877456 Homo sapiens Ectoderm-neural cortex protein 1 Proteins 0.000 description 8
- 238000010586 diagram Methods 0.000 description 8
- 101001006871 Homo sapiens Kelch-like protein 25 Proteins 0.000 description 7
- 102100027800 Kelch-like protein 25 Human genes 0.000 description 7
- 239000002184 metal Substances 0.000 description 6
- 101150074417 SSC1 gene Proteins 0.000 description 5
- 101000835860 Homo sapiens SWI/SNF-related matrix-associated actin-dependent regulator of chromatin subfamily B member 1 Proteins 0.000 description 4
- 102100025746 SWI/SNF-related matrix-associated actin-dependent regulator of chromatin subfamily B member 1 Human genes 0.000 description 4
- 238000004519 manufacturing process Methods 0.000 description 4
- 101100041821 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) AI4 gene Proteins 0.000 description 3
- 101100225893 Saccharomyces cerevisiae ENS2 gene Proteins 0.000 description 3
- 238000004806 packaging method and process Methods 0.000 description 2
- YHVHQZYJGWGAKN-ZUWUZHNASA-N (3s,6s,9r,12s)-6-(4-aminobutyl)-12-benzyl-9-(1h-indol-3-ylmethyl)-3-[(1r)-1-phenylmethoxyethyl]-1,4,7,10,13-pentazacycloicosane-2,5,8,11,14-pentone Chemical compound O([C@H](C)[C@H]1C(NCCCCCCC(=O)N[C@@H](CC=2C=CC=CC=2)C(=O)N[C@H](CC=2C3=CC=CC=C3NC=2)C(=O)N[C@@H](CCCCN)C(=O)N1)=O)CC1=CC=CC=C1 YHVHQZYJGWGAKN-ZUWUZHNASA-N 0.000 description 1
- 101150117862 CPP1 gene Proteins 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012536 packaging technology Methods 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
- H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
- H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
- H01L25/0657—Stacked arrangements of devices
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
본 기술은 다수의 칩에 포함된 동일한 회로를 이용해 각각의 칩에 아이디를 부여하기 위한 것으로, 본 발명에 따른 집적회로 시스템은 제1노드를 포함하는 제1칩; 제2노드를 포함하고 상기 제1칩에 적층되어 형성되는 제2칩; 및 상기 제1노드 및 상기 제2노드에 연결되고 상기 제1노드 및 상기 제2노드 사이에 전위차이를 생성하는 채널을 포함하고, 상기 제1칩은 상기 제1노드의 전압을 이용해 자신에게 대응하는 제1아이디 정보를 생성하고, 상기 제2칩은 상기 제2노드의 전압을 이용해 자신에게 대응하는 제2아이디 정보를 생성한다.
Description
본 발명은 집적회로 시스템에 관한 것이다.
집적회로 시스템 분야에서 반도체 소자의 패키징 기술은 소형화 및 고용량화에 대한 요구 등에 따라 지속적으로 발전되어 왔다. 최근에는 소형화 및 고용량화와 더불어 실장 효율성을 만족시킬 수 있는 적층 반도체 패키지에 대한 다양한 기술들이 개발되고 있다.
적층 반도체 패키지는 개별 반도체 칩들을 적층한 후에, 한번에 적층된 칩들을 패키징해주는 방법과, 패키징된 개별 반도체 패키지들을 적층하는 방법으로 제조할 수 있으며, 적층 반도체 패키지의 개별 반도체 칩들은 금속와이어 또는 관통 실리콘 비아(Through Silicon Via: TSV) 등을 통하여 전기적으로 연결된다.
그러나, 종래의 금속 와이어를 이용한 적층 반도체 패키지는 금속 와이어를 통하여 전기적인 신호 교환이 이루어지므로 속도가 느리고, 많은 수의 와이어가 사용되어 전기적 특성 열화가 발생한다. 또한, 금속 와이어를 형성하기 위해 기판에 추가 면적이 요구되어 패키지의 크기가 증가되고, 반도체 칩들 사이에 와이어 본딩을 하기 위한 캡이 요구되므로 패키지의 높이가 높아진다.
이에, 최근에는 관통 실리콘 비아(TSV)를 이용한 적층 반도체 패키지가 제안되었다. 적층 반도체 패키지는 일반적으로 반도체칩 내에 반도체칩을 관통하는 비아홀(Via hole)을 형성하고, 관통된 비아홀 내에 전도성 물질을 채워 관통 실리콘 비아라는 관통 전극을 형성하며, 관통 전극을 매개로 상부 반도체칩과 하부 반도체칩 간을 전기적으로 연결하는 방식으로 구현하고 있다.
한편 적층 반도체 패키지에서 특정한 칩을 동작시키기 위해서는 적층 패키지에 포함된 다수의 반도체 칩에 아이디를 부여해야 한다. 다수의 반도체 칩을 서로 다른 공정로 형성하거나, 다수의 반도체 칩이 서로 다른 회로를 포함하는 경우(즉 다수의 반도체 칩이 각각 서로 다른 구조를 가지는 경우) 다수의 반도체 칩의 서로 다른 구성을 이용하여 다수의 반도체 칩에 쉽게 아이디를 부여할 수 있다. 그러나 다수의 반도체 칩을 서로 다른 공정로 형성하거나, 다수의 반도체 칩이 서로 다른 회로를 포함하는 경우, 다수의 반도체 칩을 서로 다른 공정에서 형성하고 패키징 해야하므로 수율일 떨어지고 제조 비용이 증가한다는 문제점이 있다.
따라서 적층 반도체 패키지의 수율을 높이고, 제조비용을 줄이기 위해서는 동일한 공정를 통해 형성된 동일한 회로를 포함하는 반도체 칩을 적층하는 것이 유리하다. 그러다 동일한 반도체 칩을 적층하는 경우 다수의 반도체 칩 각각에 아이디를 부여하는 방법이 문제가 된다. 동일한 다수의 반도체 칩에 아이디를 부여하는 방법으로는 각 반도체 칩에 포함된 퓨즈회로를 프로그래밍하거나 외부로부터 각 반도체 칩마다 서로 다른 아이디 신호를 인가해주는 방법 등이 있다. 그러나 전자의 경우 각 반도체 칩의 퓨즈회로를 일일이 서로 다르게 프로그래밍 해주어야 하기 때문에 번거롭고, 후자의 경우 각 반도체 칩에 서로 다른 아이디 신호를 인가하기 위해 각 반도체 칩마다 본딩을 서로 달리 해주어야 한다는 문제점이 있다.
본 발명은 다수의 칩 내부에 포함된 동일한 회로를 이용하여 칩에 아이디를 부여하는 집적회로 시스템을 제공한다.
본 발명에 따른 집적회로 시스템은 제1노드를 포함하는 제1칩; 제2노드를 포함하고 상기 제1칩에 적층되어 형성되는 제2칩; 및 상기 제1노드 및 상기 제2노드에 연결되고 상기 제1노드 및 상기 제2노드 사이에 전위차이를 생성하는 채널을 포함할 수 있고, 상기 제1칩은 상기 제1노드의 전압을 이용해 자신에게 대응하는 제1아이디 정보를 생성하고, 상기 제2칩은 상기 제2노드의 전압을 이용해 자신에게 대응하는 제2아이디 정보를 생성할 수 있다.
또한 본 발명에 따른 집적회로 시스템은 각각 아이디 노드를 포함하며 적층되어 형성되는 다수의 칩; 및 상기 아이디 노드들을 연결하되 상기 각각의 아이디 노드 사이에 전위차이를 생성하는 채널을 포함할 수 있고, 상기 다수의 칩 각각은 자신에게 포함된 상기 아이디 노드의 전압을 이용하여 자신에게 대응하는 아이디 정보를 생성할 수 있다.
또한 본 발명에 따른 집적회로 시스템은 제1노드를 포함하는 제1칩; 제2노드를 포함하고 상기 제1칩에 적층되어 형성되는 제2칩; 상기 제1노드 및 상기 제2노드에 연결되고 상기 제1노드 및 상기 제2노드 사이에 전위차이를 생성하는 제1채널; 및 상기 제1칩 및 상기 제2칩에 비교정보를 인가하기 위한 하나 이상의 제2채널을 포함할 수 있고, 상기 제1칩은 상기 제1노드의 전압을 이용해 자신에게 대응하는 제1아이디 정보를 생성하되 상기 제1아이디 정보와 상기 비교정보가 대응하면 활성화되고, 상기 제2칩은 상기 제2노드의 전압을 이용해 자신에게 대응하는 제2아이디 정보를 생성하되 상기 제2아이디 정보와 상기 비교정보가 대응하면 활성화될 수 있다.
본 기술은 다수의 칩 내부에 동일한 회로를 형성하고, 이러한 회로를 이용해 각 칩에 아이디를 부여함으로써 수율을 높이고, 제조비용을 줄일 수 있으며, 다수의 칩 각각에 아이디 정보를 입력해 줄 필요가 없다.
도 1은 본 발명의 일 실시예에 따른 집적회로 시스템의 구성도,
도 2은 본 발명의 다른 일 실시예에 따른 집적회로 시스템의 구성도,
도 3은 본 발명의 다른 일 실시예에 따른 집적회로 시스템의 구성도,
도 4은 다양한 실시예에 따른 도 3의 칩 활성화부(ENC1, ENC2)의 구성도.
도 2은 본 발명의 다른 일 실시예에 따른 집적회로 시스템의 구성도,
도 3은 본 발명의 다른 일 실시예에 따른 집적회로 시스템의 구성도,
도 4은 다양한 실시예에 따른 도 3의 칩 활성화부(ENC1, ENC2)의 구성도.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 1은 본 발명의 일 실시예에 따른 집적회로 시스템의 구성도이다.
도 1에 도시된 바와 같이, 집적회로 시스템은 제1노드(N1)를 포함하는 제1칩(C1), 제2노드(N2)를 포함하고 제1칩(C1)에 적층되어 형성되는 제2칩(C2) 및 제1노드(N1) 및 제2노드(N2)에 연결되고 제1노드(N1) 및 제2노드(N2) 사이에 전위차이를 생성하는 채널(CH)을 포함하고, 제1칩(C1)은 제1노드(N1)의 전압을 이용해 자신에게 대응하는 제1아이디 정보(ID1<1:2>)를 생성하고, 제2칩(C2)은 제2노드(N2)의 전압을 이용해 자신에게 대응하는 제2아이디 정보(ID2<1:2>)를 생성한다. 제1칩(C1)은 제1노드(N1)의 전압에 응답하여 제1아이디 정보(ID1<1:2>)를 생성하는 제1아이디 정보 생성부(RCH1 및 G1을 포함하는 구성)를 포함하고, 제2칩(C2)은 제2노드(N2)의 전압에 응답하여 제2아이디 정보(ID2<1:2>)를 생성하는 제2아이디 정보 생성부(RCH2 및 G2을 포함하는 구성)를 포함한다.
도 1을 참조하여 집적회로 시스템에 대해 설명한다.
제1노드(N1)와 제2노드(N2)에 전위차이를 생성하기 위해 채널의 일단(A)에는 제1전압이 인가되고, 채널의 타단(B)에는 제1전압보다 레벨이 낮은 제2전압이 인가된다. 이하에서 제1전압은 전원전압(VDD)이고, 제2전압은 기저전압(VSS)인 경우에 대해 설명한다. 다만 제1전압 및 제2전압의 전압레벨은 설계에 따라 달라질 수 있다.
채널(CH)은 제1칩(C1)에 포함된 제1노드(N1)과 제2칩(C2)에 포함된 제2노드(N2)를 연결하며 제1노드(N1)와 제2노드(N2) 사이에 전위차이를 생성한다. 채널(CH)은 하나 이상의 관통 실리콘 비아(TSV1, TSV2)를 포함할 수 있다. 하나 이상의 관통 실리콘 비아(TSV1, TSV2)는 제1칩(C1) 및 제2칩(C2)에 포함된 관통 실리콘 비아일 수 있다. 이하에서 제1칩(C1)은 제1관통 실리콘 비아(TSV1)에 포함하고, 제2칩(C2)는 제2관통 실리콘 비아(TSV2)를 포함하는 경우에 대해 설명한다.
또한 채널(CH)은 제1노드(N1)와 제2노드(N2)에 전위차이를 생성하기 위해 하나 이상의 저항성 소자(R1, R2) 또는 하나 이상의 다이오드(D1, D2)를 포함할 수 있다. 하나 이상의 저항성 소자(R1, R2)는 제1칩(C1) 및 제2칩(C2)에 포함된 저항성 소자일 수 있다. 또는 하나 이상의 다이오드(D1, D2)는 제1칩(C1) 및 제2칩(C2)에 포함된 다이오드를 포함할 수 있다. 저항성 소자(R1, R2) 또는 다이오드(D1, D2)는 제1노드(N1)와 제2노드(N2) 사이에 구별가능한 전위차이를 생성하기 위한 구성이며 채널(CH)은 저항성 소자나 다이오드가 아니더라고 제1노드(N1)와 제2노드(N2) 사이에 전위차이를 생성할 수 있는 구성을 포함할 수 있다. 이하에서 제1칩(C1)은 제1저항(R1)을 포함하고, 제2칩(C2)는 제2저항(R2)를 포함하는 경우에 대해 설명한다.
도 1에서는 체널(CH)에 포함된 제1관통 실리콘 비아(TSV1), 제1저항성 소자(R1)(또는 제1다이오드(D1)), 제2관통 실리콘 비아(TSV2) 및 제2저항성 소자(R2)(또는 제2다이오드(D2))는 위에 나열된 순서대로 직렬로 연결되어 있고, 제1노드(N1)는 제1관통 실리콘 비아(TSV1) 및 제1저항성 소자(R1)가 접속된 노드이고, 제2노드(N2)는 제2관통 실리콘 비아(TSV2) 및제2저항성 소자(R2)가 접속된 노드인 경우에 대해 도시하였다. 그러나 각 소자(TSV1, R1, TSV2, R2)의 연결순서는 여기에 한정되는 것이 아니며 노드(N1, N2)의 위치도 설계에 따라서 달라질 수 있다. 제1노드(N1)과 제2노드(N2)의 전위차이가 명확하게 구분될 수 있는 정도이면 된다.#
채널의 일단(A)에 전원전압(VDD)이 인가되고, 채널의 타단(B)에 기저전압(VSS)이 인가되면 채널의 일단(A)으로부터 채널의 타단(B)으로 전류가 흐르게 된다. 채널(CH)의 양단을 통해 전류가 흐르면 제1, 2관통 실리콘 비아(TSV1, TSV2) 및 제1, 2저항성 소자(R1, R2)(또는 제1, 2다이오드(D1, D2))에 의해 채널(CH)의 각 노드 사이에 전압강하가 발생한다. 따라서 제1노드(N1) 및 제2노드(N2) 사이에 전위차이가 생성되며 제1노드(N1)의 전압이 제2노드(N2)의 전압보다 높아진다. 제1, 2관통 실리콘 비아(TSV1, TSV2)의 저항값이 RT이고, 제1, 2저항성 소자(R1, R2)의 저항값이 각각 R이라면(동일한 공정에 의해 제조된 동일한 칩이므로 저항값도 같음) 전압분배의 법칙에 의해 제1노드(N1)의 전압은 (VDD - VSS) * (RT + 2R) / (2RT + 2R)이 되고, 제2노드(N2)의 전압은 (VDD - VSS) * (R) / (2RT + 2R)이 된다.
제1아이디 정보 생성부(RCH1 및 G1을 포함하는 구성)는 제1노드(N1)의 전압에 응답하여 제1칩(C1)에 대응하는 제1아이디 정보(ID1<1:2>)를 생성한다. 또한 제2아이디 정보 생성부(RCH2 및 G2을 포함하는 구성)는 제2노드(N1)의 전압에 응답하여 제2칩(C2)에 대응하는 제2아이디 정보(ID2<1:2>)를 생성한다. 이러한 동작을 위해 제1아이디 정보 생성부(RCH1 및 G1을 포함하는 구성)는 채널(CH)을 모델링한 제1레플리카 채널(RCH1) 및 제1레플리카 채널(RCH1)로부터 생성된 하나 이상의 제1비교전압(VC1_1, VC1_2)과 제1노드(N1)의 전압을 비교하여 제1아이디 정보(ID1<1:2>)를 생성하는 제1정보 생성부(G1)를 포함한다. 또한 제2아이디 정보 생성부(RCH2 및 G2을 포함하는 구성)는 채널(CH)을 모델링한 제2레플리카 채널(RCH2) 및 제2레플리카 채널(RCH2)로부터 생성된 하나 이상의 제2비교전압(VC2_1, VC2_2)과 제2노드(N2)의 전압을 비교하여 제2아이디 정보(ID2<0:1>)를 생성하는 제2정보 생성부(G2)를 포함한다.
제1정보 생성부(G1)는 하나 이상의 제1비교기(CMP1_1, CMP1_2)를 포함한다. 'CMP1_1'은 제1노드(N1)의 전압과 'VC1_1'를 비교한 결과를 출력하고, 'CMP1_2'는 제1노드(N1)의 전압과 'VC1_2'를 비교한 결과를 출력한다. 제2정보 생성부(G2)는 하나 이상의 제2비교기(CMP2_1, CMP2_2)를 포함한다. 'CMP2_1'은 제2노드(N2)의 전압과 'VC2_1'를 비교한 결과를 출력하고, 'CMP2_2'는 제2노드(N2)의 전압과 'VC2_2'를 비교한 결과를 출력한다. 여기서 하나 이상의 제1비교전압(VC1_1, VC1_2)과 하나 이상의 제2비교전압(VC2_1, VC2_2) 중 서로 대응하는 비교전압은 서로 동일한 전압레벨을 가질 수 있다. 이하에서 예를 들어 정보 생성부(G1, G2)의 동작에 대해 설명한다.
'VC1_1'와 'VC2_1'는 서로 동일한 레벨로 제1노드(N1)의 전압과 제2노드(N1)의 전압의 사이 레벨을 가지며 'VC1_2'와 'VC2_2'는 서로 동일한 레벨로 제2노드(N2)의 전압보다 낮은 레벨을 가진다고 하자. 또한 'CMP1_1, CMP1_2'는 제1노드(N1)의 전압이 제1비교전압(VC1_1, VC1_2)보다 높으면 '1'을 출력하고 낮으면 '0'을 출력하며, 'CMP2_1, CMP2_2'는 제2노드(N2)의 전압이 제2비교전압(VC2_1, VC2_2)보다 높으면 '1'을 출력하고 낮으면 '0'을 출력한다고 하자. 제1노드(N1)의 전압은 'VC1_1', VC1_2'보다 높으므로 'CMP1_1', 'CMP1_2' 각각은 모두 '1'을 출력한다. 따라서 제1아이디 정보(ID1<1:2>)는 '11'이 된다. 제2노드(N1)의 전압은 'VC2_1'보다 낮고, 'VC2_2'보다 높으므로 'CMP2_1'는 '0'을 출력하고, 'CMP2_2'는 '1'을 출력한다. 따라서 제2아이디 정보(ID2<1:2>)는 '01'이 된다. 즉 아이디 정보 생성부(RCH1 및 G1을 포함하는 구성, RCH2 및 G2을 포함하는 구성)는 아날로그 신호인 노드(N1, N2)의 전압의 레벨을 디지털 신호(digital)인 아이디 정보(ID1<1:2>, ID2<1:2>)로 바꾸는 동작을 수행하는 일종의 아날로그-디지털 변환기(Analog to Digital Converter; ADC)이다.
비교전압(VC1_1, VC1_2, VC2_1, VC2_2) 또는 노드(N1, N2)의 전압은 제1아아디 정보(ID1<1:2>) 및 제2아이디 정보(ID2<1:2>)가 각각 '01', '00'이 되도록 설계될 수도 있다. 즉 각 노드의 전압차이를 이용해 서로 값이 다른 아이디 정보를 생성한다는 것이며 각 노드의 정확한 전압 및 각 아이디 정보의 정확한 값은 설계에 따라 달라질 수 있다. 이는 후술할 도 2의 집적회로 시스템에서도 마찬가지이다.
여기서 비교전압(VC1_1, VC1_2, VC2_1, VC2_2)을 생성하기 위해 레플리카 채널(RCH1, RCH2)을 이용하는 것은 레플리카 채널(RCH1, RCH2)에 포함된 노드를 선택하는 것만으로 적절한 레벨을 가지는 비교전압을 생성할 수 있기 때문이다. 여기서 레플리카 채널(RCH1, RCH2) 각각은 채널(CH)에 포함된 제1, 2저항성 소자(R1, R2)(또는 제1, 2다이오드(D1, D2), 채널의 구성에 따라 저항성 소자와 다이오드 중 채널과 동일한 구성을 포함함)및 제1, 2관통 실리콘 비아(TSV1, TSV2)의 저항값을 모델링한 하나 이상의 레플리카 관통 실리콘 비아(RTSV1, RTSV2)를 포함한다. 이하에서 제1레플리카 관통 실리콘 비아(RTSV1)는 제1관통 실리콘 비아(TSV1)의 저항값을 모델링한 것이고, 제2레플리카 관통 실리콘 비아(RTSV2)는 제2관통 실리콘 비아(TSV2)의 저항값을 모델링한 것이다.
레플리카 채널(RCH1, RCH2)의 양단에는 채널(CH)과 같이 각각 전원전압(VDD) 및 기저전압(VSS)이 인가된다. 'VC1_1' 및 'VC1_2'는 각각 제1레플리카 채널(RCH1)의 내부노드(C1_1, C1_2)에서 생성된 전압이고, 'VC2_1' 및 'VC2_2'는 각각 제2레플리카 채널(RCH2)의 내부노드(C2_1, C2_2)에서 생성된 전압일 수 있다. 다만 'VC1_1', 'VC1_2', 'VC2_1' 및 'VC2_2'이 생성되는 노드가 위 노드에 한정되는 것은 아니며 상술한 바와 같이 제1노드(N1)의 전압과 제2노드(N2)의 전압을 서로 구별되는 디지털 신호로 변환할 수 있는 비교전압을 생성할 수 있는 노드이면 된다.
제1칩(C1) 및 제2칩(C2)은 각각 적층되지 않은 경우 각 칩의 아이디 정보(ID1<1:2>, ID2<1:2>)를 초기값으로 설정하는 제1초기화부(INI1) 및 제2초기화부(INI2)를 더 포함할 수 있다. 이러한 초기화부(INI1, INI2)는 칩이 적층되지 않은 경우 제2노드(N2)의 전압보다 낮은 전압을 아이디 정보 생성부(RCH1 및 G1을 포함하는 구성, RCH2 및 G2을 포함하는 구성)로 입력하여 아이디 정보(ID1<1:2>, ID2<1:2>)를 모두 '00'으로 초기화할 수 있다.
본 발명에 따른 집적회로 시스템은 제1칩(C1)과 제2칩(C2)이 동일한 구성을 가지면서도 다수의 소자가 직렬로 연결된 채널(CH)을 이용하여 제1칩(C1)에 포함된 제1노드(N1)와 제2칩(C2)에 포함된 제2노드(N2)에 전위차이를 발생시키고, 제1노드(N1)의 전압과 제2노드(N2)의 전압을 동일한 전압레벨의 비교전압을 이용하여 디지털 신호로 변환하므로써 각 칩에 서로 다른 아이디를 부여할 수 있다. 따라서 수율을 높이고 제조비용을 줄이면서도 각 반도체 패키지에 포함된 각 반도체 칩에 아이디를 부여할 수 있다. 여기서 채널(CH)을 관통 실리콘 비아, 메탈라인, 컨택만으로 형성하는 경우에는 제1노드(N1)와 제2노드(N2)에 거의 전위차가 생기지 않기 때문에(관통 실리콘 비아, 메탈라인, 컨택의 저항이 매우 작음) 제1노드(N1)의 전압과 제2노드(N2)의 전압을 디지털 신호로 변환할 때 구별하기가 매우 어렵다. 따라서 채널(CH)은 제1노드(N1)와 제2노드(N2)에 구별 가능한 전위차를 생성하기 위한 저항성 소자 또는 다이오드 등을 포함하는 것이다.
도 2은 본 발명의 다른 일 실시예에 따른 집적회로 시스템의 구성도이다. 도 2는 도 1의 실시예를 일반적인 경우로 확장한 것이다.
집적회로 시스템은 각각 아이디 노드(N1 ~ NN)를 포함하며 적층되어 형성되는 다수의 칩(C1 ~ CN) 및 아이디 노드(C1 ~ CN)들을 연결하되 각각의 아이디 노드(N1 ~ NN) 사이에 전위차이를 생성하는 채널(CH)을 포함하고, 다수의 칩(C1 ~ CN) 각각은 자신에게 포함된 아이디 노드(N1 ~ NN)의 전압을 이용하여 자신에게 대응하는 아이디 정보(ID1<1:N> ~ IDN<1:N>)를 생성한다. 다수의 칩(N1 ~ NN) 각각은 자신에게 포함된 아이디 노드(N1 ~ NN)의 전압에 응답하여 자신에게 대응하는 아이디 정보(ID1<1:N> ~ IDN<1:N>)를 생성하는 아이디 정보 생성부(RCH1 및 G1을 포함하는 구성 ~ RCHN 및 GN을 포함하는 구성)를 포함한다.
도 2를 참조하여 집적회로 시스템에 대해 설명한다.
각각의 아이디 노드(N1 ~ NN)에 전위차이를 생성하기 위해 채널의 일단(A)에는 제1전압이 인가되고, 채널의 타단(B)에는 제1전압보다 레벨이 낮은 제2전압이 인가된다. 이하에서 제1전압은 전원전압(VDD)이고, 제2전압은 기저전압(VSS)인 경우에 대해 설명한다. 다만 제1전압 및 제2전압의 전압레벨은 설계에 따라 달라질 수 있다.
채널(CH)은 다수의 칩(C1 ~ CN) 각각에 포함된 아이디 노드(N1 ~ NN)들 사이를 연결하며 각각의 아이디 노드(N1 ~ NN)들 사이에 전위차이를 생성한다. 채널(CH)은 하나 이상의 관통 실리콘 비아(TSV1 ~ TSVN)를 포함할 수 있다. 하나 이상의 관통 실리콘 비아(TSV1 ~ TSVN)는 다수의 칩(C1 ~ CN)에 포함된 관통 실리콘 비아일 수 있다. 이하에서 다수의 칩(C1 ~ CN) 각각은 자신에게 대응하는 관통 실리콘 비아(TSV1 ~ TSVN)를 포함하는 경우에 대해 설명한다.
또한 채널(CH)은 각각의 아이디 노드(N1 ~ NN)들 사이에 전위차이를 생성하기 위해 하나 이상의 저항성 소자(R1 ~ RN) 또는 하나 이상의 다이오드(D1 ~ DN)를 포함할 수 있다. 하나 이상의 저항성 소자(R1 ~ RN)는 다수의 칩(C1 ~ CN) 각각에 포함된 저항성 소자일 수 있다. 또는 하나 이상의 다이오드(D1 ~ DN)는 다수의 칩(C1 ~ CN) 각각에 포함된 다이오드를 포함할 수 있다. 저항성 소자(R1 ~ RN) 또는 다이오드(D1 ~ DN)는 각각의 아이디 노드(N1 ~ NN)들 사이에 구별가능한 전위차이를 생성하기 위한 구성이며 채널(CH)은 저항성 소자나 다이오드가 아니더라고 각각의 아이디 노드(N1 ~ NN)들 사이에 전위차이를 생성할 수 있는 구성을 포함할 수 있다. 이하에서 다수의 칩(C1 ~ CN) 각각은 자신에게 대응하는 저항성 소자(R1 ~ RN)를 포함하는 경우에 대해 설명한다.
도 2에서는 체널(CH)에 포함된 다수의 관통 실리콘 비아(TSV1 ~ TSVN) 및 다수의 저항성 소자(R1 ~ RN)가 교대로 직렬 연결되어 있고, 다수의 아이디 노드(N1 ~ NN)가 다수의 관통 실리콘 비아(TSV1 ~ TSVN) 및 다수의 저항성 소자(R1 ~ RN) 중 서로 대응하는 관통 실리콘 비아 및 저항성 소자가 접속된 노드인 경우에 대해 도시하다. 그러나 각 소자(TSV1 ~ TSVN, R1 ~ RN)의 연결순서는 여기에 한정되는 것이 아니며 아이디 노드(N1 ~ NN)의 위치도 설계에 따라서 달라질 수 있다. 각각의 아이디 노드(N1 ~ NN) 사이의 전위차이가 명확하게 구분될 수 있는 정도이면 된다.
채널의 일단(A)에 전원전압(VDD)이 인가되고, 채널의 타단(B)에 기저전압(VSS)이 인가되면 채널의 일단(A)으로부터 채널의 타단(B)으로 전류가 흐르게 된다. 채널(CH)의 양단을 통해 전류가 흐르면 다수의 관통 실리콘 비아(TSV1 ~ TSVN) 및 다수의 저항성 소자(R1 ~ RN)(또는 다수의 다이오드(D1 ~ DN))에 의해 채널(CH)의 각 노드 사이에 전압강하가 발생한다. 따라서 다수의 아이디 노드(N1 ~ NN) 사이에 사이에 전위차이가 생성되며 채널의 일단(A)에 가까운 아이디 노드일수록 전압이 높아진다. 이때 다수의 아이디 노드(N1 ~ NN)의 전압은 도 1의 설명에서 상술한 바와 같이 전압분배의 법칙에 의해 결정된다.
다수의 칩(C1 ~ CN) 각각에 포함된 아이디 정보 생성부(RCH1 및 G1을 포함하는 구성 ~ RCHN 및 GN을 포함하는 구성)는 자신에게 대응하는 아이디 노드(N1 ~ NN)의 전압에 응답하여 자신이 포함된 칩에 대응하는 아이디 정보(ID1<1:N> ~ IDN<1:N>)을 생성한다. 이러한 동작을 위해 다수의 아이디 정보 생성부(RCH1 및 G1을 포함하는 구성 ~ RCHN 및 GN을 포함하는 구성) 각각은 채널(CH)을 모델링한 레플리카 채널(RCH1 ~ RCHN) 및 레플리카 채널(RCH1 ~ RCHN)로부터 생성된 하나 이상의 비교전압(VC1_0 ~ VC1_M, ~ , VCN_0 ~ VCN_M)과 아이디 노드(N1 ~ NN)의 전압을 비교하여 아이디 정보(ID1<1:N> ~ IDN<1:N>)를 생성하는 정보 생성부(G1 ~ GN)를 포함한다.
각각의 정보 생성부(G1 ~ GN)는 하나 이상의 비교기(CMP1_1 ~ CMP1_N, ~ , CMPN_1 ~ CMPN_N)를 포함한다. 제1정보 생성부(G1)에 포함된 하나 이상의 비교기(CMP1_1 ~ CMP1_N)는 제1아이디 노드(N1)의 전압과 제1레플리카 채널(RCH1)로부터 생성된 하나 이상의 비교전압(VC1_1 ~ VC1_N)을 비교한 결과를 출력한다. 제2 내지 제N정보 생성부(G2 ~ GN)도 자신에게 포함된 하나 이상의 비교기(CMP2_1 ~ CMP2_N, ~ , CMPN_1 ~ CMPN_N)를 통해 하나 이상의 비교전압(VC2_1 ~ VC2_N, ~ , VCN_1 ~ VCN_N)과 자신에게 대응하는 아이디 노드(N2 ~ NN)의 전압을 비교한 결과를 출력한다. 여기서 도 1과 같이 서로 대응하는 비교전압은 서로 동일한 전압레벨을 가질 수 있다(예를 들어 VC1_K ~ VCN_K는 서로 동일한 전압레벨을 가짐). 이하에서 예를 들어 정보 생성부(G1 ~ GN)의 동작에 대해 설명한다.
도 2에서 'VC1_K' 내지 'VCN_K'(1≤K≤N)는 동일한 전압레벨을 가진다. 또한 'VC1_K' 내지 'VCN_K'는 제K아이디 노드(NK)의 전압보다 낮고 제K+1아이디 노드(NK+1)의 전압보다 높은 전압레벨을 가진다고 하자. 또한 하나 이상의 비교기(CMP1_1 ~ CMP1_N, ~ , CMPN_1 ~ CMPN_N)는 자신에게 입력되는 아이디 노드(N1 ~ NN 중 하나)의 전압과 비교전압(VC2_1 ~ VC2_N, ~ , VCN_1 ~ VCN_N 중 하나)을 비교하여 아이디 노드의 전압이 높으면 '1'을 출력하고, 비교전압이 높으면 '0'을 출력한다고 하자. 제1아이디 노드(N1)의 전압은 'VC1_1' ~ 'VC1_N'보다 높으므로 'CMP1_1' ~ 'CMP1_N'은 모두 '1'을 출력한다. 따라서 제1아이디 정보(ID1<1:N>)는 '11 ~ 1'('1'이 N비트)이 된다. 제2아이디 노드(N2)의 전압은 'VC2_1'보다 낮고, 'VC2_2' ~ 'VC2_N'보다 높으므로 'CMP2_1'는 '0'을 출력하고, 'CMP2_2' ~ 'CMP2_N'은 '1'을 출력한다. 따라서 제2아이디 정보(ID2<1:N>)는 '01 ~ 1'('0'이 1비트, '1'이 N-1비트)이 된다. 제K아이디 노드(NK)의 전압은 'VCK_1' ~ 'VCK_K-1'보다 낮고, 'VCK_K' ~ 'VCK_N'보다 높으므로 'CMPK_1' ~ 'CMPK_K-1'는 '0'을 출력하고, 'CMPK_K' ~ 'CMPK_N'은 '1'을 출력한다. 따라서 제K아이디 정보(IDK<1:N>)는 '00 ~ 1'('0'이 K-1비트, '1'이 N-K+1비트)이 된다. 즉 아이디 정보 생성부(RCH1 및 G1을 포함하는 구성 ~ RCHN 및 GN을 포함하는 구성)는 아날로그 신호인 노드(N1 ~ NN)의 전압의 레벨을 디지털 신호(digital)인 아이디 정보(ID1<1:N> ~ IDN<1:N>)로 바꾸는 동작을 수행하는 일종의 아날로그-디지털 변환기(Analog to Digital Converter; ADC)이다.
여기서 비교전압(VC2_1 ~ VC2_N, ~ , VCN_1 ~ VCN_N)을 생성하기 위해 레플리카 채널(RCH1 ~ RCHN)을 이용하는 것은 레플리카 채널(RCH1 ~ RCHN)에 포함된 노드를 선택하는 것만으로 적절한 레벨을 가지는 비교전압을 생성할 수 있기 때문이다. 여기서 레플리카 채널(RCH1 ~ RCHN) 각각은 채널(CH)에 포함된 제1 내지 제N저항성 소자(R1 ~ RN)(또는 제1 내지 제N다이오드(D1 ~ DN)) 및 제1 내지 제N관통 실리콘 비아(TSV1 ~ TSVN)의 저항값을 각각 모델링한 하나 이상의 레플리카 관통 실리콘 비아(RTSV1 ~ RTSVN)를 포함한다. 이하에서 제K레플리카 관통 실리콘 비아(RTSVK)는 제K관통 실리콘 비아(TSVK)의 저항값을 모델링한 것이다.
레플리카 채널(RCH1 ~ RCHN)의 양단에는 채널(CH)과 같이 각각 전원전압(VDD) 및 기저전압(VSS)이 인가된다. 'VCK_1' 및 'VCK_N'는 각각 제K레플리카 채널(RCHK)의 제1 내지 N내부노드(CK_1 ~ CK_N)에서 생성된 전압일 수 있다. 다만 비교전압들(VC2_1 ~ VC2_N, ~ , VCN_1 ~ VCN_N)이 생성되는 노드가 위 노드에 한정되는 것은 아니며 상술한 바와 같이 제1 내지 제N아이디 노드(N1 ~ NN)의 전압을 서로 구별되는 디지털 신호로 변환할 수 있는 비교전압을 생성할 수 있는 노드이면 된다.
다수의 칩(C1 ~ CN)은 각각 적층되지 않은 경우 각 칩의 아이디 정보(ID1<1:N> ~ IDN<1:N>)를 초기값으로 설정하는 제1 내지 N초기화부(INI1 ~ ININ)를 더 포함할 수 있다. 이러한 초기화부(INI1 ~ ININ)는 칩이 적층되지 않은 경우 제N노드(NN)의 전압보다 낮은 전압을 아이디 정보 생성부(RCH1 및 G1을 포함하는 구성 ~ RCHN 및 GN을 포함하는 구성)로 입력하여 아이디 정보(ID1<1:N> ~ IDN<1:N>)를 모두 '00 ~ 0'('0'이 N비트)으로 초기화할 수 있다.
본 발명에 따른 집적회로 시스템은 다수의 칩(C1 ~ CN)이 동일한 구성을 가지면서도 다수의 소자가 직렬로 연결된 채널(CH)을 이용하여 각 칩에 포함된 아이디 노드(N1 ~ NN)들 사이에 전위차이를 발생시키고, 제1 내지 제N아이디 노드(N1 ~ NN)의 전압을 동일한 전압레벨의 비교전압을 이용하여 디지털 신호로 변환하므로써 각 칩에 서로 다른 아이디를 부여할 수 있다. 따라서 수율을 높이고 제조비용을 줄이면서도 각 반도체 패키지에 포함된 각 반도체 칩에 아이디를 부여할 수 있다.
도 3은 본 발명의 다른 일 실시예에 따른 집적회로 시스템의 구성도이다. 도 3의 집적회로 시스템은 도 1의 집적회로 시스템에서 제1칩(C1) 또는 제2칩(C2)이 선택되었는지 여부를 나타내는 비교정보(CP)를 입력받아 각 칩의 내부에서 생성된 아이디 정보(ID1<1:2>), ID2<1:2>)와 비교하여 입력된 비교정보(CP)에 대응하는 아이디 정보(ID1<1:2>), ID2<1:2>)에 대응하는 칩을 활성화 시키는 구성을 더 포함한 것이다.
도 3에 도시된 바와 같이, 집적회로 시스템은 제1노드(N1)를 포함하는 제1칩(C1), 제2노드(N2)를 포함하고 제1칩(C1)에 적층되어 형성되는 제2칩(C2), 제1노드(N1) 및 제2노드(N2)에 연결되고 제1노드(N1) 및 제2노드(N2) 사이에 전위차이를 생성하는 제1채널(CH) 및 제1칩(C1) 및 제2칩(C2)에 비교정보(CP)를 인가하기 위한 하나 이상의 제2채널(CH2)을 포함하고, 제1칩(C1)은 제1노드(N1)의 전압을 이용해 자신에게 대응하는 제1아이디 정보(ID1<1:2>)를 생성하되 제1아이디 정보(ID1<1:2>)와 비교정보(CP)가 대응하면 활성화되고, 제2칩(C2)은 제2노드(N2)의 전압을 이용해 자신에게 대응하는 제2아이디 정보(ID2<1:2>)를 생성하되 제2아이디 정보(ID2<1:2>)와 비교정보(CP)가 대응하면 활성화된다.
이하에서 도 3을 참조하여 집적회로 시스템에 대해 설명한다.
제1칩(C1)은 제1노드(N1)의 전압에 응답하여 제1아이디 정보(ID1<1;2>)를 생성하는 제1아이디 정보 생성부(RCH1 및 G1을 포함하는 구성) 및 제1아이디 정보(ID1<1:2>)와 비교정보(체1:2>)가 대응하면 제1칩(C1)을 활성화하는 제1칩 활성화부(ENC1)를 포함하고, 제2칩(C2)은 제2노드(N2)의 전압에 응답하여 제2아이디 정보(ID2<1:2>)를 생성하는 제2아이디 정보 생성부(RCH2 및 G2을 포함하는 구성) 및 제2아이디 정보(ID2<1:2>)와 비교정보(CP)가 대응하면 제2칩(C2)을 활성화하는 제2칩 활성화부(ENC2)를 포함한다.
도 3의 집적회로 시스템에서 각 칩의 아이디 정보(ID1<1:2>, ID2<1:2>)를 생성하는 제1, 2아이디 정보 생성부(RCH1 및 G1을 포함하는 구성, RCH2 및 G2을 포함하는 구성)의 구성 및 동작은 도 1의 집적회로 시스템의 제1, 2아이디 정보 생성부(RCH1 및 G1을 포함하는 구성, RCH2 및 G2을 포함하는 구성)의 구성 및 동작과 동일하다. 또한 도 3의 제1채널(CH)의 구성은 도 1의 채널(CH)의 구성과 동일하다. 이하에서는 각 칩(C1, C2)에서 생성된 아이디 정보(ID1<1:2>, ID2<1:2>)와 입력된 비교정보(CP)를 비교하여 각 칩(C1, C2)을 활성화시키는 동작을 중심으로 설명한다.
비교정보(CP)는 집적회로 시스템의 외부에서 인가된 명령을 수행할 칩을 선택하기 위한 정보로서 집적회로 시스템에 구비된 하나 이상의 제2채널(CH2)를 통해 제1칩(C1) 및 제2칩(C2)으로 인가된다. 여기저 하나 이상의 제2채널(CH2)은 각각 하나 이상의 관통 실리콘 비아(CH2_TSV1, CH2_TSV2)를 포함할 수 있다. 도 3에는 1개의 제2채널(CH2)를 통해 1비트의 비교정보(CP)를 입력받아 가공하여 아이디 정보(ID1<1:2>, ID2<1:2>)와 비교하는 경우에 대해 도시하였지만 이는 설계에 따라 달라질 수 있으며 자세한 것은 도 4의 설명에서 후술한다.
제1칩 활성화부(ENC1)는 제1아이디 정보(ID1<1:2>) 또는 비교정보(CP)를 서로 비교가능한 형태로 인코딩 또는 디코딩하는 제1신호 가공부(PR1) 및 제1신호 가공부(PR1)의 출력을 이용해 제1아이디 정보(ID1<1:2>) 및 비교정보(CP)를 비교하여 제1아이디 정보(ID1<1:2>) 및 비교정보(CP)가 대응하면 제1칩(C1)을 활성화하는 제1칩 활성화 신호(EN1)를 생성하는 제1활성화 신호 생성부(ENS1)를 포함한다. 또한 제2칩 활성화부(ENC2)는 제@아이디 정보(ID2<1:2>) 또는 비교정보(CP)를 서로 비교가능한 형태로 인코딩 또는 디코딩하는 제2신호 가공부(PR2) 및 제2신호 가공부(PR2)의 출력을 이용해 제2아이디 정보(ID2<1:2>) 및 비교정보(CP)를 비교하여 제2아이디 정보(ID2<1:2>) 및 비교정보(CP)가 대응하면 제2칩(C2)을 활성화하는 제2칩 활성화 신호(EN2)를 생성하는 제2활성화 신호 생성부(ENS2)를 포함한다.
도 3에서 아이디 정보(ID1<1:2>, ID2<1:2>)는 2비트이고, 비교정보(CP)는 1비트이므로 직접적으로 비교가 불가능하다. 따라서 신호 가공부(PR1, PR2)를 이용해 아이디 정보(ID1<1:2>, ID2<1:2>)를 인코딩(incoding)하여 1비트로 바꾸어서 1비트인 비교정보(CP)와 비교하거나, 반대로 비교정보(CP)를 디코딩(decoding)하여 2비트로 바꾸어서 2비트인 아이디 정보(ID1<1:2>, ID2<1:2>)와 비교해야 한다. 이하에서는 후자의 경우에 대해서 설명하며 전자의 경우에 대해서는 도 4의 설명에서 후술한다. 또한 비교정보가 아이디 정보와 동일한 비트로 입력되는 경우에는 비교정보 또는 아이디 정보를 인코딩 또는 디코딩할 필요가 없으므로 칩 활성화부(ENC1, ENC2)는 신호 가공부(PR1, PR2)를 포함하지 않아도 된다. 즉 활성화 신호 생성부(ENS1, 둔)에서 아이디 정보와 비교정보의 서로 대응하는 비트를 직접비교하여 칩 활성화 신호(EN1, EN2)를 생성할 수 있다.
제1, 2신호 가공부(PR1, PR2)는 비교정보(CP)를 디코딩하여 2비트의 가공정보(CPP<1:2>)를 생성한다. 이하에서 'CPP<1>'은 'ID1<1>' 및 'ID2<1>'에 대응하고, 'CPP<2>'는 'ID1<1>' 및 'ID2<1>'에 대응한다. 여기서 제1칩(C1)을 활성화하는 경우 '1'인 비교정보(CP)를 입력하고, 제2칩(C2)을 활성화하는 경우 '0'인 비교정보를 입력한다고 하자. 제1, 2신호 가공부(PR1, PR2)는 '1'인 비교정보(CP)를 디코딩하여 '11'인 가공정보(CPP<1:2>)를 생성하고, '0'인 비교정보(CP)를 디코딩하여 '10'인 가공정보(CPP<1:2>)를 생성한다.
제1활성화 신호 생성부(ENS1)는 제1아이디 정보(ID1<1:2>)와 가공정보(CPP<1:2>)를 비교하여 제1아이디 정보(ID1<1:2>)와 가공정보(CPP<1:2>)가 동일한 경우(가공정보(CPP<1:2>)가 '11'인 경우, 즉 입력된 비교정보(CP)가 제1아이디 정보(ID1<1:2>)에 대응하는 경우), 제1칩 활성화 신호(EN1)를 활성화한다. 제2활성화 신호 생성부(ENS2)는 제2아이디 정보(ID1<1:2>)와 가공정보(CPP<1:2>)를 비교하여 제2아이디 정보(ID1<1:2>)와 가공정보(CPP<1:2>)가 동일한 경우(가공정보(CPP<1:2>)가 '10'인 경우, 즉 입력된 비교정보(CP)가 제2아이디 정보(ID1<1:2>)에 대응하는 경우), 제2칩 활성화 신호(EN2)를 활성화한다.
칩 활성화 신호에 응답하여 활성화된 칩은 집적회로 시스템 외부로부터 인가된 명령에 따른 동작을 수행한다. 이하 집적회로 시스템이 메모리 시스템인 경우의 예를 들어 칩의 동작에 대해 설명한다. 여기서 제1칩(C1) 및 제2칩(C2)은 모두 슬레이브 칩(slave chip)일 수도 있고, 제1칩(C1) 및 제2칩(C2) 중 하나의 칩은 마스터 칩(master chip)이고 나머지 하나의 칩은 슬레이브 칩일 수도 있다.
메모리 칩의 외부로부터 데이터 라이트 명령(write command), 어드레스(address), 라이트할 데이터(data) 및 '1'인 비교정보(CP)가 입력되었다고 하자. 여기서 라이트 명령, 어드레스 및 데이터는 제1칩(C1) 및 제2칩(C2)에 공통으로 연결된 다수의 채널(도 3에 미도시 됨)을 통해서 제1칩(C1) 및 제2칩(C2)으로 함께 인가된다. 상술한 바와 같이 '1'인 비교정보(CP)는 제1아이디 정보(ID1<1:2>)에 대응하므로, 제1칩 활성화부(ENC1)는 제1칩(C1)을 활성화하고 제2칩 활성화부(ENC2)는 제2칩(C2)을 활성화하지 않는다. 활성화된 제1칩(C1)은 라이트 명령, 어드레스 및 데이터를 입력받아 어드레스에 의해 지정된 메모리 셀에 데이터를 라이트하는 동작을 수행한다. 활성화되지 않은 제2칩(C2)은 라이트 명령, 어드레스 및 데이터를 입력받지 않는다.
다음으로 메모리 칩의 외부로부터 데이터 리드 명령(read command), 어드레스(address) 및 '0'인 비교정보(CP)가 입력되었다고 하자. 상술한 바와 같이 '0'인 비교정보(CP)는 제2아이디 정보(ID2<1:2>)에 대응하므로, 제1칩 활성화부(ENC1)는 제1칩(C1)을 활성화하지 않고 제2칩 활성화부(ENC2)는 제2칩(C2)을 활성화한다. 활성화되지 않은 제1칩(C1)은 리드 명령 및 어드레스를 입력받지 않고, 활성화된 제2칩(C2)은 리드 명령 및 어드레스를 입력받아 어드레스에 의해 지정된 메모리 셀의 데이터를 리드하는 동작을 수행한다.
도 3에는 집적회로 시스템에 포함된 반도체 칩이 2개인 경우에 대해 도시하였지만 도 2와 같이 N개의 반도체 칩이 포함된 집적회로 시스템으로 확장될 수 있다. 집적회로 시스템이 N개의 반도체 칩을 포함하는 경우 각 칩의 아이디 정보는 도 2와 같이 전압이 서로 다른 N개의 서로 다른 노드(N1 ~ NN)의 전압을 변환하여 생성되는 N비트의 디지털 신호로 구성될 수 있으며 비교정보는 X비트(X는 log2N보다 큰 정수)의 디지털 신호로 구성될 수 있다. 각 칩의 칩 활성화부는 X개의 채널을 통해 입력된 비교정보가 자신 포함된 칩의 아이디 정보에 대응하는 경우 그 칩을 활성화한다.
본 발명에 따른 집적회로 시스템은 제1칩(C1)와 제2칩(C2)이 동일한 구성을 가지면서도 각 칩에 서로 다른 아이디를 부여할 수 있고, 외부에서 입력된 정보와 대응하는 아이디를 가진 칩만 활성화시켜 동작하도록 할 수 있다.
도 4은 다양한 실시예에 따른 도 3의 칩 활성화부(ENC1, ENC2)의 구성도이다.
도 3에서는 비교정보(CP)를 디코딩한 가공정보(CPP<1:2>)와 아이디 정보(ID1<1:2>, ID2<1:2>)를 비교하여 칩 활성화 신호(EN1, EN2)를 활성화하는 경우에 대해 도시하였다.
이하에서는 아이디 정보(ID<1:2>, 도 3의 ID1<1:2> 또는 ID2<1:2>에 대응함) 정보를 인코딩한 가공 아이디 정보(IDP)를 비교하여 칩 활성화 신호(EN)를 활성화하는 경우 및 아이디 정보(ID<1:2>)와 동일한 비트의 비교정보(CP<1:2>)를 비교하여 칩 활성화 신호(EN)를 활성화하는 경우에 대해 설명한다.
(1) 아이디 정보(ID<1:2>) 정보를 인코딩한 가공 아이디 정보(IDP)를 비교하여 칩 활성화 신호(EN)를 활성화하는 경우(CASE1)
신호 가공부(PR, 도 3의 PR1 또는 PR2에 대응함)는 2비트의 아이디 정보(ID<1:2>)를 인코딩하여 가공 아이디 정보(IDP)를 생성한다. 예를 들어 신호 가공부(PR)는 '11'인 아이디 정보(ID<1:2>)를 인코딩하여 '1'인 가공 아이디 정보(IDP)를 생성하고, '10'인 아이디 정보(ID<1:2>)를 인코딩하여 '0'인 가공 아이디 정보를 생성한다.
활성화 신호 생성부(ENS, 도 3의 ENS1 또는 ENS2에 대응함)는 가공 아이디 정보(IDP)와 입력된 비교정보(CP)가 동일하면 칩 활성화 신호(EN, 도 3의 EN1 또는 EN2에 대응함)를 활성화하고, 가공 아이디 정보(IDP)와 입력된 비교정보(CP)가 동일하지 않으면 칩 활성화 신호(EN)를 활성화하지 않는다.
(2) 아이디 정보(ID<1:2>)와 동일한 비트의 비교정보(CP<1:2>)를 비교하여 칩 활성화 신호(EN)를 활성화하는 경우(CASE2)
도 3의 설명에서 상술한 신호 가공부(PR)가 필요없는 경우에 해당한다. 신호 가공부(PR)가 없는 대신에 2비트의 비교정보(CP<1:2>)를 입력받는 제2채널(CH2)의 개수가 증가한다. 도 3의 경우 제2채널(CH2)의 개수가 1개이지만 이 경우 제2채널(CH2)의 개수가 2개로 증가한다. 일반적인 경우 제2채널(CH2)의 개수가 집적회로 시스템에 포함된 반도체 칩의 개수 이상만큼 구비되어야 한다.
활성화 신호 생성부(ENS)는 아이디 정보(ID<1:2>)와 입력된 비교정보(CP<1:2>)가 동일하면 칩 활성화 신호(EN, 도 3의 EN1 또는 EN2에 대응함)를 활성화하고, 아이디 정보(ID<1:2>)와 입력된 비교정보(CP<1:2>)가 동일하지 않으면 칩 활성화 신호(EN)를 활성화하지 않는다.
본 발명의 기술사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술사상의 범위 내에서 다양한 실시예가 가능함을 알 수 있을 것이다.
Claims (16)
- 제1노드 및 제2노드에 연결되고 상기 제1노드 및 상기 제2노드 사이에 전위차이를 생성하는 채널;
상기 제1노드 및 상기 채널을 모델링한 제1레플리카 채널을 포함하고, 상기 제1레플리카 채널로부터 생성된 하나 이상의 제1비교전압과 상기 제1노드의 전압을 비교하여 제1아이디 정보를 생성하는 제1칩; 및
상기 제1칩에 적층되어 형성되고, 상기 제2노드 및 상기 채널을 모델링한 제2레플리카 채널을 포함하며, 상기 제2레플리카 채널로부터 생성된 하나 이상의 제2비교전압과 상기 제2노드의 전압을 비교하여 제2아이디 정보를 생성하는 제2칩
을 포함하는 집적회로 시스템.
- 제 1항에 있어서,
상기 채널의 일단에는 제1전압이 인가되고, 상기 채널의 타단에는 상기 제1전압보다 레벨이 낮은 제2전압이 인가되는 집적회로 시스템.
- 삭제
- 제 1항에 있어서,
상기 제1칩은
상기 제1레플리카 채널로부터 생성된 상기 하나 이상의 제1비교전압과 상기 제1노드의 전압을 비교하여 상기 제1아이디 정보를 생성하는 제1정보 생성부를 포함하고,
상기 제2칩은
상기 제2레플리카 채널로부터 생성된 상기 하나 이상의 제2비교전압과 상기 제2노드의 전압을 비교하여 상기 제2아이디 정보를 생성하는 제2정보 생성부를 포함하는 집적회로 시스템.
- 제 1항에 있어서,
상기 채널은
하나 이상의 관통 실리콘 비아를 포함하고,
상기 제1레플리카 채널 및 상기 제2레플리카 채널 각각은
상기 하나 이상이 관통 실리콘 비아의 저항값을 모델링한 하나 이상의 레플리카 관통 실리콘 비아를 포함하는 집적회로 시스템.
- 제 1항에 있어서,
상기 채널은 하나 이상의 저항성 소자 또는 하나 이상의 다이오드를 포함하는 집적회로 시스템.
- 각각 아이디 노드를 포함하며 적층되어 형성되는 다수의 칩; 및
상기 아이디 노드들을 연결하되 상기 각각의 아이디 노드 사이에 전위차이를 생성하는 채널을 포함하고,
상기 다수의 칩 각각은 상기 채널을 모델링한 레플리카 채널을 포함하고, 상기 레플리카 채널로부터 생성된 하나 이상의 비교전압과 상기 아이디 노드의 전압을 비교하여 아이디 정보를 생성하는 집적회로 시스템.
- 제 7항에 있어서,
상기 채널의 일단에는 제1전압이 인가되고, 상기 채널의 타단에는 상기 제1전압보다 레벨이 낮은 제2전압이 인가되는 집적회로 시스템.
- 삭제
- 제 7항에 있어서,
상기 다수의 칩 각각은
상기 레플리카 채널로부터 생성된 상기 하나 이상의 비교전압과 상기 아이디 노드의 전압을 비교하여 상기 아이디 정보를 생성하는 정보 생성부
를 포함하는 집적회로 시스템.
- 제1노드 및 제2노드에 연결되고 상기 제1노드 및 상기 제2노드 사이에 전위차이를 생성하는 제1채널;
상기 제1노드 및 상기 제1채널을 모델링한 제1레플리카 채널을 포함하고, 상기 제1레플리카 채널로부터 생성된 하나 이상의 제1비교전압과 상기 제1노드의 전압을 비교하여 제1아이디 정보를 생성하는 제1칩;
상기 제1칩에 적층되어 형성되고, 상기 제2노드 및 상기 제1채널을 모델링한 제2레플리카 채널을 포함하며, 상기 제2레플리카 채널로부터 생성된 하나 이상의 제2비교전압과 상기 제2노드의 전압을 비교하여 제2아이디 정보를 생성하는 제2칩;
상기 제1칩 및 상기 제2칩에 비교정보를 인가하기 위한 하나 이상의 제2채널을 포함하고,
상기 제1칩은 상기 제1아이디 정보와 상기 비교정보가 대응하면 활성화되고, 상기 제2칩은 상기 제2아이디 정보와 상기 비교정보가 대응하면 활성화되는 집적회로 시스템.
- 제 11항에 있어서,
상기 제1채널의 일단에는 제1전압이 인가되고, 상기 제1채널의 타단에는 상기 제1전압보다 레벨이 낮은 제2전압이 인가되는 집적회로 시스템.
- 제 11항에 있어서,
상기 제1칩은
상기 제1노드의 전압에 응답하여 상기 제1아이디 정보를 생성하는 제1아이디 정보 생성부; 및
상기 제1아이디 정보와 상기 비교정보가 대응하면 상기 제1칩을 활성화하는 제1칩 활성화부를 포함하고,
상기 제2칩은
상기 제2노드의 전압에 응답하여 상기 제2아이디 정보를 생성하는 제2아이디 정보 생성부; 및
상기 제2아이디 정보와 상기 비교정보가 대응하면 상기 제2칩을 활성화하는 제2칩 활성화부를 포함하는 집적회로 시스템.
- 제 13항에 있어서,
상기 제1칩 활성화부는
상기 제1아이디 정보 또는 상기 비교정보를 서로 비교가능한 형태로 인코딩 또는 디코딩하는 제1신호 가공부; 및
상기 제1신호 가공부의 출력을 이용해 상기 제1아이디 정보 및 상기 비교정보를 비교하여 상기 제1아이디 정보 및 상기 비교정보가 대응하면 상기 제1칩을 활성화하는 제1칩 활성화 신호를 생성하는 제1활성화 신호 생성부를 포함하고,
상기 제2칩 활성화부는
상기 제2아이디 정보 또는 상기 비교정보를 서로 비교가능한 형태로 인코딩 또는 디코딩하는 제2신호 가공부; 및
상기 제2신호 가공부의 출력을 이용해 상기 제2아이디 정보 및 상기 비교정보를 비교하여 상기 제2아이디 정보 및 상기 비교정보가 대응하면 상기 제2칩을 활성화하는 제2칩 활성화 신호를 생성하는 제2활성화 신호 생성부를 포함하는 집적회로 시스템.
- 제 11항에 있어서,
상기 제1칩 및 상기 제2칩 중 활성화된 칩은
상기 집적회로 시스템의 외부로부터 인가된 명령에 따른 동작을 수행하는 집적회로 시스템.
- 제 11항에 있어서,
상기 하나 이상의 제2채널은
각각 하나 이상의 관통 실리콘 비아를 포함하는 집적회로 시스템.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020110140453A KR101876907B1 (ko) | 2011-12-22 | 2011-12-22 | 집적회로 시스템 |
| US13/620,444 US9070545B2 (en) | 2011-12-22 | 2012-09-14 | Integrated circuit system including stacked chips for generating ID information |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020110140453A KR101876907B1 (ko) | 2011-12-22 | 2011-12-22 | 집적회로 시스템 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20130072851A KR20130072851A (ko) | 2013-07-02 |
| KR101876907B1 true KR101876907B1 (ko) | 2018-07-11 |
Family
ID=48653927
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020110140453A KR101876907B1 (ko) | 2011-12-22 | 2011-12-22 | 집적회로 시스템 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US9070545B2 (ko) |
| KR (1) | KR101876907B1 (ko) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9343497B2 (en) * | 2012-09-20 | 2016-05-17 | Semiconductor Components Industries, Llc | Imagers with stacked integrated circuit dies |
| KR102374111B1 (ko) | 2017-08-21 | 2022-03-14 | 삼성전자주식회사 | 이미지 센서를 제조하는 방법 및 시스템 |
| KR20210006815A (ko) * | 2019-07-09 | 2021-01-19 | 에스케이하이닉스 주식회사 | 테스트회로를 포함하는 반도체장치 |
| US10886921B1 (en) * | 2020-03-20 | 2021-01-05 | Xilinx, Inc. | Multi-chip stacked devices |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20100002863A (ko) * | 2008-06-30 | 2010-01-07 | 주식회사 하이닉스반도체 | 반도체 패키지, 이를 갖는 적층 반도체 패키지 및 적층반도체 패키지의 하나의 반도체 칩 선택 방법 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101226270B1 (ko) * | 2010-12-20 | 2013-01-25 | 에스케이하이닉스 주식회사 | 스택 패키지 및 스택 패키지의 칩 선택방법 |
-
2011
- 2011-12-22 KR KR1020110140453A patent/KR101876907B1/ko active IP Right Grant
-
2012
- 2012-09-14 US US13/620,444 patent/US9070545B2/en active Active
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20100002863A (ko) * | 2008-06-30 | 2010-01-07 | 주식회사 하이닉스반도체 | 반도체 패키지, 이를 갖는 적층 반도체 패키지 및 적층반도체 패키지의 하나의 반도체 칩 선택 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| US9070545B2 (en) | 2015-06-30 |
| US20130162343A1 (en) | 2013-06-27 |
| KR20130072851A (ko) | 2013-07-02 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR101053534B1 (ko) | 반도체 장치 및 이의 칩 선택방법 | |
| US8168450B2 (en) | Semiconductor package, stacked semiconductor package having the same, and a method for selecting one semiconductor chip in a stacked semiconductor package | |
| KR101223540B1 (ko) | 반도체 장치, 그의 칩 아이디 부여 방법 및 그의 설정 방법 | |
| KR101876907B1 (ko) | 집적회로 시스템 | |
| US20150085968A1 (en) | Identifying stacked dice | |
| KR20030036028A (ko) | 메모리 평면 및 메모리 장치 | |
| CN1399275A (zh) | 交叉点二极管存储器阵列的并行访问 | |
| US20120069530A1 (en) | Semiconductor device and method of manufacturing the same | |
| KR101190689B1 (ko) | 반도체 장치 | |
| US8279702B2 (en) | Semiconductor apparatus | |
| US8400210B2 (en) | Semiconductor apparatus | |
| JP2002064142A (ja) | 半導体集積回路 | |
| US8269521B2 (en) | Multi-chip stacked system and chip select apparatus thereof | |
| WO2023018835A1 (en) | Signal routing between memory die and logic die for mode based operations | |
| US9646708B2 (en) | Input/output interface circuits and methods for memory devices | |
| CN103887288A (zh) | 半导体集成电路和具有半导体集成电路的半导体系统 | |
| US20150092509A1 (en) | Semiconductor apparatus and chip id generation method thereof | |
| US20110309843A1 (en) | Discontinuous Type Layer-ID Detector For 3D-IC And Method of The Same | |
| CN114822639A (zh) | 生成多级芯片使能信号的存储设备及其操作方法 | |
| KR20180065228A (ko) | 적층형 메모리 장치 | |
| US7362649B2 (en) | Memory control device and memory control method | |
| US9519020B2 (en) | Semiconductor apparatus and chip selecting method thereof | |
| US8902690B2 (en) | Decoding scheme for bipolar-based diode three-dimensional memory requiring unipolar programming | |
| US9230653B2 (en) | Semiconductor memory device | |
| KR20140088782A (ko) | 3차원 적층 반도체 집적회로 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant |