CN114822639A - 生成多级芯片使能信号的存储设备及其操作方法 - Google Patents

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Abstract

一种存储设备包括控制器和存储器设备，该控制器包括第一引脚和第二引脚，并被配置为通过第二引脚输出多级芯片使能信号。该存储器设备包括分别连接到第一引脚和第二引脚的第三引脚和第四引脚，以及共同连接到第四引脚的多个存储器芯片。多个存储器芯片分别包括在第三引脚和第一电压端子之间以菊花链结构彼此连接的多个电阻器。多个存储器芯片被配置为基于多个电阻器分别生成在第三引脚的电压电平和第一电压端子的电压电平之间划分的多个参考电压区间。

Description

生成多级芯片使能信号的存储设备及其操作方法
相关申请的交叉引用
本专利申请要求于2021年1月22日在韩国知识产权局提交的第10-2021-0009749号韩国专利申请的的优先权，该申请的公开内容通过引用整体结合于此。
技术领域
本发明构思涉及一种存储设备，并且更具体地，涉及一种生成多级芯片使能信号的存储设备以及该存储设备的操作方法。
背景技术
非易失性存储器是一种即使电力被移除也能保留所存储信息的存储器。非易失性存储器的示例包括闪存、只读存储器(ROM)、铁电随机存取存储器(F-RAM)和磁阻随机存取存储器(MRAM)。
存储设备可以包括非易失性存储器和用于控制非易失性存储器的控制器。非易失性存储器可以包括堆叠在彼此顶部的多个存储器芯片，以实现多堆叠存储器。存储设备可以支持芯片使能减小(CER)模式来选择多堆叠存储器中的芯片。在CER模式中，多个存储器芯片中的每一个可以由芯片地址来标识，从而可以共享一个芯片使能信号。
发明内容
本发明构思的至少一个实施例提供了一种生成多级芯片使能信号的存储设备以及该存储设备的操作方法。
根据本发明构思的实施例，提供了一种包括控制器和存储器设备的存储设备。控制器包括第一引脚和第二引脚，并且控制器被配置为通过第二引脚输出多级芯片使能信号。该存储器设备包括连接到第一引脚的第三引脚和连接到第二引脚的第四引脚。存储器设备包括共同连接到第四引脚的多个存储器芯片。多个存储器芯片分别包括以菊花链结构连接在第三引脚和第一电压端子之间的多个电阻器。多个存储器芯片被配置为基于所述多个电阻器分别生成在第三引脚的电压电平和第一电压端子的电压电平之间划分的多个参考电压区间。当多级芯片使能信号的电压电平对应于多个参考电压区间中的一个参考电压区间时，从多个存储器芯片中选择对应于所述一个参考电压区间的存储器芯片。
根据本发明构思的实施例，提供了一种存储设备，包括:多个存储器芯片，分别包括多个电阻器；和控制器。控制器通过第一引脚连接到多个存储器芯片，并且包括连接到第一引脚的第一电阻器。被包括在多个存储器芯片中的多个电阻器以菊花链结构连接在连接到第一引脚的第三引脚和第一电压端子之间。控制器被配置为基于第一引脚的电压电平来检测指示多个存储器芯片的数量的封装信息。
根据本发明构思的实施例，提供了一种存储设备的操作方法。该方法包括:多个存储器芯片基于以菊花链结构连接的多个电阻器，分别生成在第一电压电平和连接到多个电阻器的第一电压端子的电压电平之间划分的多个参考电压区间；以及控制器，向多个存储器芯片输出多级芯片使能信号，其中当多级芯片使能信号的电压电平对应于多个参考电压区间中的一个参考电压区间时，从多个存储器芯片中选择对应于所述一个参考电压区间的存储器芯片。
附图说明
从结合附图的以下详细描述，本发明构思的示例实施例将被更清楚地理解，其中：
图1示意性显示了根据本发明构思的实施例的存储设备；
图2是示出根据本发明构思的实施例的存储设备的示意图；
图3是示意性示出根据本发明构思的实施例的存储设备的操作的流程图；
图4是示出根据本发明构思的实施例的存储设备的电路图；
图5是示出根据本发明构思的实施例的图4的第一存储器芯片的电路图；
图6是示出根据本发明构思的实施例的控制器的操作的流程图；
图7是示出根据本发明构思的实施例的存储设备的电路图；
图8是示出根据本发明构思的实施例的存储设备的电路图；
图9是示出根据本发明构思的实施例的存储设备的电路图；
图10是示出根据本发明构思的实施例的图9的多个存储器芯片的参考电压区间的图；
图11是根据本发明构思的实施例的存储设备的电路图；
图12示出了根据本发明构思的实施例的图11的多个存储器芯片的参考电压区间；
图13是示出根据本发明构思的实施例的图5的第一缓冲器、第二缓冲器和异或非门(exclusive NOR gate)的电路图；
图14是根据本发明构思的实施例的图13的异或非门的真值表；
图15示出了根据本发明构思的实施例的扩展存储设备；
图16显示了根据比较示例的芯片使能减小(CER)模式下的时序图；
图17显示了根据本发明构思的实施例的CER模式下的时序图；和
图18显示了根据本发明构思的实施例的存储器设备。
具体实施方式
在下文中，本发明构思的实施例将参考附图详细描述。
图1示意性示出了根据本发明构思的实施例的存储设备SD1。
参考图1，存储设备SD1包括存储器设备10和控制器50(例如，控制电路)，并且存储器设备10可以是包括多个存储器芯片的非易失性存储器设备。多个存储器芯片可以通过相同的通道CH连接到控制器50，因此，多个存储器芯片可以通过相同的通道CH与控制器50交换命令、地址和数据。
存储器设备10可以通过存储器接口电路100从控制器50接收命令和地址，可以通过存储器接口电路100向控制器50发送数据，并且通过存储器接口电路100从控制器50接收数据。存储器接口电路100可以从控制器50接收要写入存储器设备10的数据，或者将从存储器设备10读取的数据发送到控制器50。存储器接口电路100可以被实现为符合标准规范，诸如切换(Toggle)或Open NAND闪存接口工作组(ONFI)。
在实施例中，存储器设备10包括堆叠在彼此顶部的多个存储器芯片，以形成多堆叠存储器。例如，存储器设备10可以被配置为多芯片封装，诸如双裸芯封装(DDP)、四裸芯封装(QDP)、八裸芯封装(ODP)或高密度封装(HDP)。当存储器设备10被实现为多堆叠存储器时，存储设备SD1可以支持芯片使能减小(CER)模式，并且可以为每个存储器芯片分配芯片地址。存储器接口电路100可以从控制器50接收芯片使能信号和地址。当芯片使能信号处于使能状态(例如，低电平)时，与接收到的地址具有相同的芯片地址的芯片可以被选择，并且所选择的存储器芯片可以根据来自控制器50的单独命令进行操作。
在实施例中，多个存储器芯片中的每一个都是非易失性存储器芯片。例如，多个存储器芯片中的每一个可以是NAND闪存芯片。例如，多个存储器芯片中的至少一个可以是垂直NAND(VNAND)闪存芯片，并且垂直NAND闪存芯片可以包括在垂直方向上堆叠在衬底上的字线和单元串，每个单元串包括连接到字线中的每一条的多个存储器单元。
然而，本发明构思不限于此，并且存储器设备10可以包括各种类型的存储器芯片。作为示例，多个存储器芯片中的至少一个可以是动态随机存取存储器(DRAM)芯片，诸如双数据速率同步动态随机存取存储器(DDR SDRAM)芯片、低功率双数据速率(LPDDR)SDRAM芯片、图形双数据速率(GDDR)SDRAM芯片、Rambus动态随机存取存储器(RDRAM)芯片等。此外，作为示例，多个存储器芯片中的至少一个可以是电阻存储器芯片，诸如电阻RAM(ReRAM)、相变RAM(PRAM)和磁RAM(MRAM)。
在一些实施例中，存储设备SD1可以是嵌入在电子设备中的内部存储器。例如，存储设备SD1可以是SSD、嵌入式通用闪存(UFS)存储器设备或嵌入式多媒体卡(eMMC)。在一些实施例中，存储设备SD1可以是可从电子设备拆卸的外部存储器。例如，存储设备SD1可以是UFS存储器卡、紧凑型闪存(CF)、安全数字(SD)、微型安全数字(Micro-SD)、迷你安全数字(Mini-SD)、极限数字(xD)或记忆棒。
图2是示出根据本发明构思的实施例的存储设备SD1的示意图。
参考图2，存储设备SD1包括存储器设备10和控制器50。存储器设备10包括衬底SUB和堆叠在衬底SUB上的多个存储器芯片CHIP1至CHIPn。例如，数据输入/输出引脚DQ可以设置在衬底SUB上，并且使用引线键合(wire bonding)通过引线连接到多个存储器芯片CHIP1至CHIPn中的每一个的输入/输出焊盘(pad)PD。控制器50可以通过数据输入/输出引脚DQ将命令、地址和数据发送到多个存储器芯片CHIP1至CHIPn。
在一些实施例中，存储器设备10可以包括多个焊盘，以区分多个存储器芯片CHIP1至CHIPn。例如，当存储器设备10包括十六个存储器芯片时，每个存储器芯片可以包括四个焊盘，用于芯片地址的分配。四个焊盘中的每一个在当电源电压被施加时与电源电压端子硬键合(hard-bonded)时可以输出1(例如，表示逻辑1的电压)，而当不与电源电压端子硬键合时可以输出0(例如，表示逻辑0的电压)，因此可以分配24个芯片地址。
在实施例中，存储器芯片CHIP1至CHIPn通过数据输入/输出引脚DQ从控制器50接收芯片使能信号nCE和芯片地址ADDR。当芯片使能信号nCE处于使能状态(例如，低电平)时，具有与接收到的芯片地址ADDR相对应的键合的芯片被选择。结果，由于用于分配芯片地址ADDR的焊盘，多个存储器芯片CHIP1至CHIPn可能具有芯片尺寸减小(CSR)的限制，并且可能需要用于改善芯片集成的解决方案。
图3是示意性示出根据本发明构思的实施例的存储设备的操作的流程图。
参考图3和4，在操作S10中，控制器50读取封装信息。在实施例中，封装信息指示包括在存储器设备10中的存储器芯片的数量。在实施例中，存储器设备10包括以菊花链(daisy-chain)结构连接的电阻器R1至Rn，并且控制器50包括连接到以菊花链结构连接的电阻器R1至Rn的第一电阻器R1’。控制器50可以通过检测响应于电源电压而在以菊花链结构连接的电阻器R1至Rn和第一电阻器R1’之间分布的电压来确定存储器芯片的数量。检测到的电压可以对应于封装信息。
在操作S30中，控制器50设置可变电阻值r1。在实施例中，以菊花链结构连接的电阻器R1至Rn连接到第三引脚P3和第一电压端子V1n。控制器50可以根据存储器芯片的数量设置可变电阻值r1，使得第三引脚P3的电压电平具有独立于存储器芯片的数量的值。例如，控制器50的可变电阻器的电阻可以基于从电压确定的存储器芯片的数量来设置。
在操作S40中，控制器50选择存储器芯片。多个存储器芯片CHIP1至CHIPn可以基于以菊花链结构连接的电阻器R1至Rn的电压分布，分别生成划分第三引脚P3的电压电平和第一电压端子V1n的电压电平的多个参考电压区间。例如，通过划分第三引脚P3的电压电平和第一电压端子V1n的电压电平之间的电压范围，存储器芯片CHIP1至CHIPn可以分别生成多个不同的参考电压脉冲。控制器50可以将多级芯片使能信号nCE输出到多个存储器芯片CHIP1至CHIPn，以选择存储器芯片之一。例如，当多级芯片使能信号nCE的电压电平对应于多个参考电压区间中的第一参考电压区间时，可以选择第一存储器芯片CHIP1。例如，当多级芯片使能信号nCE的电压电平对应于多个参考电压脉冲中的第一参考电压脉冲时，可以选择第一存储器芯片CHIP1。
根据实施例，根据基于以菊花链结构连接的电阻器生成的多个参考电压区间(或脉冲)对多个存储器芯片进行分类，因此在多堆叠存储器中可以省略用于分配芯片地址的焊盘。因此，可以减小存储器芯片的尺寸，并且可以提高其集成度。此外，如稍后将参考图17描述的，根据实施例，当多级芯片使能信号nCE的电压电平对应于作为多个参考电压区间之一的第一参考电压区间时，对应于第一参考电压区间(或脉冲)的存储器芯片被选择，因此可以减少发送用于芯片选择的命令和芯片地址所需的时间，并且可以提高输入/输出接口的效率。
图4是示出根据本发明构思的实施例的存储设备SD1的电路图。
参考图4，存储设备SD1包括存储器设备10和控制器50。存储器设备10包括多个存储器芯片CHIP1至CHIPn。存储设备SD1包括用于发送在存储器设备10和控制器50之间输入/输出的信号的多个引脚。这里，引脚可以表示导体，并且也可以称为端子。
在实施例中，控制器50包括第一引脚P1、第一驱动器200(例如，驱动器电路)和第二驱动器300(例如，驱动器电路)。第一引脚P1可以连接到第一驱动器200，以读取存储器设备10的封装信息。第一驱动器200可以包括第一电阻器R1’和第一开关SW1。控制器50可以通过在封装信息读取模式下接通第一开关SW1并检测第一引脚P1的电压电平来确定存储器芯片的数量。
在实施例中，第一引脚P1可以连接到第二驱动器300。第二驱动器300可以包括可变电阻器r1和第二开关SW2。在实施例中，控制器50根据确定的存储器芯片数量设置可变电阻值r1，并通过在正常模式下接通第二开关SW2来控制多个存储器芯片CHIP1至CHIPn分别生成多个参考电压区间(或脉冲)。在实施例中，可变电阻器r1由可调电阻器或电位计实现。
在实施例中，控制器50还包括第二引脚P2。第二引脚P2可以连接到第四引脚P4，并且共同连接到多个存储器芯片CHIP1至CHIPn。控制器50可以通过第二引脚P2向多个存储器芯片CHIP1至CHIPn输出多级芯片使能信号nCE。
在实施例中，存储器设备10包括第三引脚P3和第四引脚P4。第三引脚P3可以连接到第一引脚P1，并且第四引脚P4可以连接到第二引脚P2。多个存储器芯片CHIP1至CHIPn可以包括以菊花链结构连接的电阻器R1至Rn。在本说明书中，菊花链结构可以指通过输入/输出焊盘、输入/输出引脚、输入/输出端子等连续连接的结构。例如，菊花链结构可以包括连接到第二存储器芯片的输入焊盘的第一存储器芯片的输出焊盘。以菊花链结构连接的电阻器R1至Rn可以连接在第三引脚P3和第一电压端子V1n之间，并且多个存储器芯片CHIP1至CHIPn可以基于电阻器R1至Rn分别生成在第三引脚P3的电压电平和第一电压端子V1n的电压电平之间划分的多个参考电压区间(或脉冲)。
在实施例中，当以菊花链结构连接的电阻器R1至Rn具有相同的电阻值时，多个存储器芯片CHIP1至CHIPn分别生成在第三引脚P3的电压电平和第一电压端子V1n的电压电平之间均等划分的多个参考电压区间(或脉冲)。然而，本发明构思不限于此，并且以菊花链结构连接的电阻器R1至Rn可以包括至少两个具有不同电阻值的电阻器，并且基于此，多个存储器芯片CHIP1至Rn CHIPn可以生成包括至少两个具有不同区间大小的参考电压区间的多个参考电压区间。在下文中，将参考图5详细描述多个存储器芯片CHIP1至CHIPn的结构。
图5是示出根据本发明构思的实施例的图4的第一存储器芯片的电路图。
参考图4和图5，第一存储器芯片CHIP1的配置可以与第二存储器芯片CHIP2至第n存储器芯片CHIPn的配置相同。第一存储器芯片CHIP1包括第一输入/输出焊盘P11、第二输入/输出焊盘P12和第三输入/输出焊盘P13。第一输入/输出焊盘P11连接到第三引脚P3，并且第三输入/输出焊盘P13连接到第四引脚P4。第一存储器芯片CHIP1包括电阻器R1，并且电阻器R1连接在第一输入/输出焊盘P11和第二输入/输出焊盘P12之间。
在实施例中，第一存储器芯片CHIP1基于电阻器R1中的电压降生成第一输入/输出焊盘P11的电压电平和第二输入/输出焊盘P12的电压电平之间的第一参考电压区间。第一存储器芯片CHIP1的第二输入/输出焊盘P12连接到第二存储器芯片CHIP2的第一输入/输出焊盘P21。因此，第二存储器芯片CHIP2可以生成连续于第一参考电压区间的第二参考电压区间。第二存储器芯片CHIP2包括输入/输出焊盘P21、P22和P23。第n存储器芯片CHIPn包括输入/输出焊盘Pn1、Pn2和Pn3。
在实施例中，第一存储器芯片CHIP1包括第一缓冲器120、第二缓冲器140和异或非门160。如参考图13和14所描述的，第一缓冲器120、第二缓冲器140和异或非门160可以被配置为当多级芯片使能信号nCE具有第一输入/输出焊盘P11和第二输入/输出焊盘P12的电压电平之间的电压电平时选择第一存储器芯片CHIP1。
图6是示出根据本发明构思的实施例的控制器50的操作的流程图。图7是示出根据本发明构思的实施例的存储设备的电路图。
参考图6和7，在操作S50中，控制器50设置封装读取模式。在封装读取模式中，控制器50接通第一驱动器200的第一开关SW1，并且以菊花链连接的电阻器R1至Rn连接到第一驱动器200。
在操作S70中，控制器50响应于电源电压检测第一引脚P1的电压电平。在一些实施例中，当电源电压被提供给第一驱动器200时，电源电压可以分布在第一电阻器R1’和以菊花链连接的电阻器R1至Rn之间，并且在第一引脚P1的电压电平中被检测。例如，以菊花链连接的电阻器R1至Rn中的每一个的电阻值可以与R相同，并且第一驱动器200的第一电阻R1’的值可以固定为4R。
在实施例中，当存储器设备10包括两个存储器芯片CHIP1至CHIP2时，以菊花链连接的电阻器R1和R2中的总电阻值可以是2R。例如，当1.2V的电源电压被供应给第一驱动器200时，电源电压可以分布在4R和2R之间，使得从第一引脚P1检测到0.4V。
在实施例中，当存储器设备10包括四个存储器芯片时，以菊花链连接的四个电阻器的总电阻值可以是4R。例如，当1.2V的电源电压被供应给第一驱动器200时，电源电压可以分布在4R和4R之间，使得从第一引脚P1检测到0.6V。
在实施例中，当存储器设备10包括八个存储器芯片时，以菊花链连接的八个电阻器的总电阻值可以是8R。例如，当1.2V的电源电压被供应给第一驱动器200时，电源电压可以分布在4R和8R之间，使得可以从第一引脚P1检测到0.8V。
在操作S90中，控制器50基于从第一引脚P1检测到的电压电平来确定存储器芯片的数量。在一些实施例中，控制器50可以包括多个预设参考值，并且多个预设参考值可以具有根据存储器芯片的数量的不同的值。控制器50可以通过将多个预设参考值与从第一引脚P1检测到的电压电平进行比较来确定存储器芯片的数量。
图8是示出根据本发明构思的实施例的存储设备SD1的电路图。
参考图8，在存储设备SD1中，第一电阻器R1’可以连接到接地电压端子Vss，并且第一电压端子可以连接到电源电压端子Vcc。在实施例中，第一电压端子连接到第n存储器芯片CHIPn的最后一个引脚Pn2。图8的存储设备SD1包括类似于第一驱动器200的第一驱动器200a。
当第一电压端子连接到电源电压端子Vcc时，电源电压可以分布在第一电阻器R1’和以菊花链连接的电阻器R1至Rn之间，并且在第一引脚P1的电压电平中被检测。作为如上所述的示例，当供应1.2V的电源电压并且存储器设备10包括两个存储器芯片CHIP1至CHIP2时，可以从第一引脚P1检测到0.8V。当存储器设备10包括四个存储器芯片时，可以从第一引脚P1检测到0.6V。当存储器设备10可以包括八个存储器芯片时，可以从第一引脚P1检测到0.4V。
图9是示出根据本发明构思的实施例的存储设备的电路图。
参考图9，控制器50基于第一引脚P1的电压电平确定存储器芯片的数量，并根据存储器芯片的数量设置可变电阻值r1。例如，以菊花链连接的电阻器R1至Rn中每一个的电阻值可以与R相同
在实施例中，控制器50确定存储器设备10包括一个存储器芯片CHIP1，并且控制器50将可变电阻值r1设置为r。当电源电压Vcc被供应给第二驱动器300时，电源电压Vcc可以被分布到r和R，并且从第三引脚P3被检测。
在实施例中，控制器50确定存储器设备10包括两个存储器芯片CHIP1至CHIP2，并且控制器50将可变电阻值r1设置为2r。当电源电压Vcc被供应给第二驱动器300时，电源电压Vcc可以被分布到2r和2R，并且从第三引脚P3被检测。
在实施例中，控制器50确定存储器设备10包括八个存储器芯片，并且控制器50将可变电阻值r1设置为8r。当电源电压Vcc被供应给第二驱动器300时，电源电压Vcc可以被分布到8r和8R，并且从第三引脚P3被检测。
控制器50可以根据存储器芯片的数量不同地设置可变电阻值r1，因此第三引脚P3的电压电平可以具有独立于存储器芯片数量的值。作为如上所述的示例，第三引脚P3的电压电平可以具有恒定值，其中电源电压Vcc以r和R的比率分布，而与存储器芯片的数量无关。
图10是示出根据本发明构思的实施例的图9的多个存储器芯片CHIP1至CHIPn的参考电压区间的图。
参考图9和10，第一曲线图20显示了当存储器设备10包括一个存储器芯片时的参考电压区间。第一存储器芯片CHIP1可以生成第一参考电压区间Vref0至Vref1，其在第三引脚P3的电压电平Vref0和接地电压电平Vref1之间划分。
第二曲线图30显示了当存储器设备10包括两个存储器芯片时的参考电压区间。两个存储器芯片CHIP1至CHIP2可以分别生成在第三引脚P3的电压电平Vref0和接地电压电平Vref2之间划分的参考电压区间。例如，第一存储器芯片CHIP1可以生成第一参考电压区间Vref0至Vref1，并且第二存储器芯片CHIP2可以生成第二参考电压区间Vref1至Vref2。例如，在Vref0和Vref1之间的多级芯片使能信号nCE可以指示将选择第一存储器芯片CHIP1，并且在Vref1和Vref2之间的多级芯片使能信号nCE可以指示将选择第二存储器芯片CHIP2。
第三曲线图40显示了当存储器设备10包括八个存储器芯片时的参考电压区间。八个存储器芯片可以分别生成在第三引脚P3的电压电平Vref0和接地电压电平Vref8之间划分的参考电压区间。例如，第一存储器芯片CHIP1可以生成第一参考电压区间Vref0至Vref1，第二存储器芯片CHIP2可以生成第二参考电压区间Vref1至Vref2，并且第八存储器芯片可以生成第八参考电压区间Vref7至Vref8。例如，在Vref7和Vref8之间的多级芯片使能信号nCE可以指示将选择第八存储器芯片。
当从控制器50接收到的多级芯片使能信号nCE的电压电平对应于作为多个参考电压区间之一的第一参考电压区间时，可以选择对应于第一参考电压区间的存储器芯片。例如，当多级芯片使能信号nCE的电压电平对应于第三曲线图40中的第二参考电压区间Vref1至Vref2时，可以选择第二存储器芯片CHIP2。
图11是根据本发明构思的实施例的存储设备SD1的电路图。图12示出了根据本发明构思的实施例的图11的多个存储器芯片CHIP1至CHIPn的参考电压区间。
参考图11和12，存储设备SD1的可变电阻器r1连接到接地电压端子Vss，并且第一电压端子连接到电源电压端子Vcc。在实施例中，第一电压端子连接到第n存储器芯片CHIPn的最后一个引脚Pn2。图11的控制器50包括类似于第二驱动器300的第二驱动器300a。
图12的第四曲线图60显示了当存储器设备10包括一个存储器芯片时的参考电压区间。第一存储器芯片CHIP1可以生成第一参考电压区间Vref0至Vref1，其在第三引脚P3的电压电平Vref0和接地电压电平Vref1之间划分。
图12的第五曲线图70显示了当图11的存储器设备10包括两个存储器芯片时的参考电压区间。两个存储器芯片CHIP1和CHIP2可以分别生成在第三引脚P3的电压电平Vref0和电源电压电平Vref1之间划分的参考电压区间。例如，第一存储器芯片CHIP1可以生成第一参考电压区间Vref0至Vref1，并且第二存储器芯片CHIP2可以生成第二参考电压区间Vref1至Vref2。
图12的第六曲线图80显示了当图11的存储器设备10包括八个存储器芯片时的参考电压区间。八个存储器芯片可以分别生成在第三引脚P3的电压电平Vref0和电源电压电平Vref8之间划分的参考电压区间。例如，第一存储器芯片CHIP1可以生成第一参考电压区间Vref0至Vref1，第二存储器芯片CHIP2可以生成第二参考电压区间Vref1至Vref2，并且第八存储器芯片可以生成第八参考电压区间Vref7至Vref8。
图13是示出根据本发明构思的实施例的图5的第一缓冲器120、第二缓冲器140和异或非门160的电路图。图14是根据本发明构思的实施例的异或非门160的真值表。
参考图5，第一存储器芯片CHIP1可以包括第一缓冲器120、第二缓冲器140和异或非门160。第一缓冲器120可以从施加到第一输入/输出焊盘P11的电压和通过第三输入/输出焊盘P13接收的多级芯片使能信号nCE输出第一信号CE_out1。
第一缓冲器120可以包括第一PMOS晶体管MP1、第二PMOS晶体管MP2、第一NMOS晶体管MN1和第二NMOS晶体管MN2。在第一缓冲器120中，第一PMOS晶体管MP1的栅极可以连接到第一输入/输出焊盘P11，源极可以连接到电源电压端子VDD，并且漏极可以连接到第一NMOS晶体管MN1的漏极。第二PMOS晶体管MP2的栅极可以连接到第三输入/输出焊盘P13，源极可以连接到电源电压端子VDD，并且漏极可以连接到第二NMOS晶体管MN2的漏极。第一NMOS晶体管MN1和第二NMOS晶体管MN2的源极可以连接到接地电压端子。
在第一缓冲器120中，第一PMOS晶体管MP1和第一NMOS晶体管MN1连接到的连接节点可以连接到第二NMOS晶体管MN2的栅极，并且第二PMOS晶体管MP2和第二NMOS晶体管MN2连接到的连接节点可以连接到第一NMOS晶体管MN1的栅极。第一信号CE_out1可以通过第一PMOS晶体管MP1和第一NMOS晶体管MN1连接到的连接节点输出。
第二缓冲器140可以从第二输入/输出焊盘P12的电压和通过第三输入/输出焊盘P13接收的多级芯片使能信号nCE输出第二信号CE_out2。第二缓冲器140可以包括第三PMOS晶体管MP3、第四PMOS晶体管MP4、第三NMOS晶体管MN3和第四NMOS晶体管MN4。
在第二缓冲器140中，第三PMOS晶体管MP3的栅极可以连接到第三输入/输出焊盘P13，源极可以连接到电源电压端子VDD，并且漏极可以连接到第三NMOS晶体管MN3的漏极。第四PMOS晶体管MP4的栅极可以连接到第二输入/输出焊盘P12，源极可以连接到电源电压端子VDD，并且漏极可以连接到第四NMOS晶体管MN4的漏极。第三NMOS晶体管MN3和第四NMOS晶体管MN4的源极可以连接到接地电压端子。
在第二缓冲器140中，第三PMOS晶体管MP3和第三NMOS晶体管MN3连接到的连接节点可以连接到第四NMOS晶体管MN4的栅极，并且第四PMOS晶体管MP4和第四NMOS晶体管MN4连接到的连接节点可以连接到第三NMOS晶体管MN3的栅极。第二信号CE_out2可以通过第四PMOS晶体管MP4和第四NMOS晶体管MN4连接到的连接节点输出。
异或非门160可以从第一信号CE_out1和第二信号CE_out2向内部电路输出内部芯片使能信号nCEi_1。例如，异或非门160可以对第一信号CE_out1和第二信号CE_out2执行异或非门操作。参考图14的真值表，当第一信号CE_out1处于低电平并且第二信号CE_out2处于高电平时，内部芯片使能信号nCEi_1可以以低电平输出。当通过内部电路接收到低电平内部芯片使能信号nCEi_1时，第一存储器芯片CHIP1可以被使能。第二存储器芯片CHIP2可以输出内部芯片使能信号nCEi_2，并且第n存储器芯片CHIPn可以输出内部芯片使能信号nCEi_n。
图15示出了根据本发明构思的实施例的存储设备SD1。
参考图4和15，图4的存储设备SD1可以扩展到图15的存储设备SD1。
存储器设备10可以通过第四引脚P4至第八引脚P8从存储器控制器50接收多级芯片使能信号nCE、命令锁存使能信号CLE、地址锁存使能信号ALE、写入使能信号nWE和数据信号DQ。第四引脚P4至第八引脚P8可以包括在存储器接口电路中。存储器接口电路还可以包括接收读取使能信号、就绪/忙碌输出信号和数据选通信号的引脚。
存储器设备10可以通过第八引脚P8从控制器50接收数据信号DQ，或者向控制器50发送数据信号DQ。命令CMD、地址ADDR和数据DATA可以通过数据信号DQ发送。例如，数据信号DQ可以通过多条数据信号线发送。在这种情况下，第八引脚P8可以包括对应于多个数据信号的多个引脚。
存储器设备10可以基于写入使能信号nWE的切换(toggle)定时，从在命令锁存使能信号CLE的使能区间(例如，高电平状态)中接收的数据信号DQ获得命令CMD。存储器设备10可以基于写入使能信号nWE的切换定时，从在地址锁存使能信号ALE的使能区间(例如，高电平状态)中接收的数据信号DQ获得地址ADDR。
在一些实施例中，写入使能信号nWE可以在高电平和低电平之间切换，同时保持静态(例如，高电平或低电平)。例如，写入使能信号nWE可以在发送命令CMD或地址ADDR的区间中被切换。因此，存储器设备10可以基于写入使能信号nWE的切换定时获得命令CMD或地址ADDR。
图16显示了根据比较示例的CER模式下的时序图。
图16显示了CER模式下存储器接口电路的时序图。在一些实施例中，图16的存储器接口电路可以符合Toggle标准规范。
参考图16，在时间点T1，芯片使能信号nCE可以从禁用状态(例如，高电平)变为使能状态(例如，低电平)。在时间T2，可以通过数据信号DQ线接收CER命令CMD，并且在时间T3，可以通过数据信号DQ线接收芯片地址ADDR。存储器接口电路可以从在命令锁存使能信号CLE的使能区间(例如，高电平)和地址锁存使能信号ALE的使能区间(例如，高电平)中接收的数据信号DQ获得CER命令和芯片地址。在时间T4，可以选择其中获得的芯片地址ADDR和硬键合地址匹配的芯片。
根据比较示例，在CER模式中，可能额外地需要用于设置芯片使能的时间tCS、用于发送CER命令CMD和芯片地址ADDR的时间tWC、用于比较芯片地址ADDR和硬键合地址的时间tCEVDLY。结果，可能存在输入/输出接口的效率由于CER模式中所需的时间而降低的问题。
图17显示了根据本发明构思的实施例的CER模式下的时序图。
图17显示了接收多级芯片使能信号nCE的存储器接口电路的时序图。在一些实施例中，图17的存储器接口电路可以符合Toggle标准规范。
参考图17，存储器接口电路可以接收多级芯片使能信号nCE。在时间T1，多级芯片使能信号nCE的电压电平可以对应于作为多个参考电压区间之一的第一参考电压区间。内部芯片使能信号nCEi可以在从时间T1起的用于设置芯片使能的时间tCS已经过去之后的时间T2从禁用状态(例如，高电平)改变为使能状态(例如，低电平)。此外，对应于第一参考电压区间的存储器芯片可以被选择。
根据本发明构思的实施例，当多级芯片使能信号nCE对应于作为多个参考电压区间之一的第一参考电压区间时，可以选择对应于第一参考电压区间的存储器芯片，并且因此可以省略用于发送CER命令和芯片地址的时间(例如，图16中的tWC)以及用于比较芯片地址和硬键合地址的时间(例如，图16中的tCEVDLY)，并且因此可以提高输入/输出接口的效率。
图18显示了根据示例实施例的存储器设备400。
参考图18，存储器设备400可以具有芯片到芯片(C2C)结构。C2C结构可以指通过在第一晶圆上制造包括单元区域CELL的上芯片、在与第一晶圆分离的第二晶圆上制造包括外围电路区域PERI的下芯片、然后将上芯片和下芯片彼此键合而形成的结构。这里，键合过程可以包括电连接形成在上芯片的最上金属层上的键合金属和形成在下芯片的最上金属层上的键合金属的方法。例如，当键合金属可以包括铜(Cu)时，使用铜对铜(Cu-to-Cu)键合。然而，示例实施例不限于此。例如，键合金属也可以由铝(Al)或钨(W)形成。
存储器设备400的外围电路区域PERI和单元区域CELL中的每一个可以包括外部焊盘键合区PA、字线键合区WLBA和位线键合区BLBA。
外围电路区域PERI可以包括第一衬底210、层间绝缘层215、形成在第一衬底210上的多个电路元件220a、220b和220c、分别连接到多个电路元件220a、220b和220c的第一金属层230a、230b和230c、以及形成在第一金属层230a、230b和230c上的第二金属层240a、240b和240c。在示例实施例中，第一金属层230a、230b和230c可以由具有相对高电阻率的钨形成，并且第二金属层240a、240b和240c可以由具有相对低电阻率的铜形成。
在图18所示的示例实施例中，虽然仅显示和描述了第一金属层230a、230b和230c以及第二金属层240a、240b和240c，但是示例实施例不限于此，并且一个或多个附加金属层可以进一步形成在第二金属层240a、240b和240c上。形成在第二金属层240a、240b和240c上的一个或多个附加金属层的至少一部分可以由具有比形成第二金属层240a、240b和240c的铜的电阻率更低的电阻率的铝等形成。
层间绝缘层215可以设置在第一衬底210上，并且覆盖多个电路元件220a、220b和220c、第一金属层230a、230b和230c以及第二金属层240a、240b和240c。层间绝缘层215可以包括绝缘材料，诸如氧化硅、氮化硅等。
下键合金属271b和272b可以形成在字线键合区WLBA中的第二金属层240b上。在字线键合区WLBA中，外围电路区域PERI中的下键合金属271b和272b可以电键合到单元区域CELL的上键合金属371b和372b。下键合金属271b和272b以及上键合金属371b和372b可以由铝、铜、钨等形成。此外，单元区域CELL中的上键合金属371b和372b可以被称为第一金属焊盘，并且外围电路区域PERI中的下键合金属271b和272b可以被称为第二金属焊盘。
单元区域CELL可以包括至少一个存储器块。单元区域CELL可以包括第二衬底310和公共源极线320。在第二衬底310上，多条字线331至338(即330)可以在垂直于第二衬底310的上表面的方向(Z轴方向)上堆叠。至少一条串选择线和至少一条接地选择线可以分别布置在多条字线330上和下方，并且多条字线330可以设置在至少一条串选择线和至少一条接地选择线之间。
在位线键合区BLBA中，通道结构CH可以在垂直于第二衬底310的上表面的方向(Z轴方向)上延伸，并且穿过多条字线330、至少一条串选择线和至少一条接地选择线。通道结构CH可以包括数据存储层、通道层、掩埋(buried)绝缘层等，并且通道层可以电连接到第一金属层350c和第二金属层360c。例如，第一金属层350c可以是位线接触，并且第二金属层360c可以是位线。在示例实施例中，位线360c可以在平行于第二衬底310的上表面的第一方向(Y轴方向)上延伸。
在图18所示的示例实施例中，其中设置通道结构CH和位线360c的区可以被定义为位线键合区BLBA。在位线键合区BLBA中，位线360c可以电连接到外围电路区域PERI中的提供页面缓冲器393的电路元件220c。位线360c可以连接到单元区域CELL中的上键合金属371c和372c，并且上键合金属371c和372c可以连接到下键合金属271c和272c，该下键合金属271c和272c连接到页面缓冲器393的电路元件220c。在示例实施例中，当页面单元的写入数据存储在页面缓冲器393中时，可以基于页面单元执行编程操作，并且当子页面单元的读取数据存储在页面缓冲器393中时，可以基于子页面单元执行读取操作。此外，在编程操作和读取操作中，通过位线发送的数据的单元可以彼此不同。
在字线键合区WLBA中，多条字线330可以在平行于第二衬底310的上表面并且垂直于第一方向的第二方向(X轴方向)上延伸，并且可以连接到多个单元接触插塞(plug)341至347(即，340)。多条字线330和多个单元接触插塞340可以在由在第二方向上以不同长度延伸的多条字线330的至少一部分提供的焊盘中彼此连接。第一金属层350b和第二金属层360b可以依次连接到连接到多条字线330的多个单元接触插塞340的上部。多个单元接触插塞340可以在字线键合区WLBA中通过单元区域CELL的上键合金属371b和372b以及外围电路区域PERI的下键合金属271b和272b连接到外围电路区域PERI。
多个单元接触插塞340可以电连接到外围电路区域PERI中的形成行解码器394的电路元件220b。在示例实施例中，行解码器394的电路元件220b的操作电压可以不同于形成页面缓冲器393的电路元件220c的操作电压。例如，形成页面缓冲器393的电路元件220c的操作电压可以大于形成行解码器394的电路元件220b的操作电压。
公共源极线接触插塞380可以设置在外部焊盘键合区PA中。公共源极线接触插塞380可以由诸如金属、金属化合物、多晶硅等导电材料形成，并且可以电连接到公共源极线320。第一金属层350a和第二金属层360a可以依次堆叠在公共源极线接触插塞380的上部。例如，其中设置公共源极线接触插塞380、第一金属层350a和第二金属层360a的区可以被定义为外部焊盘键合区PA。
输入输出焊盘205和305可以设置在外部焊盘键合区PA中。参考图18，覆盖第一衬底210的下表面的下绝缘膜201可以形成在第一衬底210下方，并且第一输入输出焊盘205可以形成在下绝缘膜201上。第一输入输出焊盘205可以通过第一输入输出接触插塞203连接到设置在外围电路区域PERI中的多个电路元件220a、220b和220c中的至少一个，并且可以通过下绝缘膜201与第一衬底210分离。此外，侧绝缘膜可以设置在第一输入输出接触插塞203和第一衬底210之间，以将第一输入输出接触插塞203和第一衬底210电分离。
参考图18，覆盖第二衬底310的上表面的上绝缘膜301可以形成在第二衬底310上，并且第二输入输出焊盘305可以设置在上绝缘层301上。第二输入输出焊盘305可以通过第二输入输出接触插塞303连接到设置在外围电路区域PERI中的多个电路元件220a、220b和220c中的至少一个。在示例实施例中，第二输入输出焊盘305电连接到电路元件220a。
根据实施例，第二衬底310和公共源极线320没有设置在其中第二输入输出接触插塞303设置的区中。此外，第二输入输出焊盘305在第三方向(Z轴方向)上不与字线330重叠。参考图18，第二输入输出接触插塞303可以在平行于第二衬底310的上表面的方向上与第二衬底310分离，并且可以穿过单元区域CELL的层间绝缘层315以连接到第二输入输出焊盘305。
根据实施例，选择性地形成第一输入输出焊盘205和第二输入输出焊盘305。例如，存储器设备400可以仅包括设置在第一衬底210上的第一输入输出焊盘205或者设置在第二衬底310上的第二输入输出焊盘305。可替代地，存储器设备400可以包括第一输入输出焊盘205和第二输入输出焊盘305。
在分别包括在单元区域CELL和外围电路区域PERI中的外部焊盘键合区PA和位线键合区BLBA的每一个中，设置在最上金属层上的金属图案可以被设置为虚拟图案，或者最上金属层可以不存在。
在外部焊盘键合区PA中，存储器设备400可以包括在外围电路区域PERI的最上层金属层中的下金属图案273a，该下金属图案273a对应于形成在单元区域CELL的最上面的金属层中的上金属图案372a，并且具有与单元区域CELL的上金属图案372a相同的横截面形状以便彼此连接。在外围电路区域PERI中，形成在外围电路区域PERI的最上面的金属层中的下金属图案273a可以不连接到接触(contact)。类似地，在外部焊盘键合区PA中，对应于形成在外围电路区域PERI的最上金属层中的下金属图案273a并且具有与外围电路区域PERI的下金属图案273a相同形状的上金属图案372a可以形成在单元区域CELL的最上金属层中。
下键合金属271b和272b可以形成在字线键合区WLBA中的第二金属层240b上。在字线键合区WLBA中，外围电路区域PERI的下键合金属271b和272b可以通过铜对铜键合电连接到单元区域CELL的上键合金属371b和372b。
此外，在位线键合区BLBA中，对应于形成在外围电路区域PERI的最上金属层中的下金属图案252并且具有与外围电路区域PERI的下金属图案252相同的横截面形状的上金属图案392可以形成在单元区域CELL的最上金属层中。接触可以不形成在单元区域CELL的最上层金属层中形成的上金属图案392上。
在示例实施例中，对应于形成在单元区域CELL和外围电路区域PERI之一中的最上金属层中的金属图案，具有与金属图案相同的横截面形状的加强金属图案可以形成在单元区域CELL和外围电路区域PERI中的另一个中的最上金属层中。在加强金属图案上可以不形成接触。
根据上面参考图1至17描述的实施例的存储器设备可以实现为多芯片封装。例如，图4所示的存储器设备10可以包括封装衬底和安装在封装衬底上的多个存储器芯片CHIP1至CHIPn。
多个存储器芯片CHIP1至CHIPn中的每一个可以以类似于图18所示的C2C结构来实现。例如，作为图4的多个存储器芯片CHIP1至CHIPn之一的第一存储器芯片CHIP1可以包括包含第一金属焊盘871b或872b的存储器单元区CELL，以及包含第二焊盘771b或772b并通过第一金属焊盘871b或872b和第二金属焊盘771b或772b垂直连接到存储器单元区CELL的外围电路区PERI。第一存储器芯片CHIP1的外围电路区PERI可以包括第一输入/输出焊盘P11、第二输入/输出焊盘P12以及连接在第一输入/输出焊盘P11和第二输入/输出焊盘P12之间的电阻器R1。例如，第一输入/输出焊盘P11和第二输入/输出焊盘P12可以被实现为设置在外部焊盘键合区PA中的输入/输出焊盘205和305，并且电阻器R1可以被实现为设置在电路区PERI中的衬底201上的多个电路元件220a、220b和220c。此外，电阻器R1可以通过输入/输出接触插塞203和303中的至少一个连接在第一输入/输出焊盘P11和第二输入/输出焊盘P12之间。
虽然已经参考本发明构思的实施例来显示和描述了本发明构思，但是将理解，可以在这里做出各种形式和细节上的改变，而不脱离所附权利要求的精神和范围。

Claims (20)

1.一种存储设备，包括:
控制器，包括第一引脚和第二引脚，并被配置为通过第二引脚输出多级芯片使能信号；和
存储器设备，包括连接到第一引脚的第三引脚和连接到第二引脚的第四引脚，以及共同连接到第四引脚的多个存储器芯片，所述多个存储器芯片分别包括在第三引脚和第一电压端子之间以菊花链结构彼此连接的多个电阻器，
其中，所述多个存储器芯片被配置为基于所述多个电阻器分别生成在第三引脚的电压电平和第一电压端子的电压电平之间划分的多个参考电压区间，并且
其中，当多级芯片使能信号的电压电平对应于所述多个参考电压区间中的一个参考电压区间时，从所述多个存储器芯片中选择对应于所述一个参考电压区间的存储器芯片。
2.根据权利要求1所述的存储设备，其中，所述控制器还包括连接到第一引脚的第一电阻器，并且被配置为基于第一引脚的电压电平来检测所述多个存储器芯片的数量。
3.根据权利要求2所述的存储设备，其中，所述控制器还包括连接到第一引脚的可变电阻器，并且所述可变电阻器的值基于所检测到的所述多个存储器芯片的数量而变化。
4.根据权利要求3所述的存储设备，其中，第一电阻器和可变电阻器各自连接到电源电压端子，并且第一电压端子连接到接地电压端子。
5.根据权利要求3所述的存储设备，其中，第一电阻器和可变电阻器各自连接到接地电压端子，并且第一电压端子连接到电源电压端子。
6.根据权利要求1所述的存储设备，其中，所述多个存储器芯片中的每一个包括:
第一输入/输出焊盘；和
第二输入/输出焊盘，
其中，所述电阻器连接在第一输入/输出焊盘和第二输入/输出焊盘之间。
7.根据权利要求6所述的存储设备，其中，所述存储器芯片中的第一个的第二输入/输出焊盘的输出被配置为输入到所述存储器芯片中的第二个的第一输入/输出焊盘。
8.根据权利要求7所述的存储设备，其中，所述多个存储器芯片中的每一个包括:
第一缓冲器，被配置为根据第一输入/输出焊盘的电压和多级芯片使能信号输出第一信号；和
第二缓冲器，被配置为根据第二输入/输出焊盘的电压和多级芯片使能信号输出第二信号。
9.根据权利要求8所述的存储设备，其中，所述多个存储器芯片中的每一个还包括:
异或非门，被配置为根据第一信号和第二信号输出内部芯片使能信号。
10.根据权利要求1所述的存储设备，其中，所述存储器设备包括:
封装衬底，其上设置有第三引脚和第四引脚，
其中，所述多个存储器芯片安装在封装衬底上，以及
其中，所述多个存储器芯片中的每一个还包括:
包括第一金属焊盘的存储器单元区；和
外围电路区域，包括第二金属焊盘，并且通过第一金属焊盘和第二金属焊盘垂直连接到存储器单元区域。
11.一种存储设备，包括:
多个存储器芯片，分别包括多个电阻器；和
控制器，通过第一引脚连接到所述多个存储器芯片，并且包括连接到第一引脚的第一电阻器，
其中，被包括在所述多个存储器芯片中的多个电阻器在连接到第一引脚的第三引脚和第一电压端子之间以菊花链结构彼此连接，并且
其中，所述控制器被配置为基于第一引脚的电压电平来检测指示所述多个存储器芯片的数量的封装信息。
12.根据权利要求11所述的存储设备，其中，所述多个存储器芯片中的每一个包括:
第一输入/输出焊盘；以及
第二输入/输出焊盘，
其中，所述电阻器连接在第一输入/输出焊盘和第二输入/输出焊盘之间。
13.根据权利要求12所述的存储设备，其中，所述存储器芯片中的第一个的第二输入/输出焊盘的输出被配置为输入到所述存储器芯片中的第二个的第一输入/输出焊盘。
14.根据权利要求11所述的存储设备，其中，所述控制器被配置为通过将第一引脚的电压电平与根据所述多个存储器芯片的数量设置的多个参考值进行比较来检测所述多个存储器芯片的数量。
15.根据权利要求11所述的存储设备，其中，第一电阻器连接到电源电压端子，并且第一电压端子连接到接地电压端子。
16.根据权利要求11所述的存储设备，其中，第一电阻器连接到接地电压端子，并且第一电压端子连接到电源电压端子。
17.一种存储设备的操作方法，所述操作方法包括:
多个存储器芯片，基于以菊花链结构彼此连接的多个电阻器，分别生成在第一电压电平和连接到所述多个电阻器的第一电压端子的电压电平之间划分的多个参考电压区间；和
控制器，向所述多个存储器芯片输出多级芯片使能信号，
其中，当多级芯片使能信号的电压电平对应于多个参考电压区间中的一个参考电压区间时，从所述多个存储器芯片中选择对应于所述一个参考电压区间的存储器芯片。
18.根据权利要求17所述的操作方法，还包括：
控制器设置控制器的电阻器的可变电阻值，使得第一电压电平独立于所述多个存储器芯片的数量，其中，所述电阻器连接到所述存储器芯片中的第一个的输入/输出焊盘。
19.根据权利要求18所述的操作方法，还包括：
所述控制器通过检测响应于电源电压而分布在第一电阻器和所述多个电阻器之间的电压来检测所述多个存储器芯片的数量，所述第一电阻器连接到以菊花链结构彼此连接的所述多个电阻器。
20.根据权利要求17所述的操作方法，其中，所述多个参考电压区间的生成包括:
基于以菊花链结构连接的所述多个电阻器中的每一个的相同电阻值，生成在第一电压电平和第一电压端子的电压电平之间均等划分的多个参考电压区间。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11908517B2 (en) * 2021-10-25 2024-02-20 Nanya Technology Corporation Memory device and method for operating the same

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6388886B1 (en) * 2000-05-08 2002-05-14 Mitsubishi Denki Kabushiki Kaisha Semiconductor memory module and module system
JP2003060053A (ja) 2001-08-10 2003-02-28 Fujitsu Ltd 半導体チップ及びそれを用いた半導体集積回路装置及び半導体チップ選択方法
KR100697270B1 (ko) 2004-12-10 2007-03-21 삼성전자주식회사 저전력 멀티칩 반도체 메모리 장치 및 그것의 칩 인에이블방법
JP4799157B2 (ja) 2005-12-06 2011-10-26 エルピーダメモリ株式会社 積層型半導体装置
KR101398633B1 (ko) 2008-01-28 2014-05-26 삼성전자주식회사 반도체 메모리 장치 및 이 장치의 칩 식별신호 발생방법
US8462536B2 (en) 2011-03-11 2013-06-11 Intel Corporation Method and apparatus for addressing memory arrays
KR101805146B1 (ko) 2011-05-03 2017-12-05 삼성전자주식회사 반도체 칩, 메모리 칩, 메모리 제어 칩, 반도체 패키지, 그리고 메모리 시스템
US20160276265A1 (en) * 2013-12-06 2016-09-22 Renesas Electronics Corporation Semiconductor device
JP2015219936A (ja) * 2014-05-21 2015-12-07 マイクロン テクノロジー， インク． 半導体装置及びこれを備える半導体システム
US10014038B2 (en) 2015-06-22 2018-07-03 Micron Technology, Inc. Apparatuses and methods for chip identification in a memory package
US10277228B1 (en) * 2018-01-17 2019-04-30 Seagate Technology Llc Configuration pin-strapping
DE102019101615A1 (de) * 2018-09-10 2020-03-12 Taiwan Semiconductor Manufacturing Co., Ltd. Ausfallsichere Schaltung, Layout, Vorrichtung und Verfahren
KR102635773B1 (ko) 2018-09-13 2024-02-08 삼성전자주식회사 저장 장치
US11714138B2 (en) * 2018-11-22 2023-08-01 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, power storage device, and electronic device

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