DE102019101615A1

DE102019101615A1 - Ausfallsichere Schaltung, Layout, Vorrichtung und Verfahren

Info

Publication number: DE102019101615A1
Application number: DE102019101615.0A
Authority: DE
Inventors: Zhen Tang; Lei Pan; Miranda Ma
Original assignee: TSMC China Co Ltd; Taiwan Semiconductor Manufacturing Co TSMC Ltd
Current assignee: TSMC China Co Ltd; Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date: 2018-09-10
Filing date: 2019-01-23
Publication date: 2020-03-12
Also published as: US20220164517A1

Abstract

Eine Schaltung umfasst einen Referenzknoten, der zum Führen eines Referenzspannungspegels ausgelegt ist, einen ersten Knoten, der zum Führen eines Signals, das einen ersten Spannungspegel und den Referenzspannungspegel aufweist, ausgelegt ist, einen zweiten Knoten, der zum Führen einer Versorgungspannung, die einen Versorgungsspannungspegel in einem Einschaltmodus und den Referenzspannungspegel in einem Ausschaltmodus aufweist, ausgelegt ist, und mehrere Transistoren, die in Reihe zwischen dem ersten Knoten und dem Referenzknoten gekoppelt sind. Jeder Transistor der mehreren Transistoren empfängt ein entsprechendes Steuersignal von mehreren Steuersignalen, und jedes Steuersignal weist einen ersten Wert auf der Grundlage der Versorgungsspannung im Einschaltmodus und einen zweiten Wert auf der Grundlage des Signals im Ausschaltmodus auf.

Description

STAND DER TECHNIK
Eine Kommunikation zwischen elektronischen Schaltungen umfasst eine Vielfalt von Szenarien, die berücksichtigt werden müssen, wenn eine Schaltung entworfen wird. In manchen Fällen muss eine Schaltung, die sich auf eine Versorgungsquelle verlässt, ausgelegt werden, damit sie mit Signalen, die auf einer anderen Versorgungsquelle basieren, gekoppelt wird. Die zwei Versorgungsquellen weisen möglicherweise nicht den gleichen Spannungspegel auf, und eine der zwei Versorgungsquellen könnte eingeschaltet sein, während die andere ausgeschaltet ist.
Figurenliste
Aspekte der vorliegenden Offenbarung werden am besten aus der nachstehenden ausführlichen Beschreibung verstanden, wenn sie zusammen mit den begleitenden Figuren gelesen wird. Es ist zu beachten, dass gemäß dem Standardverfahren in der Branche verschiedene Merkmale nicht maßstabsgetreu gezeichnet sind. Vielmehr können die Abmessungen der verschiedenen Merkmale zur Klarheit der Erörterung beliebig vergrößert oder verkleinert sein.

Fig. 1 ist ein Diagramm einer Schaltung gemäß einigen Ausführungsformen.
2A ist ein Diagrammeiner Pulldown-Schaltung gemäß einigen Ausführungsformen.
2B ist eine Darstellung einer Draufsicht auf ein IC-Layoutdiagramm einer Pulldown-Schaltung gemäß einigen Ausführungsformen.
3A ist ein Diagramm eines Spannungsreglers gemäß einigen Ausführungsformen.
3B ist eine Darstellung einer Draufsicht auf ein IC-Layoutdiagramm eines Spannungsreglers gemäß einigen Ausführungsformen.
4A ist ein Diagramm einer Gatesteuerschaltung gemäß einigen Ausführungsformen.
4B ist eine Darstellung einer Draufsicht auf ein IC-Layoutdiagramm einer Gatesteuerschaltung gemäß einigen Ausführungsformen.
4C ist ein Diagramm einer Gatesteuerschaltung gemäß einigen Ausführungsformen.
4D ist eine Darstellung einer Draufsicht auf ein IC-Layoutdiagramm einer Gatesteuerschaltung gemäß einigen Ausführungsformen.
5 ist ein Ablaufdiagramm eines Verfahrens zum Steuern eines Knotens einer Schaltung gemäß einigen Ausführungsformen.
6 ist eine Darstellung eines IC-Herstellungssystems und eines damit assoziierten IC-Herstellungsablaufs gemäß einigen Ausführungsformen.

Ausführliche Beschreibung
Die nachstehende Offenbarung stellt viele verschiedene Ausführungsformen, oder Beispiele, zum Implementieren verschiedener Merkmale des vorliegenden Gegenstands bereit. Konkrete Beispiele für Komponenten, Werte, Vorgänge, Materialien, Anordnungen oder dergleichen sind nachstehend beschrieben, um die vorliegende Offenbarung zu vereinfachen. Diese sind selbstverständlich lediglich Beispiele und sind nicht im beschränkenden Sinne gedacht. Andere Komponenten, Werte, Vorgänge, Materialien, Anordnungen oder dergleichen werden in Betracht gezogen. Zum Beispiel kann das Ausbilden eines ersten Merkmals über oder auf einem zweiten Merkmal in der nachstehenden Beschreibung Ausführungsformen umfassen, in denen das erste und das zweite Merkmal in direktem Kontakt ausgebildet werden, und kann ebenfalls Ausführungsformen umfassen, in denen zusätzliche Merkmale zwischen dem ersten und dem zweiten Merkmal ausgebildet werden können, so dass das erste und das zweite Merkmal möglicherweise nicht in direktem Kontakt stehen. Außerdem kann die vorliegende Offenbarung Bezugsnummern und/oder -buchstaben in den verschiedenen Beispielen wiederholen. Diese Wiederholung geschieht zum Zweck der Einfachheit und Klarheit und sie schreibt an sich keine Beziehung zwischen den verschiedenen besprochenen Ausführungsformen und/oder Ausgestaltungen vor.
Außerdem können hierin Begriffe, die sich auf räumliche Relativität beziehen, wie z.B. „unterhalb“, „unter“, „unterer“, „oberhalb“, „oberer“ und dergleichen, zur Erleichterung der Besprechung verwendet werden, um die Beziehung eines Elements oder Merkmals zu einem anderen Element oder Merkmal (zu anderen Elementen oder Merkmalen), wie in den Figuren dargestellt, zu beschreiben. Die Begriffe, die räumliche Relativität betreffen, sollen verschiedene Ausrichtungen der verwendeten oder betriebenen Vorrichtung zusätzlich zu der in den Figuren dargestellten Ausrichtung umfassen. Die Vorrichtung kann auf eine andere Weise ausgerichtet sein (um 90 Grad gedreht oder anders ausgerichtet) und die hier verwendeten Bezeichnungen, die räumliche Relativität betreffen, können gleichermaßen dementsprechend ausgelegt werden.
In verschiedenen Ausführungsformen umfasst eine Schaltung eine Reihe von Schaltvorrichtungen, die zwischen einem Knoten und einem Referenzknoten gekoppelt sind und auf mehrere Steuersignale reagieren. Ein Signal auf dem Knoten wird geteilt, um eine oder mehrere Gatespannungen zu generieren, die durch eine Gatesteuerschaltung empfangen werden. Die Gatesteuerschaltung empfängt außerdem das Signal und eine Versorgungsspannung der Schaltung. In einem Einschaltmodus gibt die Gatesteuerschaltung jedes der Steuersignale aus, die mindestens einen Wert auf der Grundlage der Versorgungsspannung aufweisen. In einem Ausschaltmodus gibt die Gatesteuerschaltung jedes der Steuersignale aus, die mindestens einen Wert auf der Grundlage des Signals aufweisen.
Die Schaltung wird dadurch als eine Eingabe-Ausgabe-Schaltung (I/O-Schaltung), die in der Lage ist, das Signal im Einschaltmodus zu kommunizieren, und als eine ausfallsichere Schaltung, die in der Lage ist zu verhindern, dass ein Leckstrom im Ausschaltmodus in Anwendungen fließt, in denen das Signal einen Spannungspegel aufweist, der größer gleich dem Versorgungsspannungspegel ist, ausgelegt. Durch Begrenzen von Spannungen über den Schaltvorrichtungen auf Größen kleiner gleich einer maximalen Betriebsspannung der Schaltvorrichtungen ist die Schaltung ferner in der Lage, Signale zu kommunizieren und Leckströme zu verhindern, indem Schaltvorrichtungen verwendet werden, die eine maximale Betriebsspannung aufweisen, die kleiner ist als der Spannungspegel des Signals.
1 ist ein Diagramm einer Schaltung 100 gemäß einigen Ausführungsformen. Außer der Schaltung 100 zeigt 1 einen Referenzknoten VSSN, einen Knoten VDDIOi, einen Knoten PAD, der mit einem Knoten BUS über einen Widerstand Rpu elektrisch gekoppelt ist, und einen Signalformer 140. Die Schaltung 100 umfasst eine Pulldown-Schaltung 110, einen Spannungsregler 120 und eine Gatesteuerschaltung 130, von denen jedes zwischen dem Knoten PAD und dem Referenzknoten VSSN elektrisch gekoppelt ist. Die Gatesteuerschaltung 130 ist auch mit dem Knoten VDDIO1 elektrisch gekoppelt.
Zwei oder mehr Schaltungselemente werden auf der Grundlage einer direkten elektrischen Verbindung, einer ohmschen oder induktiven elektrischen Verbindung oder einer elektrischen Verbindung, die ein oder mehrere zusätzliche Schaltungselemente umfasst und dadurch gesteuert werden kann, z.B. durch einen Transistor oder eine andere Schaltvorrichtung resistiv oder offen gemacht wird, als elektrisch gekoppelt angesehen.
In der in 1 dargestellten Ausführungsform ist jedes von der Pulldown-Schaltung 110, dem Spannungsregler 120 und der Gatesteuerschaltung 130 direkt mit jedem von dem Knoten PAD und dem Referenzknoten VSSN verbunden, und die Gatesteuerschaltung 130 ist mit dem Knoten VSSIO1 direkt verbunden. In verschiedenen Ausführungsformen sind ein oder mehrere zusätzliche Schaltungselemente, z.B. eine Schaltvorrichtung, zwischen einem oder mehreren von der Pulldown-Schaltung 110, dem Spannungsregler 120 oder der Gatesteuerschaltung 130 und einem oder beiden von dem Knoten PD oder dem Referenzknoten VSSN und/oder zwischen der Gatesteuerung 130 und dem Knoten VDDIO1 gekoppelt.
Der Knoten VDDIO1 ist ein Schaltungsknoten, der ausgelegt ist, um Versorgungsspannung, die einen Versorgungsspannungspegel VDDIO aufweist, zu führen. In einigen Ausführungsformen ist der Versorgungsspannungspegel VDDIO ein Versorgungsspannungspegel eines IC-Chips, der die Schaltung 100 umfasst. In einigen Ausführungsformen ist der Versorgungsspannungspegel VDDIO ein Versorgungsspannungspegel eines I/O-Abschnitts eines IC-Chips, der die Schaltung 100 umfasst.
Der Referenzknoten VSSN ist ein Schaltungsknoten, der zum Führen einer Referenzspannung ausgelegt ist, die einen Referenzspannungspegel VSS aufweist. In einigen Ausführungsformen ist der Referenzspannungspegel VSS ein Massespannungspegel.
Der Knoten VDDIO1 weist einen Versorgungsspannungspegel VDDIO, wenn sich die Schaltung 100 in einem Einschaltmodus befindet, und eine Referenzspannung VSS, wenn sich die Schaltung 100 in einem Ausschaltmodus befindet, auf. Der Einschaltmodus ist ein Betriebsmodus, der einem Normalbetrieb der Schaltung 100 auf der Grundlage einer von einer Versorgungsquelle (nicht dargestellt) empfangenen Leistung entspricht, und der Ausschaltmodus ist ein Betriebsmodus, der einem Zustand entspricht, in dem die Schaltung 100 die Leistung von der Versorgungsquelle nicht empfängt.
In verschiedenen Ausführungsformen entspricht ein Zustand, in dem die Schaltung 100 im Ausschaltmodus keine Leistung von der Versorgungsquelle empfängt, einem Zustand in dem die Versorgungsquelle ausgeschaltet ist oder von der Schaltung 100 getrennt ist, einem Zustand, in dem die Schaltung 100 in einen Schlafmodus geschaltet wird, oder einem anderen Szenario, das dazu führt, dass der Knoten VDDIO1 die Referenzspannung VSS aufweist.
In verschiedenen Ausführungsformen ist die Versorgungsquelle derart ausgelegt, dass sie Leistung direkt an den Knoten VDDIO1 oder über eine oder mehrere Zwischenschaltungen, wie z.B. eine Steuer- oder Aufwärts- oder Abwärtsschaltung, liefert, die zum Ausgeben eines Versorgungsspannungspegels VDDIO und/oder eines Referenzspannungspegels VSS ausgelegt sind.
In einigen Ausführungsformen ist die Schaltung 100 ein Teil eines IC-Chips, der Knoten BUS ist ein Versorgungsknoten eines IIC-Busses (Inter-Integrierte Schaltung), der Widerstand Rpu ist ein Pullup-Widerstand des IC-Busses, und der Knoten PAD ist ein Eingangs- und/oder Ausgangsknoten, durch welchen der IC-Chip über den IIC-Bus kommuniziert. In verschiedenen Ausführungsformen kommuniziert der IC-Chip über den IIC-Bus, indem er ein oder mehrere Signale, z.B. ein Signal VPAD, an einen oder mehrere zusätzliche IC-Chips (nicht dargestellt) sendet und/oder von ihnen empfängt.
In einigen Ausführungsformen ist die Schaltung 100 in einer I/O-Schaltung einer IC aufgenommen, die mit einem IIC-Bus gekoppelt ist. In einigen Ausführungsformen ist die Schaltung 100 ein Teil eines IC-Chips, der nicht mit einem IIC-Bus, einem Knoten BUS oder einem Widerstand Rpu gekoppelt ist.
In einigen Ausführungsformen umfasst der IIC-BUS den Knoten BUS, der zum Führen einer Busspannung ausgelegt ist, die einen Busspannungspegel VBUS aufweist, und den Knoten PAD, der zum Führen des Signals VPAD ausgelegt ist, der entweder den Busspannungspegel VBUS oder den Referenzspannungspegel VSS aufweist. In verschiedenen Ausführungsformen ist der Knoten PAD ausgelegt, um das Signal VPAD zu führen, das einen Spannungspegel aufweist, der kleiner als, im Wesentlichen gleich wie oder größer ist als der Versorgungsspannungspegel VDDIO.
In der in 1 dargestellten Ausführungsform sind die Pulldown-Schaltung 110, der Spannungsregler 120 und die Gatesteuerschaltung 130 getrennte Schaltungsbereiche. In verschiedenen Ausführungsformen sind zwei oder mehr von der Pulldown-Schaltung 110, dem Spannungsregler 120 oder der Gatesteuerschaltung 130 in einen einzelnen Schaltungsbereich integriert. In verschiedenen Ausführungsformen sind die Pulldown-Schaltung 110, der Spannungsregler 120 und die Gatesteuerschaltung 130 in einem einzelnen IC-Chip aufgenommen, oder eines von der Pulldown-Schaltung 110, dem Spannungsregler 120 oder der Gatesteuerschaltung 130 ist einem IC-Chip aufgenommen, der von einem oder mehreren zusätzlichen Chips, die eines oder mehrere von den anderen von der Pulldown-Schaltung 110, dem Spannungsregler 120 oder der Gatesteuerung 130 umfassen, getrennt ist.
Die Pulldown-Schaltung 110 ist eine elektronische Schaltung, die ausgelegt ist, um Steuersignale VTRACK und VMID1 -VMIDN und ein Signal NGATE zu empfangen, und den Knoten PAD sowohl im Einschalt- als auch Ausschaltmodus als Antwort auf die Steuersignale VTRACK und VMID1-VMIDN und das Signal NGATE zu steuern. Der Spannungsregler 120 ist eine elektronische Schaltung, die ausgelegt ist, um N Gatesignale VPADX1-VPADXN als Antwort auf das Signal VPAD am Knoten PAD auszugeben, und die Gatesteuerschaltung 130 ist eine elektronische Schaltung, die ausgelegt ist, um die Gatesignale VPADX1-VPADXN zu empfangen und, als Antwort auf die Gatesignale VPADX1-VPADXN, die Versorgungsspannung am Knoten VDDIO1 und das Signal VPAD am Knoten PAD Steuersignale VTRACK und VMIDi-VMIDN auszugeben.
In der in 1 dargestellten Ausführungsform ist N größer als 1, so dass die Schaltung 100 mehrere von jedem von den Steuersignalen VMID1 - VMIDN und den Gatesignalen VPADX1 - VPADXN umfasst. In einigen Ausführungsformen ist N gleich 1, so dass die Schaltung 100 ein einzelnes Steuersignal VMID1 und ein einzelnes Gatesignal VPADX1 umfasst.
Um den Knoten PAD zu steuern umfasst die Pulldown-Schaltung 110 mehrere Schaltvorrichtungen 112 und einen Pulldown-Treiber 114, der in Reihe zwischen dem Knoten PAD und dem Referenzknoten VSSN gekoppelt ist. Jede der Schaltvorrichtungen 112 und der Pulldown-Treiber 114 sind ausgelegt, um als Antwort auf die Steuersignale VTRACK, VMIDi-VMIDN oder VMID und das Signal NGATE entweder einen Pfad mit hohem Widerstand oder einen Pfad mit niedrigem Widerstand zwischen dem Knoten PAD und dem Referenzknoten VSSN bereitzustellen. Jede der Schaltvorrichtungen 112 und der Pulldown-Treiber 114 weisen einen maximalen Betriebsspannungspegel auf, der im Wesentlichen größer gleich dem Versorgungsspannungspegel VDDIO ist.
In der in 1 dargestellten Ausführungsform ist jede Schaltvorrichtung 112 ausgelegt, um als Antwort auf einen niedrigen logischen Pegel eines entsprechenden Steuersignals VTRACK oder VMID1-VMIDN einen Pfad mit hohem Widerstand bereitzustellen, und als Antwort auf einen hohen logischen Pegel eines entsprechenden Steuersignals VTRACK oder VMID1-VMIDN den Pfad mit niedrigem Widerstand bereitzustellen, und der Pulldown-Treiber 114 ist ausgelegt, um als Antwort auf einen niedrigen logischen Pegel des Signals NGATE den Pfad mit hohem Widerstand bereitzustellen und als Antwort auf einen hohen logischen Pegel des Signals NGATE den Pfad mit niedrigem Wiederstand bereitzustellen.
In verschiedenen Ausführungsformen umfassen die Schaltvorrichtung 112 und/oder der Pulldown-Treiber 114 mindestens eines von einem NMOS-Transistor, einem PMOS-Transistor, einem Transmissions-Gate oder einer anderen elektrischen oder elektromechanischen Vorrichtung, die in der Lage ist, als Antwort auf ein empfangenes Signal zwischen einer Einstellung mit hohem und einer Einstellung mit niedrigem Widerstand zu schalten.
Eine erste Schaltvorrichtung 112, die sich am nächsten dem Knoten PAD befindet, ist ausgelegt, um das Steuersignal VTRACK zu empfangen, und der Pulldown-Treiber 114 ist ausgelegt, um das Signal NGATE zu empfangen. Mindestens eine Schaltvorrichtung 112 zwischen der ersten Schaltvorrichtung 112 und dem Pulldown-Treiber 114 ist ausgelegt, um mindestens ein Steuersignal VMID1 -VMIDN zu empfangen.
Im Einschaltmodus weist jedes der Steuersignale VTRACK und VMID1-VMIDN mindestens einen Wert auf, der auf dem Versorgungsspannungspegel VDDIO am Knoten VDDIO1 basiert, wie nachstehend unter Bezugnahme auf die Gatesteuerschaltung 130 besprochen. Die Werte der Steuersignale VTRACK und VMID1-VMIDN im Einschaltmodus sind ausgelegt, um zu bewirken, dass Spannungen über den Schaltvorrichtungen 112 auf Größen begrenzt sind, die kleiner oder im Wesentlichen gleich dem maximalen Betriebsspannungspegel der Schaltvorrichtungen 112 sind.
Im Ausschaltmodus weist jedes der Steuersignale VTRACK und VMID1-VMIDN mindestens einen Wert auf, der auf dem Signal VPAD basiert, wie nachstehend unter Bezugnahme auf die Gatesteuerschaltung 130 besprochen. Die Werte der Steuersignale VTRACK und VMID1-VMIDN im Ausschaltmodus sind ausgelegt, um zu bewirken, dass Spannungen über den Schaltvorrichtungen 112 auf Größen begrenzt sind, die kleiner oder im Wesentlichen gleich dem maximalen Betriebsspannungspegel der Schaltvorrichtungen 112 sind.
Das durch den Pulldown-Treiber 114 empfangene Signal NGATE wird durch eine Schaltung, z.B. den Signalformer 140, außerhalb der Schaltung 100 generiert. Im Einschaltmodus generiert die externe Schaltung ein Signal NGATE, das den Versorgungsspannungspegel VDDIO aufweist, wenn das Signal VPAD den Referenzspannungspegel VSS aufweist, und generiert ein Signal NGATE, das den Referenzspannungspegel VSS aufweist, wenn das Signal VPAD den Busspannungspegel VBUS aufweist. Im Ausschaltmodus generiert die externe Schaltung ein Signal NGATE, das den Referenzspannungspegel VSS aufweist.
In der in 1 dargestellten Ausführungsform umfasst der Signalformer 140 einen Inverter 11, der zum Empfangen eines Aktivierungssignals EN ausgelegt ist, einen NOR-Gatter N1, der zum Empfangen einer Ausgabe des Inverters 11 und des Signals VPAD ausgelegt ist, und einen Verstärker A1, der zum Ausgeben des Signals NGATE auf der Grundlage der Ausgabe des NOR-Gatters N1 ausgelegt ist. In Betrieb ist dadurch der Signalformer 140 ausgelegt, um als Antwort auf das Signal VPAD, wenn das Aktivierungssignal EN einen hohen logischen Pegel aufweist, das Signal NGATE auszugeben, das entweder den Versorgungsspannungspegel VDDIO oder den Referenzspannungspegel VSS aufweist. In verschiedenen Ausführungsformen ist der Signalformer 140 ansonsten derart ausgelegt, dass er das Signal NGATE auf der Grundlage des Signals VPAD generiert.
Der Pulldown-Treiber 114 ist ausgelegt, um als Antwort auf das Signal NGATE, das den Versorgungsspannungspegel VDDIO aufweist, eingeschaltet zu werden, und als Antwort auf das Signal NGATE, das den Referenzspannungspegel VSS aufweist, ausgeschaltet zu werden.
Im Einschaltmodus wird dadurch, da die Gatesteuerschaltung 130 ausgelegt ist, um Steuersignale VTRACK und VMID1-VMIDN zumindest teilweise auf der Grundlage des Versorgungsspannungspegels VDDIO am Knoten VDDIO1 zu generieren, wie nachstehend besprochen, die Pulldown-Schaltung 110 ausgelegt, um den Knoten PAD mit dem Pulldown-Treiber 114 über die Schaltvorrichtungen 112 unter Verwendung des Versorgungsspannungspegels VDDIO am Knoten VDDIO1 zu koppeln, und um ferner den Knoten PAD mit dem Referenzknoten VSSN über den Pulldown-Treiber 114 als Antwort auf das Signal NGATE selektiv zu koppeln.
Im Ausschaltmodus ist dadurch, da die Gatesteuerschaltung 130 ausgelegt ist, um Steuersignale VTRACK und VMID1-VMIDN auf der Grundlage des Signals VPAD zu generieren, wie nachstehend besprochen, die Pulldown-Schaltung 110 ausgelegt, um den Knoten PAD mit dem Pulldown-Treiber 114 über die Schaltvorrichtungen 112 unter Verwendung des Signals VPAD zu koppeln, und den Knoten PAD vom Referenzknoten VSSN mit dem Pulldown-Treiber 114 als Antwort auf das Signal NGATE, das den Referenzspannungspegel VSS aufweist, elektrisch zu entkoppeln.
Durch die vorstehend besprochene Konfiguration ist die Pulldown-Schaltung 110 in der Lage, sowohl das Signal VPAD in einem Einschaltmodus zu kommunizieren als auch zu verhindern, dass ein Leckstrom zwischen dem Knoten PAD und dem Referenzknoten VSSN in einem Ausschaltmodus in Anwendungen fließt, in denen der Busspannungspegel VBUS kleiner als, größer als oder im Wesentlichen gleich dem Versorgungsspannungspegel VDDIO, ist.
In verschiedenen Ausführungsformen ist der Spannungsregler 120 eine elektronische Schaltung, die ausgelegt ist, um das Signal VPAD am Knoten PAD zu empfangen, und entweder mehrere (N>i) Gatesignale VPADX1-VPADXN auf der Grundlage des Signals VPAD auszugeben, wie z.B. nachstehend unter Bezugnahme auf 3B besprochen, oder ein einzelnes (N=i) Gatesignal VPADX1 auszugeben, wie z.B. nachstehend unter Bezugnahme auf 3A besprochen.
Der Spannungsregler 120 ist ausgelegt, um jedes Gatesignal von den Gatesignalen VPADX1-VPADXN auszugeben, die Spannungspegel aufweisen, die Bruchteile der Spannungspegel des Signals VPAD darstellen. In einigen Ausführungsformen ist der Spannungsregler 120 ausgelegt, um ein n-tes Gatesignal VPADXn der N Gatesignale VPADX1-VPADXN auszugeben, die Spannungspegel aufweisen, die im Wesentlichen VPAD*(N+1-n)/(N+1) gleich sind. In einigen Ausführungsformen ist der Spannungsregler 120 ausgelegt, um ein einzelnes Gatesignal VPADX1 auszugeben, das Spannungspegel aufweist, die im Wesentlichen VPAD/2 gleich sind.
In der in 1 dargestellten Ausführungsform umfasst der Spannungsregler einen Spannungsteiler 122, der zum Teilen des Signals VPAD ausgelegt ist, wodurch Spannungspegel VPADR1-VPADRN generiert werden, die jeweiligen Gatesignalen der Gatesignale VPADX1-VPADXN entsprechen. In der in 1 dargestellten Ausführungsform umfasst der Spannungsregler 120 eine Pufferschaltung 124, die ausgelegt ist, um ein oder mehrere Gatesignale VPADX1-VPADXN auf der Grundlage der Spannungspegel VPADR1-VPADRN auszugeben. In einigen Ausführungsformen ist der Spannungsregler 120 ansonsten ausgelegt, um Gatesignale VPADX1-VPADXN auszugeben, die Spannungspegel aufweisen, die Bruchteile der Spannungspegel des Signals VPAD darstellen.
Die Gatesteuerschaltung 130 ist eine elektronische Schaltung, die ausgelegt ist, um Gatesignale VPADX1-VPADXN zu empfangen, und auf der Grundlage der Gatesignale VPADX1-VPADXN und des Versorgungsspannungspegels am Knoten VDDIO1 das Steuersignal VTRACK und Steuersignale VMID1-VMIDN auszugeben.
Die Gatesteuerschaltung 130 umfasst Steuerschaltungen 132 und 134. Jede Steuerschaltung 132 ist ausgelegt, um eines von den Gatesignalen VPADX1-VPADXN, den Referenzspannungspegel VSS am Knoten VSSN und entweder den Versorgungsspannungspegel VDDIO oder den Referenzspannungspegel VSS am Knoten VDDIO1 zu empfangen, um ein entsprechendes der Steuersignale VMID1-VMIDN auszugeben.
Die Steuerschaltung 134 ist ausgelegt, um das Signal VPAD am Knoten PAD und eines der Steuersignale VMID1-VMIDN von einer entsprechenden Steuerschaltung 132 zu empfangen und ein Steuersignal VTRACK auszugeben.
Im Einschaltmodus empfängt jede Steuerschaltung 132 den Versorgungsspannungspegel VDDIO am Knoten VDDIO1 und eines der Gatesignale VPADX1-VPADXN, und gibt das höhere von dem Versorgungsspannungspegel VDDIO oder dem einen der Gatesignale VPADX1-VPADXN als ein entsprechendes der Steuersignale VMID1-VMIDN aus. Wenn das Signal VPAD den Referenzspannungspegel VSS aufweist, empfängt jede Steuerschaltung 132 eines der Gatesignale VPADX1-VPADXN, die auch den Referenzspannungspegel VSS aufweisen, der kleiner ist als der Versorgungsspannungspegel VDDIO, und gibt das entsprechende der Steuersignale VMID1-VMIDN aus, das den Versorgungsspannungspegel VDDIO aufweist. Wenn das Signal VPAD den Busspannungspegel VBUS aufweist, empfängt jede gegebene Steuerschaltung 132 eines der Gatesignale VPADX1-VPADXN, der einen Bruchteil des Busspannungspegels VBUS aufweist, und gibt das entsprechende der Steuersignale VMID1-VMIDN aus, das den entsprechenden Bruchteil des Busspannungspegels VBUS aufweist, wenn der entsprechende Bruchteil höher ist als der Versorgungsspannungspegel VDDIO, oder den Versorgungsspannungspegel VDDIO aufweist, wenn der Versorgungsspannungspegel VDDIO höher gleich dem entsprechenden Bruchteil ist.
Im Ausschaltmodus empfängt in Betrieb jede Steuerschaltung 132 den Referenzspannungspegel VSS am Knoten VDDIO1. Wenn das Signal VPAD den Referenzspannungspegel VSS aufweist, empfängt jede Steuerschaltung 132 eines der Gatesignale VPADX1-VPADXN, die auch den Referenzspannungspegel VSS aufweisen, und gibt das entsprechende der Steuersignale VMID1-VMIDN aus, das den Referenzspannungspegel VSS aufweist. Wenn das Signal VPAD den Busspannungspegel VBUS aufweist, empfängt jede Steuerschaltung 132 eines der Gatesignale VPADX1-VPADXN, das einen Bruchteil des Busspannungspegels VBUS aufweist, der höher ist als der Referenzspannungspegel VSS, und gibt das entsprechende der Steuersignale VMID1-VMIDN aus, das den entsprechenden Bruchteil des Busspannungspegels VBUS aufweist.
Die Steuerschaltung 134 ist ausgelegt, um eines der Steuersignale VMID1-VMIDN und das Signal VPAD zu empfangen, und VTRACK auszugeben, das einen Spannungspegel aufweist, der dem höheren von den zwei empfangenen Spannungspegeln entspricht.
Im Einschaltmodus empfängt die Steuerschaltung 134 das eine der Steuersignale VMIDi-VMIDN, das den Versorgungsspannungspegel VDDIO aufweist. Wenn das Signal VPAD den Referenzspannungspegel VSS aufweist, gibt die Steuerschaltung 134, da der Versorgungsspannungspegel VDDIO größer ist als der Referenzspannungspegel VSS, das Signal VTRACK aus, das den Versorgungsspannungspegel VDDIO aufweist. Wenn das Signal VPAD den Busspannungspegel VBUS aufweist, gibt die Steuerschaltung 134 VTRACK aus, das den einen von dem Versorgungsspannungspegel VDDIO aufweist, oder den Busspannungspegel VBUS, der den höheren Spannungspegel aufweist. Wenn der Versorgungsspannungspegel VDDIO im Wesentlichen gleich dem Busspannungspegel VBUS ist, gibt die Steuerschaltung 134 VTRACK aus, das den Spannungspegel aufweist, der sowohl dem Versorgungsspannungspegel VDDIO als auch dem Busspannungspegel VBUS entspricht.
Im Ausschaltmodus empfängt die Steuerschaltung 134 das eine der Steuersignale VMIDi-VMIDN, das entweder den Referenzspannungspegel VSS oder den Spannungspegel des entsprechenden einen der Gatesignale VPADX1-VPADXN aufweist. Wenn das Signal VPAD den Referenzspannungspegel VSS aufweist, der im Wesentlichen dem Spannungspegel des einen der Steuersignale VMID1-VMIDN gleicht, gibt die Steuerschaltung 134 VTRACK aus, das den Referenzspannungspegel VSS aufweist. Wenn das Signal VPAD den Busspannungspegel VBUS aufweist, der höher ist als der Spannungspegel des entsprechenden einen der Gatesignale VPADX1-VPADXN, gibt die Steuerschaltung 134 VTRACK aus, das den Busspannungspegel VBUS aufweist. VTRACK weist dadurch Spannungspegel auf, die die Spannungspegel des Signals VPAD im Ausschaltmodus verfolgen.

Die nachstehende Tabelle 1 stellt ein nicht beschränkendes Beispiel für Steuersignale VTRACK und VMID1-VMIDN für eine Ausführungsform bereit, in der N=2, VBUS > VDDIO und die Steuerschaltung 134 zum Empfangen des Steuersignals VMID1 ausgelegt ist. Tabelle 1

VDDIO1	VDDIO (eingeschaltet)		VSS (ausgeschaltet)
VPAD	VSS	VBUS	VSS	VBUS
VM1D1	VDDIO	VDDIO/VPADX1	VSS	VPADX1
VMID2	VDDIO	VDDIO/VPADX2	VSS	VPADX2
VTRACK	VDDIO	VBUS	VSS	VBUS
NGATE	VDDIO/VSS	VSS	VSS	VSS

Wie in der ersten Zeile von Tabelle 1 angezeigt, weist der Knoten VDDIO1 entweder den Versorgungsspannungspegel VDDIO, der dem Einschaltmodus entspricht, oder den Referenzspannungspegel VSS, der dem Ausschaltmodus entspricht, auf. Wie in der zweiten Zeile von Tabelle 1 angezeigt, weist das Signal VPAD entweder den Referenzspannungspegel VSS oder den Busspannungspegel VBUS in jedem von dem Einschalt- und dem Ausschaltmodus auf.
Im Einschaltmodus gibt der Spannungsregler 120, wenn das Signal VPAD den Referenzspannungspegel VSS aufweist, jedes der Gatesignale VPADX1 und VPADX2 aus, die den Referenzspannungspegel VSS aufweisen. Die Gatesteuerschaltung 130 gibt daher auf der Grundlage dessen, dass der Versorgungsspannungspegel VDDIO höher ist als der Referenzspannungspegel VSS, jedes der Steuersignale VMID1 und VMID2 aus, die den Versorgungsspannungspegel VDDIO aufweisen. Da die Steuerschaltung 134 ausgelegt ist, um das Steuersignal VMID1 und das Signal VPAD zu empfangen, gibt die Steuerschaltung 130 auf der Grundlage dessen, dass der Versorgungsspannungspegel VDDIO höher ist als der Referenzspannungspegel VSS, das Steuersignal VTRACK aus, das den Versorgungsspannungspegel VDDIO aufweist,
Da jede Schaltvorrichtung 112 ein entsprechendes Steuersignal empfängt, das den Versorgungsspannungspegel VDDIO aufweist, wird der Knoten PAD mit dem Pulldown-Treiber 114 über einen Pfad mit niedrigem Widerstand gekoppelt. Der Knoten PAD wird dadurch als Antwort auf das Signal NGATE und das Aktivierungssignal EN bedingt mit dem Referenzknoten VSSN über den Pulldown-Treiber 114 gekoppelt, wie vorstehend unter Bezugnahme auf den Signalformer 140 besprochen. Da der Versorgungsspannungspegel VDDIO im Wesentlichen kleiner gleich den maximalen Betriebsspannungspegeln der Schaltvorrichtungen 112 und des Pulldown-Treibers 114 ist, weisen die Spannungen über jeder Schaltvorrichtung 112 und dem Pulldown-Treiber 114 Größen auf, die kleiner als oder im Wesentlichen denen gleich den entsprechenden maximalen Betriebsspannungspegeln sind.
Im Einschaltmodus gibt der Spannungsregler 120, wenn das Signal VPAD den Busspannungspegel VBUS aufweist, die Gatesignale VPADX1 und VPADX2 aus, die Bruchteilwerten des Busspannungspegels VBUS entsprechen. Die Gatesteuerschaltung 130 gibt daher jedes der Steuersignale VMID1 und VMID2 aus, die den höheren von entweder dem Versorgungsspannungspegel VDDIO oder dem entsprechenden Bruchteilwert des Busspannungspegels VBUS aufweisen. Da der Busspannungspegel VBUS höher ist als der Bruchteilwert des Busspannungspegels VBUS, der durch das Gatesignal VPADXi bereitgestellt wird, gibt die Gatesteuerschaltung 130 das Steuersignal VTRACK aus, das den Busspannungspegel VBUS aufweist.
Da das Signal NGATE den Referenzspannungspegel VSS aufweist, wenn das Signal VPAD den Busspannungspegel VBUS aufweist, wird der Referenzknoten VSSN von den Schaltvorrichtungen 112 durch den Pulldown-Treiber 114 entkoppelt. Spannungen über den Schaltvorrichtungen 112 und dem Pulldown-Treiber 114 weisen daher Werte auf der Grundlage der Werte der Steuersignale VTRACK, VMID1 und VMID2 auf. Durch die Ausgestaltung des Spannungsreglers 120 und der Gatesteuerschaltung 130 weisen die Steuersignale VTRACK, VMID1 und VMID2 Werte auf, so dass die Spannungen über jeder Schaltvorrichtung 112 und dem Pulldown-Treiber 114 Größen aufweisen, die kleiner als oder im Wesentlichen gleich den entsprechenden maximalen Betriebsspannungspegeln der Schaltvorrichtungen 112 und des Pulldown-Treibers 114 sind.
Im Ausschaltmodus gibt der Spannungsregler 120, wenn das Signal VPAD den Referenzspannungspegel VSS aufweist, jedes der Gatesignale VPADX1 und VPADX2 aus, die den Referenzspannungspegel VSS aufweisen. Da der Knoten VDDIO1 auch den Referenzspannungspegel VSS aufweist, gibt die Gatesteuerschaltung 130 jedes der Steuersignale VTRACK, VMID1 und VMID2 aus, die den Referenzspannungspegel VSS aufweisen.
Da jede Schaltvorrichtung 112 ein entsprechendes Steuersignal empfängt, das den Referenzspannungspegel VSS aufweist, und der Pulldown-Treiber 144 das Signal NGATE empfängt, das den Referenzspannungspegel VSS aufweist, weisen Spannungen über jeder der Schaltvorrichtungen 112 und dem Pulldown-Treiber 114 Größen auf, die im Wesentlichen gleich null, und dadurch kleiner als die entsprechenden maximalen Betriebsspannungspegel sind.
Im Ausschaltmodus gibt der Spannungsregler 120, wenn das Signal VPAD den Busspannungspegel VBUS aufweist, die Gatesignale VPADX1 und VPADX2 aus, die Bruchteilwerten des Busspannungspegels VBUS entsprechen. Da der Knoten VDDIO1 den Referenzspannungspegel VSS aufweist, gibt die Gatesteuerschaltung 130 jedes der Steuersignale VMID1 und VMID2 aus, die den entsprechenden Bruchteilwert des Busspannungspegels VBUS aufweisen. Da der Busspannungspegel VBUS höher ist als der Bruchteilwert des Busspannungspegels VBUS, der durch das Gatesignal VPADX1 bereitgestellt wird, gibt die Gatesteuerschaltung 130 das Steuersignal VTRACK aus, das den Busspannungspegel VBUS aufweist.
Da das Signal NGATE den Referenzspannungspegel VSS aufweist, wird der Referenzknoten VSSN von den Schaltvorrichtungen 112 durch den Pulldown-Treiber 114 entkoppelt. Spannungen über den Schaltvorrichtungen 112 und dem Pulldown-Treiber 114 weisen daher Werte auf der Grundlage der Werte der Steuersignale VTRACK, VMID1 und VMID2 auf. Durch die Ausgestaltung des Spannungsreglers 120 und der Gatesteuerschaltung 130 weisen die Steuersignale VTRACK, VMID1 und VMID2 Werte auf, so dass die Spannungen über jeder Schaltvorrichtung 112 und dem Pulldown-Treiber 114 Größen aufweisen, die kleiner als oder im Wesentlichen gleich den entsprechenden maximalen Betriebsspannungspegeln der Schaltvorrichtungen 112 und des Pulldown-Treibers 114 sind.
Wie in dem nicht beschränkenden Ausführungsbeispiel von Tabelle 1 dargestellt, ist die Schaltung 100, wie vorstehend besprochen, als eine I/O-Schaltung, die in der Lage ist, das Signal VPAD im Einschaltmodus zu kommunizieren, und als eine ausfallsichere Schaltung, die in der Lage ist zu verhindern, dass ein Leckstrom zwischen dem Knoten PAD und dem Referenzknoten VSSN im Ausschaltmodus in Anwendungen fließt, in denen der Busspannungspegel VBUS kleiner als, größer als oder im Wesentlichen gleich dem Versorgungsspannungspegel VDDIO ist, ausgelegt ist.
Durch Begrenzen von Spannungen über den Schaltvorrichtungen 112 und dem Pulldown-Treiber 114 auf Größen, die kleiner als oder im Wesentlichen gleich entsprechenden maximalen Betriebsspannungspegeln sind, ist die Schaltung 100 ferner in der Lage, eine Signalkommunikationsoperation und eine Operation zur Verhinderung von Leckströmen unter Verwendung von Schaltvorrichtungen und einem Pulldown-Treiber durchzuführen, die maximale Betriebsspannungspegel aufweisen, die kleiner als der Busspannungspegel VBUS sind.
Durch Verwenden von Schaltvorrichtungen und einem Pulldown-Treiber, die maximale Betriebsspannungspegel aufweisen, die kleiner sind als ein Busspannungspegel, können Schaltungen, z.B. ICs, die die Schaltung 100 aufnehmen, hergestellt werden, ohne dass Schaltvorrichtungen und/oder Pulldown-Treiber aufgenommen werden müssen, die maximale Betriebsspannungspegel aufweisen, welche größer gleich einem Busspannungspegel sind, wodurch die Komplexität und Kosten der Aufnahme solcher Schaltvorrichtungen und/oder Pulldown-Treiber vermieden werden.
2A ist ein Diagramm einer Pulldown-Schaltung 200 gemäß einigen Ausführungsformen. Die Pulldown-Schaltung 200 ist als eine Pulldown-Schaltung 110, die vorstehend unter Bezugnahme auf 1 besprochen wurde, verwendbar.
Die Pulldown-Schaltung 200 umfasst NMOS-Transistoren N21, N22, N23 und N24, die in Reihe zwischen dem Knoten PAD und dem Referenzknoten VSSN gekoppelt sind. Jeder der Transistoren N21, N22 und N23 ist als eine Schaltvorrichtung 112 verwendbar, und der Transistor N24 ist als ein Pulldown-Treiber 114 verwendbar, wobei jedes vorstehend unter Bezugnahme auf 1 besprochen wurde.
In der in 2A dargestellten Ausführungsform ist die Pulldown-Schaltung 200 gemäß N=2 ausgelegt, so dass ein Gate des Transistors N21 das Steuersignal VTRACK empfängt, ein Gate des Transistors N22 das Steuersignal VMID1 empfängt, ein Gate des Transistors N23 ein Steuersignal VMIDN empfängt, und ein Gate des Transistors N24 das Signal NGATE empfängt, von denen jedes vorstehend unter Bezugnahme auf 1 besprochen wurde.
In verschiedenen Ausführungsformen ist die Pulldown-Schaltung 200 gemäß N=1 ausgelegt, wie vorstehend unter Bezugnahme auf 1 besprochen, wobei in diesem Fall die Pulldown-Schaltung 200 den Transistor N23 nicht umfasst, oder sie ist gemäß N>2 ausgelegt, wobei in diesem Fall die Pulldown-Schaltung 200 einen oder mehrere zusätzliche Transistoren (nicht dargestellt) zwischen den Transistoren N22 und N23 umfasst.
Wie vorstehend unter Bezugnahme auf 1 besprochen, ist die Gatesteuerschaltung 130 ausgelegt, um Steuersignale VTRACK und VMID1-VMIDN auf der Grundlage von sowohl dem Versorgungsspannungspegel VDDIO als auch dem Signal VPAD im Einschaltmodus, und auf der Grundlage von ausschließlich dem Signal VPAD im Ausschaltmodus auszugeben, und das Ausgangssignal NGATE wird auf der Grundlage des Signals VPAD im Einschaltmodus ausgegeben, und es weist den Referenzspannungspegel VSS im Ausschaltmodus auf.
Im Einschaltmodus weist, wenn das Signal VPAD den Busspannungspegel VBUS aufweist, jedes der ausgegebenen Steuersignale VTRACK und VMID1-VMIDN den höheren von dem Versorgungsspannungspegel VDDIO oder einem entsprechenden vollen Busspannungssignal VBUS oder einem Bruchteil davon auf, und das Ausgangssignal NGATE weist den Referenzspannungspegel VSS auf. In Betrieb bewirkt ein Zustand, in dem der Transistor N24 eine Gatespannung bei dem Referenzspannungspegel VSS aufweist, dass der Transistor N24 ausgeschaltet wird, wodurch jeder der Transistoren N21 bis N23 und der Knoten PAD vom Referenzknoten VSSN entkoppelt werden, so dass maximale Spannungen über jedem der Transistoren N21 bis N23 durch die Steuersignale VTRACK und VMID1-VMIDN derart gesteuert werden, dass sie kleiner gleich dem Spannungspegel VDDIO sind.
Im Einschaltmodus weist, wenn das Signal VPAD den Referenzspannungspegel VSS aufweist, jedes der ausgegebenen Steuersignale VTRACK und VMID1-VMIDN auf, und das Ausgangssignal NGATE weist den Versorgungsspannungspegel VDDIO auf. In Betrieb veranlasst ein Zustand, in dem jeder der Transistoren N21 bis N24 eine Gatespannung am Versorgungsspannungspegel VDDIO aufweist, dass jeder der Transistoren N21 bis N24 eingeschaltet wird, wodurch der Knoten PAD mit dem Knoten VSSN gekoppelt wird, so dass maximale Spannungen über jedem der Transistoren N21 bis N24 kleiner gleich dem Spannungspegel VDDIO sind.
Im Ausschaltmodus weist, wenn das Signal VPAD den Busspannungspegel VBUS aufweist, jedes der ausgegebenen Steuersignale VTRACK und VMID1-VMIDN den entsprechenden vollen Busspannungssignal VBUS oder einen Bruchteil davon auf, und das Ausgangssignal NGATE weist den Referenzspannungspegel VSS auf. In Betrieb bewirkt ein Zustand, in dem der Transistor N24 eine Gatespannung bei dem Referenzspannungspegel VSS aufweist, dass der Transistor N24 ausgeschaltet wird, wodurch jeder der Transistoren N21 bis N23 und der Knoten PAD vom Referenzknoten VSSN entkoppelt werden, so dass maximale Spannungen über jedem der Transistoren N21 bis N23 durch die Steuersignale VTRACK und VMID1-VMIDN derart gesteuert werden, dass sie kleiner gleich dem Spannungspegel VDDIO sind.
Im Ausschaltmodus weist, wenn das Signal VPAD den Referenzspannungspegel VSS aufweist, jedes der ausgegebenen Steuersignale VTRACK und VMID1-VMIDN und das Ausgangssignal NGATE den Referenzspannungspegel VSS auf. In Betrieb veranlasst ein Zustand, in dem jeder der Transistoren N21 bis N24 eine Gatespannung am Referenzspannungspegel VSS aufweist, dass jeder der Transistoren N21 bis N24 ausgeschaltet wird, wodurch der Knoten PAD, der den Referenzspannungspegel VSS aufweist, vom Knoten VSSN entkoppelt wird, so dass Spannungen über jedem der Transistoren N21 bis N24 im Wesentlichen gleich null sind.
2B ist eine Darstellung eines nicht begrenzenden Beispiels einer Draufsicht auf ein IC-Layoutdiagramm einer Pulldown-Schaltung 200 gemäß einigen Ausführungsformen. Jeder der Transistoren N21, N22, N23 und N24 umfasst ein aktives Gebiet AR, ein Gategebiet PO, das über dem aktiven Gebiet liegt, und zwei leitfähige Gebiete M1, die über dem aktiven Gebiet AR liegen.
In IC-Layoutdiagrammen, die der Schaltung 200 sowie den nachstehend besprochenen Schaltungen 300, 400A und 400B entsprechen, sind das aktive Gebiet AR, das Gategebiet PO und die leitfähigen Gebiete M1 in einem Herstellungsprozess, z.B. einem IC-Herstellungsablauf, wie nachstehend unter Bezugnahme auf das Herstellungssystem 600 und 6 besprochen, teilweise zum Definieren der Transistoren in einer IC verwendbar. Ein entsprechender Transistor umfasst einen aktiven Bereich, der teilweise durch das aktive Gebiet AR definiert ist, und der Source- und Draingebiete aufweist.
Der entsprechende Transistor umfasst eine Gatestruktur, die teilweise durch das Gategebiet PO definiert ist und über dem aktiven Bereich zwischen den Source- und Draingebieten liegt, wodurch sie zum Steuern eines Kanals zwischen den Source- und Draingebieten ausgelegt ist.
Der entsprechende Transistor umfasst auch Leiter, z.B. Metallabschnitte, die teilweise durch die zwei leitfähigen Gebiete definiert werden, und über jedem von den Source- und Draingebieten liegen. Die Leiter, in einigen Ausführungsformen zusammen mit Kontaktstrukturen (nicht dargestellt), ermöglichen dadurch elektrische Verbindungen mit den Source- und Draingebieten des entsprechenden Transistors. In verschiedenen Ausführungsformen erstrecken sich die Leiter über den jeweiligen Transistor hinaus, wodurch elektrische Verbindungen mit anderen IC-Elementen, z.B. einem oder mehreren zusätzlichen Transistoren, oder der Gatestruktur des jeweiligen Transistors, der als Diode ausgelegt ist, ermöglicht werden.
Die in 2B dargestellte Ausführungsform des IC-Layoutdiagramms der Pulldown-Schaltung 200 ist der Klarheit halber vereinfacht. In verschiedenen Ausführungsformen umfasst ein IC-Layoutdiagramm der Pulldown-Schaltung 200, zusätzlich zu jenen in 2B dargestellten Merkmalen, Merkmale, wie z.B. ein oder mehrere Transistorelemente, Stromschienen, Isolationsstrukturen, Gatestrukturen, Dummy-Gatestrukturen, Wannen, Durchkontaktierungen, leitfähige Elemente oder dergleichen.
Der Transistor N21 umfasst ein leitfähiges Gebiet M1, der zum Koppeln des Signals VPAD mit dem entsprechenden aktiven Gebiet AR ausgelegt ist, und ein Gategebiet PO, das zum Empfangen des Steuersignals VTRACK ausgelegt ist: der Transistor N22 umfasst ein Gategebiet PO, das zum Empfangen des Steuersignals VMID1 ausgelegt ist; der Transistor N23 umfasst ein Gategebiet PO, das zum Empfangen des Steuersignals VMIDN ausgelegt ist; und der Transistor N24 umfasst ein Gategebiet PO, das zum Empfangen des Signals NGATE ausgelegt ist, und ein leitfähiges Gebiet M1, das zum Koppeln des Referenzspannungspegels VSS mit dem entsprechenden aktiven Gebiet AR ausgelegt ist.
Ein leitfähiges Gebiet M1 ist ausgelegt, um das aktive Gebiet AR des Transistors N21 mit dem aktiven Gebiet AR des Transistors N22 elektrisch zu verbinden; ein leitfähiges Gebiet M1 ist ausgelegt, um das aktive Gebiet AR des Transistors N22 mit dem aktiven Gebiet AR des Transistors N23 elektrisch zu verbinden; und ein leitfähiges Gebiet M1 ist ausgelegt, um das aktive Gebiet AR des Transistors N23 mit dem aktiven Gebiet AR des Transistors N23 elektrisch zu verbinden.
In einigen Ausführungsformen ist die Ausführungsform des IC-Layoutdiagramms der Pulldown-Schaltung 200 in einem IC-Designlayoutdiagramm 622 aufgenommen, das als Teil eines Designverfahrens erzeugt wird, welches in einem Entwurfshaus, z.B. einem Entwurfshaus 620, das nachstehend unter Bezugnahme auf 6 besprochen wird, durchgeführt wird. In einigen Ausführungsformen wird eine IC-Vorrichtung, z.B. eine IC-Vorrichtung 660, auf der Grundlage des IC-Layoutdiagramms der Pulldown-Schaltung 200 gemäß einem IC-Herstellungsablauf, wie nachstehend unter Bezugnahme auf das Herstellungssystem 600 und 6 besprochen, hergestellt.
Durch die Ausgestaltung des vorstehend besprochenen nicht beschränkenden Beispiels ist die Pulldown-Schaltung 200 in der Lage, die vorstehend unter Bezugnahme auf die Pulldown-Schaltung 110 der Schaltung 100 besprochenen Vorteile zu ermöglichen.
3A ist ein Diagramm eines Spannungsreglers 300 gemäß einigen Ausführungsformen. Der Spannungsregler 300 ist als ein Spannungsregler 120, wie vorstehend unter Bezugnahme auf 1 besprochen, verwendbar.
Der Spannungsregler 300 umfasst Widerstände R31, R32 und R33, die in Reihe zwischen dem Knoten PAD und dem Referenzknoten VSSN gekoppelt sind, und NMOS-Transistoren N31 und N32 und einen Widerstand R34, die in Reihe zwischen dem Knoten PAD und dem Referenzknoten VSSN gekoppelt sind. Die Widerstände R31, R32 und R33 sind als Spannungsteiler 122 verwendbar, und die Transistoren N31, N32 und N33 und der Widerstand R34 sind als eine Pufferschaltung 124 verwendbar, von denen jede vorstehend unter Bezugnahme auf 1 besprochen wurde.
Durch die in 3A dargestellte Ausgestaltung teilen die Widerstände R31, R32 und R33 in Betrieb das Signal VPAD am Knoten PAD, wodurch Spannungspegel VPADR1-VPADRN generiert werden, wie vorstehend unter Bezugnahme auf 1 besprochen. In verschiedenen Ausführungsformen weist jeder von R31, R32 und R33 einen gleichen Widerstandswert auf, oder mindestens einer der Widerstände R31, R32 oder R33 weist einen oder mehrere Widerstandswerte auf, die von einem Widerstandswert eines oder mehrerer der anderen der Widerstände R31, R32 und R33 verschieden sind.
Die Transistoren N32 und N33 sind als Source-Folger ausgelegt, die in Betrieb Spannungspegel VPADR1 und VPADRN an jeweiligen Gates empfangen und die Spannungspegel an jeweiligen Sourceanschlüssen als jeweilige Gatesignale VPADX1 und VPADXN ausgeben. Der Transistor N31 ist als eine Diode ausgelegt, indem ein Gate mit einem Drainanschluss elektrisch verbunden ist. In Betrieb regeln der Transistor N31 und der Widerstand R34 einen Strom durch die Transistoren N32 und N33.
In der in 3A dargestellten Ausführungsform ist der Spannungsregler 300 gemäß N=2 und R31=R32=R33 ausgelegt, so dass die Widerstände R31, R32 und R33 das Signal VPAD in Drittel teilen, wodurch der ein Spannungspegel VPADR1 und ein Gatesignal VPADX1, die im Wesentlichen VPAD*2/3 gleichen, und ein Spannungspegel VPADR2 und ein Gatesignal VPADXN, die im Wesentlichen VPAD*1/3 gleichen, generiert werden.
In einigen Ausführungsformen ist der Spannungsregler 300 gemäß N=1 ausgelegt, wie vorstehend unter Bezugnahme auf 1 besprochen, wobei in diesem Fall der Spannungsregler 300 den Widerstand R32 oder den Transistor N33 nicht umfasst, und er generiert ein einzelnes Gatesignal VPADX1, das einen Spannungspegel VPADR1 aufweist. In einigen Ausführungsformen ist der Spannungsregler 300 gemäß N>2 ausgelegt, wobei in diesem Fall der Spannungsregler 300 einen oder mehrere zusätzliche Widerstände (nicht dargestellt) zwischen den Widerständen R31 und R32 und einen oder mehrere zusätzliche Transistoren (nicht dargestellt) zwischen den Transistoren N32 und N33 umfasst.
Die Anzahl und relative Werte der Widerstände, z.B. der Widerstände R31 bis R33, die in Reihe zwischen dem Knoten PAD und dem Referenzknoten VSSN gekoppelt sind, basieren auf dem erwarteten Wert des Signals VPAD am Knoten PAD, der den Busspannungspegel VBUS aufweist. Die Widerstände weisen viele und relative Werte auf, so dass in Betrieb, wenn das Signal VPAD den Busspannungspegel VBUS aufweist, jeder der Spannungspegel VPADR1-VPADRN hinreichend groß ist, um einen jeweiligen Transistor N32, N33 usw. einzuschalten.
In Betrieb bewirkt das Einschalten der Transistoren N32, N33 usw., dass Strom durch die Transistoren N32, N33 usw., den als Diode ausgelegten Transistor N31 und den Widerstand R34 fließt, wodurch ermöglicht wird, dass jeder der Transistoren N32, N33 usw. eingeschaltet wird und als Source-Folger arbeitet.
In der in 3A dargestellten Ausführungsform arbeiten drei Widerstände R31 bis 33, die im Wesentlichen gleiche Werte aufweisen, um einen Spannungspegel VPADRN vom Busspannungspegel VBUS zu generieren, der hinreichend groß ist, um den Transistor N33 einzuschalten, und einen Spannungspegel VPADR1 vom Busspannungspegel VBUS zu generieren, der hinreichend groß ist, um den Transistor N32 einzuschalten, wodurch ermöglicht wird, dass der Transistor N33 als ein Source-Folger arbeitet, um ein Gatesignal VPADXN zu generieren, und den Transistor N32 als einen Source-Folger zu betreiben, um ein Gatesignal VPADXi zu generieren.
In verschiedenen Ausführungsformen umfasst der Spannungsregler 300 viele Widerstände, die relative Werte aufweisen, die von den drei Widerständen, die im Wesentlichen gleiche Werte aufweisen, verschieden sind, so dass Spannungspegel VPADR1-VPADRN, die vom Busspannungspegel VBUS generiert werden, hinreichend groß sind, um die entsprechenden Transistoren N32, N33 usw. einzuschalten, wodurch ermöglicht wird, dass die Transistoren N32, N33 usw. als Source-Folger arbeiten, um Gatesignale VPADX1-VPADXN zu generieren.
In Betrieb weist, wenn das Signal VPAD den Referenzspannungspegel VSS aufweist, jeder der Spannungspegel VPADR1-VPADRN auch den Referenzspannungspegel VSS auf, jeder der Transistoren N32, N33 usw. wird ausgeschaltet und jedes der Gatesignale VPADX1-VPADXN weist den Referenzspannungspegel VSS auf.
Durch die vorstehend besprochene Ausgestaltung arbeitet der Spannungsregler 300, um als Antwort auf das Signal VPAD am Knoten PAD Gatesignale VPADX1-VPADXN dynamisch zu generieren, wie vorstehend unter Bezugnahme auf 1 besprochen.
3B ist eine Darstellung eines nicht begrenzenden Beispiels für eine Draufsicht auf ein IC-Layoutdiagramm eines Abschnitts des Spannungsreglers 300 gemäß einigen Ausführungsformen. 3B zeigt jeden der Transistoren N31, N32 und N33, die ein aktives Gebiet AR, ein Gategebiet PO, das über dem aktiven Gebiet liegt, und zwei leitfähige Gebiete M1, die über dem aktiven Gebiet AR liegen, umfassen. 3B zeigt auch einen Widerstand R34, der ein resistives Gebiet RH umfasst.
Die in 3B dargestellte Ausführungsform des IC-Layoutdiagramms des Abschnitts des Spannungsreglers 300 ist der Klarheit halber vereinfacht. In verschiedenen Ausführungsformen umfasst ein IC-Layoutdiagramm des Abschnitts des Spannungsreglers 300, zusätzlich zu jenen in 3B dargestellten Merkmalen, Merkmale, wie z.B. ein oder mehrere Transistorelemente, Stromschienen, Isolationsstrukturen, Gatestrukturen, Dummy-Gatestrukturen, Wannen, Durchkontaktierungen, leitfähige Elemente oder dergleichen.
Der Transistor N31 umfasst ein leitfähiges Gebiet M1, das zum Koppeln des Signals VPAD mit dem entsprechenden aktiven Gebiet AR und dem Gategebiet PO ausgelegt ist; der Transistor N32 umfasst ein Gategebiet PO, das zum Empfangen eines Spannungspegels VPADR1 ausgelegt ist; der Transistor N33 umfasst ein Gategebiet PO, das zum Empfangen eines Spannungspegels VPADRN ausgelegt ist; und der Widerstand R34 umfasst ein resistives Gebiet RH.
Ein leitfähiges Gebiet M1 ist ausgelegt, um das aktive Gebiet AR des Transistors N32 mit dem aktiven Gebiet AR des Transistors N33 elektrisch zu verbinden, und ein Gatesignal VPADX1 auszugeben; ein leitfähiges Gebiet M1 ist ausgelegt, um das aktive Gebiet AR des Transistors N33 mit dem resistiven Gebiet RH elektrisch zu verbinden und ein Gatesignal VPADXN auszugeben; und ein leitfähiges Gebiet M1 ist ausgelegt, um den Referenzspannungspegel VSS mit dem resistiven Gebiet RH zu koppeln.
In einigen Ausführungsformen ist die Ausführungsform des IC-Layoutdiagramms des Abschnitts des Spannungsreglers 300 in einem IC-Designlayoutdiagramm 622 aufgenommen, das als Teil eines Designverfahrens erzeugt wird, welches in einem Entwurfshaus, z.B. einem Entwurfshaus 620, das nachstehend unter Bezugnahme auf 6 besprochen wird, durchgeführt wird. In einigen Ausführungsformen wird eine IC-Vorrichtung, z.B. eine IC-Vorrichtung 660, auf der Grundlage des Abschnitts des Spannungsreglers 300 gemäß einem IC-Herstellungsablauf, wie nachstehend unter Bezugnahme auf das Herstellungssystem 600 und 6 besprochen, hergestellt.
Durch die Ausgestaltung des vorstehend besprochenen nicht beschränkenden Beispiels ist der Spannungsregler 300 in der Lage, die vorstehend unter Bezugnahme auf den Spannungsregler 120 der Schaltung 100 besprochenen Vorteile zu ermöglichen.
4A ist ein Diagramm einer Steuerschaltung 400A gemäß einigen Ausführungsformen. Die Steuerschaltung 400A ist als eine Steuerschaltung 132, die vorstehend unter Bezugnahme auf 1 besprochen wurde, verwendbar.
Die Steuerschaltung 400A umfasst PMOS-Transistoren P4A1, P4A2 und P4A3 und einen NMOS-Transistor N4A1. Die Gates der Transistoren P4A1 und N4A1 sind miteinander elektrisch verbunden und ausgelegt, um die Versorgungsspannung am Knoten VDDIO1 zu empfangen, ein Sourceanschluss des Transistors N4A1 ist ausgelegt, um den Referenzspannungspegel VSS zu empfangen, und ein Sourceanschluss des Transistors P4A1 ist ausgelegt, um eines der Gatesignale VPADX1-VPADXN zu empfangen.
Sourceanschlüsse der Transistoren P4A1 und N4A1 sind miteinander und mit einem Gate des Transistors P4A2 elektrisch verbunden, und ein Sourceanschluss des Transistors P4A2 ist ausgelegt, um die Versorgungsspannung am Knoten VDDIO1 zu empfangen.
Ein Gate des Transistors P4A3 ist ausgelegt, um die Versorgungsspannung am Knoten VDDIO1 zu empfangen, und ein Sourceanschluss des Transistors P4A3 ist ausgelegt, um dasselbe von den Gatesignalen VPADX1-VPADXN zu empfangen, das am Sourceanschluss des Transistors P4A1 empfangen wird.
Drainanschlüsse der Transistoren P4A2 und P4A3 sind miteinander elektrisch verbunden und ausgelegt, um eines der Steuersignale VMID1-VMIDX auszugeben, das dem einen der Gatesignale VPADX1-VPADXN entspricht, das an den Sourceanschlüssen der Transistoren P4A1 und P4A3 empfangen wird.
Im Einschaltmodus wird, wenn der Knoten VDDIO1 den Versorgungsspannungspegel VDDIO aufweist und das eine der Gatesignale VPADX1-VPADXN einen Wert aufweist, der kleiner ist als der Versorgungsspannungspegel VDDIO plus einem Schwellenspannungspegel der Transistoren P4A1 und P4A3, jeder der Transistoren P4A1 und P4A3 ausgeschaltet und der Transistor N4A1 wird eingeschaltet, was bewirkt, dass der Referenzspannungspegel VSS an das Gate des Transistors P4A2 bereitgestellt wird. Daher wird der Transistor P4A2 eingeschaltet und der Versorgungsspannungspegel VDDIO wird als das entsprechende Steuersignal VMIDi-VMIDN ausgegeben.
Wenn das eine der Gatesignale VPADX1-VPADXN einen Wert aufweist, der größer oder im Wesentlichen gleich dem Versorgungsspannungspegel VDDIO plus dem Schwellenspannungspegel der Transistoren P4A1 und P4A3 ist, wird jeder der Transistoren P4A1, P4A3 und N4A1 eingeschaltet, was bewirkt, dass der Versorgungsspannungspegel VDDIO an das Gate des Transistors P4A2 geliefert wird. Daher wird der Transistor P4A2 ausgeschaltet und das eine der Gatesignale VPADX1-VPADXN wird als das entsprechende Steuersignal VMID1-VMIDN ausgegeben.
Im Ausschaltmodus wird, wenn der Knoten VDDIO1 den Referenzspannungspegel VSS aufweist und das eine der Gatesignale VPADX1-VPADXN einen Wert aufweist, der größer ist als der Referenzspannungspegel VSS, jeder der Transistoren P4A1 und P4A3 eingeschaltet, jeder Transistoren N4A1 und P4A2 wird ausgeschaltet, und das eine der Gatesignale VPADX1-VPADXN wird als das entsprechende Steuersignal VMID1-VMIDN ausgegeben.
Im Ausschaltmodus wird, wenn jedes von dem Knoten VDDIO1 und dem einen der Gatesignale VPADX1-VPADXN den Referenzspannungspegel VSS aufweist, das entsprechende Steuersignal VMID1-VMIDN mit dem Referenzspannungspegel VSS ausgegeben. Durch die vorstehend besprochene Ausgestaltung gibt die Steuerschaltung 400A in Betreib ein gegebenes der Steuersignale VMIDi-VMIDX auf der Grundlage dessen aus, dass das entsprechende der Gatesignale VPADX1-VPADXN, der Referenzspannungspegel VSS und die Versorgungsspannung am Knoten VDDIO1 Werte aufweisen, wie vorstehend unter Bezugnahme auf die Steuerschaltung 132 und 1 besprochen.
4B ist eine Darstellung eines nicht begrenzenden Beispiels für eine Draufsicht auf ein IC-Layoutdiagramm einer Steuerschaltung 400A gemäß einigen Ausführungsformen. 4B zeigt jeden der Transistoren P4A1, N4A1, P4A2 und P4A3, die ein aktives Gebiet AR, ein Gategebiet PO, das über dem aktiven Gebiet AR liegt, und zwei leitfähige Gebiete M1, die über dem aktiven Gebiet AR liegen, umfassen.
Die in 4B dargestellte Ausführungsform des IC-Layoutdiagramms der Steuerschaltung 400A ist der Klarheit halber vereinfacht. In verschiedenen Ausführungsformen umfasst ein IC-Layoutdiagramm der Steuerschaltung 400A, zusätzlich zu jenen in 4B dargestellten Merkmalen, Merkmale, wie z.B. ein oder mehrere Transistorelemente, Stromschienen, Isolationsstrukturen, Gatestrukturen, Dummy-Gatestrukturen, Wannen, Durchkontaktierungen, leitfähige Elemente oder dergleichen.
Der Transistor P4A1 umfasst ein leitfähiges Gebiet M1, das zum Koppeln eines Signals, z.B. des Gatesignals VPADX1, mit dem entsprechenden aktiven Gebiet AR ausgelegt ist, und ein Gategebiet PO, das zum Empfangen der Versorgungsspannung am Knoten VDDIO1 ausgelegt ist; der Transistor N4A1 umfasst ein Gategebiet PO, das zum Empfangen der Versorgungsspannung am Knoten VDDIO1 ausgelegt ist, und ein leitfähiges Gebiet M1, das zum Empfangen der Referenzspannung VSS ausgelegt ist; der Transistor P4A2 umfasst ein leitfähiges Gebiet M1, das zum Empfangen der Versorgungsspannung am Knoten VDDIO1 ausgelegt ist; und der Transistor P4A3 umfasst ein Gategebiet PO, das zum Empfangen der Versorgungsspannung am Knoten VDDIO1 ausgelegt ist, und ein leitfähiges Gebiet M1, das zum Koppeln des Signals mit dem entsprechenden aktiven Gebiets AR ausgelegt ist.
Ein leitfähiges Gebiet M1 ist ausgelegt, um das Gategebiet PO des Transistors P4A1 mit dem Gategebiet PO des Transistors N4A1 elektrisch zu verbinden; ein leitfähiges Gebiet M1 ist ausgelegt, um die aktiven Gebiete AR der Transistoren P4A1 und N4A1 mit dem Gategebiet PO des Transistors P4A2 elektrisch zu verbinden; und ein leitfähiges Gebiet M1 ist ausgelegt, um die aktiven Gebiete AR der Transistoren P4A2 und P4A3 miteinander elektrisch zu verbinden und ein Steuersignal, z.B. das Steuersignal VMID1, auszugeben.
In einigen Ausführungsformen ist die Ausführungsform des IC-Layoutdiagramms der Steuerschaltung 400A in einem IC-Designlayoutdiagramm 622 aufgenommen, das als Teil eines Designverfahrens erzeugt wird, welches in einem Entwurfshaus, z.B. einem Entwurfshaus 620, das nachstehend unter Bezugnahme auf 6 besprochen wird, durchgeführt wird. In einigen Ausführungsformen wird eine IC-Vorrichtung, z.B. eine IC-Vorrichtung 660, auf der Grundlage der Steuerschaltung 400A gemäß einem IC-Herstellungsablauf, wie nachstehend unter Bezugnahme auf das Herstellungssystem 600 und 6 besprochen, hergestellt.
Durch die Ausgestaltung des vorstehend besprochenen nicht beschränkenden Beispiels ist die Steuerschaltung 400A in der Lage, die vorstehend unter Bezugnahme auf die Steuerschaltung 132 der Schaltung 100 besprochenen Vorteile zu ermöglichen.
4C ist ein Diagramm einer Steuerschaltung 400C gemäß einigen Ausführungsformen. Die Steuerschaltung 400C ist als eine Steuerschaltung 134, die vorstehend unter Bezugnahme auf 1 besprochen wurde, verwendbar.
Die Steuerschaltung 400 umfasst PMOS-Latch-Transistoren P4C1 und P4C2. Ein Gate des Transistors P4C1 ist mit einer Source des Transistors P4C2 elektrisch verbunden und ausgelegt, um eines der Steuersignale VMID1-VMIDN zu empfangen. Ein Gate des Transistors P4C2 ist mit einer Source des Transistors P4C1 elektrisch verbunden und ausgelegt, um das Signal VPAD am Knoten PAD zu empfangen. Drainanschlüsse der Transistoren P4C1 und P4C2 sind miteinander elektrisch verbunden und ausgelegt, um das Steuersignal VTRACK auszugeben.
In Betrieb wird, wenn das Signal VPAD einen Spannungspegel aufweist, der gleich oder höher ist als ein Spannungspegel des entsprechenden einen der Steuersignale VMIDi-VMIDN plus der Schwellenspannung des Transistors P4C1, der Transistor P4C1 eingeschaltet und der Transistor P4C2 wird ausgeschaltet, wodurch bewirkt wird, dass der Spannungspegel des Signals VPAD als das Steuersignal VTRACK ausgegeben wird. Wenn das entsprechende der Steuersignale VMID1-VMIDN einen Spannungspegel aufweist, der gleich oder höher ist als ein Spannungspegel des Signals PAD plus der Schwellenspannung des Transistors P4C2, wird der Transistor P4C2 eingeschaltet und der Transistor P4C1 wird ausgeschaltet, wodurch bewirkt wird, dass der Spannungspegel des entsprechenden der Steuersignale VMID1-VMIDN als das Steuersignal VTRACK ausgegeben wird.
Wenn das Signal VPAD und das entsprechende der Steuersignale VMID1-VMIDN Spannungspegel aufweisen, die sich um einen Betrag unterscheiden, der kleiner ist als die Schwellenspannungen der Transistoren P4C1 und P4C2, ist der eine der Transistoren P4C1 oder P4C2, der den höheren Sourceanschluss-Spannungspegel aufweist, leitfähiger als der andere der Transistoren P4C1 oder P4C2, wodurch verursacht wird, dass der höhere der zwei Spannungspegel als das Steuersignal VTRACK ausgegeben wird.
Im Einschaltmodus weist jedes der Steuersignale VMID1-VMIDN einen Spannungspegel auf, der mindestens so hoch ist wie der Versorgungsspannungspegel VDDIO, wie vorstehend unter Bezugnahme auf die Steuerschaltungen 132 und 400A und 1 und 4A besprochen. Wenn das Signal VPAD den Busspannungspegel VBUS aufweist und das entsprechende der Steuersignale VMID1-VMIDN den Versorgungsspannungspegel VDDIO aufweist, gibt die Steuerschaltung 400A das Steuersignal VTRACK aus, das den höheren von dem Busspannungspegel VBUS oder dem Versorgungsspanungspegel VDDIO aufweist. Wenn das Signal VPAD den Busspannungspegel VBUS aufweist und das entsprechende der Steuersignale VMID1-VMIDN einen Wert aufweist, der einem Bruchteil des Busspannungspegels VBUS entspricht, ist der Busspannungspegel VBUS höher als der Bruchteil des Busspannungspegels VBUS, und die Steuerschaltung 400C gibt das Steuersignal VTRACK aus, das den Busspannungspegel VBUS aufweist.
Im Einschaltmodus weist, wenn das Signal VPAD den Referenzspannungspegel VSS aufweist, das entsprechende der Steuersignale VMID1-VMIDN den Versorgungsspannungspegel VDDIO auf, der höher ist als der Referenzspannungspegel VSS, und die Steuerschaltung 400C gibt das Steuersignal VTRACK aus, das den Versorgungsspannungspegel VDDIO aufweist.
Im Ausschaltmodus weist das entsprechende der Steuersignale VMID1-VMIDN einen Wert auf, der entweder einem Bruchteil des Busspannungspegels VBUS entspricht, wenn das Signal VPAD den Busspannungspegel aufweist, oder dem Referenzspannungspegel VSS entspricht, wenn das Signal VPAD den Referenzspannungspegel VSS aufweist. Daher gibt die Steuerschaltung 400A das Steuersignal VTRACK aus, das den Busspannungspegel VBUS aufweist, wenn das Signal VPAD den Busspannungspegel VBUS aufweist, und sie gibt das Steuersignal VTRACK aus, das den Referenzspannungspegel VSS aufweist, wenn das Signal VPAD den Referenzspannungspegel VSS aufweist.
Durch die vorstehend besprochene Ausgestaltung gibt in Betrieb die Steuerschaltung 400C VTRACK auf der Grundlage des entsprechenden der Steuersignale VMID1-VMIDN und des Steuersignals VPAD aus, die Werte aufweisen, wie vorstehend unter Bezugnahme auf die Steuerschaltung 134 und 1 besprochen.
4D ist eine Darstellung eines nicht begrenzenden Beispiels für eine Draufsicht auf ein IC-Layoutdiagramm einer Steuerschaltung 400C gemäß einigen Ausführungsformen. 4D zeigt jeden der Transistoren P4C1 und P4C2, die ein aktives Gebiet AR, ein Gategebiet PO, das über dem aktiven Gebiet AR liegt, und zwei leitfähige Gebiete M1, die über dem aktiven Gebiet AR liegen, umfassen.
Die in 4D dargestellte Ausführungsform des IC-Layoutdiagramms der Steuerschaltung 400C ist der Klarheit halber vereinfacht. In verschiedenen Ausführungsformen umfasst ein IC-Layoutdiagramm der Steuerschaltung 400C, zusätzlich zu jenen in 4D dargestellten Merkmalen, Merkmale, wie z.B. ein oder mehrere Transistorelemente, Stromschienen, Isolationsstrukturen, Gatestrukturen, Dummy-Gatestrukturen, Wannen, Durchkontaktierungen, leitfähige Elemente oder dergleichen.
Der Transistor P4C1 umfasst ein leitfähiges Gebiet M1, das zum Koppeln des Signals VPAD mit dem entsprechenden aktiven Gebiet AR ausgelegt ist, und ein Gategebiet PO, das zum Empfangen eines der Steuersignale VMID1-VMIDN ausgelegt ist; und der Transistor P4C2 umfasst ein Gategebiet PO, das zum Empfangen des Signals VPAD ausgelegt ist.
Ein leitfähiges Gebiet M1 ist ausgelegt, um das Gategebiet PO des Transistors P4C1 mit dem aktiven Gebiet AR des Transistors P4C2 elektrisch zu verbinden und das eine der Steuersignale VMID1-VMIDN zu empfangen; und ein leitfähiges Gebiet M1 ist ausgelegt, um die aktiven Gebiete AR der Transistoren P4C1 und P4C2 miteinander elektrisch zu verbinden und das Steuersignal VTRACK auszugeben.
In einigen Ausführungsformen ist die Ausführungsform des IC-Layoutdiagramms der Steuerschaltung 400C in einem IC-Designlayoutdiagramm 622 aufgenommen, das als Teil eines Designverfahrens erzeugt wird, welches in einem Entwurfshaus, z.B. einem Entwurfshaus 620, das nachstehend unter Bezugnahme auf 6 besprochen wird, durchgeführt wird. In einigen Ausführungsformen wird eine IC-Vorrichtung, z.B. eine IC-Vorrichtung 660, auf der Grundlage der Steuerschaltung 400C gemäß einem IC-Herstellungsablauf, wie nachstehend unter Bezugnahme auf das Herstellungssystem 600 und 6 besprochen, hergestellt.
Durch die Ausgestaltung des vorstehend besprochenen nicht beschränkenden Beispiels ist die Steuerschaltung 400C in der Lage, die vorstehend unter Bezugnahme auf die Steuerschaltung 134 der Schaltung 100 besprochenen Vorteile zu ermöglichen.
5 ist ein Ablaufdiagramm eines Verfahrens 500 zum Steuern eines Knotens einer Schaltung gemäß einer oder mehreren Ausführungsformen. Das Verfahren 500 ist mit einer Schaltung, z.B. der vorstehend unter Bezugnahme auf 1 besprochenen Schaltung 100, verwendbar.
Die Sequenz, in der die Vorgänge des Verfahrens 500 in 5 dargestellt sind, ist lediglich zur Veranschaulichung gedacht; die Vorgänge des Verfahrens 500 können in Sequenzen ausgeführt werden, die von jener in 5 gezeigten verschieden sind. In einigen Ausführungsformen werden, zusätzlich zu jenen in 5 dargestellten Vorgängen, Vorgänge vor, zwischen, während und/oder nach den in 5 dargestellten Vorgängen durchgeführt. In einigen Ausführungsformen stellen die Vorgänge des Verfahrens 500 einen Teilsatz von Vorgängen eines Verfahrens zum Betreiben einer I/O-Schaltung dar.
Bei Vorgang 510 wird ein Signal an einem Knoten der Schaltung empfangen. In einigen Ausführungsformen ist die Schaltung in einem IC-Chip aufgenommen und das Empfangen des Signals umfasst ein Empfangen des Signals über einen Bus von einer Quelle außerhalb des IC-Chips, z.B. von einem anderen IC-Chip. In einigen Ausführungsformen umfasst das Empfangen des Signals ein Empfangen eines Signals, das mit einem IIC-Standard konform ist.
In einigen Ausführungsformen umfasst das Empfangen des Signals ein Empfangen des Signals VPAD am Knoten PAD der Schaltungen 100, 200, 300 und 400C, die vorstehend unter Bezugnahme auf 1 bis 3B, 4C und 4D besprochen wurden.
Das Empfangen des Signals umfasst ein Empfangen des Signals, das entweder einen logisch lohen Spannungspegel oder einen logisch niedrigen Spannungspegel aufweist. In verschiedenen Ausführungsformen ist der logisch hohe Spannungspegel kleiner als, im Wesentlichen gleich oder größer als ein Versorgungsspannungspegel einer Versorgungsspannung, die zum Versorgen der Schaltung verwendet wird, und das Empfangen des Signals umfasst ein Empfangen des Signals, das einen Spannungspegel aufweist, der kleiner als, im Wesentlichen gleich oder größer als der Versorgungsspannungspegel ist.
Bei Vorgang 520 wird als Antwort darauf, dass eine Versorgungsspannung der Schaltung einen Versorgungsspannungspegel aufweist, die Versorgungsspannung verwendet, um ein Koppeln des Knotens mit einem Pulldown-Treiber zu steuern. Ein Zustand, in dem die Versorgung den Versorgungsspannungspegel aufweist, entspricht einem Einschaltmodus.
In einigen Ausführungsformen umfasst das Verwenden der Versorgungsspannung zum Steuern des Koppelns des Knotens mit dem Pulldown-Treiber ein Steuern mehrerer Transistoren mit mehreren Steuersignalen. In einigen Ausführungsformen umfasst das Steuern der mehreren Transistoren mit den mehreren Steuersignalen ein Generieren mehrerer Steuersignale zumindest teilweise auf der Grundlage der Versorgungsspannung.
In einigen Ausführungsformen umfasst das Steuern der mehreren Transistoren mit den mehreren Steuersignalen zumindest teilweise auf der Grundlage der Versorgungsspannung ein Steuern von Pulldown-Schaltungen 110 oder 200 mit Steuersignalen VTRACK und VMIDi-VMIDN, die durch die Steuerschaltungen 130, 400A oder 400C generiert werden, wie vorstehend unter Bezugnahme auf 1 bis 2B und 4A bis 4C besprochen.
In einigen Ausführungsformen umfasst das Steuern der mehreren Transistoren mit den mehreren Steuersignalen zumindest teilweise auf der Grundlage der Versorgungsspannung ein derartiges Steuern von Spannungen über jedem Transistor der mehreren Transistoren, dass sie kleiner oder im Wesentlichen gleich einer maximalen Betriebsspannung der mehreren Transistoren ist.
Bei Vorgang 530 wird als Antwort darauf, dass die Versorgungsspannung der Schaltung einen Referenzspannungspegel aufweist, das Signal verwendet, um ein Koppeln des Knotens mit dem Pulldown-Treiber zu steuern. Ein Zustand, in dem die Versorgung den Referenzspannungspegel aufweist, entspricht einem Ausschaltmodus.
In einigen Ausführungsformen umfasst das Verwenden des Signals zum Steuern des Koppelns des Knotens mit dem Pulldown-Treiber ein Steuern mehrerer Transistoren mit mehreren Steuersignalen. In einigen Ausführungsformen umfasst das Steuern der mehreren Transistoren mit den mehreren Steuersignalen ein Generieren der mehreren Steuersignale zumindest teilweise auf der Grundlage des Signals.
In einigen Ausführungsformen umfasst das Steuern der mehreren Transistoren mit den mehreren Steuersignalen zumindest teilweise auf der Grundlage des Signals ein Steuern von Pulldown-Schaltungen 110 oder 200 mit Steuersignalen VTRACK und VMIDi-VMIDN, die durch die Steuerschaltungen 130, 400A oder 400C generiert werden, wie vorstehend unter Bezugnahme auf 1 bis 2B und 4A bis 4C besprochen.
In einigen Ausführungsformen umfasst das Steuern der mehreren Transistoren mit den mehreren Steuersignalen zumindest teilweise auf der Grundlage des Signals ein derartiges Steuern von Spannungen über jedem Transistor der mehreren Transistoren, dass sie kleiner oder im Wesentlichen gleich einer maximalen Betriebsspannung der mehreren Transistoren ist.
Durch Ausführen der Vorgänge des Verfahrens 500 wird ein Knoten unter Verwendung einer Versorgungsspannung in einem Einschaltmodus und unter Verwendung eines Signals im Ausschaltmodus gesteuert, wodurch die vorstehend unter Bezugnahme auf Schaltung 100 und 1 besprochenen Vorteile erzielt werden.
6 ist ein Blockdiagramm eines Herstellungssystems 600 von integrierten Schaltungen (IC) und eines damit assoziierten IC-Herstellungsablaufs gemäß einigen Ausführungsformen. In einigen Ausführungsformen wird auf der Grundlage eines Layoutdiagramms zumindest eines von (A) einer oder mehreren Halbleitermaske oder (b) mindestens eine Komponente in einer Schicht einer integrierten Halbleiterschaltung unter Verwendung des Herstellungssystems 600 gefertigt.
In 6 umfasst das IC-Herstellungssystem 600 Einheiten, wie z.B. ein Entwurfshaus 620, ein Maskenhaus 630 und einen IC-Hersteller/Verarbeiter (eine „Mikrochip-Fabrik“) 650, die miteinander bei Entwurfs-, Entwicklungs- und Fertigungszyklen und/oder - Diensten, welche mit der Herstellung einer IC-Vorrichtung 660 in Zusammenhang stehen, zusammenarbeiten. Die Einheiten 600 sind durch ein Kommunikationsnetzwerk verbunden. In einigen Ausführungsformen ist das Kommunikationsnetzwerk ein einzelnes Netzwerk. In einigen Ausführungsformen stellt das Kommunikationsnetzwerk eine Vielfalt von verschiedenen Netzwerken, wie z.B. ein Intranet und das Internet, dar. Das Kommunikationsnetzwerk umfasst drahtgebundene und/oder drahtlose Kommunikationskanäle. Jede Einheit interagiert mit einer oder mehrerer der anderen Einheiten und stellt Dienste an eine oder mehrere der anderen Einheit bereit und/oder empfängt diese von Ihnen. In einigen Ausführungsformen stehen zwei oder mehr von dem Entwurfshaus 620, dem Maskenhaus 630 und der IC-Mikrochip-Fabrik 650 im Besitz eines einzelnen großen Unternehmens. In einigen Ausführungsformen koexistieren zwei oder mehr von dem Entwurfshaus 620, dem Maskenhaus 630 und der IC-Mikrochip-Fabrik 650 in einer gemeinsamen Einrichtung und benutzen gemeinsame Ressourcen.
Das Entwurfshaus (oder Entwurfsteam) 620 erzeugt ein IC-Designlayoutdiagramm 622. Das IC-Designlayoutdiagramm 622 umfasst verschiedene geometrische Strukturen, die für die IC-Vorrichtung 660 entworfen wurden. Die geometrischen Strukturen entsprechenden Strukturen eines Metalls, Oxids oder Halbleiterschichten, die die verschiedenen Komponenten der zu fertigenden IC-Vorrichtung 660 bilden. Die verschiedenen Schichten werden zum Ausbilden verschiedener IC-Merkmale kombiniert. Zum Beispiel umfasst ein Abschnitt des IC-Designlayoutdiagramms 622 verschiedene IC-Merkmale, wie z.B. ein aktives Gebiet, eine Gateelektrode, eine Source und einen Drain, Metallleitungen oder Durchkontaktierungen einer Zwischenschichtverbindung, und Öffnungen für Bondpads, die in einem Halbleitersubstrat (wie z.B. einem Siliziumwafer) auszubilden sind, und verschiedene Materialschichten, die auf dem Halbleitersubstrat angeordnet sind. Das Entwurfshaus 620 implementiert ein geeignetes Designverfahren, um das IC-Designlayoutdiagramm 622 auszubilden. Das Designverfahren umfasst eines oder mehrere von einem Logikdesign, physischen Design oder einer Platzierungs- und Verbindung (Place and Route). Das IC-Designlayoutdiagramm 622 wird in einer oder mehreren Datendateien dargestellt, die Informationen zu den geometrischen Strukturen aufweisen. Das IC-Designlayoutdiagramm 622 kann zum Beispiel in einem GDSII-Dateiformat oder DFII-Dateiformat dargestellt werden.
Das Maskenhaus 630 umfasst eine Datenaufbereitung 632 und eine Maskenherstellung 644. Das Maskenhaus 630 verwendet das IC-Entwurfslayout 622, um eine oder mehrere Masken 645 zu fertigen, die zum Herstellen der verschiedenen Schichten der IC-Vorrichtung 660 gemäß dem IC-Designlayoutdiagramm 622 verwendet werden sollen. Das Maskenhaus 630 führt eine Maskendatenaufbereitung 632 durch, bei der das IC-Designlayoutdiagramm 622 in eine „RDF“-Datei (representative data file) übersetzt wird. Die Maskendatenaufbereitung 632 stellt die RDF für die Maskenfertigung 644 bereit. Die Maskenfertigung 644 umfasst einen Maskenschreiber. Ein Maskenschreiber wandelt die RDF in ein Bild auf einem Substrat um, wie z.B. eine Maske (Retikel) 645 oder einen Halbleiterwafer 653. Das Designlayoutdiagramm 622 wird durch die Maskendatenaufbereitung 632 manipuliert, um bestimmten Charakteristiken des Maskenschreibers und/oder Anforderungen der IC-Mikrochip-Fabrik 650 zu entsprechen. In 6 sind die Maskendatenaufbereitung 632 und die Maskenfertigung 644 als separate Elemente dargestellt. In einigen Ausführungsformen können die Maskendatenaufbereitung 632 und die Maskenfertigung 644 gemeinsam als Maskendatenaufbereitung bezeichnet werden.
In einigen Ausführungsformen umfasst die Maskendatenaufbereitung 632 eine optische Annäherungskorrektur (OPC), die lithografische Verbesserungstechniken verwendet, um Bildfehler, wie z.B. jene, die aufgrund von Beugung, Interferenz oder anderen Prozesseffekten und dergleichen auftreten können, auszugleichen. Die OPC passt das IC-Designlayoutdiagramm 622 an. In einigen Ausführungsformen umfasst die Maskendatenaufbereitung 632 weitere Auflösungsverbesserungstechniken (Resolution Enhancement Techniques, RET), wie z.B. Beleuchtung außerhalb der Achse, Hilfsmerkmale für die Auflösungsunterstützung, Phasenverschiebungsmasken, andere geeignete Techniken und dergleichen oder Kombinationen davon. In einigen Ausführungsformen wird auch inverse lithografische Technologie (ILT) verwendet, die die OPC als ein Problem inverser Abbildung behandelt.
In einigen Ausführungsformen umfasst die Maskendatenaufbereitung 632 eine Maskenregelüberprüfungseinrichtung (Mask Rule Checker, MRC), die das IC-Designlayoutdiagramm 622, das Prozessen in OPC unterzogen wurde, mit einem Satz Maskenerzeugungsregeln überprüft, die bestimmte geometrische und/oder Verbindungsbeschränkungen enthalten, um hinreichende Ränder zu gewährleisten, um eine Variabilität bei Halbleiterherstellungsprozessen und dergleichen zu berücksichtigen. In einigen Ausführungsformen modifiziert die MRC das IC-Designlayoutdiagramm 622, um Beschränkungen während der Maskenfertigung 644 auszugleichen, die auch einen Teil der durch die OPC durchgeführten Modifikationen rückgängig macht, um Maskenerzeugungsregeln zu entsprechen.
In einigen Ausführungsformen umfasst die Maskendatenaufbereitung 632 eine Überprüfung von lithografischen Prozessen (LPC), die eine Verarbeitung simuliert, die durch die IC-Mikrochip-Fabrik 650 zum Fertigen der IC-Vorrichtung 760 implementiert werden wird. Die LPC simuliert diese Verarbeitung auf der Grundlage des IC-Designlayoutdiagramms 622, um eine simulierte hergestellte Vorrichtung, wie z.B. die IC-Vorrichtung 660, zu erzeugen. Die Verarbeitungsparameter bei der LPC-Simulation können Parameter, die mit verschiedenen Prozessen des IC-Herstellungszyklus assoziiert sind, Parameter, die mit Werkzeugen assoziiert sind, die zum Herstellen der IC verwendet werden, und/oder andere Aspekte des Herstellungsprozesses umfassen. Die LPC berücksichtigt verschiedene Faktoren, wie z.B. Luftbildkontrast, Schärfentiefe („DOF“), Maskenfehler-Verbesserungsfaktor („MEEF“), andere geeignete Faktoren und dergleichen oder Kombinationen davon. In einigen Ausführungsformen werden, nachdem eine simulierte hergestellte Vorrichtung durch die LPC erzeugt wurde, wenn die simulierte Vorrichtung keine näherungsweise richtige Form aufweist, um den Designregeln zu entsprechen, OPC und/oder MRC wiederholt, um das IC-Designlayoutdiagramm 622 weiter zu verfeinern.
Es versteht sich, dass die vorstehende Beschreibung der Maskendatenaufbereitung 632 der Klarheit halber vereinfacht wurde. In einigen Ausführungsformen umfasst die Datenaufbereitung 632 zusätzliche Merkmale, wie z.B. eine logische Operation (LOP), um das IC-Designlayoutdiagramm 622 gemäß Herstellungsregeln zu modifizieren. Außerdem können die auf das IC-Designlayoutdiagramm 622 während der Datenaufbereitung 632 angewendeten Prozesse in einer Vielzahl von verschiedenen Reihenfolgen ausgeführt werden können.
Nach der Maskendatenaufbereitung 632 und während der Maskenfertigung 644, wird eine Maske 645 oder eine Gruppe von Masken 645 auf der Grundlage des modifizierten IC-Designlayoutdiagramms 622 gefertigt. In einigen Ausführungsformen umfasst die Maskenfertigung 644 ein Durchführen einer oder mehrerer lithografischer Belichtungen auf der Grundlage des IC-Designlayoutdiagramms 622. In einigen Ausführungsformen wird ein Elektronenstrahl (E-Strahl) oder ein Mechanismus mehrerer E-Strahlen verwendet, um eine Struktur auf einer Maske (Fotomaske oder Retikel) 645 auf der Grundlage des modifizierten IC-Designlayoutdiagramms 622 auszubilden. Die Maske 645 kann in verschiedenen Technologien ausgebildet werden. In einigen Ausführungsformen wird die Maske 645 unter Verwendung einer binären Technologie ausgebildet. In einigen Ausführungsformen umfasst eine Maskenstruktur opake Bereiche und transparente Bereiche. Ein Strahlungsstrahl, wie z.B. Ultraviolettstrahl (UV), der zum Belichten der auf einem Wafer aufgeschichteten bildempfindlichen Materialschicht (z.B. Fotolack) verwendet wird, wird durch den opaken Bereich blockiert und durch die transparenten Bereiche transmittiert. In einem Beispiel umfasst eine binäre Maskenversion der Maske 645 ein transparentes Substrat (z.B. Quarzglas) und opakes Material (z.B. Chrom), das in den opaken Bereichen der binären Maske aufgeschichtet ist. In einem anderen Beispiel wird die Maske 645 unter Verwendung einer Phasenverschiebungstechnologie ausgebildet. In einer Phasenverschiebungsmaskenversion (PSM) der Maske 645 werden verschiedene Merkmale der auf der Phasenverschiebungsmaske ausgebildeten Struktur derart ausgelegt, dass sie einen geeigneten Phasenunterschied aufweisen, um die Auflösung der Bildqualität zu verbessern. In verschiedenen Beispielen kann die Phasenverschiebungsmaske eine gedämpfte PSM oder alternierende PSM sein. Die durch die Maskenfertigung 644 erzeugte(n) Maske(n) wird (werden) in einer Vielzahl von Prozessen verwendet. Zum Beispiel wird eine Maske(n) in einem Ionenimplantationsprozess verwendet, um verschiedene dotierte Gebiete im Halbleiterwafer 653 auszubilden, sie kann in einem Ätzprozess, um verschiedene Ätzgebiete im Halbleiterwafer 653 auszubilden und/oder in anderen geeigneten Prozessen verwendet werden.
Die IC-Mikrochip-Fabrik 650 umfasst die Waferfertigung 652. Die IC-Mikrochip-Fabrik 650 ist ein IC-Fertigungsunternehmen, das eine oder mehrere Fertigungsanlagen für die Herstellung einer Vielzahl unterschiedlicher IC-Produkte umfasst. In einigen Ausführungsformen ist die IC-Mikrochip-Fabrik 650 eine Halbleitergießerei. Zum Beispiel kann eine Herstellungseinrichtung für die Front-End-Fertigung mehrerer IC-Produkte (Front-End-of-Line-Fertigung (FEOL)) vorhanden sein, während eine zweite Herstellungseinrichtung die Back-End-of-Line-Fertigung für die Verbindung und Häusung der IC-Produkte (Back-End-of-Line-Fertigung (BEOL)) bereitstellen kann, und eine dritte Herstellungseinrichtung andere Dienstleistungen für das Gießereiunternehmen bereitstellen kann.
Die IC-Mikrochip-Fabrik 650 verwendet eine durch das Maskenhaus 630 gefertigte Maske(n) 1445 zum Herstellen der IC-Vorrichtung 660. Daher verwendet die IC-Mikrochip-Fabrik 650 zumindest indirekt das IC-Designlayoutdiagramm 622, um die IC-Vorrichtung 660 zu fertigen. In einigen Ausführungsformen wird der Halbleiterwafer 653 durch die IC-Mikrochip-Fabrik 650 unter Verwendung der Maske(n) 645 zum Ausbilden der IC-Vorrichtung 660 gefertigt. In einigen Ausführungsformen umfasst die IC-Fertigung ein Durchführen einer oder mehrerer lithografischer Belichtungen zumindest indirekt auf der Grundlage des IC-Designlayoutdiagramms 622. Der Halbleiterwafer 653 umfasst ein Siliziumsubstrat oder ein anderes geeignetes Substrat, das darauf ausgebildete Materialschichten aufweist. Der Halbleiterwafer 653 umfasst ferner eines oder mehrere von verschiedenen dotierten Gebieten, dielektrischen Merkmalen, Verbindungen mehrerer Ebenen und dergleichen (die bei anschließenden Herstellungsschritten ausgebildet werden).
Einzelheiten bezüglich eines Herstellungssystems von integrierten Schaltungen (IC) (z.B. Systems 600 von 6) und eines damit assoziierten IC-Herstellungsablaufs sind z.B. in US-Patent Nr. 9,256,709 , erteilt am 9.Februar 2016, US-Pre-Grand-Veröffentlichung Nr. 20150278429 , veröffentlicht am 1. Oktober 2015, US-Pre-Grand-Veröffentlichung Nr. 20140040838 , veröffentlich am 6. Februar 2014, und US-Patent Nr. 7,260,442 , erteilt am 21. August 2007 zu finden, deren Gesamtheit hier durch Rückbezug aufgenommen sind.
In einigen Ausführungsformen umfasst eine Schaltung einen Referenzknoten, der zum Führen eines Referenzspannungspegels ausgelegt ist, einen ersten Knoten, der zum Führen eines Signals, das einen ersten Spannungspegel oder den Referenzspannungspegel aufweist, ausgelegt ist, einen zweiten Knoten, der zum Führen einer Versorgungsspannung, die einen Versorgungsspannungspegel in einem Einschaltmodus und den Referenzspannungspegel in einem Ausschaltmodus aufweist, ausgelegt ist, und mehrere Transistoren, die in Reihe zwischen dem ersten Knoten und dem Referenzknoten gekoppelt sind. Jeder Transistor der mehreren Transistoren ist ausgelegt, um ein entsprechendes Steuersignal von mehreren Steuersignalen zu empfangen, und jedes Steuersignal der mehreren Steuersignale weist einen ersten Wert auf der Grundlage der Versorgungsspannung im Einschaltmodus und einen zweiten Wert auf der Grundlage des Signals im Ausschaltmodus auf. In einigen Ausführungsformen weist ein Steuersignal der mehreren Steuersignale einen dritten Wert auf der Grundlage des Signals im Einschaltmodus auf. In einigen Ausführungsformen umfasst die Schaltung ferner einen Spannungsregler, der zwischen dem ersten Knoten und dem Referenzknoten gekoppelt ist, wobei der Spannungsregler ausgelegt ist, um ein Gatesignal auf der Grundlage des Signals auszugeben, und eine Gatesteuerschaltung, die ausgelegt ist, um die mehreren Steuersignale weiter auf der Grundlage des Gatesignals auszugeben. In einigen Ausführungsformen ist der Spannungsregler ausgelegt, um das Gatesignal auszugeben, das einen Wert aufweist, der im Wesentlichen einer Hälfte des ersten Spannungspegels gleich ist. In einigen Ausführungsformen ist der Spannungsregler ausgelegt, um das Gatesignal als ein Gatesignal mehrerer Gatesignale auszugeben, wobei die mehreren Gatesignale viele Gatesignale aufweisen, und die mehreren Gatesignale mehrere Werte aufweisen, die im Wesentlichen den Vielfachen des ersten Spannungspegels, geteilt durch die Anzahl von Gatesignalen plus eins gleichen. In einigen Ausführungsformen umfasst der Spannungsregler einen Source-Folger. In einigen Ausführungsformen ist die Gatesteuerschaltung ausgelegt, um jedes Steuersignal der mehreren Steuersignale, die den Versorgungsspannungspegel als den ersten Wert aufweisen, auszugeben. In einigen Ausführungsformen umfassen die mehreren Transistoren einen ersten Transistor und einen zweiten Transistor, wobei der erste Transistor zwischen dem ersten Knoten und dem zweiten Transistor gekoppelt ist, und die Gatesteuerschaltung ausgelegt ist, um entweder das Signal oder den Versorgungsspannungspegel als ein erstes Steuersignal der mehreren Steuersignale an den ersten Transistor der mehreren Transistoren auszugeben. In einigen Ausführungsformen ist die Gatesteuerschaltung ausgelegt, um das erste Steuersignal der mehreren Steuersignale auszugeben, das den ersten Spannungspegel aufweist, wenn das Signal den ersten Spannungspegel aufweist. In einigen Ausführungsformen ist die Gatesteuerschaltung ausgelegt, um das Gatesignal an den zweiten Transistor der mehreren Transistoren im Ausschaltmodus auszugeben. In einigen Ausführungsformen umfasst die Schaltung ferner einen Pulldown-Treiber, der zwischen den mehreren Transistoren und dem Referenzknoten gekoppelt ist.
In einigen Ausführungsformen umfasst eine IC-Vorrichtung: ein Eingabepad, das zum Empfangen eines Eingangssignals ausgelegt ist, einen Leiter, der zum Führen einer Versorgungsspannung ausgelegt ist, eine Gatesteuerschaltung, die zum Generieren eines ersten Steuersignals und eines zweiten Steuersignals ausgelegt ist, wobei jedes von dem ersten Steuersignal und dem zweiten Steuersignal auf der Versorgungsspannung in einem Einschaltmodus basieren und auf dem Eingangssignal in einem Ausschaltmodus basieren, einen ersten Transistor, der mit dem Eingangspad gekoppelt ist, wobei der erste Transistor ein Gate umfasst, das zum Empfangen des ersten Steuersignals ausgelegt ist, und einen zweiten Transistor, der in Reihe mit dem ersten Transistor gekoppelt ist, wobei der zweite Transistor ein Gate umfasst, das zum Empfangen des zweiten Steuersignals ausgelegt ist. In einigen Ausführungsformen umfasst die IC-Vorrichtung ferner einen Spannungsregler, wobei der Spannungsregler einen Spannungsteiler umfasst, der zum Teilen des Eingangssignals ausgelegt ist, und einen dritten Transistor, der zum Empfangen des geteilten Eingangssignals und Ausgeben eines Gatesignals, das einen Wert des geteilten Eingangssignals aufweist, ausgelegt ist. In einigen Ausführungsformen umfasst die Gatesteuerschaltung einen vierten Transistor, der zum Ausgeben des Gatesignals als des zweiten Steuersignals im Ausschaltmodus ausgelegt ist. In einigen Ausführungsformen umfasst die Gatesteuerschaltung einen dritten Transistor, der zum Ausgeben der Versorgungsspannung als des zweiten Steuersignals im Einschaltmodus ausgelegt ist. In einigen Ausführungsformen umfasst die Gatesteuerschaltung ein kreuzgekoppeltes Transistorpaar, das ausgelegt ist, um entweder das Eingangssignal oder das zweite Steuersignal als das erste Steuersignal auszugeben.
In einigen Ausführungsformen umfasst ein Verfahren zum Steuern eines Knotens einer Schaltung ein Empfangen eines Signals an dem Knoten, als Antwort darauf, dass eine Versorgungsspannung der Schaltung einen Versorgungsspannungspegel aufweist, Verwenden der Versorgungsspannung zum Steuern des Koppelns des Knotens mit einem Pulldown-Treiber, und als Antwort darauf, dass die Versorgungsspannung der Schaltung einen Referenzspannungspegel aufweist, Verwenden des Signals zum Steuern des Koppelns des Knotens mit dem Pulldown-Treiber. In einigen Ausführungsformen umfasst das Empfangen des Signals ein Empfangen des Signals, das einen Spannungspegel aufweist, der größer ist als der Versorgungsspannungspegel. In einigen Ausführungsformen umfasst jedes von dem Verwenden der Versorgungsspannung zum Steuern des Koppelns des Knotens mit dem Pulldown-Treiber und dem Verwenden des Signals zum Steuern des Koppelns des Knotens mit dem Pulldown-Treiber ein Steuern mehrerer Transistoren mit mehreren Steuersignalen. In einigen Ausführungsformen umfasst das Steuern der mehreren Transistoren mit den mehreren Steuersignalen ein derartiges Steuern von Spannungen über jedem Transistor der mehreren Transistoren, dass sie kleiner oder im Wesentlichen gleich einer maximalen Betriebsspannung der mehreren Transistoren ist.
Das Vorstehende skizziert Merkmale mehrerer Ausführungsformen, so dass ein Fachmann die Aspekte der vorliegenden Offenbarung besser verstehen kann. Ein Fachmann sollte erkennen, dass er die vorliegende Offenbarung als eine Grundlage zum Entwerfen oder Modifizieren anderer Prozesse und Strukturen leicht verwenden kann, um die gleichen Aufgaben durchzuführen und/oder die gleichen Vorteile der hier vorgestellten Ausführungsformen zu erzielen. Ein Fachmann sollte ebenfalls verstehen, dass derartige äquivalente Ausführungen nicht vom Erfindungsgedanken und Umfang der vorliegenden Offenbarung abweichen, und dass er verschiedene Änderungen, Ersetzungen und Modifizierungen hier vornehmen kann, ohne vom Erfindungsgedanken und Umfang der vorliegenden Offenbarung abzuweichen.
ZITATE ENTHALTEN IN DER BESCHREIBUNG
Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
Zitierte Patentliteratur

US 9256709 [0147]
US 20150278429 [0147]
US 20140040838 [0147]
US 7260442 [0147]

Claims

Schaltung, umfassend: einen Referenzknoten, der zum Führen eines Referenzspannungspegels ausgelegt ist, einen ersten Knoten, der zum Führen eines Signals, das einen ersten Spannungspegel oder den Referenzspannungspegel aufweist, ausgelegt ist, einen zweiten Knoten der zum Führen einer Versorgungsspannung, die einen Versorgungsspannungspegel in einem Einschaltmodus aufweist und den Referenzspannungspegel in einem Ausschaltmodus aufweist, ausgelegt ist, und mehrere Transistoren, die in Reihe zwischen dem ersten Knoten und dem Referenzknoten gekoppelt sind, wobei jeder Transistor der mehreren Transistoren ausgelegt ist, um ein entsprechendes Steuersignal von mehreren Steuersignalen zu empfangen, wobei jedes Steuersignal der mehreren Steuersignale einen ersten Wert auf der Grundlage der Versorgungsspannung im Einschaltmodus und einen zweiten Wert auf der Grundlage des Signals im Ausschaltmodus aufweist.
Schaltung nach Anspruch 1, wobei ein Steuersignal der mehreren Steuersignale einen dritten Wert auf der Grundlage des Signals im Einschaltmodus aufweist.
Schaltung nach Anspruch 1 oder 2, ferner umfassend: einen Spannungsregler, der zwischen dem ersten Knoten und dem Referenzknoten gekoppelt ist, wobei der Spannungsregler zum Ausgeben eines Gatesignals auf der Grundlage des Signals ausgelegt ist, und eine Gatesteuerschaltung, die zum Ausgeben der mehreren Steuersignale ferner auf der Grundlage des Gatesignals ausgelegt ist.
Schaltung nach Anspruch 3, wobei der Spannungsregler ausgelegt ist, um das Gatesignal auszugeben, das einen Wert aufweist, der im Wesentlichen einer Hälfte des ersten Spannungspegels gleich ist.
Schaltung nach Anspruch 3 oder 4, wobei: der Spannungsregler ausgelegt ist, um das Gatesignal als ein Gatesignal mehrerer Gatesignale auszugeben, wobei die mehreren Gatesignale einige Gatesignale aufweisen, und die mehreren Gatesignale mehrere Werte aufweisen, die im Wesentlichen Vielfachen des ersten Spannungspegels, geteilt durch die Anzahl von Gatesignalen plus eins gleich sind.
Schaltung nach einem der vorhergehenden Ansprüche 3 bis 5, wobei der Spannungsregler einen Source-Folger umfasst.
Schaltung nach einem der vorhergehenden Ansprüche 3 bis 6, wobei die Gatesteuerschaltung ausgelegt ist, um jedes Steuersignal der mehreren Steuersignale, die den Versorgungsspannungspegel als den ersten Wert aufweisen, auszugeben.
Schaltung nach einem der vorhergehenden Ansprüche 3 bis 7, wobei: die mehreren Transistoren einen ersten Transistor und einen zweiten Transistor umfassen, wobei der erste Transistor zwischen dem ersten Knoten und dem zweiten Transistor gekoppelt ist, und die Gatesteuerschaltung ausgelegt ist, um entweder das Signal oder den Versorgungsspannungspegel als ein erstes Steuersignal der mehreren Steuersignale an den ersten Transistor der mehreren Transistoren auszugeben.
Schaltung nach Anspruch 8, wobei die Gatesteuerschaltung ausgelegt ist, um das erste Steuersignal der mehreren Steuersignale auszugeben, das den ersten Spannungspegel aufweist, wenn das Signal den ersten Spannungspegel aufweist.
Schaltung nach Anspruch 8 oder 9, wobei die Gatesteuerschaltung ausgelegt ist, um das Gatesignal an den zweiten Transistor der mehreren Transistoren im Ausschaltmodus auszugeben.
Schaltung nach einem der vorhergehenden Ansprüche, die ferner einen Pulldown-Treiber umfasst, der zwischen den mehreren Transistoren und dem Referenzknoten gekoppelt ist.
Integrierte Schaltungsvorrichtung (IC-Vorrichtung), umfassend: ein Eingabepad, das zum Empfangen eines Eingangssignals ausgelegt ist, einen Leiter, der zum Führen einer Versorgungsspannung ausgelegt ist, eine Gatesteuerschaltung, die zum Generieren eines ersten Steuersignals und eines zweiten Steuersignals ausgelegt ist, wobei jedes von dem ersten Steuersignal und dem zweiten Steuersignal auf der Versorgungsspannung in einem Einschaltmodus basiert und dem Eingangssignal in einem Ausschaltmodus basiert, einen ersten Transistor, der mit dem Eingabepad gekoppelt ist, wobei der erste Transistor ein Gate umfasst, das zum Empfangen des ersten Steuersignals ausgelegt ist, und einen zweiten Transistor, der in Reihe mit dem ersten Transistor gekoppelt ist, wobei der zweite Transistor ein Gate umfasst, das zum Empfangen des zweiten Steuersignals ausgelegt ist.
IC-Vorrichtung nach Anspruch 12, die ferner einen Spannungsregler umfasst, wobei der Spannungsregler umfasst: einen Spannungsteiler, der zum Teilen des Eingangssignals ausgelegt ist, und einen dritten Transistor, der zum Empfangen des geteilten Eingangssignals und Ausgeben eines Gatesignals, das einen Wert des geteilten Eingangssignals aufweist, ausgelegt ist.
IC-Vorrichtung nach Anspruch 13, wobei die Gatesteuerschaltung einen vierten Transistor umfasst, der zum Ausgeben des Gatesignals als des zweiten Steuersignals im Ausschaltmodus ausgelegt ist.
IC-Vorrichtung nach einem der vorhergehenden Ansprüche 12 bis 14, wobei die Gatesteuerschaltung einen dritten Transistor umfasst, der zum Ausgeben der Versorgungsspannung als des zweiten Steuersignals im Einschaltmodus ausgelegt ist.
IC-Vorrichtung nach einem der vorhergehenden Ansprüche 12 bis 15, wobei die Gatesteuerschaltung ein kreuzgekoppeltes Transistorpaar umfasst, das ausgelegt ist, um entweder das Eingangssignal oder das zweite Steuersignal als das erste Steuersignal auszugeben.
Verfahren zum Steuern eines Knotens einer Schaltung, wobei das Verfahren umfasst: Empfangen eines Signals an dem Knoten, als Antwort darauf, dass eine Versorgungsspannung der Schaltung einen Versorgungsspannungspegel aufweist, Verwenden der Versorgungsspannung, um ein Koppeln des Knotens mit einem Pulldown-Treiber zu steuern, und als Antwort darauf, dass die Versorgungsspannung der Schaltung einen Referenzspannungspegel aufweist, Verwenden des Signals, um ein Koppeln des Knotens mit dem Pulldown-Treiber zu steuern.
Verfahren nach Anspruch 17, wobei das Empfangen des Signals ein Empfangen des Signals umfasst, das einen Spannungspegel aufweist, der größer ist als der Versorgungsspannungspegel.
Verfahren nach Anspruch 17 oder 18, wobei jedes von dem Verwenden der Versorgungsspannung, um das Koppeln des Knotens mit dem Pulldown-Treiber zu steuern, und dem Verwenden des Signals, um das Koppeln des Knotens mit dem Pulldown-Treiber zu koppeln, ein Steuern mehrerer Transistoren mit mehreren Steuersignalen umfasst.
Verfahren nach Anspruch 19, wobei das Steuern der mehreren Transistoren mit den mehreren Steuersignalen ein derartiges Steuern von Spannungen über jedem Transistor der mehreren Transistoren umfasst, dass sie kleiner oder im Wesentlichen gleich einer maximalen Betriebsspannung der mehreren Transistoren ist.