DE102020132547A1

DE102020132547A1 - Speichervorrichtung, ic-bauteil und verfahren

Info

Publication number: DE102020132547A1
Application number: DE102020132547.9A
Authority: DE
Inventors: Meng-Sheng CHANG; Chia-En HUANG; Chien-Ying Chen
Original assignee: Taiwan Semiconductor Manufacturing Co TSMC Ltd
Current assignee: Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date: 2020-06-04
Filing date: 2020-12-08
Publication date: 2021-12-09
Also published as: KR20210151665A; CN113421880A; TWI794748B; KR102459556B1; TW202147167A; US20230089590A1

Abstract

Eine Speichervorrichtung weist mindestens eine Bitleitung, mindestens eine Wortleitung und mindestens eine Speicherzelle mit einem Kondensator und einem Transistor auf. Der Transistor weist einen mit der Wortleitung verbundenen Gate-Anschluss, einen ersten Anschluss und einen zweiten Anschluss auf. Der Kondensator weist Folgendes auf: ein erstes Ende, das mit dem ersten Anschluss des Transistors verbunden ist; ein zweites Ende, das mit der Bitleitung verbunden ist; und ein Isoliermaterial zwischen dem ersten Ende und dem zweiten Ende. Das Isoliermaterial ist so konfiguriert, dass es bei einer vorgegebenen Durchbruchspannung oder einer höheren Spannung, die zwischen dem ersten Ende und dem zweiten Ende angelegt wird, durchschlägt.

Description

Verwandte Anmeldung
Die vorliegende Anmeldung beansprucht die Priorität der am 4. Juni 2020 eingereichten vorläufigen US-Patentanmeldung mit dem Aktenzeichen 63/034.673 , die durch Bezugnahme in die vorliegende Anmeldung aufgenommen ist.
Hintergrund
Ein IC-Bauteil (IC: integrierter Schaltkreis) weist eine Anzahl von Halbleitervorrichtungen auf, die in einem IC-Layout-Diagramm dargestellt werden. Ein IC-Layout-Diagramm ist hierarchisch und enthält Module, die übergeordnete Funktionen entsprechend der Halbleitervorrichtungs-Entwurfsspezifikation ausführen. Die Module bestehen oft aus einer Kombination von Zellen, die jeweils eine oder mehrere Halbleiterstrukturen darstellen, die so konfiguriert sind, dass sie eine bestimmte Funktion ausführen. Zellen mit vorkonzipierten Layout-Diagrammen, die auch als Standardzellen bekannt sind, werden in Standardzellenbibliotheken (die nachstehend der Einfachheit halber als „Bibliotheken“ oder „Zellenbibliotheken“ bezeichnet werden) gespeichert und auf sie kann mit verschiedenen Tools, wie etwa EDA-Tools (EDA: Entwurfsautomatisierung elektronischer Systeme) zugegriffen werden, um Entwürfe für ICs zu erzeugen, zu optimieren und zu verifizieren. Beispiele für Halbleitervorrichtungen und Zellen umfassen dementsprechend Speichervorrichtungen und Speicherzellen.
Figurenliste
Aspekte der vorliegenden Offenbarung lassen sich am besten anhand der folgenden detaillierten Beschreibung in Verbindung mit den beiliegenden Zeichnungen verstehen. Es ist zu beachten, dass gemäß der branchenüblichen Praxis verschiedene Merkmale nicht maßstabsgetreu dargestellt sind. Tatsächlich können die Abmessungen der verschiedenen Merkmale zugunsten einer klaren Erläuterung willkürlich vergrößert oder verkleinert sein.

1 ist ein schematisches Blockdiagramm einer Speichervorrichtung gemäß einigen Ausführungsformen.
Die 2A bis 2C sind Schaltbilder einer Speicherzelle bei verschiedenen Operationen, gemäß einigen Ausführungsformen.
3 ist ein Schaltbild einer Speichervorrichtung gemäß einigen Ausführungsformen.
Die 4A bis 4D sind schematische Darstellungen auf verschiedenen Ebenen in einem IC-Layout-Diagramm einer Speichervorrichtung, gemäß einigen Ausführungsformen.
5A ist eine schematische Darstellung eines IC-Layout-Diagramms einer Speichervorrichtung, gemäß einigen Ausführungsformen.
5B ist eine schematische Darstellung, mit einem Schaltplan, eines IC-Layout-Diagramms einer Speichervorrichtung, gemäß einigen Ausführungsformen.
Die 6A bis 6C sind schematische Schnittansichten verschiedener IC-Bauteile, gemäß einigen Ausführungsformen.
Die 7A bis 7D sind schematische Schnittansichten eines IC-Bauteils, das auf verschiedenen Stufen eines Herstellungsprozesses hergestellt wird, gemäß einigen Ausführungsformen.
8 ist ein Ablaufdiagramm eines Verfahrens, gemäß einigen Ausführungsformen.
9 ist ein Ablaufdiagramm eines Verfahrens, gemäß einigen Ausführungsformen.
10 ist ein Ablaufdiagramm eines Verfahrens, gemäß einigen Ausführungsformen.
11 ist ein Blockdiagramm eines EDA-Systems gemäß einigen Ausführungsformen.
12 ist ein Blockdiagramm eines IC-Herstellungssystems gemäß einigen Ausführungsformen.

Detaillierte Beschreibung
Die nachstehende Beschreibung liefert viele verschiedene Ausführungsformen oder Beispiele zum Implementieren verschiedener Merkmale des bereitgestellten Gegenstands. Nachstehend werden spezielle Beispiele für Komponenten, Materialien, Werte, Schritte, Operationen, Anordnungen oder dergleichen beschrieben, um die vorliegende Erfindung zu vereinfachen. Diese sind natürlich lediglich Beispiele und sollen nicht beschränkend sein. Es werden auch andere Komponenten, Materialien, Werte, Schritte, Anordnungen oder dergleichen in Betracht gezogen. Zum Beispiel kann die Herstellung eines ersten Elements über oder auf einem zweiten Element in der nachstehenden Beschreibung Ausführungsformen umfassen, bei denen das erste und das zweite Element in direktem Kontakt hergestellt werden, und sie kann auch Ausführungsformen umfassen, bei denen zusätzliche Elemente zwischen dem ersten und dem zweiten Element hergestellt werden können, sodass das erste und das zweite Element nicht in direktem Kontakt sind. Darüber hinaus können in der vorliegenden Erfindung Bezugszahlen und/oder -buchstaben in den verschiedenen Beispielen wiederholt werden. Diese Wiederholung dient der Einfachheit und Übersichtlichkeit und schreibt an sich keine Beziehung zwischen den verschiedenen erörterten Ausführungsformen und/oder Konfigurationen vor.
Darüber hinaus können hier räumlich relative Begriffe, wie etwa „darunter befindlich“, „unter“, „untere(r)“/„unteres“, „darüber befindlich“, „obere(r)“/„oberes“ und dergleichen, zur einfachen Beschreibung der Beziehung eines Elements oder einer Struktur zu einem oder mehreren anderen Elementen oder Strukturen verwendet werden, die in den Figuren dargestellt sind. Die räumlich relativen Begriffe sollen zusätzlich zu der in den Figuren dargestellten Orientierung andere Orientierungen der in Gebrauch oder in Betrieb befindlichen Vorrichtung umfassen. Die Vorrichtung kann anders ausgerichtet werden (um 90 Grad gedreht oder in einer anderen Orientierung), und die räumlich relativen Deskriptoren, die hier verwendet werden, können entsprechend interpretiert werden.
Bei einigen Ausführungsformen hat eine Speicherzelle eine Ein-Transistor-ein-Kondensator-Konfiguration (1T1C-Konfiguration), bei der ein Kondensator und ein Transistor zwischen eine Bitleitung und Erde in Reihe geschaltet sind. Ein Gate-Anschluss des Transistors ist mit einer Wortleitung verbunden. Der Kondensator ist ein Metall-Isolator-Metall-Kondensator (MIM-Kondensator) über dem Transistor. Ein Isoliermaterial des Kondensators ist so konfiguriert, dass es bei einer vorgegebenen Durchbruchspannung oder einer höheren Spannung, die über dem Isoliermaterial angelegt wird, durchschlägt. Wenn das Isoliermaterial noch nicht durchgeschlagen ist, speichert die Speicherzelle eine erste Information, z. B. eine logische „1“. Wenn das Isoliermaterial bereits durchgeschlagen ist, speichert die Speicherzelle eine zweite Information, z. B. eine logische „0“. Im Vergleich zu anderen Ansätzen, wie etwa Gateoxid-Antifuses und Metallsicherungen, ermöglicht die Speicherzelle bei mindestens einer Ausführungsform eine oder mehrere Verbesserungen, unter anderem eine kleinere Chipfläche, eine niedrigere Programmierspannung, eine niedrigere Störspannung oder dergleichen.
1 ist ein schematisches Blockdiagramm einer Speichervorrichtung 100 gemäß einigen Ausführungsformen. Eine Speichervorrichtung ist eine Art IC-Bauteil. Bei mindestens einer Ausführungsform ist eine Speichervorrichtung ein einzelnes IC-Bauteil. Bei einigen Ausführungsformen ist eine Speichervorrichtung Teil eines größeren IC-Bauteils, das andere Schaltungen als die Speichervorrichtung für andere Funktionalitäten aufweist.
Die Speichervorrichtung 100 weist mindestens eine Speicherzelle MC und eine Steuereinheit 102 (die auch als „Steuerschaltung“ bezeichnet wird) auf, die miteinander verbunden sind, um Operationen der Speicherzelle MC zu steuern. Bei der beispielhaften Konfiguration von 1 weist die Speichervorrichtung 100 eine Mehrzahl von Speicherzellen MC auf, die in einer Mehrzahl von Spalten und Zeilen in einer Speichermatrix 104 angeordnet sind. Die Speichervorrichtung 100 weist weiterhin Folgendes auf: eine Mehrzahl von Wortleitungen WL_0 bis WL_m, die sich entlang den Zeilen erstrecken; eine Mehrzahl von Sourceleitungen SL_0 bis SL_m, die sich entlang den Zeilen erstrecken; und eine Mehrzahl von Bitleitungen (die auch als „Datenleitungen“ bezeichnet werden) BL_0 bis BL_k, die sich entlang den Spalten der Speicherzellen MC erstrecken. Die Speicherzellen MC sind jeweils durch mindestens eine der Wortleitungen, mindestens eine der Sourceleitungen und mindestens eine der Bitleitungen mit der Steuereinheit 102 verbunden. Beispiele für Wortleitungen sind unter anderem Lesewortleitungen zum Übertragen von Adressen der auszulesenden Speicherzellen MC, Schreibwortleitungen zum Übertragen von Adressen der zu beschreibenden Speicherzellen MC oder dergleichen. Bei mindestens einer Ausführungsform ist eine Gruppe von Wortleitungen so konfiguriert, dass sie sowohl als Lesewortleitungen als auch als Schreibwortleitungen funktionieren. Beispiele für Bitleitungen sind Lesebitleitungen zum Übertragen von Daten, die aus den Speicherzellen MC gelesen werden, die durch entsprechende Wortleitungen angegeben werden; Schreibbitleitungen zum Übertragen von Daten, die in die Speicherzellen MC geschrieben werden sollen, die durch entsprechende Wortleitungen angegeben werden; oder dergleichen. Bei mindestens einer Ausführungsform ist jede Speicherzelle MC mit einem Paar Bitleitungen verbunden, die als eine Bitleitung und eine Bitleitungsschiene bezeichnet werden. Die Wortleitungen werden hier meistens mit WL bezeichnet, die Sourceleitungen werden hier meistens mit SL bezeichnet, und die Bitleitungen werden hier meistens mit BL bezeichnet. Verschiedene Anzahlen von Wortleitungen und/oder Bitleitungen und/oder Sourceleitungen in der Speichervorrichtung 100 liegen innerhalb des Schutzumfangs verschiedener Ausführungsformen. Bei mindestens einer Ausführungsform sind die Sourceleitungen SL in Spalten statt in Zeilen angeordnet, wie in 1 gezeigt ist. Bei mindestens einer Ausführungsform werden die Sourceleitungen SL weggelassen.
Bei der beispielhaften Konfiguration von 1 weist die Steuereinheit 102 einen Wortleitungstreiber 112, einen Sourceleitungstreiber 114, einen Bitleitungstreiber 116 und einen Leseverstärker (SA) 118 auf, die so konfiguriert sind, dass sie eine Lese-Operation und/oder eine Schreiboperation ausführen. Bei mindestens einer Ausführungsform weist die Steuereinheit 102 weiterhin Folgendes auf: einen oder mehrere Taktimpulsgeneratoren zum Bereitstellen von Taktsignalen für verschiedene Komponenten der Speichervorrichtung 100; eine oder mehrere Eingabe-/Ausgabe-Schaltungen (E/A-Schaltungen) für einen Datenaustausch mit externen Vorrichtungen; und/oder eine oder mehrere Steuereinheiten zum Steuern verschiedener Operationen in der Speichervorrichtung 100. Bei mindestens einer Ausführungsform wird der Sourceleitungstreiber 114 weggelassen.
Der Wortleitungstreiber 112 ist über die Wortleitungen WL mit der Speichermatrix 104 verbunden. Der Wortleitungstreiber 112 ist so konfiguriert, dass er eine Zeilenadresse der Speicherzelle MC decodiert, die ausgewählt wird, um auf sie in einer Lese-Operation oder einer Schreiboperation zuzugreifen. Der Wortleitungstreiber 112 ist weiterhin so konfiguriert, dass er eine Spannung für die gewählte Wortleitung WL, die der decodierten Zeilenadresse entspricht, bereitstellt und eine andere Spannung für die anderen, nicht-gewählten Wortleitungen WL bereitstellt. Der Sourceleitungstreiber 114 ist über die Sourceleitungen SL mit der Speichermatrix 104 verbunden. Der Sourceleitungstreiber 114 ist so konfiguriert, dass er eine Spannung für die gewählte Sourceleitung SL bereitstellt, die der gewählten Speicherzelle MC entspricht, und eine andere Spannung für die anderen, nicht-gewählten Sourceleitungen SL bereitstellt. Der Bitleitungstreiber 116 (der auch als „Schreibtreiber“ bezeichnet wird) ist über die Bitleitungen BL mit der Speichermatrix 104 verbunden. Der Bitleitungstreiber 116 ist so konfiguriert, dass er eine Spaltenadresse der Speicherzelle MC decodiert, die ausgewählt wird, um auf sie in einer Lese-Operation oder einer Schreiboperation zuzugreifen. Der Bitleitungstreiber 116 ist weiterhin so konfiguriert, dass er eine Spannung für die gewählte Bitleitung BL, die der decodierten Spaltenadresse entspricht, bereitstellt und eine andere Spannung für die anderen, nicht-gewählten Bitleitungen BL bereitstellt. Der Bitleitungstreiber 116 ist weiterhin so konfiguriert, dass er bei einer Schreiboperation eine Schreibspannung (die auch als eine „Programmierspannung“ bezeichnet wird) für die gewählte Bitleitung BL bereitstellt. Der Bitleitungstreiber 116 ist weiterhin so konfiguriert, dass er bei einer Lese-Operation eine Lesespannung für die gewählte Bitleitung BL bereitstellt. Der Leseverstärker (SA) 118 ist über die Bitleitungen BL mit der Speichermatrix 104 verbunden. Der SA 118 ist so konfiguriert, dass er bei einer Lese-Operation Daten liest, die aus der zugegriffenen Speicherzelle MC ausgelesen werden und über die entsprechenden Bitleitungen BL abgerufen werden. Die beschriebene Speichervorrichtungskonfiguration ist lediglich ein Beispiel, und andere Speichervorrichtungskonfigurationen liegen ebenfalls innerhalb des Schutzumfangs verschiedener Ausführungsformen. Bei mindestens einer Ausführungsform ist die Speichervorrichtung 100 ein nichtflüchtiger, einmal programmierbarer Speicher (OTP-Speicher), und die Speicherzellen MC sind OTP-Speicherzellen. Andere Arten von Speicherzellen liegen ebenfalls innerhalb des Schutzumfangs verschiedener Ausführungsformen. Beispielhafte Speicherarten für die Speichervorrichtung 100 sind unter anderem eFuse-Speicher, Antifuse-Speicher, magnetoresistive Direktzugriffsspeicher (MRAMs) oder dergleichen.
Die 2A bis 2C sind Schaltbilder einer Speicherzelle 200 bei verschiedenen Operationen, gemäß einigen Ausführungsformen. Bei mindestens einer Ausführungsform entspricht die Speicherzelle 200 mindestens einer der Speicherzellen MC in der Speichervorrichtung 100.
In 2A weist die Speicherzelle 200 einen Kondensator C und einen Transistor T auf. Der Transistor T hat einen Gate-Anschluss 222, der mit einer Wortleitung WL, einem ersten Anschluss 224 und einem zweiten Anschluss 226 verbunden ist. Der Kondensator C hat ein erstes Ende 234, das mit dem ersten Anschluss 224 des Transistors T verbunden ist, ein zweites Ende 236, das mit einer Bitleitung BL verbunden ist, und ein Isoliermaterial (in 2A nicht dargestellt) zwischen dem ersten Ende 234 und dem zweiten Ende 236. Das Isoliermaterial ist so konfiguriert, dass es bei einer vorgegebenen Durchbruchspannung oder einer höheren Spannung, die zwischen dem ersten Ende 234 und dem zweiten Ende 236 angelegt wird, durchschlägt.
Bei der beispielhaften Konfiguration von 1A ist der zweite Anschluss 226 mit einer Sourceleitung SL verbunden. Mit anderen Worten, der Kondensator C und der Transistor T sind zwischen der Bitleitung BL und der Sourceleitung SL in Reihe geschaltet. Bei mindestens einer Ausführungsform entspricht die Wortleitung WL mindestens einer der Wortleitungen WL in der Speichervorrichtung 100, die Sourceleitung SL entspricht mindestens einer der Sourceleitungen SL in der Speichervorrichtung 100, und die Bitleitung BL entspricht mindestens einer der Bitleitungen BL in der Speichervorrichtung 100. Bei mindestens einer Ausführungsform wird die Sourceleitung SL weggelassen, und der zweite Anschluss 226 wird mit einem Knoten mit einer vorgegebenen Spannung verbunden. Beispiele für eine vorgegebene Spannung sind unter anderem eine Erdspannung VSS, eine positive Versorgungsspannung VDD oder dergleichen.
Beispiele für den Transistor T sind unter anderem Metalloxidhalbleiter-Feldeffekttransistoren (MOSFETs), CMOS-Transistoren (CMOS: komplementärer Metalloxidhalbleiter), p-Kanal-Metalloxidhalbleiter-Transistoren (PMOS-Transistoren), n-Kanal-Metalloxidhalbleiter-Transistoren (NMOS-Transistoren), Bipolartransistoren (BJTs), Hochspannungstransistoren, Hochfrequenztransistoren, p-Kanal- und/oder n-Kanal-Feldeffekttransistoren (PFETs/NFETs), FinFETs, planare MOS-Transistoren mit erhabenen Sources/Drains, Nanolagen-FETs, Nanodraht-FETs oder dergleichen. Der erste Anschluss 224 ist eine Source/Drain des Transistors T, und der zweite Anschluss 226 ist eine andere Source/Drain des Transistors T. Bei der beispielhaften Konfiguration, die unter Bezugnahme auf 2A beschrieben wird, ist der Transistor T ein NMOS-Transistor, der erste Anschluss 224 ist ein Drain, und der zweite Anschluss 226 ist eine Source des Transistors T. Andere Konfigurationen mit PMOS-Transistoren statt NMOS-Transistoren liegen ebenfalls innerhalb des Schutzumfangs verschiedener Ausführungsformen.
Ein Beispiel für den Kondensator C ist unter anderem ein MIM-Kondensator. Andere Kondensatorkonfigurationen, z. B. ein MOS-Kondensator, liegen ebenfalls innerhalb des Schutzumfangs verschiedener Ausführungsformen. Ein MIM-Kondensator weist Folgendes auf: eine untere Elektrode, die dem ersten Ende 234 oder dem zweiten Ende 236 entspricht; eine obere Elektrode, die dem jeweils anderen Ende 234 oder 236 entspricht; und ein Isoliermaterial, das zwischen die untere Elektrode und die obere Elektrode geschichtet ist. Beispielhafte Materialien für das Isoliermaterial sind unter anderem Siliziumdioxid, ZrO, TiO₂, HfO_x, ein High-k-Dielektrikum oder dergleichen. Beispiele für High-k-Dielektrika sind unter anderem Zirconiumdioxid, Hafniumdioxid, Zirconiumsilicat, Hafniumsilicat oder dergleichen. Bei mindestens einer Ausführungsform gleicht oder ähnelt das Isoliermaterial des Kondensators C einem Gatedielektrikum, das in einem Transistor, wie etwa dem Transistor T, verwendet wird. Bei mindestens einer Ausführungsform wird der Transistor T über einem Halbleitersubstrat in einem FEOL-Prozess (FEOL: Front End of Line) hergestellt, und dann wird der Kondensator C als ein MIM-Kondensator in einem BEOL-Prozess (BEOL: Back End of Line) über dem Transistor T hergestellt. Weitere beispielhafte Strukturen und Herstellungsprozesse für eine Speicherzelle gemäß einigen Ausführungsformen werden unter Bezugnahme auf die 6A und 6B und 7A bis 7D beschrieben.
Bei einigen Ausführungsformen werden Operationen der Speicherzelle 200 mit einer Steuereinheit, wie etwa der Steuereinheit 102 der Speichervorrichtung 100, gesteuert.
Für den Fall, dass die Speicherzelle 200 zum Beispiel in einer Programmieroperation (die auch als „Schreiboperation“ bezeichnet wird) gewählt wird, ist die Steuereinheit 102 so konfiguriert, dass sie über die Wortleitung WL eine Einschaltspannung an den Gate-Anschluss 222 des Transistors T anlegt, um den Transistor T einzuschalten. Die Steuereinheit 102 ist außerdem so konfiguriert, dass sie über die Bitleitung BL eine Programmierspannung an das zweite Ende 236 des Kondensators C anlegt und eine Erdspannung VSS an die Sourceleitung SL anlegt. Bei mindestens einer Ausführungsform ist die Sourceleitung SL ständig geerdet. Während der Transistor T mit der Einschaltspannung eingeschaltet wird und das erste Ende 234 des Kondensators C mit der Erdspannung VSS auf der Sourceleitung SL elektrisch verbindet, bewirkt die Programmierspannung, die von der Bitleitung BL an das zweite Ende 236 anlegt wird, dass eine vorgegebene Durchbruchspannung oder eine höhere Spannung zwischen dem ersten Ende 234 und dem zweiten Ende 236 des Kondensators C angelegt wird. Dadurch entsteht bei der angelegten Durchbruchspannung oder einer höheren Spannung ein Kurzschluss in dem Isoliermaterial des Kondensators C. Mit anderen Worten, das Isoliermaterial wird durchgeschlagen und wird zu einer resistiven Struktur, wie es zum Beispiel unter Bezugnahme auf 2B beschrieben wird. Das durchgeschlagene Isoliermaterial entspricht einer ersten Information oder einem ersten logischen Wert, der in der Speicherzelle 200 gespeichert wird. Bei mindestens einer Ausführungsform ist die erste Information, die dem durchgeschlagenen Isoliermaterial entspricht, eine logische „0“.
Für den Fall, dass die Speicherzelle 200 nicht in einer Programmieroperation gewählt wird, ist die Steuereinheit 102 so konfiguriert, dass sie keine der Spannungen Einschaltspannung, Programmierspannung und Erdspannung VSS an den Gate-Anschluss 222, die Bitleitung BL oder die Sourceleitung SL anlegt. Dadurch wird das Isoliermaterial des Kondensators C nicht durchgeschlagen, und der Kondensator C bleibt eine kapazitive Struktur, wie es zum Beispiel unter Bezugnahme auf 2C beschrieben wird. Das noch nicht durchgeschlagene Isoliermaterial entspricht einer zweiten Information oder einem zweiten logischen Wert, der in der Speicherzelle 200 gespeichert wird. Bei mindestens einer Ausführungsform ist die zweite Information, die dem noch nicht durchgeschlagenen Isoliermaterial entspricht, eine logische „1“.
Für den Fall, dass die Speicherzelle 200 in einer Lese-Operation gewählt wird, ist die Steuereinheit 102 so konfiguriert, dass sie über die Wortleitung WL eine Einschaltspannung an den Gate-Anschluss 222 des Transistors T anlegt, um den Transistor T einzuschalten. Die Steuereinheit 102 ist außerdem so konfiguriert, dass sie über die Bitleitung BL eine Lesespannung an das zweite Ende 236 des Kondensators C anlegt und eine Erdspannung VSS an die Sourceleitung SL anlegt. Bei mindestens einer Ausführungsform ist die Sourceleitung SL ständig geerdet. Während der Transistor T mit der Einschaltspannung eingeschaltet wird und das erste Ende 234 des Kondensators C mit der Erdspannung VSS auf der Sourceleitung SL elektrisch verbindet, tastet die Steuereinheit 102 z. B. mittels des SA 118 einen Strom ab, der in der Speicherzelle 200 fließt, um die in der Speicherzelle 200 gespeicherte Information zu detektieren.
Wenn in 2B die Speicherzelle 200 zuvor so programmiert worden ist, dass sie eine logische „0“ speichert und das Isoliermaterial des Kondensators C durchgeschlagen worden ist und eine resistive Struktur 238 geworden ist, bewirkt die an die Bitleitung BL angelegte Lesespannung, dass ein Strom I_read durch die resistive Struktur 238 und den eingeschalteten Transistor T zu der Erdspannung VSS auf der Sourceleitung SL fließt. Der SA 118 ist so konfiguriert, dass er den Strom I_read abtastet. Die Steuereinheit 102 ist so konfiguriert, dass sie auf Grund des abgetasteten Stroms I_read detektiert, dass die Speicherzelle 200 eine logische „0“ speichert.
Wenn in 2C die Speicherzelle 200 zuvor nicht programmiert worden ist, speichert sie eine logische „1“, das Isoliermaterial des Kondensators C ist noch nicht durchgeschlagen, und der Kondensator C bleibt eine kapazitive Struktur. Die an die Bitleitung BL angelegte Lesespannung ist niedriger als die Durchbruchspannung und bewirkt, dass gar kein Strom oder nur ein Strom I_read nahe null durch den Kondensator C und den eingeschalteten Transistor T zu der Erde auf der Sourceleitung SL fließt. Der SA 118 ist so konfiguriert, dass er erkennt, dass es keinen Strom gibt, oder dass er einen Strom I_read nahe null abtastet, der durch die Speicherzelle 200 fließt. Dementsprechend ist die Steuereinheit 102 so konfiguriert, dass sie detektiert, dass die Speicherzelle 200 eine logische „1“ speichert.
Bei mindestens einer Ausführungsform ist die Einschaltspannung bei der Programmieroperation die Gleiche wie die Einschaltspannung bei der Lese-Operation. Andere Konfigurationen, bei denen unterschiedliche Einschaltspannungen bei unterschiedlichen Operationen angelegt werden, liegen ebenfalls innerhalb des Schutzumfangs verschiedener Ausführungsformen. Die Lesespannung ist niedriger als die Programmierspannung. Bei mindestens einer Ausführungsform beträgt die Programmierspannung etwa 1,2 V oder weniger, die Durchbruchspannung beträgt etwa 1,2 V, und die Lesespannung beträgt etwa 0,75 V. Andere Spannungsschemata liegen ebenfalls innerhalb des Schutzumfangs verschiedener Ausführungsformen.
Bei einigen Ausführungsformen können mit Speicherzellen MC, die die beschriebene 1T1C-Konfiguration haben, ein oder mehrere Vorteile gegenüber anderen Ansätzen erzielt werden, unter anderem eine kleinere Chipfläche (d. h., die Fläche, die von einer Speicherzelle auf einem Wafer eingenommen wird), eine niedrigere Programmierspannung, eine niedrigere Störspannung, eine verbesserte Zuverlässigkeit, eine höhere Datensicherheit oder dergleichen.
Eine Speicherzelle gemäß anderen Ansätzen, bei denen Gateoxid-Antifuses verwendet werden, nimmt zum Beispiel eine Chipfläche von etwa 0,066 µm² ein und hat eine Programmierspannung von etwa 3,5 V, eine Programmier-Störspannung von etwa 2,0 V und eine Lese-Störspannung von etwa 1,3 V. Im Gegensatz dazu nimmt eine beispielhafte Speicherzelle mit der 1T1C-Konfiguration gemäß einigen Ausführungsformen eine kleinere Chipfläche von etwa 0,038 µm² ein, und sie hat eine niedrigere Programmierspannung von etwa 1,2 V sowie eine niedrigere Störspannung. Die höhere Programmierspannung von Speicherzellen, die Gateoxid-Antifuses verwenden, führt zu Zuverlässigkeitsproblemen. Die niedrigere Programmierspannung von Speicherzellen gemäß einigen Ausführungsformen führt zu einer niedrigeren mechanischen Spannung in den Speicherzellen und verbessert daher die Zuverlässigkeit. Speicherzellen gemäß einigen Ausführungsformen können außerdem für moderne Prozessknoten verwendet werden. Im Gegensatz dazu haben Speicherzellen, die Gateoxid-Antifuses verwenden, Skalierbarkeits- und/oder Herstellbarkeitsprobleme bei modernen Prozessknoten.
In einem anderen Beispiel nimmt eine Speicherzelle gemäß anderen Ansätzen, die Metallsicherungen verwenden, eine Chipfläche von etwa 1,663 µm² ein und hat eine Programmierspannung von etwa 1,8 V. Im Gegensatz dazu nimmt eine beispielhafte Speicherzelle mit der 1T1C-Konfiguration gemäß einigen Ausführungsformen eine kleinere Chipfläche von etwa 0,038 µm² ein, was einer Chipflächenreduzierung von über 90 % entspricht. Die niedrigere Programmierspannung von Speicherzellen gemäß einigen Ausführungsformen führt zu einer niedrigeren mechanischen Spannung in den Speicherzellen und verbessert daher die Zuverlässigkeit gegenüber Speicherzellen, die Metallsicherungen verwenden. Außerdem haben Speicherzellen, die Metallsicherungen verwenden, Datensicherheitsprobleme, die bei Speicherzellen gemäß einigen Ausführungsformen vermieden werden. Darüber hinaus können Speicherzellen gemäß einigen Ausführungsformen für moderne Prozessknoten verwendet werden. Im Gegensatz dazu haben Speicherzellen, die Gateoxid-Antifuses oder Metallsicherungen verwenden, Skalierbarkeits- und/oder Herstellbarkeitsprobleme bei modernen Prozessknoten.
3 ist ein Schaltbild einer Speichervorrichtung 300 gemäß einigen Ausführungsformen.
Die Speichervorrichtung 300 weist eine Mehrzahl von Speicherzellen Bit_0, Bit_1 ... Bit_7 auf. Jede der Speicherzellen Bit_0, Bit_1 ... Bit_7 hat die 1T1C-Konfiguration der Speicherzelle 200 mit der geerdeten Sourceleitung SL und weist einen Transistor und einen Kondensator auf, die zwischen eine entsprechende Bitleitung und Erde in Reihe geschaltet sind. Zum Beispiel weisen die Speicherzellen Bit_0, Bit_1 ... Bit_7 entsprechend Kondensatoren C0, C1 ... C7 und Transistoren T0, T1 ... T7 auf. Die Kondensatoren C0, C1, C2 und C3 der Speicherzellen Bit_0, Bit_1, Bit_2 und Bit_3 sind gemeinsamen mit einer Bitleitung BLo verbunden. Gate-Anschlüsse der Transistoren T0, T1, T2 und T3 sind entsprechend mit den Wortleitungen WL0, WL1, WL2 und WL3 verbunden. Die Kondensatoren C4, C5, C6 und C7 der Speicherzellen Bit_4, Bit_5, Bit_6 und Bit_7 sind gemeinsam mit einer Bitleitung BL1 verbunden. Gate-Anschlüsse der Transistoren T4, T5, T6 und T7 sind entsprechend mit den Wortleitungen WL0, WL1, WL2 und WL3 verbunden. Die Speicherzellen Bit_0, Bit_1, Bit_2 und Bit_3, die gemeinsam mit der Bitleitung BL0 verbunden sind, entsprechen einer ersten Kette von Speicherzellen, und die Speicherzellen Bit_4, Bit_5, Bit_6 und Bit_7, die gemeinsam mit der Bitleitung BL1 verbunden sind, entsprechen einer zweiten Kette von Speicherzellen. Bei mindestens einer Ausführungsform entspricht jede der Speicherzellen Bit_0, Bit_1 ... Bit_7 einer Speicherzelle MC, jede der Bitleitungen BL0 und BL1 entspricht einer Bitleitung BL, und jede der Wortleitungen WL0, WL1, WL2 und WL3 entspricht einer Wortleitung WL in der Speichervorrichtung 100. Bei mindestens einer Ausführungsform können ein oder mehrere Vorzüge, die hier beschrieben werden, bei der Speichervorrichtung 300 erzielt werden.
Die 4A bis 4D sind schematische Darstellungen auf verschiedenen Ebenen in einem IC-Layout-Diagramm 400 einer Speichervorrichtung, gemäß einigen Ausführungsformen. Bei mindestens einer Ausführungsform umfasst das IC-Layout-Diagramm 400 die Speicherzellen Bit_0, Bit_1, Bit_2 und Bit_3 der Speichervorrichtung 300. Die Speicherzellen Bit_0, Bit_1, Bit_2 und Bit_3 sind aneinandergrenzend angeordnet. In den 4A bis 4D ist eine Grenze der Speicherzelle Bit_2 gezeigt, während Grenzen der Speicherzellen Bit_0, Bit_1 und Bit_3 der Einfachheit halber weggelassen sind. Bei mindestens einer Ausführungsform werden das IC-Layout-Diagramm 400 und/oder die Layout-Diagramme einer oder mehrerer der Speicherzellen Bit_0, Bit_1, Bit_2 und Bit_3 in einer Standardzellenbibliothek auf einem nichtflüchtigen maschinenlesbaren Medium gespeichert.
4A ist eine schematische Darstellung 400A auf einer Vorrichtungsebene des IC-Layout-Diagramms 400. Das IC-Layout-Diagramm 400 umfasst einen ersten aktiven Bereich OD1, einen zweiten aktiven Bereich OD2, Gatebereiche PO1, PO2 ... PO6 und leitfähige Bereiche MDo, MD1 ... MD6. Der erste aktive Bereich OD1 und der zweite aktive Bereich OD2 erstrecken sich entlang einer ersten Richtung, d. h., der x-Richtung. Aktive Bereiche werden gelegentlich als Oxid-Definitionsbereiche (OD-Bereiche) bezeichnet und sind in den Zeichnungen durch das Bezugssymbol „OD“ schematisch dargestellt. Die x-Richtung wird gelegentlich als OD-Richtung bezeichnet. Der erste aktive Bereich OD1 und der zweite aktive Bereich OD2 weisen p-Dotanden und/oder n-Dotanden auf, um einen oder mehrere Schaltkreiselemente oder -vorrichtungen herzustellen. Beispiele für Schaltkreiselemente sind unter anderem Transistoren und Dioden. Ein aktiver Bereich, der so konfiguriert ist, dass er eine oder mehrere PMOS-Vorrichtungen bildet, wird als „aktiver PMOS-Bereich“ bezeichnet, und ein aktiver Bereich, der so konfiguriert ist, dass er eine oder mehrere NMOS-Vorrichtungen bildet, wird als „aktiver NMOS-Bereich“ bezeichnet. Zum Beispiel sind der erste aktive Bereich OD1 und der zweite aktive Bereich OD2 beide aktive NMOS-Bereiche, die so konfiguriert sind, dass sie NMOS-Transistoren in den Speicherzellen Bit_0, Bit_1, Bit_2 und Bit_3 bilden.
Die Gatebereiche PO1, PO2 ... PO6 erstrecken sich quer über den ersten aktiven Bereich OD1 und den zweiten aktiven Bereich OD2 entlang einer zweiten Richtung, d. h., der y-Richtung, die quer zu der x-Richtung ist. Die Gatebereiche PO1, PO2 ... PO6 weisen jeweils ein leitfähiges Material, wie etwa Polysilizium, auf und sind in den Zeichnungen schematisch durch das Bezugssymbol „PO“ dargestellt. Die y-Richtung wird gelegentlich als Poly-Richtung bezeichnet. Andere leitfähige Materialien für die Gate-Bereiche, wie etwa Metalle, liegen ebenfalls innerhalb des Schutzumfangs verschiedener Ausführungsformen. Bei der beispielhaften Konfiguration von 4A weist jeder Transistor von 3 zwei Vorrichtungen auf. Der Transistor T0 (in 4A nicht dargestellt) der Speicherzelle Bit_0 wird von den Gatebereichen PO2 und PO3, die parallel geschaltet sind, und entsprechenden Source-/Drainbereichen in dem zweiten aktiven Bereich OD2 konfiguriert. Der Transistor T1 (in 4A nicht dargestellt) der Speicherzelle Bit_1 wird von den Gatebereichen PO2 und PO3, die parallel geschaltet sind, und entsprechenden Source-/Drainbereichen in dem ersten aktiven Bereich OD1 konfiguriert. Der Transistor T2 (in 4A nicht dargestellt) der Speicherzelle Bit_2 wird von den Gatebereichen PO4 und PO5, die parallel geschaltet sind, und entsprechenden Source-/Drainbereichen in dem ersten aktiven Bereich OD1 konfiguriert. Der Transistor T3 (in 4A nicht dargestellt) der Speicherzelle Bit_3 wird von den Gatebereichen PO4 und PO5, die parallel geschaltet sind, und entsprechenden Source-/Drainbereichen in dem zweiten aktiven Bereich OD2 konfiguriert. Die Gatebereiche PO1 und PO6 sind Dummy-Gatebereiche.
Das IC-Layout-Diagramm 400 umfasst weiterhin Cut-Poly-Bereiche CPO1, CPO2, CPO3 und CPO4, die sich in der x-Richtung quer über die Gatebereiche PO1, PO2 ... PO6 erstrecken und Bereichen entsprechen, in denen die Gatebereiche PO1, PO2 ... PO6 nicht hergestellt sind. Die Cut-Poly-Bereiche CPO1, CPO2, CPO3 und CPO4 sind in den Zeichnungen schematisch durch das Bezugssymbol „CPO“ dargestellt.
Die leitfähigen Bereiche MD0, MD1 ... MD6 erstrecken sich in der y-Richtung und sind abwechselnd mit den Gatebereichen PO1, PO2 ... PO6 in der x-Richtung angeordnet. Die leitfähigen Bereiche MD0, MD1 ... MD6 überdecken den ersten aktiven Bereich OD1 und den zweiten aktiven Bereich OD2 und sind so konfiguriert, dass sie elektrische Verbindungen mit diesen herstellen. Die leitfähigen Bereiche MD0, MD1 ... MD6 werden hier als „MD-Bereiche“, d. h., Metall-null-über-Oxid-Bereiche, bezeichnet und sind in den Zeichnungen schematisch durch das Bezugssymbol „MD“ dargestellt. Ein MD-Bereich weist ein leitfähiges Material auf, das über einem entsprechenden aktiven Bereich abgeschieden wird, um eine elektrische Verbindung von einer oder mehreren Vorrichtungen, die in dem aktiven Bereich hergestellt sind, mit anderen internen Schaltungen der Speichervorrichtung oder mit externen Schaltungen zu definieren. Bei einigen Ausführungsformen ist ein Abstand zwischen benachbarten MD-Bereichen in der x-Richtung, d. h., ein Abstand in der x-Richtung zwischen Mittellinien der benachbarten MD-Bereiche, gleich einem Abstand zwischen benachbarten Gatebereichen PO1, PO2 ... PO6 in der x-Richtung.
Die Bereiche MD2 und MD4 überdecken Drainbereiche der Transistoren T0, T1, T2 und T3 der Speicherzellen Bit_0, Bit_1, Bit_2 und Bit_3 in dem ersten aktiven Bereich OD1 und dem zweiten aktiven Bereich OD2 und sind so konfiguriert, dass sie elektrische Verbindungen mit diesen herstellen.
Die Bereiche MD1, MD3 und MD5 überdecken Sourcebereiche der Transistoren T0, T1, T2 und T3 der Speicherzellen Bit_0, Bit_1, Bit_2 und Bit_3 in dem ersten aktiven Bereich OD1 und dem zweiten aktiven Bereich OD2 und sind so konfiguriert, dass sie elektrische Verbindungen mit diesen herstellen.
Die Bereiche MD0, MD3 und MD6 sind entlang Grenzen der Speicherzellen Bit_0, Bit_1, Bit_2 und Bit_3 angeordnet und überdecken diese. In einem hier beschriebenen Platzierungs- und Trassierungsschritt, der auch als „automatische Platzierung und Trassierung (APR)“ bezeichnet wird, werden Zellen in einem IC-Layout-Diagramm aneinandergrenzend an ihren jeweiligen Grenzen platziert, wie es zum Beispiel schematisch in 4A dargestellt ist.
Das IC-Layout-Diagramm 400 umfasst weiterhin Cut-MD-Bereiche CMD1, CMD2, CMD3 und CMD4, die sich in der x-Richtung quer über die Bereiche MD0, MD2, MD4 und MD6 erstrecken und Bereichen entsprechen, in denen die Bereiche MD0, MD2, MD4 und MD6 nicht hergestellt sind. Die Cut-MD-Bereiche CMD1, CMD2, CMD3 und CMD4 sind in den Zeichnungen schematisch durch das Bezugssymbol „CMD“ dargestellt.
Das IC-Layout-Diagramm 400 umfasst weiterhin leitfähige Durchkontaktierungen über und in elektrischem Kontakt mit den entsprechenden Gatebereichen oder MD-Bereichen. Eine Durchkontaktierung über und in elektrischem Kontakt mit einem MD-Bereich wird gelegentlich als eine „Durchkontaktierung zur Vorrichtung“ bezeichnet und ist in den Zeichnungen schematisch durch das Bezugssymbol „VD“ dargestellt. Eine Durchkontaktierung über und in elektrischem Kontakt mit einem Gatebereich wird gelegentlich als eine „Durchkontaktierung zum Gate“ bezeichnet und ist in den Zeichnungen schematisch durch das Bezugssymbol „VG“ dargestellt. Bei der beispielhaften Konfiguration von 4A umfasst das IC-Layout-Diagramm 400 Durchkontaktierungen VD1, VD2 ... VD7 und Durchkontaktierungen VG1, VG2 ... VG8.
Die Durchkontaktierungen VD6, VD1, VD2 und VD7 sind in elektrischem Kontakt mit den Bereichen MD2 und MD4 über dem ersten aktiven Bereich OD1 und dem zweiten aktiven Bereich OD2 und sind so konfiguriert, dass sie die Drainbereiche der Transistoren T0, T1, T2 und T3 der Speicherzellen Bit_0, Bit_1, Bit_2 und Bit_3 mit einer oder mehreren oberen Schichten elektrisch verbinden, die mit den entsprechenden Kondensatoren C0, C1, C2 und C3 der Speicherzellen Bit_0, Bit_1, Bit_2 und Bit_3 elektrisch verbunden werden sollen, wie hier dargelegt ist.
Die Durchkontaktierungen VD3, VD4 und VD5 sind in elektrischem Kontakt mit den Bereichen MD1, MD3 und MD5 und sind so konfiguriert, dass sie die Sourcebereiche der Transistoren T0, T1, T2 und T3 der Speicherzellen Bit_0, Bit_1, Bit_2 und Bit_3 mit einer oder mehreren oberen Schichten elektrisch verbinden, z. B. mit einer Schicht, die eine leitfähige Struktur enthält, die die Erdspannung VSS hat.
Die Durchkontaktierungen VG5 und VG6 sind in elektrischem Kontakt mit den Gatebereichen PO2 und PO3 in der Speicherzelle Bit_0 und sind so konfiguriert, dass sie ein Gate des Transistors T0 der Speicherzelle Bit_0 mit einer oder mehreren oberen Schichten elektrisch verbinden, die mit der entsprechenden Wortleitung WL0 elektrisch verbunden werden sollen, wie hier dargelegt ist. Der Transistor T0 hat ein Gate, das von den Gatebereichen PO2 und PO3, die parallel geschaltet sind, einem Drain, der mit dem Bereich MD2 verbunden ist, und einer Source, die mit den Bereichen MD1 und MD3 verbunden ist, konfiguriert wird.
Die Durchkontaktierungen VG1 und VG2 sind in elektrischem Kontakt mit den Gatebereichen PO2 und PO3 in der Speicherzelle Bit_1 und sind so konfiguriert, dass sie ein Gate des Transistors T1 der Speicherzelle Bit_1 mit einer oder mehreren oberen Schichten elektrisch verbinden, die mit der entsprechenden Wortleitung WL1 elektrisch verbunden werden sollen, wie hier dargelegt ist. Der Transistor T1 hat ein Gate, das von den Gatebereichen PO2 und PO3, die parallel geschaltet sind, einem Drain, der mit dem Bereich MD2 verbunden ist, und einer Source, die mit den Bereichen MD1 und MD3 verbunden ist, konfiguriert wird.
Die Durchkontaktierungen VG3 und VG4 sind in elektrischem Kontakt mit den Gatebereichen PO4 und PO5 in der Speicherzelle Bit_2 und sind so konfiguriert, dass sie ein Gate des Transistors T2 der Speicherzelle Bit_2 mit einer oder mehreren oberen Schichten elektrisch verbinden, die mit der entsprechenden Wortleitung WL2 elektrisch verbunden werden sollen, wie hier dargelegt ist. Der Transistor T2 hat ein Gate, das von den Gatebereichen PO4 und PO5, die parallel geschaltet sind, einem Drain, der mit dem Bereich MD4 verbunden ist, und einer Source, die mit den Bereichen MD3 und MD5 verbunden ist, konfiguriert wird.
Die Durchkontaktierungen VG7 und VG8 sind in elektrischem Kontakt mit den Gatebereichen PO4 und PO5 in der Speicherzelle Bit_3 und sind so konfiguriert, dass sie ein Gate des Transistors T3 der Speicherzelle Bit_3 mit einer oder mehreren oberen Schichten elektrisch verbinden, die mit der entsprechenden Wortleitung WL3 elektrisch verbunden werden sollen, wie hier dargelegt ist. Der Transistor T3 hat ein Gate, das von den Gatebereichen PO4 und PO5, die parallel geschaltet sind, einem Drain, der mit dem Bereich MD4 verbunden ist, und einer Source, die mit den Bereichen MD3 und MD5 verbunden ist, konfiguriert wird.
4B ist eine schematische Darstellung 400B in den M0- und M1-Schichten des IC-Layout-Diagramms 400. Die Mo-Schicht, d. h., die Metall-null-Schicht, ist die unterste Metallschicht direkt über und in elektrischem Kontakt mit den Durchkontaktierungen VD und VG und ist in den Zeichnungen schematisch durch das Bezugssymbol „M0“ dargestellt. Die M1-Schicht ist die Metallschicht direkt über der Mo-Schicht und ist in den Zeichnungen schematisch durch das Bezugssymbol „M1“ dargestellt. Das IC-Layout-Diagramm 400 umfasst außerdem weitere Metallschichten, die nacheinander über der M1-Schicht aufeinandergestapelt sind und in den Zeichnungen schematisch durch entsprechende Bezugssymbole „M2“, „M5“, „M6“ und „M7“ dargestellt sind. Das IC-Layout-Diagramm 400 umfasst außerdem Durchkontaktierungsschichten, die zwischen aufeinanderfolgenden Metallschichten angeordnet sind und diese elektrisch verbinden. Eine Durchkontaktierungsschicht Vn ist zwischen der Mn-Schicht und der (Mn+1)-Schicht angeordnet und verbindet diese elektrisch, wobei n eine ganze Zahl von null und größer ist. Zum Beispiel ist eine Durchkontaktierung-null-Schicht (V0-Schicht) die unterste Durchkontaktierungsschicht, die zwischen der M0-Schicht und der M1-Schicht angeordnet ist und diese elektrisch verbindet, und sie ist in den Zeichnungen schematisch durch das Bezugssymbol „V0“ dargestellt. Andere Durchkontaktierungsschichten sind in den Zeichnungen schematisch durch die entsprechenden Bezugssymbole „V1“ „V5“ und „V6“ dargestellt. Der Einfachheit halber sind die Gatebereiche PO1, PO2 ... PO6 in 4B schematisch durch die entsprechenden Mittellinien dargestellt, die als „Gate Tracks“ bezeichnet werden.
Die Mo-Schicht weist leitfähige Strukturen M0_1, M0_2, ... M0_8 und SL auf. Das IC-Layout-Diagramm 400 umfasst weiterhin Cut-Mo-Bereiche CM0_1 und CM0_2 auf, die Bereichen entsprechen, in denen die Mo-Schicht nicht hergestellt ist. Die Cut-Mo-Bereiche CM0_1 und CM0_2 sind in den Zeichnungen schematisch durch das Bezugssymbol „CM0“ dargestellt.
Die Strukturen M0_7, M0_1, M0_2 und M0_8 befinden sich über, und sind in elektrischem Kontakt mit, den entsprechenden Durchkontaktierungen VD6, VD1, VD2 und VD7 und sind so konfiguriert, dass sie die Drainbereiche der Transistoren T0, T1, T2 und T3 der Speicherzellen Bit_0, Bit_1, Bit_2 und Bit_3 mit einer oder mehreren oberen Schichten elektrisch verbinden, die mit den entsprechenden Kondensatoren C0, C1, C2 und C3 der Speicherzellen Bit_0, Bit_1, Bit_2 und Bit_3 verbunden werden sollen, wie hier dargelegt ist.
Die Strukturen M0_3 und M0_4 sind durch den Cut-Mo-Bereich CM_1 elektrisch gegeneinander isoliert, und die Strukturen M0_5 und M0_6 sind durch den Cut-M0-Bereich CM_2 elektrisch gegeneinander isoliert. Die Struktur M0_3 ist über den Durchkontaktierungen VG1 und VG2 angeordnet und ist in elektrischem Kontakt mit diesen, um die Gatebereiche PO2 und PO3 des Transistors T1 der Speicherzelle Bit_1 parallel zu schalten. Die Struktur M0_4 ist über den Durchkontaktierungen VG3 und VG4 angeordnet und ist in elektrischem Kontakt mit diesen, um die Gatebereiche PO4 und PO5 des Transistors T2 der Speicherzelle Bit_2 parallel zu schalten. Die Struktur M0_5 ist über den Durchkontaktierungen VG5 und VG6 angeordnet und ist in elektrischem Kontakt mit diesen, um die Gatebereiche PO2 und PO3 des Transistors T0 der Speicherzelle Bit_0 parallel zu schalten. Die Struktur M0_6 ist über den Durchkontaktierungen VG7 und VG8 angeordnet und ist in elektrischem Kontakt mit diesen, um die Gatebereiche PO4 und PO5 des Transistors T3 der Speicherzelle Bit_3 parallel zu schalten. Die Strukturen M0_5, M0_3, M0_4 und M0_6 sind so konfiguriert, dass sie die Gatebereiche der Transistoren T0, T1, T2 und T3 der Speicherzellen Bit_0, Bit_1, Bit_2 und Bit_3 mit den entsprechenden Wortleitungen WL0, WL1, WL2 und WL3 verbinden, wie hier dargelegt ist.
Die Struktur SL ist über den Durchkontaktierungen VD3, VD4 und VD5 angeordnet und ist in elektrischem Kontakt mit diesen, und sie ist so konfiguriert, dass sie die Sourcebereiche der Transistoren T0, T1, T2 und T3 der Speicherzellen Bit_0, Bit_1, Bit_2 und Bit_3 mit der Erdspannung VSS verbindet. Bei mindestens einer Ausführungsform entspricht die Struktur SL einer Sourceleitung SL, die unter Bezugnahme auf die 1 und 2A bis 2C beschrieben worden ist.
Die M1-Schicht weist leitfähige Strukturen M1_1, M1_2 ... M1_7 und Wortleitungsstrukturen WL0, WL1, WL2 und WL3 auf. Die Vo-Schicht weist Durchkontaktierungen V0_1, V0_2 ... V0_11 auf, die zwischen entsprechenden Strukturen der Mo-Schicht und der M1-Schicht angeordnet sind.
Die Strukturen M0_7, M0_1, M0_2 und M0_8 werden über die entsprechenden Durchkontaktierungen V0_10, V0_1, V0_2 und V0_11 entsprechend mit den Strukturen M1_6, M1_2, M1_3 und M1_7 verbunden, um die Drainbereiche der Transistoren T0, T1, T2 und T3 der Speicherzellen Bit_0, Bit_1, Bit_2 und Bit_3 mit den entsprechenden Kondensatoren C0, C1, C2 und C3 der Speicherzellen Bit_0, Bit_1, Bit_2 und Bit_3 elektrisch zu verbinden, wie hier dargelegt ist.
Die Strukturen M0_5, M0_3, M0_4 und M0_6 werden über die entsprechenden Durchkontaktierungen V0_8, V0-3, V0_4 und V0_9 entsprechend mit den Wortleitungsstrukturen WL1, WL2, WL0 und WL3 verbunden, um die Gatebereiche der Transistoren T0, T1, T2 und T3 der Speicherzellen Bit_0, Bit_1, Bit_2 und Bit_3 mit den entsprechenden Wortleitungsstrukturen WL0, WL1, WL2 und WL3 elektrisch zu verbinden. Bei mindestens einer Ausführungsform entsprechen die Wortleitungsstrukturen WL0, WL1, WL2 und WL3 den Wortleitungen WL0, WL1, WL2 und WL3, die unter Bezugnahme auf 3 beschrieben worden sind, und/oder sie werden über weitere Durchkontaktierungen und/oder Metallschichten mit Wortleitungen verbunden, die unter Bezugnahme auf die 1 und 2A bis 2C beschrieben worden sind.
Die Struktur SL ist durch die entsprechenden Durchkontaktierungen V0_5, V0_6 und V0_7 mit den Strukturen M1_4, M1_1 und M1_5 verbunden. Die Strukturen M1_4, M1_1 und M1_5 dienen zum weiteren Trassieren der Struktur SL zu der M2-Schicht.
4C ist eine schematische Darstellung 400C in den M1- und M2-Schichten des IC-Layout-Diagramms 400. Die schematische Darstellung 400C zeigt außerdem eine Durchkontaktierungsschicht, d. h., die V1-Schicht, zwischen der M1-Schicht und der M2-Schicht. Die M2-Schicht weist leitfähige Strukturen M2_1, M2_2 ... M2_15 auf, und die V1-Schicht weist Durchkontaktierungen V1_1, V1_2 ... V1_17 auf.
Die Strukturen M2_2, M2_3, M2_6 und M2_7 sind über die entsprechenden Durchkontaktierungen V1_1, V1_2, V1_5 und V1_6 entsprechend mit den Wortleitungsstrukturen WL0, WL3, WL1 und WL2 auf der M1-Schicht verbunden.
Die Strukturen M2_9, M2_10, M2_13 und M2_14 sind über die entsprechenden Durchkontaktierungen V1_10, V1_11, V1_14 und V1_15 entsprechend mit den Wortleitungsstrukturen WL0, WL3, WL1 und WL2 auf der M1-Schicht verbunden.
Die Strukturen M2_11, M2_4, M2_5 und M2_12 werden über die entsprechenden Durchkontaktierungen V1_12, V1_3, V1_4 und V1_13 entsprechend mit den Strukturen M1_6, M1_2, M1_3 und M1_7 auf der M1-Schicht verbunden, um die Drain-Bereiche der Transistoren T0, T1, T2 und T3 der Speicherzellen Bit_0, Bit_1, Bit_2 und Bit_3 mit den entsprechenden Kondensatoren C0, C1, C2 und C3 der Speicherzellen Bit_0, Bit_1, Bit_2 und Bit_3 elektrisch zu verbinden, wie hier dargelegt ist.
Die Struktur M2_8 ist über die entsprechenden Durchkontaktierungen V1-7, V1_8 und V1_9 mit den Strukturen M1_4, M1_1 und M1_5 auf der M1-Schicht verbunden.
Die Strukturen M2_1 und M2_15 sind auf den Grenzen der Speicherzellen Bit_0, Bit_1, Bit_2 und Bit_3 angeordnet und sind über die entsprechenden Durchkontaktierungen V1_16 und V1_17 mit der Struktur M1_1 auf der M1-Schicht verbunden.
Bei mindestens einer Ausführungsform werden leitfähige Strukturen, die denen der M1-Schicht ähnlich sind, in der M3-Schicht und der M5-Schicht wiederholt, und leitfähige Strukturen, die denen der M2-Schicht ähnlich sind, werden in der M4-Schicht wiederholt. Die Durchkontaktierungsschichten, d. h., die V2-Schicht, die V3-Schicht und die V4-Schicht, sind so konfiguriert, dass sie entsprechende leitfähige Strukturen der aufeinanderfolgenden Metallschichten in einer ähnlichen Weise, wie es unter Bezugnahme auf 4C dargelegt worden ist, elektrisch verbinden. Dadurch weist die M5-Schicht leitfähige Strukturen auf, die leitfähigen Strukturen der M1-Schicht entsprechen und mit diesen elektrisch verbunden sind, wie hier dargelegt ist.
4D ist eine schematische Darstellung 400D auf der M5-, M6- und M7-Schicht des IC-Layout-Diagramms 400. Die schematische Darstellung 400D zeigt außerdem eine Durchkontaktierungsschicht, und zwar die V6-Schicht, zwischen der M6-Schicht und der M7-Schicht. Der Einfachheit halber ist die V5-Schicht zwischen der M5-Schicht und der M6-Schicht weggelassen.
Das IC-Layout-Diagramm 400 umfasst weiterhin eine MIM-Schicht, die in den Zeichnungen schematisch durch das Bezugssymbol „MIM“ dargestellt ist. Die MIM-Schicht weist eine Mehrschichtstruktur MIM_0 auf, die zumindest eine untere Elektrode, eine obere Elektrode und ein Isoliermaterial aufweist, das zwischen die untere Elektrode und die obere Elektrode geschichtet ist. Eine Grenze der oberen Elektrode und des Isoliermaterials der Struktur MIM_0 in der Speicherzelle Bit_2 ist in 4D schematisch durch ein Rechteck C2 dargestellt und entspricht dem Kondensator C2 der Speicherzelle Bit_2. Eine Grenze des Transistors T2 in der Speicherzelle Bit_2 ist in 4D schematisch durch ein Rechteck T2 dargestellt. Wie außerdem in 4D gezeigt ist, überdeckt der Kondensator C2 zumindest teilweise den Transistor T2. Die Grenzen der oberen Elektrode und des Isoliermaterials der Struktur MIM_0 in den Kondensatoren C0, C1 und C3 sowie die Grenzen der entsprechenden Transistoren T0, T1 und T3 in den anderen Speicherzellen Bit_0, Bit_1 und Bit_3 sind ähnlich konfiguriert. Daher sind die obere Elektrode und das Isoliermaterial jedes Kondensators gegen die oberen Elektroden und die Isoliermaterialien der anderen Kondensatoren in den Speicherzellen Bit_0, Bit_1, Bit_2 und Bit_3 isoliert. Die untere Elektrode erstreckt sich zusammenhängend in und zwischen den Speicherzellen Bit_0, Bit_1, Bit_2 und Bit_3, ist als eine gemeinsame Elektrode für die Kondensatoren C0, C1, C2 und C3 der Speicherzellen Bit_0, Bit_1, Bit_2 und Bit_3 konfiguriert und ist mit der Bitleitung BL0 elektrisch verbunden, wie hier dargelegt ist. Die Struktur MIM_0 wird hier unter Bezugnahme auf die 6A und 6B näher beschrieben.
Die M5-Schicht weist leitfähige Strukturen M5_1, M5_2 ... M5_7 und Wortleitungsstrukturen WL0, WL1, WL2 und WL3 auf, die den Strukturen M1_1, M1_2 ... M1_7 und den Wortleitungsstrukturen WL0, WL1, WL2 und WL3 in der M1-Schicht entsprechen und mit diesen elektrisch verbunden sind.
Die M6-Schicht weist leitfähige Strukturen M6_1, M6_2, M6_1, M6_3 und M6_4 auf, die über entsprechende Durchkontaktierungen (nicht dargestellt) in der V5-Schicht entsprechend mit den Strukturen M5_2, M5-3, M5_6 und MS_7 verbunden sind. Dadurch sind die Strukturen M6_3, M6_1, M6_2 und M6_4 entsprechend mit den Drainbereichen der Transistoren T0, T1, T2 und T3 der Speicherzellen Bit_0, Bit_1, Bit_2 und Bit_3 verbunden.
Die M7-Schicht weist leitfähige Strukturen M7-1, M7_2, M7_3 und M7_4 und eine Bitleitungsstruktur BL0 auf. Die V6-Schicht weist Durchkontaktierungen V6_1, V6_2 ... V6_11 auf.
Die Strukturen M7-1, M7-2, M7_3 und M7_4 sind über die entsprechenden Durchkontaktierungen V6_1, V6_2, V6_7 und V6_8 entsprechend mit den Strukturen M6_1, M6_2, M6_3 und M6_4 verbunden. Dadurch sind die Strukturen M7_3, M7-1, M7_2 und M7_4 entsprechend mit den Drainbereichen der Transistoren T0, T1, T2 und T3 der Speicherzellen Bit_0, Bit_1, Bit_2 und Bit_3 verbunden.
Die Strukturen M7-1, M7_2, M7_3 und M7_4 sind außerdem über entsprechende Durchkontaktierungen V6_3, V6_4, V6_5 und V6_6 mit den oberen Elektroden der Struktur MIM_0 entsprechend verbunden. Zum Beispiel ist die Struktur M7_2 über die entsprechende Durchkontaktierung V6_4 mit der oberen Elektrode des Kondensators C2 in der Speicherzelle Bit_2 verbunden. Dadurch wird der Drainbereich des Transistors T2 nacheinander über den MD-Bereich MD4, die Durchkontaktierung VD2, die Struktur M0_2, die Durchkontaktierung V0_2, die Struktur M1_3, die Durchkontaktierung V1_4, die Struktur M2_5, entsprechende Durchkontaktierungen und Strukturen in der V2-, M3-, V3-, M4- und der V4-Schicht, die Struktur M5_3, die entsprechende Durchkontaktierung in der V5-Schicht, die Struktur M6_2, die Durchkontaktierung V6_2, die Struktur M7_2 und die Durchkontaktierung V6_4 mit der oberen Elektrode oder dem ersten Ende des Kondensators C2 in der Speicherzelle Bit_2 verbunden. Die Drainbereiche der Transistoren T0, T1 und T3 der anderen Speicherzellen Bit_0, Bit_1 und Bit_3 werden in einer ähnlichen Weise mit den oberen Elektroden oder den ersten Enden der entsprechenden Kondensatoren C0, C1 und C3 verbunden.
Die Bitleitungsstruktur BLo ist über die Durchkontaktierungen V6_9, V6_10 und V6_11 mit der gemeinsamen unteren Elektrode oder dem zweiten Ende der Kondensatoren C0, C1, C2 und C3 der Speicherzellen Bit_0, Bit_1, Bit_2 und Bit_3 verbunden. Bei mindestens einer Ausführungsform entspricht die Bitleitungsstruktur BL0 der Bitleitung BL0, die unter Bezugnahme auf 3 beschrieben worden ist, und/oder sie wird über weitere Durchkontaktierungen und/oder Metallschichten mit einer Bitleitung verbunden, die unter Bezugnahme auf die 1 und 2A bis 2C beschrieben worden ist.
Bei mindestens einer Ausführungsform haben die Speicherzellen Bit_0, Bit_1, Bit_2 und Bit_3 symmetrische Konfigurationen in Bezug zu einander. Zum Beispiel sind die Strukturen und/oder Bereiche in verschiedenen Schichten in der Speicherzelle Bit_2 entlang der x-Richtung symmetrisch zu den entsprechenden Strukturen und/oder Bereichen in den entsprechenden Schichten in der Speicherzelle Bit_3. Mit anderen Worten, die Speicherzelle Bit_3 kann durch Wenden der Speicherzelle Bit_2 entlang der x-Richtung erhalten werden. In ähnlicher Weise kann die Speicherzelle Bit_1 durch Wenden der Speicherzelle Bit_0 entlang der x-Richtung erhalten werden. Die Speicherzelle Bit_1 kann durch Wenden der Speicherzelle Bit_2 entlang der y-Richtung erhalten werden. Die Speicherzelle Bit_0 kann durch Wenden der Speicherzelle Bit_3 entlang der y-Richtung erhalten werden.
Bei den beispielhaften Konfigurationen in den 4A bis 4D ist die Sourceleitung SL in einer oder mehreren geradzahligen Metallschichten angeordnet, die Wortleitungen WL0, WL1, WL2 und WL3 sind in einer oder mehreren ungeradzahligen Metallschichten angeordnet, und die Bitleitung BL0 ist in einer oder mehreren Metallschichten ab der M7-Schicht angeordnet. Zum Beispiel ist die Sourceleitung SL in der M0-Schicht, der M2-Schicht und/oder der M4-Schicht angeordnet, und die Wortleitungen WL0, WL1, WL2 und WL3 sind in der M1-Schicht, der M3-Schicht und/oder der M5-Schicht angeordnet. Die beschriebene Anordnung ist lediglich ein Beispiel. Andere Konfigurationen liegen ebenfalls innerhalb des Schutzumfangs verschiedener Ausführungsformen. Außerdem ist bei den beispielhaften Konfigurationen in den 4A bis 4D die MIM-Schicht zwischen der M6-Schicht und der M7-Schicht angeordnet. Bei mindestens einer Ausführungsform ist jedoch die MIM-Schicht zwischen je zwei beliebigen Metallschichten angeordnet. Bei mindestens einer Ausführungsform können ein oder mehrere der hier beschriebenen Vorzüge in einer Speichervorrichtung erzielt werden, die dem IC-Layout-Diagramm 400 entspricht.
5A ist eine schematische Darstellung 500A eines IC-Layout-Diagramms 500 einer Speichervorrichtung, gemäß einigen Ausführungsformen.
Bei mindestens einer Ausführungsform entspricht das IC-Layout-Diagramm 500 der Speichervorrichtung 300. Das IC-Layout-Diagramm 500 umfasst das IC-Layout-Diagramm 400 und ein IC-Layout-Diagramm 400', das mit dem IC-Layout-Diagramm 400 identisch ist und angrenzend an das IC-Layout-Diagramm 400 in der y-Richtung angeordnet ist. Das IC-Layout-Diagramm 400' umfasst die Speicherzellen Bit_4, Bit_5, Bit_6 und Bit_7 der Speichervorrichtung 300. Die Kondensatoren der Speicherzellen Bit_4, Bit_5, Bit_6 und Bit_7 sind durch eine Struktur MIM_1 in der MIM-Schicht konfiguriert und sind mit einer Bitleitungsstruktur BL1 verbunden. Bei mindestens einer Ausführungsform entspricht die Bitleitungsstruktur BL1 der Bitleitung BL1, die unter Bezugnahme auf 3 beschrieben worden ist, und/oder sie wird über weitere Durchkontaktierungen und/oder Metallschichten mit einer Bitleitung verbunden, die unter Bezugnahme auf die 1 und 2A bis 2C beschrieben worden ist.
5B ist eine schematische Darstellung 500B, mit einem Schaltplan, des IC-Layout-Diagramms 500, gemäß einigen Ausführungsformen.
Die schematische Darstellung 500B zeigt die Kondensatoren C0, C1 ... C7 und die Transistoren T0, T1 ... T7 in den entsprechenden Speicherzellen Bit_0, Bit_1 ... Bit_7. Die elektrischen Verbindungen zwischen den Kondensatoren C0, C1 ... C7, den Transistoren T0, T1... T7, den Wortleitungen WLo, WLi, WL2 und WL3 und den Bitleitungen BL0 und BL1 sind so, wie es unter Bezugnahme auf 3 dargelegt worden ist. Die physischen Anordnungen (außer den Größen und Formen) der Kondensatoren C0, C1 ... C7, der Transistoren T0, T1 ... T7, der Wortleitungen WL0, WL1, WL2 und WL3 und der Bitleitungen BL0 und BL1 sind so, wie es unter Bezugnahme auf 5A dargelegt worden ist.
Die Transistoren T0, T1...T7 sind in einer Matrix mit Zeilen 541, 542, 543 und 544 und Spalten 547 und 548 angeordnet. Die Kondensatoren C0, C1 ... C7 sind in derselben Matrix angeordnet. In jeder Spalte sind zwei Wortleitungen angeordnet. Zum Beispiel sind die Wortleitungen WL0 und WL1 in der Spalte 547 angeordnet, und die Wortleitungen WL2 und WL3 sind in der Spalte 548 angeordnet.
Die Gates von Transistoren in jeder Spalte sind mit einer der zwei Wortleitungen elektrisch verbunden, die in einer Spalte angeordnet sind. Zum Beispiel sind in der Spalte 547 die Gates der Transistoren T0 und T4 mit der Wortleitung WL0 verbunden, während die Gates der Transistoren Ti und T5 mit der Wortleitung WL1 verbunden sind. In der Spalte 548 sind die Gates der Transistoren T2 und T6 mit der Wortleitung WL2 verbunden, während die Gates der Transistoren T3 und T7 mit der Wortleitung WL3 verbunden sind.
Jede Bitleitung ist mit Kondensatoren in zwei Zeilen verbunden. Zum Beispiel ist die Bitleitung BL0 mit den Kondensatoren C1 und C2 in der Zeile 541 verbunden, und sie ist außerdem mit den Kondensatoren C0 und C3 in der Zeile 542 verbunden. Die Bitleitung BL1 ist mit den Kondensatoren C5 und C6 in der Zeile 543 verbunden, und sie ist außerdem mit den Kondensatoren C4 und C7 in der Zeile 544 verbunden. Bei mindestens einer Ausführungsform können ein oder mehrere der hier beschriebenen Vorzüge in einer Speichervorrichtung erzielt werden, die dem IC-Layout-Diagramm 500 entspricht.
6A ist eine schematische Schnittansicht eines IC-Bauteils 600A gemäß einigen Ausführungsformen. Bei mindestens einer Ausführungsform entspricht das IC-Bauteil 600A einer oder mehreren der Speichervorrichtungen und/oder IC-Layout-Diagramme, die unter Bezugnahme auf die 1, 3,4A bis 4D und 5A und 5B beschrieben worden sind.
Das IC-Bauteil 600A weist Folgendes auf: ein Substrat 640; mindestens einen Transistor 650 über dem Substrat 640; eine Interconnect-Struktur 660 über dem Transistor 650 und dem Substrat 640; und eine MIM-Struktur 670 über dem Transistor 650 und dem Substrat 640. Die MIM-Struktur 670 weist einen Kondensator auf, der mit dem Transistor 650 zu einer Speicherzelle verbunden ist.
Bei einigen Ausführungsformen ist das Substrat 640 ein Halbleitersubstrat. Das Substrat 640 wird mit n- und p-Dotanden dotiert, um n-Wannen 651 und 652 und p-Wannen (nicht dargestellt) zu erzeugen. Bei einigen Ausführungsformen werden Isolationsstrukturen zwischen benachbarten p-Wannen und n-Wannen hergestellt. Der Einfachheit halber sind mehrere Strukturelemente, wie etwa p-Wannen und Isolationsstrukturen, in 6A weggelassen.
Der Transistor 650 weist einen Gatebereich und Source-/Drainbereiche auf. Die n-Wannen 651 und 652 definieren die Source-/Drainbereiche des Transistors 650. Zum Beispiel definiert die n-Wanne 651 einen Drainbereich des Transistors 650, der hier als ein Drainbereich 651 bezeichnet wird, und die n-Wanne 652 definiert einen Sourcebereich des Transistors 650, der hier als ein Sourcebereich 652 bezeichnet wird. Der Gatebereich des Transistors 650 weist einen Stapel von dielektrischen Gateschichten 653 und 654 und eine Gateelektrode 655 auf. Bei mindestens einer Ausführungsform weist der Transistor 650 eine dielektrische Gateschicht statt mehrerer Gatedielektrika auf. Beispielhafte Materialien für die eine oder die mehreren dielektrischen Gateschichten sind HfO_2, ZrO₂ oder dergleichen. Beispielhafte Materialien für die Gateelektrode 655 sind Polysilizium, Metalle oder dergleichen.
Das IC-Bauteil 600A weist weiterhin Kontaktstrukturen auf, die so konfiguriert sind, dass sie den Transistor 650 mit anderen Schaltungen in dem IC-Bauteil 600A elektrisch verbinden. Die Kontaktstrukturen weisen MD-Bereiche 656 und 657 entsprechend über und in elektrischem Kontakt mit dem Drainbereich 651 und dem Sourcebereich 652 auf. Die Kontaktstrukturen weisen weiterhin verschiedene Durchkontaktierungen auf. Zum Beispiel ist eine VG-Durchkontaktierung (nicht dargestellt) über der Gateelektrode 655 angeordnet und ist mit dieser in elektrischem Kontakt, und die VG-Durchkontaktierung ist so konfiguriert, dass sie die Gateelektrode 655 mit einer Wortleitung WL in der Interconnect-Struktur 660 verbindet, wie hier dargelegt ist. VD-Durchkontaktierungen 658 und 659 sind entsprechend über den MD-Bereichen 656 und 657 angeordnet und sind mit diesen in elektrischem Kontakt. Die VD-Durchkontaktierung 658 ist so konfiguriert, dass sie den Drainbereich 651 mit dem Kondensator in der MIM-Struktur 670 verbindet, wie hier dargelegt ist. Die VD-Durchkontaktierung 659 ist so konfiguriert, dass sie den Sourcebereich 652 mit einer Sourceleitung SL in der Interconnect-Struktur 660 verbindet, wie hier dargelegt ist.
Die Interconnect-Struktur 660 weist eine Mehrzahl von Metallschichten M0, M1 ... und eine Mehrzahl von Durchkontaktierungsschichten V0, V1 ... auf, die abwechselnd in einer Dickenrichtung, d. h., in der z-Richtung, des Substrats 640 angeordnet sind. Die Interconnect-Struktur 660 weist weiterhin verschiedene Zwischenschichtdielektrikum-Schichten (ILD-Schichten; nicht dargestellt) auf, in die die Metallschichten und die Durchkontaktierungsschichten eingebettet sind. Die Metallschichten und die Durchkontaktierungsschichten der Interconnect-Struktur 660 sind so konfiguriert, dass sie verschiedene Elemente oder Schaltungen des IC-Bauteils 600A miteinander und mit äußeren Schaltungen elektrisch verbinden. Die M7-Schicht ist in 6A zwar auf einer oberen Ebene der Interconnect-Struktur 660 dargestellt, aber bei mindestens einer Ausführungsform weist die Interconnect-Struktur 660 weitere Metallschichten und/oder Durchkontaktierungsschichten auf, die höher als die M7-Schicht sind.
Bei der beispielhaften Konfiguration von 6A weist die Interconnect-Struktur 660 die folgenden Strukturen auf, die nacheinander nach oben in der z-Richtung aufeinandergestapelt sind und mit der VD-Durchkontaktierung 658 elektrisch verbunden sind: eine M0-Struktur 661; verschiedene Strukturen und Durchkontaktierungen (nicht dargestellt) in den Schichten V0, M1 ... V4; eine M5-Struktur 662; eine V5-Durchkontaktierung 663; eine M6-Struktur 664; und eine V6-Durchkontaktierung 665 in einer V6-Schicht. Die V6-Schicht weist weiterhin V6-Durchkontaktierungen 666 und 667 auf. Eine höherliegende M7-Schicht weist M7-Strukturen 668 und 669 auf, die elektrisch gegeneinander isoliert sind. Die M7-Struktur 668 verbindet die V6-Durchkontaktierung 665 und die V6-Durchkontaktierung 666 elektrisch. Die M7-Struktur 669 ist mit der V6-Durchkontaktierung 667 verbunden und ist so konfiguriert, dass sie eine Bitleitung BL definiert oder mit dieser verbunden werden soll, wie hier dargelegt ist.
The MIM-Struktur 670 ist über der M6-Schicht angeordnet und ist eine Mehrschichtstruktur. Bei der beispielhaften Konfiguration von 6A weist die MIM-Struktur 670 die folgenden Schichten auf, die nacheinander nach oben in der z-Richtung über der M6-Schicht aufeinandergestapelt sind: eine oder mehrere Passivierungsschichten 671 und 672; eine untere leitfähige Schicht (oder Elektrodenschicht) 673; eine Isolierschicht 674; eine obere leitfähige Schicht 675; und eine oder mehrere Passivierungsschichten 676 und 677. Zum Beispiel weisen die Passivierungsschichten 671 und 677 TEOS (Tetraethylorthosilicat) auf, die Passivierungsschichten 672 und 676 sind Silizid-Blockierschichten (SBLs), die leitfähigen Schichten 673 und 675 weisen TiN und/oder TaN auf, und die Isolierschicht 674 weist ein High-k-Dielektrikum auf, wie hier dargelegt ist. Bei mindestens einer Ausführungsform werden die mehreren Passivierungsschichten 671 und 672 durch eine einzige Passivierungsschicht ersetzt, und/oder die mehreren Passivierungsschichten 676 und 677 werden durch eine einzige Passivierungsschicht ersetzt. Die untere leitfähige Schicht 673 wird durch die V6-Durchkontaktierung 667 mit der M7-Struktur 669 zum Verbinden mit einer Bitleitung BL verbunden. Die Isolierschicht 674, die obere leitfähige Schicht 675 und die eine oder die mehreren Passivierungsschichten 676 und 677 werden so strukturiert, dass sie sich unter der V6-Durchkontaktierung 666, aber nicht unter der V6-Durchkontaktierung 667 befinden. Die V6-Durchkontaktierung 666 erstreckt sich durch die eine oder die mehreren Passivierungsschichten 676 und 677, um die obere leitfähige Schicht 675 mit der M7-Struktur 668 und somit mit dem Drainbereich 651 des Transistors 650 über verschiedene Strukturen und Durchkontaktierungen in verschiedenen Metallschichten und Durchkontaktierungsschichten elektrisch zu verbinden, wie hier dargelegt ist.
Die untere leitfähige Schicht 673, die Isolierschicht 674 und die obere leitfähige Schicht 675 unter der V6-Durchkontaktierung 666 definieren gemeinsam einen Kondensator 680 in der MIM-Struktur 670. Die obere leitfähige Schicht 675 entspricht einem ersten Ende des Kondensators 680, das mit dem Drainbereich 651 des Transistors 650 verbunden ist. Die untere leitfähige Schicht 673 entspricht einem zweiten Ende des Kondensators 680, das mit einer Bitleitung BL verbunden ist. Die Isolierschicht 674 entspricht dem Isoliermaterial des Kondensators 680, das so konfiguriert ist, dass es bei einer vorgegebenen Durchbruchspannung durchschlägt. Dadurch werden der Kondensator 680 und der Transistor 650 zwischen einer Bitleitung BL und einer Sourceleitung SL (oder Erde) in Reihe geschaltet, und sie definieren eine Speicherzelle. Der Kondensator 680 und der Transistor 650 überdecken einander zumindest teilweise in der z-Richtung, wie schematisch in 6A gezeigt ist.
Bei mindestens einer Ausführungsform entspricht die Struktur, die den Transistor 650, der mit dem Kondensator 680 verbunden ist, aufweist, der Speicherzelle Bit_2, die unter Bezugnahme auf die 3 und 4A bis 4D beschrieben worden ist. Zum Beispiel entspricht der Kondensator 680 dem Kondensator C2, der Transistor 650 entspricht dem Transistor T2, der MD-Bereich 657 entspricht dem MD-Bereich MD5, die VD-Durchkontaktierung 659 entspricht der Durchkontaktierung VD5, die Gateelektrode 655 entspricht dem Gatebereich P05, der MD-Bereich 656 entspricht dem Bereich MD4, die VD-Durchkontaktierung 658 entspricht der Durchkontaktierung VD2, die M0-Struktur 661 entspricht der Struktur M0_2, die M5-Struktur 662 entspricht der Struktur M5_3, die M6-Struktur 664 entspricht der Struktur M6_2, die V6-Durchkontaktierung 665 entspricht der Durchkontaktierung V6_2, die M7-Struktur 668 entspricht der Struktur M7_2, die V6-Durchkontaktierung 666 entspricht der Durchkontaktierung V6_4, die MIM-Struktur 670 entspricht der Struktur MIM_0, die V6-Durchkontaktierung 667 entspricht der Durchkontaktierung V6_9, V6_10 und/oder V6_11, und die M7-Struktur 669 entspricht der Bitleitungsstruktur BL0.
Bei der beispielhaften Konfiguration von 6A ist die MIM-Struktur 670 zwischen der M6-Schicht und der M7-Schicht angeordnet. Andere Anordnungen, bei denen die MIM-Struktur 670 zwischen je zwei Metallschichten der Interconnect-Struktur 660 angeordnet ist, liegen jedoch ebenfalls innerhalb des Schutzumfangs verschiedener Ausführungsformen. Bei einigen Ausführungsformen sind die Struktur 668, die mit dem Transistor 650 verbunden ist, und die Struktur 669, die mit einer Bitleitung verbunden ist, in unterschiedlichen Metallschichten angeordnet. Bei mindestens einer Ausführungsform können ein oder mehrere der hier beschriebenen Vorzüge in dem IC-Bauteil 600A erzielt werden.
6B ist eine schematische Schnittansicht eines IC-Bauteils 600B gemäß einigen Ausführungsformen. Bei mindestens einer Ausführungsform entspricht das IC-Bauteil 600B einer oder mehrerer der Speichervorrichtungen und/oder der IC-Layout-Diagramme, die unter Bezugnahme auf die 1, 3,4A bis 4D und 5A und 5B beschrieben worden sind.
Im Vergleich zu dem IC-Bauteil 600A weist das IC-Bauteil 600B außerdem einen Transistor 682 über dem Substrat 640 und einen Kondensator 684 in der MIM-Struktur 670 auf. Der Transistor 682 und der Kondensator 684 sind, ähnlich wie der Transistor 650 und der Kondensator 680, zwischen einer Sourceleitung SL und einer Bitleitung BL in Reihe geschaltet, um eine Speicherzelle zu definieren. Zum Beispiel wird der Drain des Transistors 682 über verschiedene Metallschichten und Durchkontaktierungsschichten mit einer M7-Struktur 686, dann mit einer V6-Durchkontaktierung 688 und dann mit der oberen leitfähigen Schicht 675 verbunden, die eine obere Elektrode des Kondensators 684 definiert. Die untere leitfähige Schicht 673 definiert eine gemeinsame untere Elektrode für den Kondensator 680 und den Kondensator 684.
Bei mindestens einer Ausführungsform entspricht die Struktur, die den Transistor 682, der mit dem Kondensator 684 verbunden ist, aufweist, der Speicherzelle Bit_1, die unter Bezugnahme auf die 3 und 4A bis 4D beschrieben worden ist. Zum Beispiel entspricht der Kondensator 684 dem Kondensator C1, der Transistor 682 entspricht dem Transistor T1, die M7-Struktur 686 entspricht der Struktur M7_7, und die V6-Durchkontaktierung 688 entspricht der Durchkontaktierung V6_3. Bei mindestens einer Ausführungsform können ein oder mehrere der hier beschriebenen Vorzüge in dem IC-Bauteil 600B erzielt werden.
6C ist eine schematische Schnittansicht eines IC-Bauteils 600C gemäß einigen Ausführungsformen. Bei mindestens einer Ausführungsform entspricht das IC-Bauteil 600C einer oder mehrerer der Speichervorrichtungen und/oder der IC-Layout-Diagramme, die unter Bezugnahme auf die 1, 3,4A bis 4D und 5A und 5B beschrieben worden sind.
Im Vergleich zu dem IC-Bauteil 600A, bei dem die Struktur 669 für eine Bitleitung in der M7-Schicht angeordnet ist, weist das IC-Bauteil 600B eine entsprechende Struktur 695 für eine Bitleitung in der M1-Schicht auf. Das IC-Bauteil 600C weist Vo-Durchkontaktierungen 691, 692 und 693 und M1-Strukturen 694 und 695 auf, die den V6-Durchkontaktierungen 665, 666 und 667 bzw. den M7-Strukturen 668 und 669 in dem IC-Bauteil 600A entsprechen.
Bei der beispielhaften Konfiguration von 6C befinden sich eine oder mehrere Schichten der MIM-Struktur 670 auf der gleichen Ebene wie die, oder unter der, M0-Schicht in der z-Richtung. Bei mindestens einer Ausführungsform (nicht dargestellt) befindet sich die MIM-Struktur 670 über der Mo-Schicht, ähnlich wie bei dem IC-Bauteil 600A, bei dem die MIM-Struktur 670 über der M6-Schicht angeordnet ist.
Bei der beispielhaften Konfiguration von 6C überdeckt der Kondensator 680 nicht den Transistor 650 in der z-Richtung. Es liegt jedoch innerhalb des Schutzumfangs verschiedener Ausführungsformen, den Kondensator 680 so herzustellen, dass er zumindest teilweise den Transistor 650 in der z-Richtung überdeckt, auch wenn der Kondensator 680 mit einer Bitleitung BL in der M1-Schicht verbunden ist.
Die beschriebenen Konfigurationen, bei denen ein MIM-Kondensator in einer Speicherzelle direkt unter der M1-Schicht oder der M7-Schicht hergestellt wird und mit dieser elektrisch verbunden wird, sind lediglich Beispiele. Bei mindestens einer Ausführungsform wird ein MIM-Kondensator in einer Speicherzelle direkt unter einer höheren Metallschicht als der Mo-Schicht hergestellt und wird mit dieser elektrisch verbunden. Bei mindestens einer Ausführungsform können ein oder mehrere der hier beschriebenen Vorzüge in dem IC-Bauteil 600C erzielt werden.
Die 7A bis 7D sind schematische Schnittansichten eines IC-Bauteils 700, das auf verschiedenen Stufen eines Herstellungsprozesses hergestellt wird, gemäß einigen Ausführungsformen. Bei mindestens einer Ausführungsform entspricht das IC-Bauteil 700 einer oder mehreren der Speichervorrichtungen und/oder IC-Layout-Diagramme und/oder IC-Bauteile, die unter Bezugnahme auf die 1, 3, 4A bis 4D, 5A und 5B sowie 6A bis 6C beschrieben worden sind. Komponenten in den 7A bis 7D, die Komponenten in den 6A bis 6C entsprechen, sind mit den Bezugszahlen in den 6A bis 6C bezeichnet, die um 100 erhöht sind.
In 7A beginnt der Herstellungsprozess mit einem Substrat 740. Das Substrat 740 ist bei mindestens einer Ausführungsform ein Siliziumsubstrat. Das Substrat 740 weist bei mindestens einer Ausführungsform Siliziumgermanium (SiGe), Galliumarsen oder andere geeignete Halbleitermaterialien auf.
Über dem Substrat 740 wird in einer FEOL-Bearbeitung (FEOL: Front End of Line) mindestens ein Transistor 750 hergestellt. Zum Beispiel werden aktive Bereiche (nicht dargestellt) in oder über dem Substrat 740 unter Verwendung einer oder mehrerer Masken erzeugt, die einem oder mehreren aktiven Bereichen in dem IC-Layout-Diagramm 400 entsprechen. Über dem Substrat 740 wird eine dielektrische Gateschicht (nicht dargestellt) hergestellt. Bei mindestens einer Ausführungsform entspricht die dielektrische Gateschicht den dielektrischen Gateschichten 653 und 654, die unter Bezugnahme auf 6A beschrieben worden sind. Beispielhafte dielektrische Gateschichten sind unter anderem eine dielektrische High-k-Schicht, eine Grenzflächenschicht und/oder Kombinationen davon. Bei einigen Ausführungsformen wird die dielektrische Gateschicht durch Atomlagenabscheidung (ALD) oder mit anderen geeigneten Verfahren über dem Substrat 740 abgeschieden. Über der dielektrischen Gateschicht wird eine Gateelektrodenschicht (nicht dargestellt) abgeschieden. Bei mindestens einer Ausführungsform entspricht die Gateelektrodenschicht der Gateelektrode 655, die unter Bezugnahme auf 6A beschrieben worden ist. Beispielhafte Materialien für die Gateelektrodenschicht sind unter anderem Polysilizium, Metalle, wie etwa Al, AlTi, Ti, TiN, TaN, Ta, TaC, TaSiN, W, WN und MoN, und/oder andere geeignete leitfähige Materialien. Bei einigen Ausführungsformen wird die Gateelektrodenschicht durch chemische Aufdampfung (CVD), physikalische Aufdampfung (PVD oder Sputtern), Plattierung, Atomlagenabscheidung und/oder mit anderen geeigneten Verfahren abgeschieden.
Nach der FEOL-Bearbeitung wird eine BEOL-Bearbeitung (BEOL: Back End of Line) durchgeführt, um eine Interconnect-Struktur 760 über dem mindestens einen Transistor 750 herzustellen, um verschiedene Elemente oder Schaltkreise des IC-Bauteils 700 miteinander und mit externen Schaltungen elektrisch zu verbinden. Bei mindestens einer Ausführungsform weist die Interconnect-Struktur 760 sowohl Kontaktstrukturen als auch nacheinander darüber hergestellte Metall- und Durchkontaktierungsschichten auf. Die Kontaktstrukturen umfassen MD-Bereiche, VD-Durchkontaktierungen und VG-Durchkontaktierungen. Die höherliegenden Metallschichten und Durchkontaktierungsschichten umfassen Metallschichten M0, M1 oder dergleichen und Durchkontaktierungsschichten V0, V1 oder dergleichen. Bei mindestens einer Ausführungsform wird die Interconnect-Struktur 760 schichtweise von dem Substrat 740 nach oben unter Verwendung einer oder mehr Masken hergestellt, die den Kontaktstrukturen, Metallschichten und Durchkontaktierungsschichten in dem Layout-Diagramm 400 entsprechen.
7A zeigt die Interconnect-Struktur 760 auf einer Stufe, auf der eine Metallschicht Mn (n ist eine nicht-negative ganze Zahl) hergestellt worden ist, eine ILD-Schicht 721 über der Metallschicht Mn abgeschieden worden ist und ein Planarisierungsprozess durchgeführt worden ist, um eine Mn-Struktur 764 der Metallschicht Mn freizulegen und eine Oberseite 722 der ILD-Schicht 721 zu planarisieren. Die Mn-Struktur 764 ist über eine oder mehrere Metallschichten, Durchkontaktierungsschichten und/oder Kontaktstrukturen (nicht dargestellt) mit einem Source-/Drainbereich (nicht dargestellt) des mindestens einen Transistors 750 verbunden. Auf dieser Stufe wird mit einer MIM-Struktur zum Herstellen eines oder mehrerer Kondensatoren begonnen.
Insbesondere umfasst die Herstellung der MIM-Struktur Folgendes: nacheinander Abscheiden einer oder mehrerer Passivierungsschichten 771 und 772 über der Oberseite 722 der ILD-Schicht 721; und anschließend Abscheiden einer unteren leitfähigen Schicht 773 über der einen oder den mehreren Passivierungsschichten 771 und 772. Die eine oder die mehreren Passivierungsschichten 771 und 772 und die untere leitfähige Schicht 773 werden so abgeschieden oder strukturiert, dass die Mn-Struktur 764 freigelegt bleibt. Es wird eine resultierende Struktur 700A erhalten, die in 7A gezeigt ist.
In 7B wird die Herstellung der MIM-Struktur dadurch fortgesetzt, dass nacheinander eine Isolierschicht 774, eine obere leitfähige Schicht 775 und dann eine oder mehrere Passivierungsschichten 776 und 777 über der in 7A gezeigten resultierenden Struktur 700A abgeschieden werden. Bei mindestens einer Ausführungsform werden die Isolierschicht 774, die obere leitfähige Schicht 775 und die eine oder die mehreren Passivierungsschichten 776 und 777 über der gesamten Oberseite der Struktur 700A abgeschieden und dann z. B. durch Ätzen strukturiert, um einen Teil 723 der unteren leitfähigen Schicht 773 freizulegen. Es wird eine resultierende Struktur 700B erhalten, die in 7B gezeigt ist. Die Struktur 700B weist einen Kondensator 780 auf, der von einer Mehrschichtstruktur gebildet wird, bei der die Isolierschicht 774 zwischen die untere leitfähige Schicht 773 und obere leitfähige Schicht 775 geschichtet ist. Der Kondensator 780 überdeckt teilweise den Transistor 750 in der z-Richtung.
In 7C wird eine ILD-Schicht 724 über der Struktur 700B abgeschieden, und dann werden Durchkontaktierungen 765, 766 und 767 einer Durchkontaktierungsschicht Vn in der ILD-Schicht 724 erzeugt, um einen elektrischen Kontakt entsprechend mit der Mn-Struktur 764, der oberen leitfähigen Schicht 775 und dem Teil 723 der unteren leitfähigen Schicht 773 herzustellen. Die Vn-Durchkontaktierung 776 erstreckt sich nicht nur durch einen Dickenteil der ILD-Schicht 724, sondern auch durch die eine oder die mehreren Passivierungsschichten 776 und 777. Ein Planarisierungsprozess wird durchgeführt, und es wird eine resultierende Struktur 700C erhalten, die in 7C gezeigt ist.
In 7D wird eine Metallschicht Mn+1 über der Struktur 700C abgeschieden und wird strukturiert, um (Mn+1)-Strukturen 768 und 769 zu erhalten. Die (Mn+1)-Struktur 768 verbindet die Vn-Durchkontaktierungen 765 und 766 elektrisch. Die (Mn+1)-Struktur 769 ist mit der Vn-Durchkontaktierung 767 elektrisch verbunden und ist als eine Bitleitung BL konfiguriert oder soll mit dieser verbunden werden. Es wird eine resultierende Struktur 700D erhalten, die in 7D gezeigt ist. Bei einigen Ausführungsformen werden eine oder mehrere weitere Metallschichten und/oder Durchkontaktierungsschichten über der Struktur 700D hergestellt, um das IC-Bauteil 700 fertigzustellen. Der beschriebene Herstellungsprozess ist lediglich ein Beispiel. Andere Herstellungsprozesse liegen ebenfalls innerhalb des Schutzumfangs verschiedener Ausführungsformen. Bei mindestens einer Ausführungsform können ein oder mehrere der hier beschriebenen Vorzüge in einem IC-Bauteil und/oder einer Speichervorrichtung erzielt werden, die gemäß dem beschriebenen Herstellungsprozess hergestellt werden.
8 ist ein Ablaufdiagramm eines Verfahrens 800 gemäß einigen Ausführungsformen. Bei mindestens einer Ausführungsform wird das Verfahren 800 zum Erzeugen eines Layout-Diagramms für eine Speicherzelle und/oder zum Erzeugen einer Standardzellenbibliothek mit einer oder mehreren Speicherzellen verwendet.
Bei einigen Ausführungsformen werden ein oder mehrere Schritte des Verfahrens 800 als Teil eines Verfahrens zum Herstellen einer oder mehrerer Speichervorrichtungen und/oder IC-Bauteile ausgeführt, die hier beschrieben werden. Bei einigen Ausführungsformen werden ein oder mehrere Schritte des Verfahrens 800 als Teil eines automatischen Platzierungs- und Trassierungsverfahrens (APR-Verfahrens) ausgeführt. Bei einigen Ausführungsformen werden ein oder mehrere Schritte des Verfahrens 800 von einem APR-System ausgeführt, z. B. einem System, das Bestandteil eines EDA-Systems ist, das unter Bezugnahme auf 11 beschrieben wird. Bei einigen Ausführungsformen werden ein oder mehrere Schritte des Verfahrens 800 als Teil eines unter Bezugnahme auf 9 beschriebenen Verfahrens 900 zum Erzeugen eines Layout-Diagramms für ein IC-Bauteil ausgeführt. Bei einigen Ausführungsformen werden ein oder mehrere Schritte des Verfahrens 800 als Teil eines Entwurfsverfahrens ausgeführt, das in einem unter Bezugnahme auf 12 beschriebenen Entwurfshaus durchgeführt wird. Bei einigen Ausführungsformen werden ein oder mehrere Schritte des Verfahrens 800 von einem Prozessor ausgeführt, wie etwa einem Prozessor des unter Bezugnahme auf 11 beschriebenen EDA-Systems. Bei einigen Ausführungsformen werden ein oder mehrere Schritte in dem hier beschriebenen Verfahren 800 weggelassen.
In einem Schritt 805 werden ein aktiver Bereich und mindestens ein Gatebereich innerhalb einer Begrenzung einer Speicherzelle hergestellt, um einen Transistor zu definieren. Wie hier zum Beispiel unter Bezugnahme auf 4A dargelegt worden ist, werden ein aktiver Bereich OD1 und mindestens ein Gatebereich P05 innerhalb einer Begrenzung einer Speicherzelle Bit_2 hergestellt, um einen Transistor T2 zu definieren.
In einem Schritt 815 werden mindestens eine Metallschicht und/oder mindestens eine Durchkontaktierungsschicht über dem Transistor hergestellt, um den Gatebereich des Transistors mit einer Wortleitung elektrisch zu verbinden und um eine elektrische Verbindung mit einem Source-/Drainbereich des Transistors herzustellen. Wie hier zum Beispiel unter Bezugnahme auf die 4B bis 4D dargelegt worden ist, werden verschiedene Metallschichten M0, M1, ... und/oder Durchkontaktierungsschichten Vo, Vi, ... über dem Transistor T2 hergestellt, um den Gatebereich PO5 des Transistors mit einer Wortleitung WL2 elektrisch zu verbinden und um eine elektrische Verbindung mit dem Source-/Drainbereich (unter dem Bereich MD4) des Transistors herzustellen.
In einem Schritt 825 wird eine MIM-Schicht über dem Transistor hergestellt, um einen Kondensator innerhalb der Begrenzung der Speicherzelle zu definieren. Wie hier zum Beispiel unter Bezugnahme auf 4D dargelegt worden ist, wird eine MIM-Schicht mit einer Mehrschichtstruktur MIM_0 über dem Transistor T2 angeordnet. Die Mehrschichtstruktur MIM_0 weist einen Teil auf, der einen Kondensator C2 innerhalb der Begrenzung der Speicherzelle Bit_2 definiert.
In einem Schritt 835 werden mindestens eine weitere Metallschicht und/oder mindestens eine weitere Durchkontaktierungsschicht über der MIM-Schicht hergestellt, um den Kondensator elektrisch zwischen eine Bitleitung und den Source-/Drainbereich des Transistors zu schalten. Wie hier zum Beispiel unter Bezugnahme auf 4D dargelegt worden ist, werden eine M7-Schicht und eine V6-Schicht über der MIM-Schicht hergestellt, um den Kondensator C2 elektrisch zwischen eine Bitleitung BL0 und den Source-/Drainbereich des Transistors T2 zu schalten.
In einem Schritt 845 wird das erzeugte Layout-Diagramm der Speicherzelle, die den Transistor und den Kondensator innerhalb der Begrenzung der Speicherzelle aufweist, in einer Standardzellenbibliothek auf einem nichtflüchtigen maschinenlesbaren Medium gespeichert. Bei einigen Ausführungsformen werden verschiedene Speicherzellen mit symmetrischen Konfigurationen erzeugt und in der Standardzellenbibliothek gespeichert. Wie hier dargelegt worden ist, werden zum Beispiel Layout-Diagramme der Speicherzellen Bit_o, Bit_1 und/oder Bit_3 erzeugt und in der Standardzellenbibliothek gespeichert. Die Speicherzelle Bit_1 hat ein Layout-Diagramm, das zu dem Layout-Diagramm der Speicherzelle Bit_2 entlang der y-Richtung symmetrisch ist. Die Speicherzelle Bit_0 hat ein Layout-Diagramm, das zu dem Layout-Diagramm der Speicherzelle Bit_1 entlang der x-Richtung symmetrisch ist. Die Speicherzelle Bit_3 hat ein Layout-Diagramm, das zu dem Layout-Diagramm der Speicherzelle Bit_2 entlang der x-Richtung symmetrisch ist.
In einem Schritt 855 werden auf Grund des erzeugten Layout-Diagramms eine Halbleitermaske und/oder eine Komponente in einer Schicht eines IC-Bauteils hergestellt, wie zum Beispiel unter Bezugnahme auf 12 dargelegt wird. Bei mindestens einer Ausführungsform wird der Schritt 855 weggelassen.
Bei mindestens einer Ausführungsform werden alle Schritte des Verfahrens 800 ohne Benutzereingabe oder -eingriff automatisch ausgeführt.
9 ist ein Ablaufdiagramm eines Verfahrens 900 gemäß einigen Ausführungsformen. Bei mindestens einer Ausführungsform wird das Verfahren 900 zum Erzeugen eines IC-Layout-Diagramms eines IC-Bauteils auf Grund von Zellen verwendet, die von einer Standardzellenbibliothek empfangen werden.
Bei einigen Ausführungsformen werden ein oder mehrere Schritte des Verfahrens 900 als Teil der Herstellung einer oder mehrerer Speichervorrichtungen und/oder IC-Bauteile ausgeführt, die hier beschrieben werden. Bei einigen Ausführungsformen werden ein oder mehrere Schritte des Verfahrens 900 als Teil eines APR-Verfahrens ausgeführt. Bei einigen Ausführungsformen werden ein oder mehrere Schritte des Verfahrens 900 von einem APR-System ausgeführt, z. B. einem System, das Bestandteil eines EDA-Systems ist, das unter Bezugnahme auf 11 beschrieben wird und so konfiguriert ist, dass es das APR-Verfahren durchführt. Bei einigen Ausführungsformen werden ein oder mehrere Schritte des Verfahrens 900 als Teil eines Entwurfsverfahrens ausgeführt, das in einem unter Bezugnahme auf 12 beschriebenen Entwurfshaus durchgeführt wird. Bei einigen Ausführungsformen werden ein oder mehrere Schritte des Verfahrens 900 von einem Prozessor ausgeführt, wie etwa einem Prozessor des unter Bezugnahme auf 11 beschriebenen EDA-Systems.
In einem Schritt 955 werden zwei oder mehr Speicherzellen, die symmetrische Layout-Diagramme haben, aneinandergrenzend platziert, wobei jede Speicherzelle einen Transistor und einen Kondensator aufweist, die zwischen einer Bitleitung und einer Sourceleitung in Reihe geschaltet sind, wobei der Kondensator über dem Transistor angeordnet ist. Zum Beispiel werden eine oder mehrere der Speicherzellen Bit_0, Bit_1, Bit_2 und Bit_3 aus einer Standardzellenbibliothek gelesen. Die Speicherzellen Bit_o, Bit_1, Bit_2 und Bit_3 haben zueinander symmetrische Layout-Diagramme, wie hier dargelegt ist. Jede der Speicherzellen Bit_0, Bit_1, Bit_2 und Bit_3 hat einen Transistor T0, T1, T2 bzw. T3 und einen Kondensator C0, C1, C2 bzw. C3, die zwischen einer Bitleitung BL und einer Sourceleitung SL in Reihe geschaltet sind, wie hier unter Bezugnahme auf die 2A bis 2C und 3 dargelegt worden ist. Die Kondensatoren C0, C1, C2 und C3 sind über dem Transistor T0, T1, T2 bzw. T3 angeordnet, wie unter Bezugnahme auf 4D dargelegt worden ist. Die Speicherzellen Bit_0, Bit_1, Bit_2 und Bit_3, die zueinander symmetrische Layout-Diagramme haben, werden aneinandergrenzend platziert, um ein IC-Layout-Diagramm 400 zu erhalten, wie unter Bezugnahme auf 4D dargelegt worden ist. Bei einigen Ausführungsformen werden mehrere Instanzen des IC-Layout-Diagramms 400 wiederholt aneinandergrenzend in der x-Richtung und/oder der y-Richtung platziert, um ein größeres IC-Layout-Diagramm für eine Speichervorrichtung zu erhalten. Ein Beispiel, in dem zwei Instanzen des IC-Layout-Diagramms 400 aneinandergrenzend in der y-Richtung platziert werden, wird unter Bezugnahme auf 5A beschrieben.
In einem Schritt 965 wird das erzeugte IC-Layout-Diagramm auf einem nichtflüchtigen maschinenlesbaren Medium gespeichert. Zum Beispiel werden die IC-Layout-Diagramme 400 und 500 auf einem nichtflüchtigen maschinenlesbaren Medium gespeichert.
In einem Schritt 975 wird auf Grund des erzeugten Layout-Diagramms eine Halbleitermaske und/oder eine Komponente in einer Schicht eines IC-Bauteils hergestellt, wie zum Beispiel unter Bezugnahme auf 12 dargelegt wird. Bei mindestens einer Ausführungsform wird der Schritt 975 weggelassen. Bei mindestens einer Ausführungsform werden alle Schritte des Verfahrens 900 ohne Benutzereingabe oder -eingriff automatisch ausgeführt.
Bei einigen Ausführungsformen können eine oder mehrere der beschriebenen Zellen, IC-Bauteile und Verfahren für verschiedene Arten von Transistor- oder Vorrichtungstechnologien verwendet werden, unter anderem für die Planartransistor-Technologie, die FinFET-Technologie, die Nanolagen-FET-Technologie, die Nanodraht-FET-Technologie oder dergleichen.
10 ist ein Ablaufdiagramm eines Verfahrens 1000 zum Herstellen eines IC-Bauteils gemäß einigen Ausführungsformen. Bei mindestens einer Ausführungsform wird ein IC-Bauteil gemäß dem Herstellungsverfahren 1000 auf Grund eines mit dem Verfahren 900 erzeugten IC-Layout-Diagramms hergestellt.
In einem Schritt 1005 wird eine Mehrzahl von Transistoren über einem Substrat hergestellt. Die Mehrzahl von Transistoren wird in einer Matrix mit Zeilen und Spalten quer zu den Zeilen angeordnet. Zum Beispiel wird eine Mehrzahl von Transistoren über einem Substrat 640 oder 740 hergestellt, wie es unter Bezugnahme auf die 6A bis 6C und 7 dargelegt worden ist. Die mehreren Transistoren, z. B. die Transistoren T0, T1...T7, sind in einer Matrix mit Zeilen und Spalten quer zu den Zeilen angeordnet, wie es unter Bezugnahme auf 5B dargelegt worden ist.
In einem Schritt 1015 wird eine Mehrzahl von Wortleitungen über der Mehrzahl von Transistoren hergestellt. Gates der Transistoren in jeder der Spalten werden mit mindestens einer entsprechenden Wortleitung der Mehrzahl von Wortleitungen elektrisch verbunden. Zum Beispiel wird eine Mehrzahl von Wortleitungen WL0, WL1, WL2 und WL3 über den Transistoren hergestellt, wie es unter Bezugnahme auf die 4B, 6A bis 6C und 7A dargelegt worden ist. Gates der Transistoren in jeder Spalte, z. B. der Transistoren T0 und T4 in der Spalte 547, werden mit mindestens einer entsprechenden Wortleitung, z. B. der Wortleitung WL0, elektrisch verbunden, wie es unter Bezugnahme auf 5B dargelegt worden ist. Gates der Transistoren in derselben Spalte, z. B. der Transistoren T1 und T5 in der Spalte 547, werden mit einer weiteren entsprechenden Wortleitung, z. B. der Wortleitung WL1, elektrisch verbunden.
In einem Schritt 1025 wird eine Mehrzahl von Kondensatoren über der Mehrzahl von Transistoren hergestellt. Die Mehrzahl von Transistoren wird in derselben Matrix wie die Mehrzahl von Transistoren angeordnet. Jeder Kondensator der Mehrzahl von Kondensatoren überdeckt einen entsprechenden Transistor der Mehrzahl von Transistoren in einer Dickenrichtung des Substrats. Jeder Kondensator der Mehrzahl von Kondensatoren weist ein erstes Ende und ein zweites Ende auf, das mit einem Source-/Drainbereich des entsprechenden Transistors elektrisch verbunden ist. Zum Beispiel wird eine Mehrzahl von Kondensatoren über den Transistoren hergestellt, wie es unter Bezugnahme auf die 6A bis 6C und 7B dargelegt worden ist. Die Kondensatoren, z. B. die Kondensatoren C0, C1 ... C7, sind in derselben Matrix wie die Transistoren T0, T1...T7 angeordnet. Jeder Kondensator, z. B. der Kondensator 680, überdeckt einen entsprechenden Transistor, z. B. den Transistor 650, in der z-Richtung, wie es unter Bezugnahme auf die 4D, 6A, 6B und 7B dargelegt worden ist. Jeder Kondensator, z. B. der Kondensator 680, hat ein Ende, z. B. die obere leitfähige Schicht 675, das mit einem Source-/Drainbereich, z. B. dem Drainbereich 651, des entsprechenden Transistors, z. B. des Transistors 650, elektrisch verbunden ist, wie es unter Bezugnahme auf die 2A, 2B, 3, 5B und 6A bis 6C dargelegt worden ist.
In einem Schritt 1035 wird eine Mehrzahl von Bitleitungen über der Mehrzahl von Kondensatoren hergestellt. Erste Enden der Kondensatoren in jeder der Zeilen werden mit einer entsprechenden Bitleitung der Mehrzahl von Bitleitungen elektrisch verbunden. Zum Beispiel wird eine Mehrzahl von Bitleitungen BL0 und BL1 über den Kondensatoren C0, C1 ... C7 hergestellt, wie es unter Bezugnahme auf die 5A, 6A bis 6C und 7D dargelegt worden ist. Die anderen Enden der Kondensatoren in jeder Zeile, z. B. der Kondensatoren C1 und C2 in der Zeile 541, werden mit einer entsprechenden Bitleitung, z. B. der Bitleitung BL0, elektrisch verbunden, wie es unter Bezugnahme auf die 5B, 6Abis 6C und 7D dargelegt worden ist.
Die beschriebenen Verfahren umfassen beispielhafte Schritte, die aber nicht unbedingt in der dargestellten Reihenfolge ausgeführt werden müssen. Gemäß dem Grundgedanken und Schutzumfang der Ausführungsformen der Erfindung können gegebenenfalls Schritte hinzugefügt, ersetzt, in ihrer Reihenfolge geändert und/oder weggelassen werden. Ausführungsformen, die unterschiedliche Merkmale vereinen, und/oder andere Ausführungsformen liegen ebenfalls innerhalb des Schutzumfangs der Erfindung und dürften Fachleuten nach dem Durchlesen der vorliegenden Erfindung klar werden.
Bei einigen Ausführungsformen wird mindestens ein Verfahren, das vorstehend erörtert worden ist, vollständig oder teilweise von mindestens einem EDA-System durchgeführt. Bei einigen Ausführungsformen kann das EDA-System als Teil eines Entwurfshauses eines IC-Herstellungssystems verwendet werden, das später erörtert wird.
11 ist ein Blockdiagramm eines EDA-Systems 1100 gemäß einigen Ausführungsformen.
Bei einigen Ausführungsformen umfasst das EDA-System 1100 ein APR-System. Gemäß einer oder mehreren Ausführungsformen können Verfahren, die hier zum Entwerfen von Layout-Diagrammen, die Trassierungsanordnungen darstellen, beschrieben werden, zum Beispiel unter Verwendung des EDA-Systems 1100 implementiert werden.
Bei einigen Ausführungsformen ist das EDA-System 1100 eine Universal-Rechenvorrichtung mit einem Hardware-Prozessor 1102 und einem nichtflüchtigen maschinenlesbaren Speichermedium 1104. Das Speichermedium 1104 wird unter anderem mit einem Computerprogrammcode 1106 codiert, d. h., es speichert den Computerprogrammcode 1106, d. h., einen Satz von ausführbaren Befehlen ist. Das Ausführen der Befehle 1106 mit dem Hardware-Prozessor 1102 stellt (zumindest teilweise) ein EDA-Tool dar, das Verfahren teilweise oder vollständig implementiert, die hier bei einer oder mehreren Ausführungsformen beschrieben werden (nachstehend: „die angegebenen Prozesse und/oder Verfahren“).
Der Prozessor 1102 ist über einen Bus 1108 mit dem maschinenlesbaren Speichermedium 1104 elektrisch verbunden. Der Prozessor 1102 ist durch den Bus 1108 außerdem mit einer E/A-Schnittstelle 1110 elektrisch verbunden. Weiterhin ist eine Netzwerk-Schnittstelle 1112 über den Bus 1108 mit dem Prozessor 1102 elektrisch verbunden. Die Netzwerk-Schnittstelle 1112 ist mit einem Netzwerk 1114 verbunden, sodass der Prozessor 1102 und das maschinenlesbare Speichermedium 1104 externe Elemente über das Netzwerk 1114 verbinden können. Der Prozessor 1102 ist so konfiguriert, dass er den Computerprogrammcode 1106, der in dem maschinenlesbaren Speichermedium 1104 codiert ist, abarbeitet, damit das System 1100 zum Durchführen einiger oder aller angegebenen Prozesse und/oder Verfahren verwendet werden kann. Bei einer oder mehreren Ausführungsformen ist der Prozessor 1102 ein Hauptrechner (CPU), ein Multiprozessor, ein verteiltes Verarbeitungssystem, eine anwendungsspezifische integrierte Schaltung (ASIC) und/oder eine andere geeignete Verarbeitungseinheit.
Bei einer oder mehreren Ausführungsformen ist das maschinenlesbare Speichermedium 1104 ein elektronisches, magnetisches, optisches, elektromagnetisches, Infrarot- und/oder ein Halbleitersystem (oder -vorrichtung). Das maschinenlesbare Speichermedium 1104 umfasst zum Beispiel einen Halbleiter- oder Festkörperspeicher, ein Magnetband, eine Wechselplatte, einen Direktzugriffsspeicher (RAM), einen Festspeicher (ROM), eine starre Magnetplatte und/oder eine optische Platte. Bei einer oder mehreren Ausführungsformen, bei denen optische Platten verwendet werden, ist das maschinenlesbare Speichermedium 1104 eine Compact Disc Read-Only Memory (CD-ROM), eine Compact Disc Read/Write (CD-R/W) und/oder eine digitale Videoplatte (DVD).
Bei einer oder mehreren Ausführungsformen speichert das Speichermedium 1104 den Computerprogrammcode 1106, der so konfiguriert ist, dass er das System 1100 (bei dem die Abarbeitung zumindest teilweise mit dem EDA-Tool erfolgt) zum Durchführen einiger oder aller angegebenen Prozesse und/oder Verfahren veranlasst. Bei einer oder mehreren Ausführungsformen speichert das Speichermedium 1104 außerdem Informationen, die das Durchführen einiger oder aller angegebenen Prozesse und/oder Verfahren erleichtern. Bei einer oder mehreren Ausführungsformen speichert das Speichermedium 1104 eine Bibliothek 1107 von Standardzellen, die solche Standardzellen umfassen, die hier beschrieben werden.
Das EDA-System 1100 weist die E/A-Schnittstelle 1110 auf. Die E/A-Schnittstelle 1110 ist mit externen Schaltungen verbunden. Bei einer oder mehreren Ausführungsformen umfasst die E/A-Schnittstelle 1110 eine Tastatur, ein Keypad, eine Maus, einen Trackball, ein Touchpad, einen Touchscreen und/oder Cursor-Richtungstasten zum Übermitteln von Informationen und Befehlen an den Prozessor 1102.
Das EDA-System 1100 weist außerdem die Netzwerk-Schnittstelle 1112 auf, die mit dem Prozessor 1102 verbunden ist. Die Netzwerk-Schnittstelle 1112 gestattet es dem System 1100, mit dem Netzwerk 1114 zu kommunizieren, mit dem ein oder mehrere andere Computersysteme verbunden sind. Die Netzwerk-Schnittstelle 1112 umfasst drahtlose Netzwerk-Schnittstellen, wie etwa BLUETOOTH, WIFI, WIMAX, GPRS oder WCDMA, oder drahtgebundene Netzwerk-Schnittstellen, wie etwa ETHERNET, USB oder IEEE-1364. Bei einer oder mehreren Ausführungsformen werden einige oder alle angegebenen Prozesse und/oder Verfahren in zwei oder mehr Systemen 1100 implementiert.
Das EDA-System 1100 ist so konfiguriert, dass es Informationen über die E/A-Schnittstelle 1110 empfängt. Die Informationen, die über die E/A-Schnittstelle 1110 empfangen werden, umfassen Befehle, Daten, Entwurfsregeln, Bibliotheken von Standardzellen und/oder andere Parameter zum Verarbeiten mit dem Prozessor 1102. Die Informationen werden über den Bus 1108 an den Prozessor 1102 gesendet. Das EDA-System 1100 ist so konfiguriert, dass es Informationen zu einer Benutzerschnittstelle (UI) über die E/A-Schnittstelle 1110 empfängt. Die Informationen werden in dem maschinenlesbaren Medium 1104 als eine Benutzerschnittstelle (UI) 1142 gespeichert.
Bei einigen Ausführungsformen werden einige oder alle angegebenen Prozesse und/oder Verfahren als eine unabhängige Software-Anwendung zum Abarbeiten mit einem Prozessor implementiert. Bei einigen Ausführungsformen werden einige oder alle angegebenen Prozesse und/oder Verfahren als eine Software-Anwendung implementiert, die Teil einer weiteren Software-Anwendung ist. Bei einigen Ausführungsformen werden einige oder alle angegebenen Prozesse und/oder Verfahren als ein Plug-in für eine Software-Anwendung implementiert. Bei einigen Ausführungsformen wird mindestens einer der angegebenen Prozesse und/oder Verfahren als eine Software-Anwendung implementiert, die ein Teil eines EDA-Tools ist. Bei einigen Ausführungsformen werden einige oder alle angegebenen Prozesse und/oder Verfahren als eine Software-Anwendung implementiert, die von dem EDA-System 1100 verwendet wird. Bei einigen Ausführungsformen wird ein Layout-Diagramm, das Standardzellen aufweist, unter Verwendung eines Tools wie VIRTUOSO®, das von der Fa. CADENCE DESIGN SYSTEMS, Inc. lieferbar ist, oder eines anderen geeigneten Layout-Erzeugungs-Tools erzeugt.
Bei einigen Ausführungsformen werden die Prozesse als Funktionen eines Programms realisiert, das in einem nichtflüchtigen maschinenlesbaren Aufzeichnungsmedium gespeichert ist. Beispiele für ein nichtflüchtiges maschinenlesbares Aufzeichnungsmedium sind unter anderem externe/Wechsel- und/oder interne/eingebaute Speichereinheiten, z. B. eine optische Platte, wie etwa eine DVD, eine Magnetplatte, wie etwa eine Festplatte, ein Halbleiterspeicher, wie etwa ein ROM, ein RAM und/oder eine Speicherkarte oder dergleichen.
12 ist ein Blockschaltbild eines IC-Herstellungssystems 1200 (IC: integrierter Schaltkreis) und eines damit verbundenen IC-Herstellungsablaufs, gemäß einigen Ausführungsformen. Bei einigen Ausführungsformen werden auf Grund eines Layout-Diagramms (A) eine oder mehrere Halbleitermasken und/oder (B) mindestens eine Komponente in einer Schicht eines integrierten Halbleiterschaltkreises unter Verwendung des Herstellungssystems 1200 hergestellt.
In 12 weist das IC-Herstellungssystem 1200 Einheiten auf, wie etwa ein Entwurfshaus 1220, ein Maskenhaus 1230 und einen IC-Hersteller („Mikrochip-Fabrik“) 1250, die miteinander in den Entwurfs-, Entwicklungs- und Herstellungszyklen und/oder bei den Dienstleistungen interagieren, die mit der Herstellung eines IC-Bauteils 1260 verbunden sind. Die Einheiten in dem System 1200 sind durch ein Kommunikationsnetzwerk verbunden. Bei einigen Ausführungsformen ist das Kommunikationsnetzwerk ein einzelnes Netzwerk. Bei einigen Ausführungsformen umfasst das Kommunikationsnetzwerk mehrere unterschiedliche Netzwerke, wie etwa ein Intranet und das Internet. Das Kommunikationsnetzwerk umfasst drahtgebundene und/oder drahtlose Kommunikationskanäle. Jede Einheit interagiert mit einer oder mehreren der anderen Einheiten und stellt Dienste für eine oder mehrere der anderen Einheiten bereit und/oder empfängt Dienste von diesen. Bei einigen Ausführungsformen sind zwei oder mehr der Einheiten Entwurfshaus 1220, Maskenhaus 1230 und IC-Fabrik 1250 im Besitz eines einzigen größeren Unternehmens. Bei einigen Ausführungsformen bestehen zwei oder mehr der Einheiten Entwurfshaus 1220, Maskenhaus 1230 und IC-Fabrik 1250 in einer gemeinsamen Einrichtung nebeneinander und sie nutzen gemeinsame Ressourcen.
Das Entwurfshaus (oder Entwurfs-Team) 1220 erzeugt ein IC-Entwurfs-Layout-Diagramm 1222. Das IC-Entwurfs-Layout-Diagramm 1222 umfasst verschiedene geometrische Strukturen, die für ein IC-Bauteil 1260 entworfen werden. Die geometrischen Strukturen entsprechen Strukturen von Metall-, Oxid- oder Halbleiterschichten, die die verschiedenen Komponenten des herzustellenden IC-Bauteils 1260 bilden. Die verschiedenen Schichten bilden gemeinsam verschiedene IC-Strukturelemente. Zum Beispiel weist ein Teil des IC-Entwurfs-Layout-Diagramms 1222 verschiedene IC-Strukturelemente auf, wie etwa einen aktiven Bereich, eine Gateelektrode, eine Source und einen Drain, Metallleitungen oder Durchkontaktierungen einer Zwischenschichtverbindung und Öffnungen für Bondpads, die in einem Halbleitersubstrat (wie etwa einem Siliziumwafer) und verschiedenen Materialschichten, die auf dem Halbleitersubstrat angeordnet sind, hergestellt werden sollen. Das Entwurfshaus 1220 implementiert ein passendes Entwurfsverfahren für die Herstellung des IC-Entwurfs-Layout-Diagramms 1222. Das Entwurfsverfahren umfasst einen oder mehrere der Schritte Logikentwurf, physischer Entwurf und Platzierung/Trassierung. Das IC-Entwurfs-Layout-Diagramm 1222 wird in einer oder mehreren Datendateien mit Informationen zu den geometrischen Strukturen dargestellt. Das IC-Entwurfs-Layout-Diagramm 1222 kann zum Beispiel in einem GDSII-Dateiformat oder einem DFII-Dateiformat dargestellt werden.
In dem Maskenhaus 1230 werden eine Datenaufbereitung 1232 und eine Maskenherstellung 1244 durchgeführt. Das Maskenhaus 1230 verwendet das IC-Entwurfs-Layout-Diagramm 1222 zur Herstellung einer oder mehrerer Masken 1245, die für die Herstellung der verschiedenen Schichten des IC-Bauteils 1260 entsprechend dem IC-Entwurfs-Layout-Diagramm 1222 genutzt werden sollen. Das Maskenhaus 1230 führt die Maskendatenaufbereitung 1232 durch, bei der das IC-Entwurfs-Layout-Diagramm 1222 in eine repräsentative Datendatei (RDF) übersetzt wird. Bei der Maskendatenaufbereitung 1232 wird die RDF für die Maskenherstellung 1244 bereitgestellt. Bei der Maskenherstellung 1244 wird ein Maskenschreiber verwendet. Ein Maskenschreiber wandelt die RDF in ein Bild auf einem Substrat um, wie etwa auf der Maske (Retikel) 1245 oder einem Halbleiterwafer 1253. Das IC-Entwurfs-Layout-Diagramm 1222 wird durch die Maskendatenaufbereitung 1232 so manipuliert, dass es bestimmten Eigenschaften des Maskenschreibers entspricht und/oder Anforderungen der IC-Fabrik 1250 erfüllt. In 12 sind die Maskendatenaufbereitung 1232 und die Maskenherstellung 1244 als getrennte Elemente dargestellt. Bei einigen Ausführungsformen können die Maskendatenaufbereitung 1232 und die Maskenherstellung 1244 kollektiv als Maskendatenaufbereitung bezeichnet werden.
Bei einigen Ausführungsformen umfasst die Maskendatenaufbereitung 1232 eine Optical Proximity Correction (OPC), die Lithografieverbesserungsmethoden verwendet, um Bildfehler auszugleichen, wie etwa solche, die durch Beugung, Interferenz, andere Prozess-Effekte oder dergleichen entstehen können. Durch die OPC wird das IC-Entwurfs-Layout-Diagramm 1222 angepasst. Bei einigen Ausführungsformen umfasst die Maskendatenaufbereitung 1232 weitere Auflösungsverbesserungsmethoden (RET), wie etwa außeraxiale Beleuchtung, Teilauflösungs-Unterstützungselemente, Phasenverschiebungsmasken, andere geeignete Methoden und dergleichen, oder Kombinationen davon. Bei einigen Ausführungsformen wird auch die inverse Lithografie-Technologie (ILT) verwendet, die die OPC als ein inverses Abbildungsproblem behandelt.
Bei einigen Ausführungsformen überprüft bei der Maskendatenaufbereitung 1232 ein Maskenregelprüfer (MRC) das IC-Entwurfs-Layout-Diagramm 1222, das Prozesse bei der OPC durchlaufen hat, mit einer Gruppe von Masken-Erzeugungsregeln, die bestimmte geometrische und/oder Konnektivitätseinschränkungen enthalten, um ausreichende Spannen zu gewährleisten, um der Veränderlichkeit bei Halbleiterherstellungsprozessen oder dergleichen Rechnung zu tragen. Zur Einhaltung der Masken-Erzeugungsregeln modifiziert bei einigen Ausführungsformen der MRC das IC-Entwurfs-Layout-Diagramm 1222, um Beschränkungen während der Maskenherstellung 1244 auszugleichen, die einen Teil der von der OPC durchgeführten Modifikationen rückgängig machen können.
Bei einigen Ausführungsformen umfasst die Maskendatenaufbereitung 1232 eine Prüfung des lithografischen Prozesses (LPC), bei der die Bearbeitung simuliert wird, die von der IC-Fabrik 1250 zum Herstellen des IC-Bauteils 1260 implementiert wird. Bei der LPC wird diese Bearbeitung auf Grund des IC-Entwurfs-Layout-Diagramms 1222 simuliert, um eine simulierte hergestellte Vorrichtung, wie etwa das IC-Bauteil 1260, zu erzeugen. Die Bearbeitungsparameter bei der LPC-Simulation können Parameter, die mit verschiedenen Prozessen des IC-Herstellungszyklus assoziiert sind, Parameter, die mit Tools assoziiert sind, die für die Herstellung von ICs verwendet werden, und/oder andere Aspekte des Herstellungsprozesses umfassen. Die LPC berücksichtigt verschiedene Faktoren, wie etwa Zwischenbildkontrast, Tiefenschärfe (DOF), Maskenfehler-Verbesserungsfaktor (MEEF), andere geeignete Faktoren und dergleichen, oder Kombinationen davon. Bei einigen Ausführungsformen müssen in dem Fall, dass nach der Erzeugung einer simulierten hergestellten Vorrichtung durch die LPC die simulierte Vorrichtung hinsichtlich der Form zu stark von der Einhaltung der Entwurfsregeln abweicht, die OPC und/oder die MRC wiederholt werden, um das IC-Entwurfs-Layout-Diagramm 1222 weiter zu verbessern.
Es versteht sich, dass die vorstehende Beschreibung der Maskendatenaufbereitung 1232 der Übersichtlichkeit halber vereinfacht worden ist. Bei einigen Ausführungsformen umfasst die Maskendatenaufbereitung 1232 weitere Funktionen, wie etwa eine logische Operation (LOP), um das IC-Entwurfs-Layout-Diagramm 1222 entsprechend den Herstellungsregeln zu modifizieren. Darüber hinaus können die Prozesse, die für das IC-Entwurfs-Layout-Diagramm 1222 während der Maskendatenaufbereitung 1232 verwendet werden, in verschiedenen anderen Reihenfolgen durchgeführt werden.
Nach der Maskendatenaufbereitung 1232 und während der Maskenherstellung 1244 wird eine Maske 1245 oder eine Gruppe von Masken 1245 auf der Grundlage des modifizierten IC-Entwurfs-Layout-Diagramms 1222 hergestellt. Bei einigen Ausführungsformen umfasst die Maskenherstellung 1244 ein Durchführen einer oder mehrerer lithografischer Belichtungen auf Grund des IC-Entwurfs-Layout-Diagramms 1222. Bei einigen Ausführungsformen wird ein Elektronenstrahl oder ein Mechanismus mit mehreren Elektronenstrahlen zum Erzeugen einer Struktur auf der Maske (Fotomaske oder Retikel) 1245 auf der Grundlage des modifizierten IC-Entwurfs-Layout-Diagramms 1222 verwendet. Die Maske 1245 kann mit verschiedenen Technologien hergestellt werden. Bei einigen Ausführungsformen wird die Maske 1245 unter Verwendung der Binärtechnologie hergestellt. Bei einigen Ausführungsformen weist eine Maskenstruktur opake Bereiche und transparente Bereiche auf. Ein Strahlungsstrahl, wie etwa ein Ultraviolett(UV)-Strahl, der zum Belichten der lichtempfindlichen Materialschicht (z. B. Fotoresist) verwendet wird, die auf einen Wafer aufgebracht worden ist, wird von dem opaken Bereich blockiert und geht durch die transparenten Bereiche hindurch. In einem Beispiel weist eine Binärmasken-Variante der Maske 1245 ein transparentes Substrat (z. B. Quarzglas) und ein opakes Material (z. B. Chrom) auf, das in den opaken Bereichen der Binärmaske aufgebracht ist. In einem anderen Beispiel wird die Maske 1245 unter Verwendung der Phasenverschiebungstechnologie hergestellt. Bei einer Phasenverschiebungsmasken-Variante (PSM-Variante) der Maske 1245 sind verschiedene Elemente in der Struktur, die auf der Phasenverschiebungsmaske erzeugt wird, so konfiguriert, dass sie eine Phasendifferenz haben, die zur Verbesserung der Auflösung und der Bildqualität geeignet ist. In verschiedenen Beispielen kann die Phasenverschiebungsmaske eine Maske mit abgeschwächter Phasenverschiebung oder eine Maske mit veränderlicher Phasenverschiebung sein. Die von der Maskenherstellung 1244 erzeugten Masken werden in verschiedenen Prozessen verwendet. Solche Masken werden zum Beispiel in einem Ionenimplantationsprozess zum Herstellen von verschiedenen dotierten Bereichen in dem Halbleiterwafer 1253, in einem Ätzprozess zum Herstellen von verschiedenen Ätzbereichen in dem Halbleiterwafer 1253 und/oder in anderen geeigneten Prozessen verwendet.
Die IC-Fabrik 1250 ist ein IC-Herstellungsbetrieb, der eine oder mehrere Produktionsstätten für die Herstellung von verschiedenen IC-Produkten umfasst. Bei einigen Ausführungsformen ist die IC-Fabrik 1250 eine Halbleiter-Fertigungsanlage. Es kann zum Beispiel eine Produktionsstätte für die Front-End-Fertigung einer Mehrzahl von IC-Produkten (FEOL-Fertigung) geben, während eine zweite Produktionsstätte die Back-End-Fertigung für das Verbinden und Packaging der IC-Produkte (BEOL-Fertigung) durchführen kann und eine dritte Produktionsstätte andere Dienste für den Fertigungsbetrieb bereitstellen kann.
In der IC-Fabrik 1250 werden Herstellungs-Tools 1252 verwendet, die so konfiguriert sind, dass sie verschiedene Herstellungsschritte an dem Halbleiterwafer 1253 so ausführen, dass das IC-Bauteil 1260 entsprechend den Masken, z. B. der Maske 1245, hergestellt wird. Bei verschiedenen Ausführungsformen umfassen die Herstellungs-Tools 1252 einen Wafer-Stepper, eine Ionenimplantationsanlage, eine Fotoresist-Beschichtungsanlage, eine Prozesskammer, z. B. eine CVD-Kammer oder einen LPCVD-Ofen (LPCVD: Tiefdruck-CVD), eine CMP-Anlage (CMP: chemisch-mechanische Polierung), eine Plasmaätzanlage, eine Waferreinigungsanlage und/oder andere Herstellungseinrichtungen, die einen oder mehrere geeignete Herstellungsprozesse, die hier erörtert werden, durchführen können.
In der IC-Fabrik 1250 werden die Masken 1245, die von dem Maskenhaus 1230 hergestellt worden sind, zum Herstellen des IC-Bauteils 1260 verwendet. Somit verwendet die IC-Fabrik 1250 zumindest indirekt das IC-Entwurfs-Layout-Diagramm 1222 zum Herstellen des IC-Bauteils 1260. Bei einigen Ausführungsformen wird der Halbleiterwafer 1253 von der IC-Fabrik 1250 unter Verwendung der Masken 1245 zum Herstellen des IC-Bauteils 1260 hergestellt. Bei einigen Ausführungsformen umfasst die IC-Herstellung das Durchführen einer oder mehrerer lithografischer Belichtungen, die zumindest indirekt auf dem IC-Entwurfs-Layout-Diagramm 1222 basieren. Der Halbleiterwafer 1253 weist ein Siliziumsubstrat oder ein anderes geeignetes Substrat auf, auf dem Materialschichten hergestellt sind. Der Halbleiterwafer 1253 weist weiterhin einen oder mehrere verschiedene dotierte Bereiche, dielektrische Strukturelemente, Mehrebenen-Interconnects und dergleichen auf (die in späteren Herstellungsschritten hergestellt werden).
Einzelheiten zu einem IC-Herstellungssystem (z. B. dem System 1200 von 12) und zu einem damit verbundenen IC-Herstellungsablauf sind z. B. in den folgenden Dokumenten zu finden, die jeweils durch Bezugnahme in die vorliegende Anmeldung aufgenommen sind: US-Patent Nr. 9.256.1109 , das am 9. Februar 2016 erteilt wurde; US-Vorerteilungsveröffentlichung Nr. 2015021112429 , die am 1. Oktober 2015 veröffentlicht wurde; US-Vorerteilungsveröffentlichung Nr. 20140040838 , die am 6. Februar 2014 veröffentlicht wurde; und US-Patent Nr. 7.260.442 , das am 21. August 2007 erteilt wurde.
Bei einigen Ausführungsformen weist eine Speichervorrichtung mindestens eine Bitleitung, mindestens eine Wortleitung und mindestens eine Speicherzelle mit einem Kondensator und einem Transistor auf. Der Transistor weist einen mit der Wortleitung verbundenen Gate-Anschluss, einen ersten Anschluss und einen zweiten Anschluss auf. Der Kondensator weist Folgendes auf: ein erstes Ende, das mit dem ersten Anschluss des Transistors verbunden ist; ein zweites Ende, das mit der Bitleitung verbunden ist; und ein Isoliermaterial zwischen dem ersten Ende und dem zweiten Ende. Das Isoliermaterial ist so konfiguriert, dass es bei einer vorgegebenen Durchbruchspannung oder einer höheren Spannung durchschlägt, die zwischen dem ersten Ende und dem zweiten Ende angelegt wird.
Bei einigen Ausführungsformen weist ein IC-Bauteil (IC: integrierter Schaltkreis) Folgendes auf: ein Substrat, auf dem eine Mehrzahl von Transistoren hergestellt ist; eine Metallschicht über dem Substrat, wobei die Metallschicht mindestens eine Bitleitung aufweist; und eine Mehrzahl von Kondensatoren zwischen der Metallschicht und dem Substrat in einer Dickenrichtung des Substrats. Jeder Kondensator der Mehrzahl von Kondensatoren ist zwischen die mindestens eine Bitleitung und einen ersten Source-/Drainbereich eines entsprechenden Transistors der Mehrzahl von Transistoren geschaltet. Jeder Kondensator der Mehrzahl von Kondensatoren weist ein Isoliermaterial auf, das so konfiguriert ist, dass es bei einer vorgegebenen Durchbruchspannung oder einer höheren Spannung, die über dem Isoliermaterial angelegt wird, durchschlägt.
Bei einigen Ausführungsformen umfasst ein Verfahren ein Herstellen einer Mehrzahl von Transistoren über einem Substrat. Die Mehrzahl von Transistoren ist in einer Matrix mit Zeilen und Spalten quer zu den Zeilen angeordnet. Das Verfahren umfasst weiterhin ein Herstellen einer Mehrzahl von Wortleitungen über der Mehrzahl von Transistoren. Gates von Transistoren in jeder der Spalten werden mit mindestens einer entsprechenden Wortleitung der Mehrzahl von Wortleitungen elektrisch verbunden. Das Verfahren umfasst weiterhin ein Herstellen einer Mehrzahl von Metall-Isolator-Metall-Kondensatoren (MIM-Kondensatoren) über der Mehrzahl von Transistoren. Die Mehrzahl von Kondensatoren ist in derselben Matrix wie die Mehrzahl von Transistoren angeordnet. Jeder Kondensator der Mehrzahl von Kondensatoren überdeckt einen entsprechenden Transistor der Mehrzahl von Transistoren in einer Dickenrichtung des Substrats. Jeder Kondensator der Mehrzahl von Kondensatoren weist ein erstes Ende und ein zweites Ende auf, das mit einem Source-/Drainbereich des entsprechenden Transistors elektrisch verbunden ist. Das Verfahren umfasst weiterhin ein Herstellen einer Mehrzahl von Bitleitungen über der Mehrzahl von Kondensatoren. Die ersten Enden von Kondensatoren in jeder der Zeilen werden mit einer entsprechenden Bitleitung der Mehrzahl von Bitleitungen elektrisch verbunden.
Vorstehend sind Merkmale verschiedener Ausführungsformen beschrieben worden, sodass Fachleute die Aspekte der vorliegenden Erfindung besser verstehen können. Fachleuten dürfte klar sein, dass sie die vorliegende Erfindung ohne Weiteres als eine Grundlage zum Gestalten oder Modifizieren anderer Verfahren und Strukturen zum Erreichen der gleichen Ziele und/oder zum Erzielen der gleichen Vorzüge wie bei den hier vorgestellten Ausführungsformen verwenden können. Fachleute dürften ebenfalls erkennen, dass solche äquivalenten Auslegungen nicht von dem Grundgedanken und Schutzumfang der vorliegenden Erfindung abweichen und dass sie hier verschiedene Änderungen, Ersetzungen und Abwandlungen vornehmen können, ohne von dem Grundgedanken und Schutzumfang der vorliegenden Erfindung abzuweichen.
ZITATE ENTHALTEN IN DER BESCHREIBUNG
Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
Zitierte Patentliteratur

US 63/034673 [0001]
US 92561109 [0150]
US 2015021112429 [0150]
US 20140040838 [0150]
US 7260442 [0150]

Claims

Speichervorrichtung mit: mindestens einer Bitleitung; mindestens einer Wortleitung; und mindestens einer Speicherzelle mit einem Kondensator und einem Transistor, wobei der Transistor Folgendes aufweist: einen mit der Wortleitung verbundenen Gate-Anschluss, einen ersten Anschluss, und einen zweiten Anschluss, und der Kondensator Folgendes aufweist: ein erstes Ende, das mit dem ersten Anschluss des Transistors verbunden ist, ein zweites Ende, das mit der Bitleitung verbunden ist, und ein Isoliermaterial zwischen dem ersten Ende und dem zweiten Ende, wobei das Isoliermaterial so konfiguriert ist, dass es bei einer vorgegebenen Durchbruchspannung oder einer höheren Spannung durchschlägt, die zwischen dem ersten Ende und dem zweiten Ende angelegt wird.
Speichervorrichtung nach Anspruch 1, wobei die mindestens eine Speicherzelle so konfiguriert ist, dass sie eine Information speichert, die einen ersten Wert hat, der dem Isoliermaterial entspricht, das bei einem vorhergehenden Anlegen der vorgegebenen Durchbruchspannung oder einer höheren Spannung durchgeschlagen ist, oder einen zweiten Wert hat, der dem Isoliermaterial entspricht, das noch nicht durchgeschlagen ist.
Speichervorrichtung nach Anspruch 1 oder 2, wobei der zweite Anschluss des Transistors geerdet ist.
Speichervorrichtung nach einem der vorhergehenden Ansprüche, die weiterhin eine Steuereinheit aufweist, die mit der mindestens einen Speicherzelle über die mindestens eine Bitleitung und die mindestens eine Wortleitung verbunden ist, wobei die Steuereinheit so konfiguriert ist, dass sie bei einer Programmieroperation die folgenden Schritte ausführt: Anlegen einer Einschaltspannung über die mindestens eine Wortleitung an den Gate-Anschluss des Transistors, um den Transistor einzuschalten; und Anlegen einer Programmierspannung über die mindestens eine Bitleitung an das zweite Ende des Kondensators, um, während der Transistor eingeschaltet ist, die vorgegebene Durchbruchspannung oder eine höhere Spannung zwischen dem ersten Ende und dem zweiten Ende des Kondensators anzulegen, um das Isoliermaterial des Kondensators durchzuschlagen.
Speichervorrichtung nach Anspruch 4, wobei die Steuereinheit so konfiguriert ist, dass sie bei einer Lese-Operation die folgenden Schritte ausführt: Anlegen einer Einschaltspannung über die mindestens eine Wortleitung an den Gate-Anschluss des Transistors, um den Transistor einzuschalten; und Anlegen einer Lesespannung über die mindestens eine Bitleitung an das zweite Ende des Kondensators, um, während der Transistor eingeschaltet ist, eine Information, die in der mindestens einen Speicherzelle gespeichert ist, zu detektieren.
Speichervorrichtung nach einem der vorhergehenden Ansprüche, wobei die mindestens eine Wortleitung eine Mehrzahl von Wortleitungen umfasst, die mindestens eine Speicherzelle eine Mehrzahl von Speicherzellen umfasst, die zweiten Enden der Kondensatoren der Mehrzahl von Speicherzellen gemeinsam mit der mindestens einen Bitleitung verbunden sind, die Gate-Anschlüsse der Transistoren der Mehrzahl von Speicherzellen entsprechend mit der Mehrzahl von Wortleitungen verbunden sind, und die zweiten Anschlüsse der Transistoren der Mehrzahl von Speicherzellen geerdet sind.
Speichervorrichtung nach einem der vorhergehenden Ansprüche, wobei die mindestens eine Bitleitung eine Mehrzahl von Bitleitungen umfasst, die mindestens eine Wortleitung eine Mehrzahl von Wortleitungen umfasst, die mindestens eine Speicherzelle eine Mehrzahl von Ketten von Speicherzellen umfasst, die zweiten Enden der Kondensatoren der Speicherzellen in jeder Kette der Mehrzahl von Ketten von Speicherzellen gemeinsam mit einer entsprechenden Bitleitung der Mehrzahl von Bitleitungen verbunden sind, die Gate-Anschlüsse der Transistoren der Speicherzellen in jeder Kette der Mehrzahl von Ketten von Speicherzellen entsprechend mit der Mehrzahl von Wortleitungen verbunden sind, und die zweiten Anschlüsse der Transistoren der Speicherzellen in der Mehrzahl von Ketten von Speicherzellen geerdet sind.
Speichervorrichtung nach einem der vorhergehenden Ansprüche, die weiterhin Folgendes aufweist: ein Substrat mit dem Transistor darauf; mindestens eine Metallschicht über dem Substrat, wobei die mindestens eine Metallschicht Folgendes aufweist: die erste Bitleitung, und eine leitfähige Struktur, die gegen die mindestens eine Bitleitung elektrisch isoliert ist; eine erste leitfähige Schicht zwischen der mindestens einen Metallschicht und dem Substrat in einer Dickenrichtung des Substrats, wobei die erste leitfähige Schicht das erste Ende des Kondensators aufweist; eine zweite leitfähige Schicht zwischen der mindestens einen Metallschicht und dem Substrat in der Dickenrichtung, wobei die zweite leitfähige Schicht das zweite Ende des Kondensators aufweist; und eine Isolierschicht zwischen der ersten leitfähigen Schicht und der zweiten leitfähigen Schicht in der Dickenrichtung, wobei die Isolierschicht das Isoliermaterial des Kondensators aufweist.
Speichervorrichtung nach Anspruch 8, die weiterhin Folgendes aufweist: eine erste Durchkontaktierung, die sich zwischen dem ersten Ende des Kondensators in der ersten leitfähigen Schicht und einem ersten Teil der leitfähigen Struktur erstreckt und das erste Ende des Kondensators mit dem ersten Teil der leitfähigen Struktur elektrisch verbindet; eine zweite Durchkontaktierung, die sich zwischen dem zweiten Ende des Kondensators in der zweiten leitfähigen Schicht und der mindestens einen Bitleitung erstreckt und das zweite Ende des Kondensators mit der mindestens einen Bitleitung elektrisch verbindet; und ein dritte Durchkontaktierung, die einen zweiten Teil der leitfähigen Struktur mit dem ersten Anschluss des Transistors elektrisch verbindet.
Speichervorrichtung nach Anspruch 8 oder 9, wobei die mindestens eine Metallschicht höher als eine Metall-null-Schicht über dem Substrat ist.
IC-Bauteil (IC: integrierter Schaltkreis) mit: einem Substrat, auf dem eine Mehrzahl von Transistoren hergestellt ist; einer Metallschicht über dem Substrat, wobei die Metallschicht mindestens eine Bitleitung aufweist; und einer Mehrzahl von Kondensatoren zwischen der Metallschicht und dem Substrat in einer Dickenrichtung des Substrats, wobei jeder Kondensator der Mehrzahl von Kondensatoren zwischen die mindestens eine Bitleitung und einen ersten Source-/Drainbereich eines entsprechenden Transistors der Mehrzahl von Transistoren geschaltet ist, und jeder Kondensator der Mehrzahl von Kondensatoren ein Isoliermaterial aufweist, das so konfiguriert ist, dass es bei einer vorgegebenen Durchbruchspannung oder einer höheren Spannung durchschlägt, die über dem Isoliermaterial angelegt wird.
IC-Bauteil nach Anspruch 11, das weiterhin Folgendes aufweist: eine erste leitfähige Schicht zwischen der mindestens einen Metallschicht und dem Substrat in der Dickenrichtung des Substrats, wobei die erste leitfähige Schicht erste Enden der Mehrzahl von Kondensatoren aufweist; eine zweite leitfähige Schicht zwischen der mindestens einen Metallschicht und dem Substrat in der Dickenrichtung, wobei die zweite leitfähige Schicht zweite Enden der Mehrzahl von Kondensatoren aufweist; und eine Isolierschicht zwischen der ersten leitfähigen Schicht und der zweiten leitfähigen Schicht in der Dickenrichtung, wobei die Isolierschicht das Isoliermaterial der Mehrzahl von Kondensatoren aufweist.
IC-Bauteil nach Anspruch 12, das weiterhin Folgendes aufweist: eine Mehrzahl von leitfähigen Strukturen, die gegen die mindestens eine Bitleitung elektrisch isoliert sind; eine Mehrzahl von ersten Durchkontaktierungen, die sich jeweils nach unten in der Dickenrichtung von der mindestens einen Bitleitung bis zu dem ersten Ende eines entsprechenden Kondensators der Mehrzahl von Kondensatoren erstrecken; eine Mehrzahl von zweiten Durchkontaktierungen, die sich jeweils nach unten in der Dickenrichtung von einer entsprechenden leitfähigen Struktur der Mehrzahl von leitfähigen Strukturen bis zu dem zweiten Ende eines entsprechenden Kondensators der Mehrzahl von Kondensatoren erstrecken; und eine Mehrzahl von dritten Durchkontaktierungen, die sich jeweils nach unten in der Dickenrichtung von einer entsprechenden leitfähigen Struktur der Mehrzahl von leitfähigen Strukturen erstrecken, um den entsprechenden Kondensator mit dem ersten Source-/Drainbereich des entsprechenden Transistors elektrisch zu verbinden.
IC-Bauteil nach einem der Ansprüche 11 bis 13, wobei die Metallschicht die mindestens eine Bitleitung und die Mehrzahl von leitfähigen Strukturen aufweist.
IC-Bauteil nach Anspruch 12, das weiterhin Folgendes aufweist: eine erste und eine zweite Passivierungsschicht, zwischen die die erste leitfähige Schicht, die zweite leitfähige Schicht und die Isolierschicht in der Dickenrichtung geschichtet sind.
IC-Bauteil nach einem der Ansprüche 11 bis 15, wobei jeder Transistor der Mehrzahl von Transistoren einen zweiten Source-/Drainbereich aufweist, der geerdet ist.
IC-Bauteil nach einem der Ansprüche 11 bis 16, das weiterhin Folgendes aufweist: eine Mehrzahl von Wortleitungen, die jeweils mit einem Gatebereich eines entsprechenden Transistors der Mehrzahl von Transistoren elektrisch verbunden sind.
IC-Bauteil nach einem der Ansprüche 11 bis 17, das weiterhin eine Interconnect-Struktur über dem Substrat aufweist, die mit der Mehrzahl von Transistoren elektrisch verbunden ist, wobei die Interconnect-Struktur eine Mehrzahl von Metallschichten aufweist, die in der Dickenrichtung übereinandergestapelt sind, wobei die Mehrzahl von Metallschichten die Metallschicht mit der mindestens einen Bitleitung sowie eine tieferliegende Metallschicht direkt unter der Metallschicht umfasst, und die Mehrzahl von Kondensatoren zwischen der Metallschicht und der tieferliegenden Metallschicht in der Dickenrichtung angeordnet ist.
Verfahren mit den folgenden Schritten: Herstellen einer Mehrzahl von Transistoren über einem Substrat, wobei die Mehrzahl von Transistoren in einer Matrix mit Zeilen und Spalten quer zu den Zeilen angeordnet ist; Herstellen einer Mehrzahl von Wortleitungen über der Mehrzahl von Transistoren, wobei Gates von Transistoren in jeder der Spalten mit mindestens einer entsprechenden Wortleitung der Mehrzahl von Wortleitungen elektrisch verbunden werden; Herstellen einer Mehrzahl von Metall-Isolator-Metall-Kondensatoren (MIM-Kondensatoren) über der Mehrzahl von Transistoren, wobei die Mehrzahl von Kondensatoren in derselben Matrix wie die Mehrzahl von Transistoren angeordnet ist, jeder Kondensator der Mehrzahl von Kondensatoren einen entsprechenden Transistor der Mehrzahl von Transistoren in einer Dickenrichtung des Substrats überdeckt, und jeder Kondensator der Mehrzahl von Kondensatoren ein erstes Ende und ein zweites Ende aufweist, das mit einem Source-/Drainbereich des entsprechenden Transistors elektrisch verbunden wird; und Herstellen einer Mehrzahl von Bitleitungen über der Mehrzahl von Kondensatoren, wobei die ersten Enden von Kondensatoren in jeder der Zeilen mit einer entsprechenden Bitleitung der Mehrzahl von Bitleitungen elektrisch verbunden werden.
Verfahren nach Anspruch 19, wobei die Transistoren in jeder der Spalten Folgendes umfassen: erste Transistoren mit Gates, die mit einer ersten entsprechenden Wortleitung der Mehrzahl von Wortleitungen elektrisch verbunden werden; und zweite Transistoren mit Gates, die mit einer zweiten entsprechenden Wortleitung der Mehrzahl von Wortleitungen elektrisch verbunden werden, und jede Bitleitung der Mehrzahl von Bitleitungen mit den ersten Enden der Kondensatoren in zwei der Zeilen elektrisch verbunden wird.