KR20100055823A - 안티 퓨즈를 구비하는 반도체 소자 및 그 제조 방법 - Google Patents

안티 퓨즈를 구비하는 반도체 소자 및 그 제조 방법 Download PDF

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Abstract

본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로서, 특히 안티퓨즈를 구비하는 반도체 소자 및 그 제조방법에 관한 것이다. 본 발명에 의하면, 반도체 기판에 게이트, 소스, 드레인을 구비하는 트랜지스터를 형성하는 단계와, 상기 트랜지스터의 소스 또는 드레인과 전기적으로 연결된 하부 금속층과, 상기 하부 금속층 위에 마련된 절연층을 형성하는 단계와, 상기 절연층 위에 상부 금속층을 형성하여, 상기 하부 금속층과, 상기 절연층과, 상기 상부 금속층에 의해 형성된 안티 퓨즈용 MIM 구조의 커패시터를 형성하는 단계를 포함하며, 상기 상부 금속층은 상기 트랜지스터와 연결되는 배선을 형성하는 배선 공정시 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법이 제공된다.
반도체, 안티퓨즈, 트랜지스터, 커패시터, 배선

Description

안티 퓨즈를 구비하는 반도체 소자 및 그 제조 방법 {SEMICONDUCT DEVICE HAVING ANTI-FUSE AND METHOD FOR MANUFACTURING THE SAME}
본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로서, 특히 안티퓨즈를 구비하는 반도체 소자 및 그 제조방법에 관한 것이다.
로직 응용 제품에서 자주 퓨즈가 사용되는 방법이 시도되고 있으며, 정교한 저항이 요구되는 회로(예를 들면, RAM, SRAM)에서 공정 변화(variation)로 인하여 아주 세밀하게 저항을 만들기 어려운 경우가 있기 때문에 이를 극복하기 위해 설계적으로 요구되는 저항 값을 위한 적절히 퓨즈를 연결한 후에 절단함으로써 요구되는 정교한 저항을 실현하고 있다.
또한, 회로 구현이 복잡한 SRAM의 용량이 증가하고, SRAM의 동작 여부가 절대적으로 로직 전체의 수율에 의하여 결정되므로, 퓨즈를 통해 여분의 SRAM을 추가한 이후에 퓨즈를 절단함으로써, 단위 SRAM 장치의 교체를 통해 회로 장치 전체를 동작할 수 있도록 한다.
이때, 퓨즈를 절단하는 방식은 크게 레이저 절단과, 전기적 절단 방식이 주로 사용되며, 레이저 절단 방식은 퓨즈를 절단하기 위한 별도의 절단 장비가 필요 하다. 전기적 절단 방식은 절단을 위한 별도의 장비가 필요하지는 않지만, 다수개의 퓨즈 각각에 직접 전원(Bias)이 인가되도록 하는 다수개의 패드가 요구되기 때문에 칩의 면적이 커지고 제조 과정이 복잡하며, 각 패드를 통해 전원(전압 또는 전류)이 퓨즈 블로잉(blowing)에 맞게 정교하게 인가되어야 하기 때문에 정확한 제어가 요구된다는 단점이 있다.
본 발명의 목적은 칩의 면적을 줄일 수 구조를 갖는 안티 퓨즈를 구비하는 반도체 소자 및 그 제조 방법을 제공하는 것이다.
본 발명의 다른 목적은 제조 과정이 단순한 안티 퓨즈를 구비하는 반도체 소자 및 그 제조 방법을 제공하는 것이다.
본 발명의 또 다른 목적은 제어가 용이한 안티 퓨즈를 구비하는 반도체 소자 및 그 제조 방법을 제공하는 것이다.
본 발명의 일측면에 따르면, 게이트와, 소스와, 드레인을 구비하는 트랜지스터와, 상기 트랜지스터의 소스 또는 드레인과 전기적으로 연결된 안티 퓨즈를 포함하며, 상기 안티 퓨즈는 상기 트랜지스터 측으로부터 차례대로 적층된 하부 금속층과, 절연층과, 상부 금속층을 구비하는 MIM 구조의 커패시터이며, 상기 상부 금속층은 배선 공정시 형성된 배선인 것을 특징으로 하는 반도체 소자가 제공된다.
상기 안티 퓨즈의 상부 금속층은 비트라인일 수 있다.
본 발명의 다른 측면에 따르면, 반도체 기판에 게이트, 소스, 드레인을 구비하는 트랜지스터를 형성하는 단계와, 상기 트랜지스터의 소스 또는 드레인과 전기적으로 연결된 하부 금속층과, 상기 하부 금속층 위에 마련된 절연층을 형성하는 단계와, 상기 절연층 위에 상부 금속층을 형성하여, 상기 하부 금속층과, 상기 절연층과, 상기 상부 금속층에 의해 형성된 안티 퓨즈용 MIM 구조의 커패시터를 형성하는 단계를 포함하며, 상기 상부 금속층은 상기 트랜지스터와 연결되는 배선을 형성하는 배선 공정시 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법이 제공된다.
상기 상부 금속층이 형성되는 배선 공정은 비트라인을 형성하는 공정일 수 있다.
본 발명의 구성을 따르면 앞서서 기재한 본 발명의 목적을 모두 달성할 수 있다. 구체적으로는 안티 퓨즈가 배선을 포함하는 커패시터에 의해 형성되는 구조이므로 칩의 면적을 줄일 수 있고 그에 따라 집적도를 높일 수 있다.
또한, 안티 퓨즈가 배선 공정의 과정에서 자연스럽게 형성되므로 제조 과정이 단순하다.
그리고 안티 퓨즈가 비트라인에 인가되는 전원에 의해 파괴되는 구성이므로 안티 퓨즈의 제어가 용이하다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 실시예를 설명하기로 한다.
도1 내지 도7에는 발명의 일 실시예에 따른 안티 퓨즈를 구비하는 반도체 소자를 제조하는 방법이 순서대로 도시되어 있다.
먼저, 도1에 도시된 바와 같이 트랜지스터가 형성된 반도체 구조물을 준비한다. 도1을 참조하면, 반도체 구조물(100)은 실리콘 기판(110)과, 제1, 제2 소자 분리 패턴(111a, 112a)과, 제1, 제2 트랜지스터(120, 130)와, 층간 절연막(140)과, 제1 콘택(150)과, 제2 콘택(160a, 160b)을 구비한다.
제1 소자 분리 패턴(111a)과 제2 소자 분리 패턴(111b)은 기판(110)의 소자 영역에 형성되는 트렌치(113a, 113b) 및 트렌치(113a, 113b)의 내부에 채워진 산화물(114a, 114b)을 구비한다. 두 소자 분리 패턴(111a, 111b) 사이에 제1 트랜지스터(120)와 제2 트랜지스터(130)가 위치한다.
제1 트랜지스터(120)는 게이트(121)와, 저농도 소스(122)와, 고농도 소스(123)와, 저농도 드레인(124)과, 고농도 드레인(125)을 구비한다.
게이트(121)는 기판(110)의 상부면에 형성된 게이트 산화막(121a)과, 게이트 산화막(121a)의 상부에 형성된 폴리 실리콘(121b)과, 폴리 실리콘(121b)의 측면에 형성된 게이트 스페이서(121c)를 구비한다.
저농도 소스(122)와 저농도 드레인(124)은 게이트 스페이서(121c)와 대응되는 부분에 형성된다. 저농도 소스(122)와 저농도 드레인(124)은 기판(110)의 상부 면에서 기판(110)의 하부면 쪽으로 일정 깊이까지 형성된다. 저농도 소스(122)와 저농도 드레인(124)은 도전성 불순물이 저농도로 이온 주입되어 형성된다.
고농도 소스(123)와 고농도 드레인(125)은 각각 저농도 소스(122)와 저농도 드레인(124) 바깥쪽에 형성된다. 고농도 소스(123)와 고농도 드레인(125)은 기판(110) 상에 도전성 불순물이 고농도로 이온주입되어 형성된다. 고농도 드레인(125)은 제2 트랜지스터(130)의 고농도 드레인이기도 하다. 게이트(121) 및 고농도 소스(124)와 고농도 드레인(125)의 상단에는 워드라인 및 비트라인 등의 외부 단자에 접속하기 위한 실리사이드(126a, 126b, 126c)가 형성된다. 실리사이드(126a, 126b, 126c)는 살리사에이션(salicidation) 반응 공정을 통해 형성된다.
제2 트랜지스터(130)는 제1 트랜지스터(120)와 동일한 구조를 갖는데, 제1 트랜지스터(120)의 고농도 드레인(125)을 함께 공유한다.
제1 트랜지스터(120) 및 제2 트랜지스터(130)는 메모리 셀에 사용되는 스위칭 소자일 수 있다.
층간 절연막(140)은 반도체 기판(110) 상에 제1, 제2 트랜지스터(120, 130)를 덮도록 형성되어, 제1, 제2 트랜지스터(120, 130)와, 이후 공정에서 그 상부에 형성되는 도전성 구조를 절연한다.
제1 콘택(150)은 층간 절연막(140)을 관통한다. 제1 콘택(150)의 하단(151)은 제1, 제2 트랜지스터(120, 130)의 고농도 드레인(125)에 형성된 실리사이드(126c)에 연결되며 상단(152)은 외부로 노출된다.
제2 콘택(160a, 160b)은 각 트랜지스터(120, 130)의 고농도 소스(123, 133)에 대응하여 2개가 마련된다. 제2 콘택(160a, 160b)은 층간 절연막(140)을 관통한다. 제2 콘택(160a, 160b)의 하단(161a, 161b)은 각 트랜지스터(120, 130)의 고농도 소스(123, 133)에 형성된 실리사이드(126b, 126c)에 연결되며 상단(162a, 162b)은 외부로 노출된다.
다음, 도2에 도시된 바와 같이 층간 절연막(140) 위에 하부 금속층(170a)을 증착하고, 하부 금속층(170a) 위에 절연층(170b)을 증착한다. 본 실시예에서는 하부 금속층(170a)으로 알루미늄(Al)을 사용하는데, 본 발명은 이에 제한되는 것은 아니다. 또한, 본 실시예에서는 절연층(170b)으로 실리콘 질화물(SiN)을 사용하는데, 본 발명은 이에 제한되는 것은 아니다.
다음, 도3에 도시된 바와 같이 하부 금속층(170a)과 절연층(170b)에서 안티 퓨즈로 사용될 커패시터가 형성될 부분만 남기고 나머지는 에칭하여 제거한다. 남겨진 하부 금속층(170a)은 제1 콘택(150)의 상단(152)과 접촉한다.
다음, 도4에 도시된 바와 같이 도3의 반도체 구조물 위에 배선 공정을 위해 배선막(180)을 형성한다. 배선막(180)은 하부 반사 방지막(181)과, 상부 금속층(182)과, 상부 반사 방지막(183)을 차례대로 증착하여 형성한다. 본 실시예에서는 상부 금속층(182)으로서 알루미늄(Al)을 사용하는데, 본 발명은 이에 제한 되는 것은 아니다.
다음, 도5에 도시된 바와 같이 도4의 반도체 구조물 위에 포토레지스트(185)를 도포하고 패터닝한다. 패터닝은 도시된 바와 같이 배선이 형성될 부분이 드러나도록 형성된다. 즉, 각 콘택(150, 160a, 160b)과 대응되는 부분이 드러나도록 형성된다.
다음, 도6에 도시된 바와 같이 도5의 포토레지스트(185) 패턴에 따라 에칭을 수행하여 다수의 배선(190, 191a, 191b)을 형성한다. 본 실시예에서는 배선(190, 191a, 191b)이 비트라인을 형성하는 것으로 설명한다. 제1 콘택(150)과 대응하는 배선(190)은 절연층(170b) 위에 형성되어 제1 콘택(150)과는 전기적으로 끊긴 상태가 된다. 하부 금속층(170a)과, 절연층(170b)과, 배선(190)의 상부 금속층(182)은 MIM(Metal??Insulator??Metal) 구조의 커패시터를 형성하며 본 발명의 안티 퓨즈(188)로서 작용하게 된다. 비트라인인 배선(190)에 전압을 인가하여 전류가 흐르면 절연층(170b)이 파괴되어 제1 콘택(150)이 전기적으로 배선(190)과 연결된다. 그에 따라, 반도체 소자의 회로 배선이 변경되어 원하는 메모리 셀을 사용할 수 있게 된다.
다음, 도7에 도시된 바와 같이 도6의 반도체 구조물 상부에 추가 구조(199)를 형성하여 공정을 완료한다.
이상 본 발명을 상기 실시예들을 들어 설명하였으나, 본 발명은 이에 제한되는 것이 아니다. 당업자라면, 본 발명의 취지 및 범위를 벗어나지 않고 수정, 변경을 할 수 있으며 이러한 수정과 변경 또한 본 발명에 속하는 것임을 알 수 있을 것이다.
도1 내지 도7은 본 발명의 일 실시예에 따른 안티 퓨즈를 갖는 반도체 소자를 제조하는 방법을 순서대로 도시한 도면이다.
<도면의 주요 부분에 대한 부호의 설명>
110 : 기판 120 : 제1 트랜지스터
130 : 제2 트랜지스터 140 : 중간 절연막
150 : 제1 콘택 160a, 160b : 제2 콘택
170a : 하부 금속층 170b : 절연층
182 : 상부 금속층 188 : 안티 퓨즈
190, 191a, 191b : 배선

Claims (4)

  1. 게이트와, 소스와, 드레인을 구비하는 트랜지스터와,
    상기 트랜지스터의 소스 또는 드레인과 전기적으로 연결된 안티 퓨즈를 포함하며,
    상기 안티 퓨즈는 상기 트랜지스터 측으로부터 차례대로 적층된 하부 금속층과, 절연층과, 상부 금속층을 구비하는 MIM 구조의 커패시터이며,
    상기 상부 금속층은 배선 공정시 형성된 배선인 것을 특징으로 하는 반도체 소자.
  2. 제1항에 있어서, 상기 안티 퓨즈의 상부 금속층은 비트라인인 것을 특징으로 하는 반도체 소자.
  3. 반도체 기판에 게이트, 소스, 드레인을 구비하는 트랜지스터를 형성하는 단계와,
    상기 트랜지스터의 소스 또는 드레인과 전기적으로 연결된 하부 금속층과, 상기 하부 금속층 위에 마련된 절연층을 형성하는 단계와,
    상기 절연층 위에 상부 금속층을 형성하여, 상기 하부 금속층과, 상기 절연층과, 상기 상부 금속층에 의해 형성된 안티 퓨즈용 MIM 구조의 커패시터를 형성하는 단계를 포함하며,
    상기 상부 금속층은 상기 트랜지스터와 연결되는 배선을 형성하는 배선 공정시 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  4. 제3항에 있어서, 상기 상부 금속층이 형성되는 배선 공정은 비트라인을 형성하는 공정인 것을 특징으로 하는 반도체 소자의 제조 방법.
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