KR20100055824A

KR20100055824A - 안티 퓨즈를 구비하는 반도체 소자 및 그 제조 방법

Info

Publication number: KR20100055824A
Application number: KR1020080114704A
Authority: KR
Inventors: 우제식
Original assignee: 주식회사 동부하이텍
Priority date: 2008-11-18
Filing date: 2008-11-18
Publication date: 2010-05-27

Abstract

본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로서, 특히 안티퓨즈를 구비하는 반도체 소자 및 그 제조방법에 관한 것이다. 본 발명에 의하면, 반도체 기판에 소스 활성 영역 및 드레인 활성 영역을 구비하는 트랜지스터를 형성하는 단계와, 상기 트랜지스터의 소스 활성 영역 또는 드레인 활성 영역의 적어도 일부를 덮는 산화물로 이루어진 안티 퓨즈를 형성하는 단계와, 상기 안티 퓨즈와 접촉하는 콘택을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법이 제공된다.

반도체, 안티퓨즈, 트랜지스터, 산화물층, 콘택

Description

안티 퓨즈를 구비하는 반도체 소자 및 그 제조 방법 {SEMICONDUCT DEVICE HAVING ANTI-FUSE AND METHOD FOR MANUFACTURING THE SAME}

본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로서, 특히 안티퓨즈를 구비하는 반도체 소자 및 그 제조방법에 관한 것이다.

로직 응용 제품에서 자주 퓨즈가 사용되는 방법이 시도되고 있으며, 정교한 저항이 요구되는 회로(예를 들면, RAM, SRAM)에서 공정 변화(variation)로 인하여 아주 세밀하게 저항을 만들기 어려운 경우가 있기 때문에 이를 극복하기 위해 설계적으로 요구되는 저항 값을 위한 적절히 퓨즈를 연결한 후에 절단함으로써 요구되는 정교한 저항을 실현하고 있다.

또한, 회로 구현이 복잡한 SRAM의 용량이 증가하고, SRAM의 동작 여부가 절대적으로 로직 전체의 수율에 의하여 결정되므로, 퓨즈를 통해 여분의 SRAM을 추가한 이후에 퓨즈를 절단함으로써, 단위 SRAM 장치의 교체를 통해 회로 장치 전체를 동작할 수 있도록 한다.

이때, 퓨즈를 절단하는 방식은 크게 레이저 절단과, 전기적 절단 방식이 주로 사용되며, 레이저 절단 방식은 퓨즈를 절단하기 위한 별도의 절단 장비가 필요 하다. 전기적 절단 방식은 절단을 위한 별도의 장비가 필요하지는 않지만, 다수개의 퓨즈 각각에 직접 전원(Bias)이 인가되도록 하는 다수개의 패드가 요구되기 때문에 칩의 면적이 커지고 제조 과정이 복잡하며, 각 패드를 통해 전원(전압 또는 전류)이 퓨즈 블로잉(blowing)에 맞게 정교하게 인가되어야 하기 때문에 정확한 제어가 요구된다는 단점이 있다.

본 발명의 목적은 칩의 면적을 줄일 수 구조를 갖는 안티 퓨즈를 구비하는 반도체 소자 및 그 제조 방법을 제공하는 것이다.

본 발명의 다른 목적은 제조 과정이 단순한 안티 퓨즈를 구비하는 반도체 소자 및 그 제조 방법을 제공하는 것이다.

본 발명의 또 다른 목적은 제어가 용이한 안티 퓨즈를 구비하는 반도체 소자 및 그 제조 방법을 제공하는 것이다.

본 발명의 일측면에 따르면, 소스 활성 영역 및 드레인 활성 영역을 구비하는 트랜지스터와, 상기 소스 활성 영역 또는 드레인 활성 영역의 적어도 일부를 덮는 산화물층으로 이루어진 안티 퓨즈와, 상기 산화물층과 접촉하는 콘택과, 상기 콘택과 연결되는 배선을 포함하는 것을 특징으로 하는 반도체 소자가 제공된다.

상기 배선은 비트라인일 수 있다.

본 발명의 다른 측면에 따르면, 반도체 기판에 소스 활성 영역 및 드레인 활 성 영역을 구비하는 트랜지스터를 형성하는 단계와, 상기 트랜지스터의 소스 활성 영역 또는 드레인 활성 영역의 적어도 일부를 덮는 산화물로 이루어진 안티 퓨즈를 형성하는 단계와, 상기 안티 퓨즈와 접촉하는 콘택을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법이 제공된다.

상기 안티 퓨즈를 형성하는 단계는 상기 트랜지스터 위에 산화물층을 증착하는 단계와, 상기 안티 퓨즈를 형성하고자 하는 상기 소스 활성 영역 또는 드레인 영역 위의 상기 산화물층의 일부를 남기고 나머지를 제거하는 패터닝 단계를 포함할 수 있다.

상기 산화물층은 RPO(Resist Protection Oxide) 층일 수 있다.

본 발명의 구성을 따르면 앞서서 기재한 본 발명의 목적을 모두 달성할 수 있다. 구체적으로는 퓨즈 회로가 별도로 형성되는 종래의 반도체 소자의 구조와는 달리 안티 퓨즈가 트랜지스터의 소스/드레인의 활성 영역과 콘택 사이에 형성되는 구조이므로 칩의 면적을 줄일 수 있고 그에 따라 집적도를 높일 수 있다.

또한, 안티 퓨즈가 비트라인에 인가되는 전원에 의해 파괴되는 구성이므로 안티 퓨즈의 제어가 용이하다.

이하, 첨부된 도면을 참조하여 본 발명에 따른 실시예를 설명하기로 한다.

도1 내지 도5에는 발명의 일 실시예에 따른 안티 퓨즈를 구비하는 반도체 소 자를 제조하는 방법이 순서대로 도시되어 있다.

먼저, 도1에 도시된 바와 같이 트랜지스터가 형성된 반도체 구조물을 준비한다. 도1을 참조하면, 반도체 구조물(100)은 실리콘 기판(110)과, 제1, 제2 트랜지스터(120, 130)를 구비한다.

제1 트랜지스터(120)는 게이트(121)와, 게이트의 양쪽에 각각 형성된 소스 활성 영역(122) 및 드레인 활성 영역(123)을 구비한다.

게이트(121)는 기판(110)의 상부면에 형성된 게이트 산화막(121a)과, 게이트 산화막(121a)의 상부에 형성된 폴리 실리콘(121b)과, 폴리 실리콘(121b)의 측면에 형성된 게이트 스페이서(121c)를 구비한다.

소스 활성 영역(122)은 게이트 스페이서(121c)의 하단으로부터 바깥쪽으로 연장되어 제2 트랜지스터(130)의 게이트 스페이서(131c)의 하단으로 이어진다. 소스 활성 영역(122)은 기판(110)의 상부면에서 기판(110)의 하부면 쪽으로 일정 깊이까지 형성된다. 소스 활성 영역(122)은 도전성 불순물이 이온 주입되어 형성된다.

드레인 활성 영역(123)은 게이트 스페이서(121c)의 하단으로부터 바깥쪽으로 연장되어 형성된다. 드레인 활성 영역(123)은 기판(110)의 상부면에서 기판(110)의 하부면 쪽으로 일정 깊이까지 형성된다. 드레인 활성 영역(123)은 도전성 불순물이 이온 주입되어 형성된다.

제2 트랜지스터(130)는 제1 트랜지스터(120)와 동일한 구조를 갖는데, 제1 트랜지스터(120)의 소스 활성 영역(122)을 함께 공유한다. 제2 트랜지스터(130)는 드레인 활성 영역(133)을 구비한다.

제1 트랜지스터(120) 및 제2 트랜지스터(130)는 메모리 셀에 사용되는 스위칭 소자일 수 있다.

다음, 도2에 도시된 바와 같이 도1의 반도체 구조물(100) 위에 산화물(oxide)를 증착하여 산화물층(140)을 형성한다. 본 실시예에서는 산화물층(140)으로서 RPO(Resist Protection Oxide) 층을 이용한다. RPO은 반도체 제조 공정에서 포토 다이오드 등의 소자를 규화물 형성으로부터 보호하기 위해 사용되는 물질이다. 산화물층(140)은 제1 트랜지스터(120)와 제2 트랜지스터(130)의 전체를 덮는다.

다음, 도3에 도시된 바와 같이 도2의 산화물층(140)을 패터닝(patterning)한다. 패터닝은 사진 식각공정을 통해 이루어진다. 도3을 참조하면, 패터닝을 통해 남겨진 산화물층은 안티 퓨즈(142)를 형성하게 된다. 도면에서는 안티 퓨즈(142)가 제1 트랜지스터(120)의 드레인 활성 영역(123)과, 일측 게이트 스페이서(121c)와, 게이트(121b)의 상단 일부를 덮는 것으로 도시되어 있으나, 본 발명은 이에 제한되는 것은 아니다. 안티 퓨즈(142)는 제1 트랜지스터(120)의 드레인 활성 영역(123)의 적어도 일부를 덮도록 구성되면 충분하다.

다음, 도4에 도시된 바와 같이 층간 절연막(150)과, 다수의 콘택(160a, 160b, 160c)과, 다수의 배선(170a, 170b, 170c)이 형성된다. 도4를 참조하면, 층간 절연막(150)은 반도체 기판(110) 상에 제1, 제2 트랜지스터(120, 130)를 덮도록 형성되어, 제1, 제2 트랜지스터(120, 130)와, 이후 공정에서 그 상부에 형성되는 도전성 구조를 절연한다.

다수의 콘택(160a, 160b, 160c)은 층간 절연막(150)을 관통한다. 각 콘택(160a, 160b, 160c)은 소스 활성 영역(122) 및 각 드레인 활성 영역(123, 133)에 대응하여 형성된다. 제1 트랜지스터(120)의 드레인 활성 영역(123)에 대응하는 콘택(160a)의 하단(161a)은 안티 퓨즈(142)와 접하며, 상단(162a)은 층간 절연막(150)의 외부로 노출된다. 소스 활성 영역(122) 및 제2 트랜지스터(130)의 드레인 활성 영역(133)에 대응하는 각 콘택(160b, 160c)의 하단(161b, 161c)은 대응하는 활성 영역(122, 133)에 접하며, 상단(162b, 162c)은 층간 절연막(150)의 외부로 노출된다.

다수의 배선(170a, 170b, 170c)은 통상의 배선 공정을 통해 각 콘택(160a, 160b, 160c)에 대응하여 형성된다. 각 배선(170a, 170b, 170c)은 대응하는 콘택(160a, 160b, 160c)에 접한다. 본 실시예에서는 다수의 배선(170a, 170b, 170c)이 비트라인인 것으로 설명한다. 안티 퓨즈(142) 및 안티 퓨즈(142)와 연결된 제1 트랜지스터(120)는 안티 퓨즈 셀 영역(180)을 형성하며, 제2 트랜지스터(130)는 일반 셀 영역(190)을 형성한다. 도5에는 안티 퓨즈 셀 영역(180)에 대한 회로도가 도시되어 있다.

이하, 도4 및 도5를 참조하여, 상기 실시예의 작용을 상세히 설명한다.

안티 퓨즈 셀 영역(180)은 안티 퓨즈(142)에 의해 전기적으로 끊긴 상태가 된다. 이 상태에서 안티 퓨즈(142)와 연결된 비트라인인 배선(170a)에 전압을 인가하여 전류가 흐르면 안티 퓨즈(142)를 형성하는 산화물이 파괴되어 제1 트랜지스터(120)가 전기적으로 끊어져 있던 비트라인(170a)과 전기적으로 연결된다. 그에 따라, 반도체 소자의 회로 배선이 변경되어 원하는 메모리 셀을 사용할 수 있게 된다.

이상 본 발명을 상기 실시예들을 들어 설명하였으나, 본 발명은 이에 제한되는 것이 아니다. 당업자라면, 본 발명의 취지 및 범위를 벗어나지 않고 수정, 변경을 할 수 있으며 이러한 수정과 변경 또한 본 발명에 속하는 것임을 알 수 있을 것이다.

도1 내지 도4는 본 발명의 일 실시예에 따른 안티 퓨즈를 갖는 반도체 소자를 제조하는 방법을 순서대로 도시한 도면이다.

도5는 도4에 도시한 안티 퓨즈 셀 영역에 대한 회로도이다.

<도면의 주요 부분에 대한 부호의 설명>

110 : 반도체 기판 120 : 제1 트랜지스터

122 : 소스 활성 영역 123 : 드레인 활성 영역

130 : 제2 트랜지스터 140 : 산화물층

160a : 콘택 170a : 배선

Claims

소스 활성 영역 및 드레인 활성 영역을 구비하는 트랜지스터와,

상기 소스 활성 영역 또는 드레인 활성 영역의 적어도 일부를 덮는 산화물층으로 이루어진 안티 퓨즈와,

상기 산화물층과 접촉하는 콘택과,

상기 콘택과 연결되는 배선을 포함하는 것을 특징으로 하는 반도체 소자.
제1항에 있어서, 상기 배선은 비트라인인 것을 특징으로 하는 반도체 소자.
반도체 기판에 소스 활성 영역 및 드레인 활성 영역을 구비하는 트랜지스터를 형성하는 단계와,

상기 트랜지스터의 소스 활성 영역 또는 드레인 활성 영역의 적어도 일부를 덮는 산화물로 이루어진 안티 퓨즈를 형성하는 단계와,

상기 안티 퓨즈와 접촉하는 콘택을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
제3항에 있어서, 상기 안티 퓨즈를 형성하는 단계는 상기 트랜지스터 위에 산화물층을 증착하는 단계와, 상기 안티 퓨즈를 형성하고자 하는 상기 소스 활성 영역 또는 드레인 영역 위의 상기 산화물층의 일부를 남기고 나머지를 제거하는 패 터닝 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
제4항에 있어서, 상기 산화물층은 RPO(Resist Protection Oxide) 층인 것을 특징으로 하는 반도체 소자의 제조 방법.