KR100934829B1 - 사이리스터 및 그 제조방법 - Google Patents
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Abstract
본 발명은 사이리스터 및 그 제조방법에 관한 것이다.
본 발명에 따른 사이리스터(thyristor)의 제조방법은 P 타입 서브기판 상부에 N 타입 웰 및 애노드 영역 및 캐소드 영역을 정의하는 복수의 소자분리막을 형성하고 상기 캐소드영역의 전면에 P 타입 폴리실리콘 및 게이트물질층을 순차적으로 증착 및 식각하여 상기 P 타입 폴리실리콘의 일측이 노출된 게이트를 형성하는 단계와, 상기 애노드 영역의 상부에 이온층을 형성하고, 상기 캐소드 영역의 상기 게이트 및 상기 이온층 전면에 스페이서막을 증착한 후 식각하여 상기 P 타입 폴리실리콘 및 상기 게이트물질층 일측을 노출시키는 단계와, 상기 노출된 P 타입 폴리실리콘 및 상기 노출된 게이트물질층과 접속되는 N 타입 폴리실리콘을 형성하는 단계와, 상기 N 타입 폴리실리콘 및 상기 이온층과 각각 접속되는 제 1 배선 및 제 2 배선을 형성하는 단계를 포함하는 것을 특징으로 한다.
상기와 같이 전기적 퓨즈 블로잉 제어를 위한 회로를 별도로 제조할 필요없이, P+ 폴리 게이트 디램셀 공정을 활용하여 제조한 사이리스터를 이용하여 제어함으로써 제조공정을 간소화하고 반도체 소자의 면적을 감소시킨다.
전기적 퓨즈, 사이리스터, 디램공정
Description
본 발명은 사이리스터 및 그 제조방법에 관한 것으로, 더욱 상세하게는 전기적 퓨즈 블로잉 시 고전압 또는 고전류 인가를 위해 사이리스터를 이용하되, P+ 폴리 게이트 디램셀 공정을 활용하여 사이리스터를 형성함으로써 제조공정을 간소화하고 반도체 소자의 면적을 최소화하는 기술에 관한 것이다.
일반적으로, 반도체 장치의 제조는 주로 실리콘(silicon) 재질의 기판 상에 설정된 회로 패턴(pattern)을 반복적으로 형성하여 집적회로를 갖는 셀(cell)들을 형성하는 패브리케이션(FABrication; FAB) 공정과, 상기 셀들이 형성된 기판을 칩(chip) 단위로 패키징(packaging)하는 패키징 공정을 포함한다. 그리고, 패브리케이션 공정과 패키징 공정 사이에는 기판상에 형성된 셀들의 전기적인 특성을 검사하여 불량셀을 검출하기 위한 공정(Electrical Die Sorting; 이하, EDS라 함)을수행한다.
EDS 공정은 기판 상에 형성된 셀들이 전기적으로 양호한 상태 또는 불량한 상태를 갖는 지를 판별하는 공정이다. EDS 공정을 통하여 불량한 셀들을 패키징 공 정을 수행하기 이전에 제거함으로써 패키징 공정에서 소모되는 노력 및 비용을 절감한다. 그리고, 불량한 상태를 갖는 셀들을 조기에 발견하고, 이를 리페어를 통하여 재생하는 것이다.
즉, 불량셀이 발견되면 메모리 내에 미리 형성해둔 여분의 메모리 셀(이하, 리던던시(redundancy) 셀이라 함)을 제조 과정 중 불량이 발생된 셀과 교체 사용하도록 하여 전체 메모리를 되살려 주는 리페어 방식을 사용한다.
이러한 리페어 방식 중의 하나로 전기적(electrical) 퓨즈 블로잉(fuse blowing) 방법이 있는데 전기적 퓨즈 블로잉 방법은 고전압 또는 고전류를 인가하여 전기적 스트레스로 퓨즈를 블로잉하는 것이다. 이에, 전기적 퓨즈 블로잉을 위해서는 고전압 또는 고전류를 인가하기 위한 별도의 회로를 구성해야 하는데 그 회로 구성이 복잡하고 면적소모가 큰 문제점이 있었다. 이에, 사이리스터(thyristor)를 이용하여 고전압 또는 고전류를 제어하기도 한다.
이러한 사이리스터(thyristor)는 전류 및 전압의 제어를 위해 사용되는 전력반도체 소자로서, 실리콘 제어정류기(silicon controlled rectifier:SCR)라고 부르기도 한다.
도 1a에 도시된 바와 같이, 사이리스터는 애노드(anode), 캐소드(cathode), 게이트(gate)의 3단자로 구성된다. 이때, 게이트에 신호가 인가되면 지속적인 게이트 전류의 공급 없이도 주회로에 역전류가 인가되거나 전류가 유지전류(holding currrent) 이하로 떨어질 때까지 통전상태를 유지한다.
도 1b를 참조하면, 사이리스터는 p-n-p-n 4층 구조를 가지며, 도 1c와 같이 두개의 바이폴라 트랜지스터가 캐소드, 애노드 및 게이트에 연결된 형태를 갖는다.
그러나, 종래에는 전기적 퓨즈 블로잉을 위해 사이리스터를 별도의 공정을 통해 제조함으로써 공정이 복잡해지는 불편함이 있었고, 제조하더라도 도 1b와 같은 구조를 갖는 사이리스터는 면적소모가 큰 문제점이 있었다.
본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로, 본 발명의 목적은 전기적 퓨즈 블로잉 시 고전압 또는 고전류 인가를 위해 사이리스터(Thyristor)를 이용하되, 사이리스터를 P+ 폴리 게이트 디램(DRAM)셀 공정을 활용하여 형성함으로써 공정을 간소화하고 반도체 소자의 면적을 감소시키는 것을 목적으로 한다.
상기와 같은 목적을 달성하기 위한 본 발명에 따른 사이리스터(thyristor)의 제조방법은 P 타입 서브기판 상부에 N 타입 웰 및 애노드 영역 및 캐소드 영역을 정의하는 복수의 소자분리막을 형성하고 상기 캐소드영역의 전면에 P 타입 폴리실리콘 및 게이트물질층을 순차적으로 증착 및 식각하여 상기 P 타입 폴리실리콘의 일측이 노출된 게이트를 형성하는 단계와, 상기 애노드 영역의 상부에 이온층을 형성하고, 상기 캐소드 영역의 상기 게이트 및 상기 이온층 전면에 스페이서막을 증착한 후 식각하여 상기 P 타입 폴리실리콘 및 상기 게이트물질층 일측을 노출시키는 단계와, 상기 노출된 P 타입 폴리실리콘 및 상기 노출된 게이트물질층과 접속되 는 N 타입 폴리실리콘을 형성하는 단계와, 상기 N 타입 폴리실리콘 및 상기 이온층과 각각 접속되는 제 1 배선 및 제 2 배선을 형성하는 단계를 포함하는 것을 특징으로 한다.
또한, 상기 게이트를 형성하는 단계는 상기 P 타입 서브기판 상부에 상기 N 타입 웰을 형성하는 단계와, 상기 N 타입 웰 전면에 상기 복수의 소자분리막을 이격시켜 형성하는 단계와, 상기 N 타입 웰 및 상기 복수의 소자분리막 상부에 게이트 폴리실리콘을 증착하는 단계와, 상기 게이트 폴리실리콘 상부에 포토레지스트 패턴을 형성하는 단계와, 상기 포토레지스터 패턴에 따라 상기 게이트 폴리실리콘을 식각하는 단계와, 상기 식각된 게이트 폴리실리콘을 하드마스크로 이용하여 상기 N 타입 웰의 일부를 식각하는 단계를 포함하는 것을 특징으로 한다.
또한, 상기 N 타입 웰의 일부를 식각하는 단계는 상기 소자분리막간의 상기 N 타입 웰이 일부 식각되는 것을 특징으로 한다.
또한, 상기 P 타입 폴리실리콘 및 상기 게이트물질층 일측을 노출시키는 단계는 P+ 이온을 주입하여 상기 이온층을 형성하는 것을 특징으로 한다.
또한, 상기 P 타입 폴리실리콘 및 상기 게이트물질층 일측을 노출시키는 단계는 상기 스페이서막 상부에 제 1 층간절연막을 증착하는 단계와, 상기 제 1 층간절연막 상부에 포토리지스트 패턴을 형성하는 단계와, 상기 포토리지스트 패턴에 따라 상기 제 1 층간절연막 및 상기 스페이서막 일부를 식각하는 단계를 포함하는 것을 특징으로 한다.
또한, 상기 제 1 배선 및 제 2 배선을 형성하는 단계는 상기 제 1 층간절연 막 및 상기 N 타입 폴리실리콘 상부에 제 2 층간절연막을 증착하는 단계와, 상기 제 2 층간절연막 및 상기 제 1 층간절연막 일부를 식각하여 상기 이온층과 접속되는 제 1 컨택플러그 및 상기 N 타입 폴리실리콘과 접속되는 제 2 컨택플러그를 형성하는 단계와, 상기 제 2 층간절연막 상부에 상기 제 1 컨택플러그 및 상기 제 2 컨택플러그와 각각 접속되는 제 1 배선 및 제 2 배선을 형성하는 단계를 포함하는 것을 특징으로 한다.
또한, 상기 제 1 배선 및 제 2 배선을 형성하는 단계는 상기 제 1 배선을 애노드(anode)로 형성하고 상기 제 2 배선을 캐소드(cathode)로 형성하는 것을 특징으로 한다.
또한, P 타입 서브(Sub) 기판 상부의 N 타입 웰(Well) 내에 이격되어 애노드 영역 및 캐소드 영역을 정의하는 복수의 소자분리막과, 상기 애노드 영역의 N 타입 웰 상부에 형성된 이온층과, 상기 캐소드 영역에 구비된 P 타입 폴리실리콘 상부 일측에 형성된 게이트와, 상기 게이트 상부 및 측벽에 형성되되 상기 P 타입 폴리실리콘과 접속되는 N 타입 폴리실리콘과, 상기 N 타입 폴리실리콘과 상기 게이트 측벽을 분리하는 스페이서막과, 상기 이온층과 접속되는 제 1 컨택플러그와, 상기 N 타입 폴리실리콘과 접속되는 제 2 컨택플러그와, 상기 제 1 컨택플러그 및 상기 제 2 컨택플러그와 각각 접속되는 제 1 배선 및 제 2 배선을 포함하는 것을 특징으로 한다.
또한, 상기 이온층은 P+ 이온이 주입된 것을 특징으로 한다.
또한, 상기 제 1 배선은 애노드이고, 상기 제 2 배선은 캐소드인 것을 특징 으로 한다.
또한, 상기 게이트는 상기 P 타입 폴리실리콘 상부에 텅스텐 실리사이드(Wsi) 및 나이트라이드물질(nitride)을 순차적으로 증착하여 형성하는 것을 특징으로 한다.
상기와 같이 본 발명은 전기적 퓨즈 블로잉 제어를 위한 회로를 별도로 제조할 필요없이, P+ 폴리 게이트 디램셀 공정을 활용하여 제조한 사이리스터를 이용하여 제어함으로써 제조공정을 간소화하고 반도체 소자의 면적을 감소시키는 효과가 있다.
이하, 본 발명에 따른 반도체 소자를 첨부된 도 2 내지 도 3j를 참조하여 상세히 설명한다.
먼저, 도 2는 본 발명의 실시예에 따른 사이리스터(thyristor)의 단면도이다.
본 발명의 사이리스터는 P 타입 서브(Sub) 기판(102) 상부에 N 타입 웰(Well)(104) 및 N 타입 웰(104)을 분리하는 소자분리막(106), 애노드(anode;136)가 형성될 영역 하단의 소자분리막(114) 사이에 P+ 이온이 주입된 이온층(121), 캐소드(138)가 형성될 영역 하단의 소자분리막(106) 사이에 P 타입 폴리실리콘(114), 텅스텐 실리사이드(WSi;116) 및 나이트라이드막(Nitride;118)이 순차적으로 적층되어 형성된 게이트(120), 게이트(120) 및 소자분리막(106) 전면에 소정 두 께 형성되는 스페이서막(122), 게이트(120) 측벽에 형성되되 P 타입 폴리실리콘(114)과 접속되는 N 타입 폴리실리콘(130), 이온층(121)과 애노드(136)를 접속시키는 컨택플러그(132), 스페이서막(122) 상부에 형성되되 N타입 폴리실리콘(130) 및 컨택플러그(132)를 감싸는 제 1 층간절연막(124), 제 1 층간절연막 상부에 증착되되 콘택플러그(132, 134)를 감싸는 제 2 층간절연막(131), N 타입 폴리실리콘(130)과 캐소드(138)를 접속시키는 컨택플러그(134), 제 2 층간절연막(131) 상부에 형성되되 컨택플러그(132, 134)에 각각 접속되는 애노드(136)와 캐소드(138)를 포함한다.
이하, 도 3a 내지 도 3j를 참조하여 본 발명의 사이리스터 제조 방법을 구체적으로 설명하기로 한다.
먼저, 도 3a를 참조하면, P 타입 서브(Sub) 기판(102) 상부에 N 타입 웰(Well;104)을 형성하고, 소자분리막(106)을 STI(Shallow Trench Isolation)공정으로 형성한다. 이때, 소자분리막(106)은 N 타입웰(104)의 상단측에 이격되어 형성됨으로써 추후 형성될 게이트(120) 및 이온층(121)을 분리시킨다.
그 후, 도 3b를 참조하면, 소자분리막(106)과 N 타입 웰(104) 상부에 하드마스크용 게이트 폴리 물질(108)을 증착하고, 그 상부에 게이트 형성을 위한 포토레지스트 패턴(PR;110)을 형성한다.
이어서, 도 3c를 참조하면, 식각공정을 통해 게이트 폴리 물질(108)을 식각하고, 게이트 폴리 물질(108)을 하드마스크로 사용하여 N 타입 웰(104)을 식각한다. 이에, N 타입웰(104)의 일부가 식각되어 소자분리막(106) 사이에 P 타입 폴리 실리콘영역(112)이 형성된다.
그 후, 도 3d를 참조하면, 도 3c의 구조물 전면에 P 타입 폴리실리콘(114)을 증착하여 P 타입 폴리실리콘영역(112)에 P타입 폴리실리콘(114)을 매립시키고, P타입 폴리실리콘(114) 상부에 텅스텐 실리사이드(Wsi;116) 및 나이트라이드막(Nitride;118)을 증착한다.
이어서, 도 3e를 참조하면, 게이트(120) 형성을 위해 텅스텐 실리사이드(116) 상부의 나이트라이드막(118)을 정의한다.
그 후, 도 3f를 참조하면, 정의된 나이트라이드막(118)을 방어막(barrier)으로 하여 텅스텐 실리사이드(116) 및 P 타입 폴리실리콘(114)을 순차적으로 식각하여 게이트(120)를 형성한다. 이때, P 타입 폴리실리콘(114)은 소자분리막(106) 사이에 일부 남겨지는 것이 바람직하다.
그 후, 도 3g를 참조하면, 애노드가 형성될 영역 하단의 N 타입 웰(104)에 P+ 이온을 주입하여 이온층(121)을 형성하고, 상기 도 3f의 구조물 상부 전면에 일정 두께의 스페이서막(122)을 형성하고, 그 상부 전면에 제 1 층간절연막(124)을 증착한다. 이어서, N 타입 폴리실리콘이 형성될 지역을 정의하기 위한 포토레지스트 패턴(126)을 형성한다.
이때, 스페이서막(122)은 옥사이드(oxide), 나이트라이드(Nitride) 또는 옥사이드와 나이트라이드의 조합물로 형성되며, 제 1 층간절연막(124)은 증착한 후 평탄화된다. 여기서, 평탄화는 CMP를 이용하는 것이 바람직하다.
이어서, 도 3h를 참조하면, 식각공정을 통해 스페이서막(122) 및 제 1 층간 절연막(124) 일부를 제거하여 N타입 폴리실리콘이 형성될 지역을 정의하기 위한 N타입 폴리실리콘영역(128)을 형성한 후, 포토레지스트 패턴(126)을 제거한다. 이때, 나이트라이드막(118) 상부 일측의 스페이서막(122)까지 제거되고, 게이트(120) 측벽의 스페이서막(122)은 남게 되며 P 타입 폴리실리콘(114) 상부 일측의 스페이서막(122)은 제거된다.
그 후, 도 3i를 참조하면, N 타입 폴리실리콘영역(128)에 N 타입 폴리실리콘 물질을 매립함으로써, P 타입 폴리실리콘(114)과 N타입 폴리실리콘(130)이 접속된 PN 다이오드가 형성된다. 이때, N타입 폴리실리콘(130)에 N + 이온주입 공정을 추가할 수도 있다.
이어서, 도 3j를 참조하면, 도 3i의 구조물에 제 2 층간절연막(131)을 증착 및 식각하여 이온층(121) 및 N 타입 폴리실리콘(130)과 각각 접속되는 컨택플러그(132, 134)를 형성한다. 이때, 컨택플러그(132)는 제 2 층간절연막(131) 및 제 1 층간절연막(124)까지 식각하여 이온층(121)에 접속되도록 형성한다.
그 후, 그 상부에 컨택플러그(132)와 접속되는 애노드(anode;136)를 형성하고, 컨택플러그(134)와 접속되는 캐소드(cathode;138)를 형성한다.
도 1a는 일반적인 사이리스터의 회로기호도.
도 1b는 일반적인 사이리스터의 단면도.
도 1c는 일반적인 사이리스터의 회로도.
도 2는 본 발명의 실시예에 따른 사이리스터의 단면도.
도 3a 내지 도 3j는 본 발명의 실시예에 따른 사이리스터의 공정 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
102 : P 타입 서브기판 104 : N 타입 웰
106 : 소자분리막 108 : 게이트 폴리실리콘
110, 126 : 포토레지스트 패턴 112 : P 타입 폴리실리콘영역
114 : P 타입 폴리실리콘 116 : 텅스텐 실리사이드
118 : 나이트라이드막(nitride) 120 : 게이트
122 : 스페이서막 124 : 제 1 층간절연막
128 : N 타입 폴리실리콘영역 130 : N 타입 폴리실리콘
131 : 제 2 층간절연막 132, 134 : 컨택플러그
136 : 애노드(anode) 138 : 캐소드(cathode)
Claims (11)
- P 타입 서브기판 상부에 N 타입 웰 및 애노드 영역 및 캐소드 영역을 정의하는 복수의 소자분리막을 형성하고 상기 캐소드영역의 전면에 P 타입 폴리실리콘 및 게이트물질층을 순차적으로 증착 및 식각하여 상기 P 타입 폴리실리콘의 일측이 노출된 게이트를 형성하는 단계;상기 애노드 영역의 상부에 이온층을 형성하고, 상기 캐소드 영역의 상기 게이트 및 상기 이온층 전면에 스페이서막을 증착한 후 식각하여 상기 P 타입 폴리실리콘 및 상기 게이트물질층 일측을 노출시키는 단계;상기 노출된 P 타입 폴리실리콘 및 상기 노출된 게이트물질층과 접속되는 N 타입 폴리실리콘을 형성하는 단계; 및상기 N 타입 폴리실리콘 및 상기 이온층과 각각 접속되는 제 1 배선 및 제 2 배선을 형성하는 단계를 포함하는 것을 특징으로 하는 사이리스터 제조방법.
- 제 1항에 있어서, 상기 게이트를 형성하는 단계는,상기 P 타입 서브기판 상부에 상기 N 타입 웰을 형성하는 단계;상기 N 타입 웰 전면에 상기 복수의 소자분리막을 이격시켜 형성하는 단계;상기 N 타입 웰 및 상기 복수의 소자분리막 상부에 게이트 폴리실리콘을 증착하는 단계;상기 게이트 폴리실리콘 상부에 포토레지스트 패턴을 형성하는 단계;상기 포토레지스터 패턴에 따라 상기 게이트 폴리실리콘을 식각하는 단계; 및상기 식각된 게이트 폴리실리콘을 하드마스크로 이용하여 상기 N 타입 웰의 일부를 식각하는 단계를 포함하는 것을 특징으로 하는 사이리스터 제조방법.
- 제 2항에 있어서,상기 N 타입 웰의 일부를 식각하는 단계는 상기 소자분리막간의 상기 N 타입 웰이 일부 식각되는 것을 특징으로 하는 사이리스터 제조방법.
- 제 1항에 있어서,상기 P 타입 폴리실리콘 및 상기 게이트물질층 일측을 노출시키는 단계는 P+ 이온을 주입하여 상기 이온층을 형성하는 것을 특징으로 하는 사이리스터의 제조방법.
- 제 1항에 있어서, 상기 P 타입 폴리실리콘 및 상기 게이트물질층 일측을 노출시키는 단계는,상기 스페이서막 상부에 제 1 층간절연막을 증착하는 단계;상기 제 1 층간절연막 상부에 포토리지스트 패턴을 형성하는 단계; 및상기 포토리지스트 패턴에 따라 상기 제 1 층간절연막 및 상기 스페이서막 일부를 식각하는 단계를 포함하는 것을 특징으로 하는 사이리스터의 제조방법.
- 제 1항에 있어서, 상기 제 1 배선 및 제 2 배선을 형성하는 단계는,상기 제 1 층간절연막 및 상기 N 타입 폴리실리콘 상부에 제 2 층간절연막을 증착하는 단계;상기 제 2 층간절연막 및 상기 제 1 층간절연막 일부를 식각하여 상기 이온층과 접속되는 제 1 컨택플러그 및 상기 N 타입 폴리실리콘과 접속되는 제 2 컨택플러그를 형성하는 단계; 및상기 제 2 층간절연막 상부에 상기 제 1 컨택플러그 및 상기 제 2 컨택플러그와 각각 접속되는 제 1 배선 및 제 2 배선을 형성하는 단계를 포함하는 것을 특징으로 하는 사이리스터의 제조방법.
- 제 1항 또는 제 6항 중 어느 한 항에 있어서, 상기 제 1 배선 및 제 2 배선을 형성하는 단계는,상기 제 1 배선을 애노드(anode)로 형성하고 상기 제 2 배선을 캐소드(cathode)로 형성하는 것을 특징으로 하는 사이리스터의 제조방법.
- P 타입 서브(Sub) 기판 상부의 N 타입 웰(Well) 내에 이격되어 애노드 영역 및 캐소드 영역을 정의하는 복수의 소자분리막;상기 애노드 영역의 N 타입 웰 상부에 형성된 이온층;상기 캐소드 영역에 구비된 P 타입 폴리실리콘 상부 일측에 형성된 게이트;상기 게이트 상부 및 측벽에 형성되되 상기 P 타입 폴리실리콘과 접속되는 N 타입 폴리실리콘;상기 N 타입 폴리실리콘과 상기 게이트 측벽을 분리하는 스페이서막;상기 이온층과 접속되는 제 1 컨택플러그;상기 N 타입 폴리실리콘과 접속되는 제 2 컨택플러그;상기 제 1 컨택플러그 및 상기 제 2 컨택플러그와 각각 접속되는 제 1 배선 및 제 2 배선을 포함하는 것을 특징으로 하는 사이리스터.
- 제 8항에 있어서,상기 이온층은 P+ 이온이 주입된 것을 특징으로 하는 사이리스터.
- 제 8항에 있어서,상기 제 1 배선은 애노드이고, 상기 제 2 배선은 캐소드인 것을 특징으로 하는 사이리스터.
- 제 8항에 있어서,상기 게이트는 상기 P 타입 폴리실리콘 상부에 텅스텐 실리사이드(Wsi) 및 나이트라이드물질(nitride)을 순차적으로 증착하여 형성하는 것을 특징으로 하는 사이리스터.
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