KR20110078059A - 매립게이트를 구비하는 반도체장치 제조 방법 - Google Patents

매립게이트를 구비하는 반도체장치 제조 방법 Download PDF

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Abstract

본 발명은 패드산화막을 제거할 때 단차가 발생하는 것을 방지할 수 있는 반도체장치 제조 방법을 제공하기 위한 것으로, 본 발명의 반도체장치 제조 방법은 제1영역(셀영역)과 제2영역(주변회로영역)이 정의된 기판 상에 패드산화막과 하드마스크막을 차례로 적층하는 단계; 상기 기판에 소자분리막을 형성하는 단계; 상기 제1영역을 오픈시키고 상기 제2영역을 덮는 캡핑막패턴을 형성하는 단계; 상기 제1영역의 하드마스크막을 제거하는 단계; 상기 캡핑막패턴을 제거하는 단계; 및 상기 제1영역의 패드산화막을 제거하는 단계를 포함하고, 상술한 본 발명은 캡핑막을 미리 제거한 후에 패드산화막을 제거하므로써 단차가 발생하는 것을 방지할 수 있는 효과가 있다. 또한, 본 발명은 제1영역(셀영역)에 랜딩플러그를 형성할 때 제2영역(주변회로영역)을 캡핑시키지 않고 진행함으로써 제1영역과 제2영역간의 단차를 방지할 수 있는 효과가 있다.
매립게이트, 패드산화막, 랜딩플러그, 하드마스크막, 단차, 캡핑막

Description

매립게이트를 구비하는 반도체장치 제조 방법{METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE WITH BURIED GATE}
본 발명은 반도체장치 제조 방법에 관한 것으로서, 특히, 매립게이트를 구비하는 반도체장치 제조 방법에 관한 것이다.
메모리장치 등의 반도체장치 제조 공정은 소자분리공정을 포함한다. 소자분리 공정은 STI(Shallow Trench Isolation) 공정을 포함한다.
STI 공정은 하드마스크막을 식각장벽으로 하여 기판을 식각하여 트렌치를 형성한 후 트렌치를 절연막으로 매립한다. 하드마스크막 아래에는 패드산화막(Pad oxide)을 형성한다.
패드산화막은 소자분리공정이 완료된 이후에 선택적으로 제거된다.
도 1a 내지 도 1c는 종래기술에 따른 반도체장치 제조 방법을 도시한 도면이다.
도 1a에 도시된 바와 같이, 제1영역(101)과 제2영역(102)이 정의된 기판(11) 상에 패드산화막(Pad oxide, 12)과 하드마스크막(13)을 차례로 적층한다.
소자분리마스크(도시 생략)를 이용하여 하드마스크막(13)과 패드산화막(12)을 식각한다. 연속해서, 하드마스크막(13)을 식각 장벽으로 하여 기판(11)을 일정 깊이 식각하여 트렌치(14)를 형성한다. 트렌치(14)는 제1영역(101)과 제2영역(102)에서 동시에 형성되며, 제2영역(102)에 형성되는 트렌치의 폭이 더 넓다. 제1영역(101)은 셀영역을 포함하고, 제2영역(102)은 주변회로영역을 포함한다.
트렌치(14)를 갭필하도록 전면에 절연막을 형성한 후 평탄화 공정을 진행한다. 이에 따라, 트렌치(14)를 갭필하는 소자분리막(15)이 형성된다.
도 1b에 도시된 바와 같이, 제1영역(101)을 오픈시키는 오픈 공정을 진행한다. 먼저, 캡핑막(Capping layer, 16)을 전면에 형성한 후, 감광막패턴을 이용하여 오픈 마스크(Cell region open mask, 17)를 형성한다. 이후, 제1영역(101)의 캡핑막(16)을 식각하여 제2영역(102)에만 캡핑막(16)을 잔류시킨다.
도 1c에 도시된 바와 같이, 오픈 마스크(17)를 제거한 후, 캡핑막(16)을 보호막으로 하여 제1영역(101)의 하드마스크막(13)을 선택적으로 제거한다.
이어서, 제1영역(101)의 패드산화막(12)을 제거한다. 후속하여 제1영역(101)에는 랜딩플러그(Landing plug) 및 매립게이트(Buried Gate; BG) 등의 공정이 진행된다. 이와 같이 매립게이트 및 랜딩플러그를 포함하는 반도체장치 제조 공정에서는 패드산화막(12)을 제거할 때, 캡핑막(16)을 이용하여 제2영역(102)을 보호하고 있다.
상술한 종래기술은 패드산화막(12)을 제거할 때, 제1영역(101)과 제2영 역(102)간에 단차(도면부호 '103' 참조)가 매우 크게 발생한다. 이러한 단차(103)는 제2영역(102)을 캡핑하고 있는 캡핑막(16)에 의해 초래된다. 부연하면, 패드산화막(12)을 제거할 때 소자분리막(15)도 일부 제거되는데, 캡핑막(16)에 의해 제2영역(102)의 소자분리막(15)이 식각되지 않아 단차(103)가 크게 발생한다.
이와 같이, 단차(103)가 발생하면 후속 공정의 불량을 초래한다. 예컨대, 화학적기계적연마(Chemical Mechanical Polishing; CMP)를 이용한 분리 공정시 분리되는 막의 높이를 일정하게 유지하기 어렵다. 또한, 분리되는 막의 높이를 일정하기 유지하기 위해서 과도하게 분리 공정을 진행하는 경우에는 제2영역(102)에 남아 있는 소자분리막(15)의 높이를 일정하게 유지할 수 없다. 또한, 단차(103)에 의해 후속 공정의 안정성이 저하된다.
본 발명은 상기한 종래기술에 따른 문제점을 해결하기 위해 제안된 것으로서, 패드산화막을 제거할 때 단차가 발생하는 것을 방지할 수 있는 반도체장치 제조 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 반도체장치 제조 방법은 제1영역과 제2영역이 정의된 기판 상에 패드산화막과 하드마스크막을 차례로 적층하는 단계; 상기 기판에 소자분리막을 형성하는 단계; 상기 제1영역을 오픈시키고 상기 제2영역을 덮는 캡핑막패턴을 형성하는 단계; 상기 제1영역의 하드마스크막을 제거하는 단계; 상기 캡핑막패턴을 제거하는 단계; 및 상기 제1영역의 패드산화막을 제거하는 단계를 포함하는 것을 특징으로 한다. 상기 하드마스크막은 폴리실리콘막을 포함하고, 상기 캡핑막패턴은 질화막의 단일 구조 또는 질화막과 폴리실리콘막이 적층된 적층구조를 포함하는 것을 특징으로 한다. 상기 제1영역의 패드산화막을 제거하는 단계 이후에, 상기 제1영역의 기판 상에 예비랜딩플러그를 형성하는 단계; 및 상기 예비랜딩플러그를 식각하여 상기 제1영역에 랜딩플러그를 형성하는 단계를 더 포함하는 것을 특징으로 하고, 상기 랜딩플러그 사이에 노출된 상기 기판을 식각하여 매립게이트트렌치를 형성하는 단계; 상기 매립게이트트렌치를 일부 매립하는 매립게이트를 형성하는 단계; 및 상기 매립게이트 상부를 갭필하는 갭필막을 형성하는 단계를 더 포함하는 것을 특징으로 한다. 상기 하드마스크막은 질화막을 포함하고, 상기 캡핑막패턴은 폴리실리콘막의 단일구조 또는 폴리실리콘막과 질화막이 적층된 적층구조를 포함하는 것을 특징으로 한다. 상기 제1영역은 셀영역을 포함하고, 상기 제2영역은 주변회로영역을 포함한다.
또한, 본 발명의 반도체장치 제조 방법은 제1영역과 제2영역이 정의된 기판 상에 패드산화막과 제1폴리실리콘막을 차례로 적층하는 단계; 상기 기판에 소자분리막을 형성하는 단계; 상기 제1영역을 오픈시키고 상기 제2영역을 오픈시키는 제2폴리실리콘막패턴을 형성하는 단계; 상기 제2폴리실리콘막패턴과 상기 제1영역의 제1폴리실리콘막을 제거하는 단계; 및 상기 제1영역의 패드산화막을 제거하는 단계를 포함하는 것을 특징으로 한다. 상기 제1영역의 패드산화막을 제거하는 단계 이후에, 상기 제1영역의 기판 상에 예비랜딩플러그를 형성하는 단계; 및 상기 예비랜딩플러그를 식각하여 상기 제1영역에 랜딩플러그를 형성하는 단계를 더 포함하는 것을 특징으로 하고, 상기 랜딩플러그 사이에 노출된 기판을 식각하여 매립게이트트렌치를 형성하는 단계; 상기 매립게이트트렌치를 일부 매립하는 매립게이트를 형성하는 단계; 및 상기 매립게이트 상부를 갭필하는 갭필막을 형성하는 단계를 더 포함하는 것을 특징으로 한다. 상기 제1영역은 셀영역을 포함하고, 상기 제2영역은 주변회로영역을 포함한다.
상술한 본 발명은 캡핑막을 미리 제거한 후에 패드산화막을 제거하므로써 단 차가 발생하는 것을 방지할 수 있는 효과가 있다.
또한, 본 발명은 제1영역(셀영역)에 랜딩플러그를 형성할 때 제2영역(주변회로영역)을 캡핑시키지 않고 진행함으로써 제1영역과 제2영역간의 단차를 방지할 수 있는 효과가 있다. 이에 따라, 랜딩플러그 공정과 매립게이트 공정의 안정성을 증가시킬 수 있다.
또한, 본 발명은 제1영역(셀영역)에 형성되는 랜딩플러그의 높이를 최대한으로 높일 수 있으며, 제2영역(주변회로영역)에 남아 있는 소자분리막의 높이를 일정하게 유지할 수 있다. 이에 따라, 주변회로영역에서 문턱전압(Threshold Voltage)의 안정성을 확보할 수 트랜지스터를 형성할 수 있다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2a 내지 도 2h는 본 발명의 제1실시예에 따른 반도체장치 제조 방법을 도시한 공정 단면도이다.
도 2a에 도시된 바와 같이, 실리콘기판 등의 기판(31) 상에 패드산화막(Pad oxide, 32)을 형성한다. 기판(31)은 제1영역(201)과 제2영역(202)이 정의되어 있다. 제1영역(201)은 셀영역을 포함한다. 제2영역(202)은 주변회로영역을 포함한다.
패드산화막(32) 상에 하드마스크폴리실리콘막(33)을 형성한다. 이때, 하드마 스크폴리실리콘막(33)은 600∼1500Å 두께로 형성한다. 하드마스크폴리실리콘막(33)은 후속 STI(Shallow Trench Isolation) 공정시 식각장벽 역할을 한다. 하드마스크폴리실리콘막(33) 외에 하드마스크질화막을 사용할 수 있다.
하드마스크폴리실리콘막(33) 상에 연마정지막(CMP Stop layer)을 더 형성할 수 있다. 연마정지막은 질화막을 포함한다.
소자분리막(35)을 형성하기 위한 STI(Shallow Trench Isolation) 공정을 진행한다.
STI 공정은 트렌치 형성 공정, 갭필 공정 및 평탄화 공정을 포함한다.
먼저, 감광막패턴(도시 생략)을 이용하여 하드마스크폴리실리콘막(33) 및 패드산화막(32)을 식각한다. 이후, 하드마스크폴리실리콘막(33)을 식각장벽으로 하여 기판(31)을 식각한다. 이에 따라, 기판(31)에는 일정 깊이를 갖는 트렌치(34)가 형성된다. 트렌치(34)는 제1영역(201)과 제2영역(202)에서 동시에 형성된다. 제2영역(202)에 형성되는 트렌치(34)의 폭이 더 넓다.
다음으로, 트렌치(34)를 갭필하도록 SOD(Spin On Dielectric) 등의 절연막을 형성한다. 이후, 화학적기계적연마(Chemical Mechanical Polishing; CMP) 등의 평탄화 공정을 진행한다. 이에 따라, 트렌치(34)를 갭필하는 소자분리막(35)이 형성된다.
도 2b에 도시된 바와 같이, 기판(31)의 전면에 캡핑질화막(36)을 형성한다. 캡핑질화막(36) 상에 캡핑폴리실리콘막(37)을 형성한다. 캡핑폴리실리콘막(37)은 생략될 수 있다. 다른 실시예에서, 캡핑폴리실리콘막(37)을 먼저 형성한 후 캡핑질 화막(36)을 형성할 수 있다. 이 경우는, STI 공정시 식각장벽 역할을 하는 하드마스크막이 하드마스크질화막인 경우이다. 하드마스크질화막을 사용하는 경우에는 캡핑질화막없이 캡핑폴리실리콘막(37)의 단일구조도 사용할 수 있다.
캡핑폴리실리콘막(37) 상에 오픈마스크(38)를 형성한다. 오픈마스크(38)는 제1영역(201)을 오픈시키고 제2영역(202)을 덮는 마스크이다. 오픈마스크(38)는 감광막패턴을 포함한다.
도 2c에 도시된 바와 같이, 오픈마스크(도 2b의 38)를 식각장벽으로 하여 캡핑폴리실리콘막(37)을 식각한다. 이에 따라, 제2영역(202)을 덮는 캡핑폴리실리콘막패턴(37A)이 형성된다.
오픈마스크를 스트립한다. 이어서, 캡핑폴리실리콘막패턴(37A)을 식각장벽으로 하여 질화막을 식각한다. 즉, 캡핑질화막(36)을 식각한다. 이에 따라, 제1영역(201)에는 캡핑질화막(36)이 모두 제거된다. 제2영역(202)에는 캡핑질화막패턴(36A)이 잔류한다.
도 2d에 도시된 바와 같이, 폴리실리콘막들을 제거한다. 즉, 캡핑폴리실리콘막패턴(36A)과 하드마스크폴리실리콘막(33)을 제거한다. 이때, 제2영역(202)에서는 캡핑질화막패턴(36A)이 보호막 역할을 한다.
제1영역(201)에는 패드산화막(32)만 잔류한다.
도 2e에 도시된 바와 같이, 캡핑질화막패턴(36A)을 제거한다. 이때, 캡핑질화막패턴(36A)은 습식식각 또는 건식식각을 이용하여 제거한다.
도 2f에 도시된 바와 같이, 패드산화막(32)을 제거한다. 이때, 소자분리 막(35)도 일부 식각되어 높이가 낮아진다. 높이가 낮아진 소자분리막은 도면부호 '35A'가 된다.
캡핑질화막패턴(36A)을 제거한 상태이므로, 제1영역(201)과 제2영역(202)에서 소자분리막(35A)의 상부가 균일하게 식각(도면부호 '35B' 참조)된다. 이에 따라 제1영역(201)과 제2영역(202)간에 단차가 발생하지 않는다. 패드산화막(32)은 습식식각을 이용하여 제거한다. 습식식각은 불산(HF) 또는 BOE(Buffered Oxide Etchant) 용액을 이용한다.
도 2g에 도시된 바와 같이, 전면에 플러그도전막을 형성한 후 분리 공정을 진행한다. 이에 따라, 예비랜딩플러그(Pre landing plug, 39)가 형성된다. 플러그도전막은 폴리실리콘막 또는 금속막을 포함한다. 또한, 플러그도전막은 도우프드 폴리실리콘막(Doped polysilicon) 또는 언도우프드 폴리실리콘막(Undoped polysilicon)을 포함한다. 언도우프드 폴리실리콘막을 포함하는 경우 도핑농도를 맞춰주기 위해 추가 이온주입공정이 진행될 수 있다.
예비랜딩플러그(39)는 소자분리막(35A)에 정렬되어 형성된다. 이를 자기정렬 랜딩플러그 공정(Self aligned Landing plug process)이라 한다. 분리 공정은 화학적기계적연마(CMP)를 포함한다. 화학적기계적연마(CMP)는 소자분리막(35A)과 예비랜딩플러그(39)간의 연마선택비가 높은 고선택비 연마슬러리를 사용하여 진행할 수 있다.
캡핑질화막패턴(36A)을 제거한 상태에서 자기정렬 랜딩플러그 공정을 진행하므로, 예비랜딩플러그(39)의 높이를 400Å 이상 최대한 높게 확보할 수 있다.
도 2h에 도시된 바와 같이, 매립게이트하드마스크막(40)을 형성한다.
제1영역(201)에서 매립게이트 공정을 위한 마스크 및 식각 공정을 진행한다. 예컨대, 감광막패턴(도시 생략)을 이용하여 게이트게이트하드마스크막(40)과 예비랜딩플러그(39)를 식각한다. 예비랜딩플러그(39)를 식각함에 따라 기판(31) 상에 랜딩플러그(39A)가 형성된다. 이후, 랜딩플러그(39A) 사이에 노출된 기판(31)을 식각한다. 이에 따라, 제1영역(201)의 기판(31)에는 일정 깊이의 매립게이트트렌치(41)가 형성된다. 매립게이트트렌치(41)는 기판(31)과 소자분리막(35A)을 동시에 식각하여 형성될 수 있다.
위와 같이 랜딩플러그(39A)를 이용한 자기정렬 식각 공정을 이용하여 기판(31)을 식각하므로써 제1영역(201)에 매립게이트트렌치(41)가 형성된다.
이어서, 매립게이트트렌치(41)의 표면 상에 게이트절연막(42)을 형성한다.
게이트절연막(42) 상에 매립게이트트렌치(41)를 일부 매립하는 매립게이트(43)를 형성한다. 매립게이트(43)의 형성 방법은 다음과 같다. 먼저, 게이트절연막(42) 상에 매립게이트트렌치(41)를 갭필하도록 전면에 금속막을 증착한다. 금속막은 티타늄질화막(TiN), 탄탈륨질화막(TaN), 텅스텐막(W) 등을 포함한다. 이어서, 매립게이트하드마스크막(40)의 표면이 드러나도록 화학적기계적연마(CMP) 등의 방법을 이용하여 금속막을 평탄화한다. 연속하여 평탄화된 금속막을 에치백한다.
이어서, 매립게이트(43) 상부를 갭필하는 갭필막(44)을 형성한다. 여기서, 갭필막(44)은 산화막, 질화막 또는 질화막과 산화막의 적층구조 중에서 선택될 수 있다. 예컨대, 갭필막(44)은 질화막을 얇게 실링한 후에 산화막을 갭필하여 형성할 수 있다.
이어서, 매립게이트하드마스크막(40)의 표면이 드러나도록 갭필막(44)을 평탄화한다.
도시 하지 않았지만, 제2영역(202)에서 게이트를 형성하기 위한 게이트패터닝 공정을 진행한다. 즉, 제2영역(202)에 잔류하고 있는 패드폴리실리콘막(도시되지 않음)을 식각하여 게이트전극을 형성한다. 패드폴리실리콘막 상에 저저항 금속막을 더 형성한 후 게이트패터닝을 진행할 수도 있다.
도 3a 내지 도 3f는 본 발명의 제2실시예에 따른 반도체장치 제조 방법을 도시한 공정 단면도이다.
도 3a에 도시된 바와 같이, 실리콘기판 등의 기판(51) 상에 패드산화막(52)을 형성한다. 기판(51)은 제1영역(301)과 제2영역(302)이 정의되어 있다. 제1영역(301)은 셀영역을 포함한다. 제2영역(302)은 주변회로영역을 포함한다.
패드산화막(52) 상에 하드마스크폴리실리콘막(53)을 형성한다. 이때, 하드마스크폴리실리콘막(53)은 600∼1500Å 두께로 형성한다. 하드마스크폴리실리콘막(53)은 후속 STI 공정시 식각장벽 역할을 한다. 하드마스크폴리실리콘막(53) 외에 하드마스크질화막을 사용할 수 있다.
하드마스크폴리실리콘막(53) 상에 연마정지막(CMP Stop layer)을 더 형성할 수 있다. 연마정지막은 질화막을 포함한다.
소자분리막(55)을 형성하기 위한 STI(Shallow Trench Isolation) 공정을 진행한다.
STI 공정은 트렌치 형성 공정, 갭필 공정 및 평탄화 공정을 포함한다.
먼저, 감광막패턴(도시 생략)을 이용하여 하드마스크폴리실리콘막(53) 및 패드산화막(52)을 식각한다. 이후, 하드마스크폴리실리콘막(53)을 식각장벽으로 하여 기판(51)을 식각한다. 이에 따라, 기판(51)에는 일정 깊이를 갖는 트렌치(54)가 형성된다. 트렌치(54)는 제1영역(301)과 제2영역(302)에서 동시에 형성된다. 주변회로영역에 형성되는 트렌치(54)의 폭이 더 넓다.
다음으로, 트렌치(54)를 갭필하도록 SOD(Spin On Dielectric) 등의 절연막을 형성한다. 이후, 화학적기계적연마(CMP) 등의 평탄화 공정을 진행한다. 이에 따라, 트렌치(54)를 갭필하는 소자분리막(55)이 형성된다.
도 3b에 도시된 바와 같이, 기판(51) 상에 오픈마스크(56)를 형성한다. 오픈마스크(56)는 제1영역(301)을 오픈시키고 제2영역(302)을 덮는 마스크이다. 오픈마스크(56)는 감광막패턴을 포함한다.
도 3c에 도시된 바와 같이, 오픈마스크(56)를 식각장벽으로 하여 폴리실리콘막을 제거한다. 즉, 오픈마스크(56)를 식각장벽으로 하여 하드마스크폴리실리콘막(53)을 제거한다. 이때, 제2영역(302)에서는 오픈마스크(56)가 보호막 역할을 한다.
제1영역(301)에는 패드산화막(52)만 잔류한다.
도 3d에 도시된 바와 같이, 오픈마스크(56)를 제거한다. 이때, 오픈마스크(56)는 산소가스를 이용한 애싱을 이용하여 제거한다.
이어서, 패드산화막(52)을 제거한다. 이때, 소자분리막(55)도 일부 식각되어 높이가 낮아진다. 높이가 낮아진 소자분리막은 도면부호 '55A'가 된다.
오픈마스크(56)을 제거한 상태이므로, 제1영역(301)과 제2영역(302)에서 소자분리막(55A)의 상부가 균일하게 식각(도면부호 '55B' 참조)된다. 이에 따라 단차가 발생하지 않는다. 패드산화막(52)은 습식식각을 이용하여 제거한다. 습식식각은 불산 또는 BOE 용액을 이용한다.
도 3e에 도시된 바와 같이, 전면에 플러그도전막을 형성한 후 분리 공정을 진행한다. 이에 따라, 예비랜딩플러그(Pre landing plug, 57)가 형성된다. 플러그도전막은 폴리실리콘막 또는 금속막을 포함한다. 또한, 플러그도전막은 도우프드 폴리실리콘막(Doped polysilicon) 또는 언도우프드 폴리실리콘막(Undoped polysilicon)을 포함한다. 언도우프드 폴리실리콘막을 포함하는 경우 도핑농도를 맞춰주기 위해 추가 이온주입공정이 진행될 수 있다.
예비랜딩플러그(57)는 소자분리막(55A)에 정렬되어 형성된다. 이를 자기정렬 랜딩플러그 공정이라 한다. 분리 공정은 화학적기계적연마(CMP)를 포함한다. 화학적기계적연마(CMP)는 소자분리막(55A)과 예비랜딩플러그(57)간의 연마선택비가 높은 고선택비 연마슬러리를 사용하여 진행할 수 있다.
제2영역(302)을 덮는 어떠한 물질도 상태에서 자기정렬 랜딩플러그 공정을 진행하므로, 예비랜딩플러그(57)의 높이를 400Å 이상 최대한 높게 확보할 수 있다.
도 3f에 도시된 바와 같이, 매립게이트하드마스크막(58)을 형성한다.
매립게이트 공정을 위한 마스크 및 식각 공정을 진행한다. 예컨대, 감광막패 턴(도시 생략)을 이용하여 게이트게이트하드마스크막(58)과 예비랜딩플러그(57)를 식각한다. 예비랜딩플러그(57)를 식각함에 따라 기판(51) 상에 랜딩플러그(57A)가 형성된다. 이후, 랜딩플러그(57A) 사이에 노출된 기판(51)을 식각한다. 이에 따라, 제1영역(301)의 기판(51)에는 일정 깊이의 매립게이트트렌치(59)가 형성된다. 매립게이트트렌치(59)는 기판(51)과 소자분리막(55A)을 동시에 식각하여 형성될 수 있다.
위와 같이 랜딩플러그(57A)를 이용한 자기정렬 식각 공정을 이용하여 기판(51)을 식각하므로써 제1영역(301)에 매립게이트트렌치(59)가 형성된다.
이어서, 매립게이트트렌치(59)의 표면 상에 게이트절연막(60)을 형성한다.
게이트절연막(60) 상에 매립게이트트렌치(59)를 일부 매립하는 매립게이트(61)를 형성한다. 매립게이트(61)의 형성 방법은 다음과 같다. 먼저, 매립게이트트렌치(59)를 갭필하도록 전면에 금속막을 증착한다. 금속막은 티타늄질화막(TiN), 탄탈륨질화막(TaN), 텅스텐막(W) 등을 포함한다. 이어서, 매립게이트하드마스크막(58)의 표면이 드러나도록 CMP 등의 방법을 이용하여 금속막을 평탄화한다. 연속하여 평탄화된 금속막을 에치백한다.
이어서, 매립게이트(61) 상부를 갭필하는 갭필막(62)을 형성한다. 여기서, 갭필막(62)은 산화막, 질화막 또는 질화막과 산화막의 적층구조 중에서 선택될 수 있다. 예컨대, 갭필막(62)은 질화막을 얇게 실링한 후에 산화막을 갭필하여 형성할 수 있다.
이어서, 매립게이트하드마스크막(58)의 표면이 드러나도록 갭필막(62)을 평 탄화한다.
도시 하지 않았지만, 제2영역(302)에서 게이트를 형성하기 위한 게이트패터닝 공정을 진행한다. 즉, 제2영역(302)에 잔류하고 있는 패드폴리실리콘막(도시되지 않음)을 식각하여 게이트전극을 형성한다. 패드폴리실리콘막 상에 저저항 금속막을 더 형성한 후 게이트패터닝을 진행할 수도 있다.
도 4a 내지 도 4f는 본 발명의 제3실시예에 따른 반도체장치 제조 방법을 도시한 공정 단면도이다.
도 4a에 도시된 바와 같이, 실리콘기판 등의 기판(71) 상에 패드산화막(72)을 형성한다. 기판(71)은 제1영역(401)과 제2영역(402)이 정의되어 있다.
패드산화막(72) 상에 하드마스크폴리실리콘막(73)을 형성한다. 이때, 하드마스크폴리실리콘막(73)은 600∼1500Å 두께로 형성한다. 하드마스크폴리실리콘막(73)은 후속 STI 공정시 식각장벽 역할을 한다. 하드마스크폴리실리콘막(73) 외에 하드마스크질화막을 사용할 수 있다.
하드마스크폴리실리콘막(73) 상에 연마정지막(CMP Stop layer)을 더 형성할 수 있다. 연마정지막은 질화막을 포함한다.
소자분리막(75)을 형성하기 위한 STI(Shallow Trench Isolation) 공정을 진행한다.
STI 공정은 트렌치 형성 공정, 갭필 공정 및 평탄화 공정을 포함한다.
먼저, 감광막패턴(도시 생략)을 이용하여 하드마스크폴리실리콘막(73) 및 패드산화막(72)을 식각한다. 이후, 하드마스크폴리실리콘막(73)을 식각장벽으로 하여 기판(71)을 식각한다. 이에 따라, 기판(71)에는 일정 깊이를 갖는 트렌치(74)가 형성된다. 트렌치(74)는 제1영역(401)과 제2영역(402)에서 동시에 형성된다. 주변회로영역에 형성되는 트렌치(74)의 폭이 더 넓다.
다음으로, 트렌치(74)를 갭필하도록 SOD(Spin On Dielectric) 등의 절연막을 형성한다. 이후, 화학적기계적연마(CMP) 등의 평탄화 공정을 진행한다. 이에 따라, 트렌치(74)를 갭필하는 소자분리막(75)이 형성된다.
도 4b에 도시된 바와 같이, 기판(71) 상에 캡핑폴리실리콘막패턴(76)을 형성한다. 캡핑폴리실리콘막패턴(76)은 제1영역(401)을 오픈시키고 제2영역(402)을 덮는 형태이다. 캡핑폴리실리콘막패턴(76)은 오픈마스크(76A)를 이용하여 형성한다. 오픈마스크(76A)는 감광막패턴을 포함한다. 다른 실시예에서, 캡핑폴리실리콘막패턴(76) 대신에 캡핑질화막패턴을 형성할 수 있다. 이 경우는, STI 공정시 식각장벽 역할을 하는 하드마스크막이 하드마스크질화막인 경우이다.
도 4c에 도시된 바와 같이, 오픈마스크(76A)를 제거한 후, 폴리실리콘막들을 제거한다. 즉, 캡핑폴리실리콘막패턴(76)과 하드마스크폴리실리콘막(73)을 제거한다.
제1영역(401)에는 패드산화막(72)만 잔류한다.
도 4d에 도시된 바와 같이, 패드산화막(72)을 제거한다. 이때, 소자분리막(75)도 일부 식각되어 높이가 낮아진다. 높이가 낮아진 소자분리막은 도면부호 '75A'가 된다.
캡핑폴리실리콘막패턴(76)을 제거한 상태이므로, 제1영역(401)과 제2영 역(402)에서 소자분리막(75A)의 상부가 균일하게 식각(도면부호 '75B' 참조)됨에 따라 단차가 발생하지 않는다. 패드산화막(72)은 습식식각을 이용하여 제거한다. 습식식각은 불산 또는 BOE 용액을 이용한다.
도 4e에 도시된 바와 같이, 전면에 플러그도전막을 형성한 후 분리 공정을 진행한다. 이에 따라, 예비랜딩플러그(Pre landing plug, 77)가 형성된다. 플러그도전막은 폴리실리콘막 또는 금속막을 포함한다. 또한, 플러그도전막은 도우프드 폴리실리콘막(Doped polysilicon) 또는 언도우프드 폴리실리콘막(Undoped polysilicon)을 포함한다. 언도우프드 폴리실리콘막을 포함하는 경우 도핑농도를 맞춰주기 위해 추가 이온주입공정이 진행될 수 있다.
예비랜딩플러그(77)는 소자분리막(75A)에 정렬되어 형성된다. 이를 자기정렬 랜딩 플러그 공정이라 한다. 분리 공정은 화학적기계적연마(CMP)를 포함한다. 화학적기계적연마(CMP)는 소자분리막(75A)과 예비랜딩플러그(77)간의 연마선택비가 높은 고선택비 연마슬러리를 사용하여 진행할 수 있다.
캡핑폴리실리콘막패턴(76)을 제거한 상태에서 자기정렬 랜딩플러그 공정을 진행하므로, 예비랜딩플러그(77)의 높이를 400Å 이상 최대한 높게 확보할 수 있다.
도 4f에 도시된 바와 같이, 매립게이트하드마스크막(78)을 형성한다.
매립게이트 공정을 위한 마스크 및 식각 공정을 진행한다. 예컨대, 감광막패턴(도시 생략)을 이용하여 게이트게이트하드마스크막(78)과 예비랜딩플러그(77)를 식각한다. 예비랜딩플러그(77)를 식각함에 따라 기판(71) 상에 랜딩플러그(77A)가 형성된다. 이후, 랜딩플러그(77A) 사이에 노출된 기판(71)을 식각한다. 이에 따라, 제1영역(401)의 기판(71)에는 일정 깊이의 매립게이트트렌치(79)가 형성된다. 매립게이트트렌치(79)는 기판(71)과 소자분리막(75A)을 동시에 식각하여 형성될 수 있다.
위와 같이 랜딩플러그(77A)를 이용한 자기정렬 식각 공정을 이용하여 기판(71)을 식각하므로써 제1영역(401)에 매립게이트트렌치(79)가 형성된다.
이어서, 매립게이트트렌치(79)의 표면 상에 게이트절연막(80)을 형성한다.
게이트절연막(80) 상에 매립게이트트렌치(79)를 일부 매립하는 매립게이트(81)를 형성한다. 매립게이트(81)의 형성 방법은 다음과 같다. 먼저, 매립게이트트렌치(81)를 갭필하도록 전면에 금속막을 증착한다. 금속막은 티타늄질화막(TiN), 탄탈륨질화막(TaN), 텅스텐막(W) 등을 포함한다. 이어서, 매립게이트하드마스크막(40)의 표면이 드러나도록 CMP 등의 방법을 이용하여 금속막을 평탄화한다. 연속하여 평탄화된 금속막을 에치백한다.
이어서, 매립게이트(81) 상부를 갭필하는 갭필막(82)을 형성한다. 여기서, 갭필막(82)은 산화막, 질화막 또는 질화막과 산화막의 적층구조 중에서 선택될 수 있다. 예컨대, 갭필막(82)은 질화막을 얇게 실링한 후에 산화막을 갭필하여 형성할 수 있다.
이어서, 매립게이트하드마스크막(78)의 표면이 드러나도록 갭필막(82)을 평탄화한다.
도시 하지 않았지만, 제2영역(402)에서 게이트를 형성하기 위한 게이트패터 닝 공정을 진행한다. 즉, 제2영역(402)에 잔류하고 있는 패드폴리실리콘막을 식각하여 게이트전극을 형성한다. 패드폴리실리콘막 상에 저저항 금속막을 더 형성한 후 게이트패터닝을 진행할 수도 있다.
상술한 실시예들에서는, 랜딩플러그를 먼저 형성한 후에 매립게이트를 형성하였으나, 다른 실시예에서는 매립게이트를 먼저 형성한 후 랜딩플러그를 형성할 수도 있다.
그리고, 상술한 실시예들에서는 제1영역의 매립게이트를 먼저 형성한 후 제2영역에서 게이트패터닝을 진행하였으나, 다른 실시예에서는 제2영역에 게이트절연막 및 게이트전극을 먼저 형성한 후 제1영역의 매립게이트를 형성할 수도 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도 1a 내지 도 1e는 종래기술에 따른 반도체장치 제조 방법을 도시한 도면.
도 2a 내지 도 2h는 본 발명의 제1실시예에 따른 반도체장치 제조 방법을 도시한 공정 단면도.
도 3a 내지 도 3f는 본 발명의 제2실시예에 따른 반도체장치 제조 방법을 도시한 공정 단면도.
도 4a 내지 도 4f는 본 발명의 제3실시예에 따른 반도체장치 제조 방법을 도시한 공정 단면도.
* 도면의 주요 부분에 대한 부호의 설명
31 : 기판 32 : 패드산화막
33 : 하드마스크폴리실리콘막 35, 35A : 소자분리막
36A : 캡핑질화막패턴 37A : 캡핑폴리실리콘막패턴

Claims (19)

  1. 제1영역과 제2영역이 정의된 기판 상에 패드산화막과 하드마스크막을 차례로 적층하는 단계;
    상기 기판에 소자분리막을 형성하는 단계;
    상기 제1영역을 오픈시키고 상기 제2영역을 덮는 캡핑막패턴을 형성하는 단계;
    상기 제1영역의 하드마스크막을 제거하는 단계;
    상기 캡핑막패턴을 제거하는 단계; 및
    상기 제1영역의 패드산화막을 제거하는 단계
    를 포함하는 반도체장치 제조 방법.
  2. 제1항에 있어서,
    상기 제1영역의 패드산화막을 제거하는 단계 이후에,
    상기 제1영역의 기판 상에 예비랜딩플러그를 형성하는 단계; 및
    상기 예비랜딩플러그를 식각하여 상기 제1영역에 랜딩플러그를 형성하는 단계
    를 더 포함하는 반도체장치 제조 방법.
  3. 제2항에 있어서,
    상기 랜딩플러그 사이에 노출된 상기 기판을 식각하여 매립게이트트렌치를 형성하는 단계;
    상기 매립게이트트렌치를 일부 매립하는 매립게이트를 형성하는 단계; 및
    상기 매립게이트 상부를 갭필하는 갭필막을 형성하는 단계
    를 더 포함하는 반도체장치 제조 방법.
  4. 제2항에 있어서,
    상기 예비랜딩플러그를 형성하는 단계는,
    상기 패드산화막이 제거된 기판의 전면에 플러그도전막을 형성하는 단계; 및
    상기 플러그도전막을 분리시키는 단계
    를 포함하는 반도체장치 제조 방법.
  5. 제1항에 있어서,
    상기 소자분리막을 형성하는 단계는,
    상기 하드마스크막 상에 소자분리마스크를 형성하는 단계;
    상기 소자분리마스크를 식각장벽으로 하여 상기 하드마스크막을 식각하는 단 계;
    상기 하드마스크막을 식각장벽으로 하여 패드산화막과 기판을 식각하여 트렌치를 형성하는 단계;
    상기 트렌치를 갭필하는 절연막을 형성하는 단계; 및
    상기 하드마스크막이 노출될때까지 상기 절연막을 평탄화하는 단계
    를 포함하는 반도체장치 제조 방법.
  6. 제1항에 있어서,
    상기 캡핑막패턴은,
    질화막을 포함하는 반도체장치 제조 방법.
  7. 제1항에 있어서,
    상기 캡핑막패턴은 감광막을 포함하는 반도체장치 제조 방법.
  8. 제1항에 있어서,
    상기 캡핑막패턴은 폴리실리콘막을 포함하는 반도체장치 제조 방법.
  9. 제1항에 있어서,
    상기 하드마스크막은 폴리실리콘막을 포함하는 반도체장치 제조 방법.
  10. 제9항에 있어서,
    상기 캡핑막패턴은 질화막의 단일 구조 또는 질화막과 폴리실리콘막이 적층된 적층구조를 포함하는 반도체장치 제조 방법.
  11. 제1항에 있어서,
    상기 하드마스크막은 질화막을 포함하는 반도체장치 제조 방법.
  12. 제11항에 있어서,
    상기 캡핑막패턴은 폴리실리콘막의 단일구조 또는 폴리실리콘막과 질화막이 적층된 적층구조를 포함하는 반도체장치 제조 방법.
  13. 제1항에 있어서,
    상기 제1영역은 셀영역을 포함하고, 상기 제2영역은 주변회로영역을 포함하는 반도체장치 제조 방법.
  14. 제1영역과 제2영역이 정의된 기판 상에 패드산화막과 제1폴리실리콘막을 차례로 적층하는 단계;
    상기 기판에 소자분리막을 형성하는 단계;
    상기 제1영역을 오픈시키고 상기 제2영역을 오픈시키는 제2폴리실리콘막패턴을 형성하는 단계;
    상기 제2폴리실리콘막패턴과 상기 제1영역의 제1폴리실리콘막을 제거하는 단계; 및
    상기 제1영역의 패드산화막을 제거하는 단계
    를 포함하는 반도체장치 제조 방법.
  15. 제14항에 있어서,
    상기 제1영역의 패드산화막을 제거하는 단계 이후에,
    상기 제1영역의 기판 상에 예비랜딩플러그를 형성하는 단계; 및
    상기 예비랜딩플러그를 식각하여 상기 제1영역에 랜딩플러그를 형성하는 단계
    를 더 포함하는 반도체장치 제조 방법.
  16. 제15항에 있어서,
    상기 랜딩플러그 사이에 노출된 기판을 식각하여 매립게이트트렌치를 형성하는 단계;
    상기 매립게이트트렌치를 일부 매립하는 매립게이트를 형성하는 단계; 및
    상기 매립게이트 상부를 갭필하는 갭필막을 형성하는 단계
    를 더 포함하는 반도체장치 제조 방법.
  17. 제15항에 있어서,
    상기 예비랜딩플러그를 형성하는 단계는,
    상기 패드산화막이 제거된 기판의 전면에 플러그도전막을 형성하는 단계; 및
    상기 플러그도전막을 분리시키는 단계
    를 포함하는 반도체장치 제조 방법.
  18. 제14항에 있어서,
    상기 소자분리막을 형성하는 단계는,
    상기 제1폴리실리콘막 상에 소자분리마스크를 형성하는 단계;
    상기 소자분리마스크를 식각장벽으로 하여 상기 제1폴리실리콘막을 식각하는 단계;
    상기 제1폴리실리콘막을 식각장벽으로 하여 상기 패드산화막과 기판을 식각하여 트렌치를 형성하는 단계;
    상기 트렌치를 갭필하는 절연막을 형성하는 단계; 및
    상기 제1폴리실리콘막이 노출될때까지 상기 절연막을 평탄화하는 단계
    를 포함하는 반도체장치 제조 방법.
  19. 제14항에 있어서,
    상기 제1영역은 셀영역을 포함하고, 상기 제2영역은 주변회로영역을 포함하는 반도체장치 제조 방법.
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