DE102021102951A1 - Entkopplungssystem, verfahren zum betrieb davon und verfahren zur herstellung davon - Google Patents

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Yi-Hsiang Wang
Jaw-Juinn Horng
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Abstract

Ein Entkopplungskapazität-System (Decap-System), welches umfasst: eine Decap, die elektrisch zwischen eine erste oder eine zweite Referenzspannungsschiene und einen ersten Knoten gekoppelt ist; und eine Biasschaltung, die zwischen den ersten Knoten und die zweite bzw. die erste Referenzspannungsschiene gekoppelt ist. Aufgrund der Reihenschaltung der Decap-Schaltung und der Biasschaltung verringert der Spannungsabfall über der Biasschaltung derart wirksam den Spannungsabfall über der Decap-Schaltung, dass der Spannungsabfall über der Decap-Schaltung geringer als ein Spannungsabfall über dem gesamten Decap-System ist.

Description

  • PRIORITÄTSANSPRUCH UND QUERVERWEIS
  • Die vorliegende Anmeldung beansprucht die Priorität der vorläufigen US-Anmeldungen Nr. 63/057,093 , eingereicht am 27. Juli 2020, und Nr. 63/057,101, eingereicht am 27. Juli 2020, die jeweils durch Verweis vollständig hierin aufgenommen werden.
  • HINTERGRUND
  • Eine integrierte Schaltung („IC“ - Integrated Circuit) umfasst ein oder mehrere Halbleiterbauelemente. Eine Möglichkeit zur Darstellung eines Halbleiterbauelements besteht in der Verwendung einer Draufsicht, die als Layoutdiagramm bezeichnet wird. Layoutdiagramme werden im Kontext von Designregeln erzeugt. Ein Satz von Designregeln erlegt der Platzierung entsprechender Strukturen in einem Layoutdiagramm Beschränkungen auf, z. B. geografische/räumliche Beschränkungen, Verbindungsbedingungen oder dergleichen. Im Allgemeinen umfasst ein Satz von Designregeln eine Teilmenge der Designregeln, welche sich auf den Abstand und andere Wechselwirkungen zwischen Strukturen in benachbarten oder angrenzenden Zellen beziehen, wobei die Strukturen Leiter in einer Metallisierungsschicht darstellen.
  • Üblicherweise ist ein Satz von Designregeln spezifisch für einen Prozess/ Technologieknoten, gemäß dem ein Halbleiterbauelement auf der Grundlage eines Layoutdiagramms hergestellt wird. Der Satz von Designregeln gleicht die Variabilität des entsprechenden Prozesses/Technologieknotens aus. Eine solche Kompensation erhöht die Wahrscheinlichkeit, dass ein reales Halbleiterbauelement, das sich aus einem Layoutdiagramm ergibt, ein akzeptables Gegenstück zu dem virtuellen Bauelement ist, auf welchem das Layoutdiagramm basiert.
  • Figurenliste
  • Aspekte der vorliegenden Offenbarung werden am besten anhand der folgenden detaillierten Beschreibung verständlich, wenn diese in Verbindung mit den beigefügten Figuren gelesen wird. Es sei noch angemerkt, dass entsprechend der üblichen Branchenpraxis verschiedene Merkmale nicht maßstabsgetreu gezeichnet sind. Tatsächlich können die Abmessungen der verschiedenen Merkmale zur Klarheit der Diskussion beliebig vergrößert oder verkleinert sein.
    • 1A-1C sind jeweils Blockdiagramme eines Halbleiterbauelements gemäß einigen Ausführungsformen.
    • 2A-2B sind jeweils Blockdiagramme gemäß einigen Ausführungsformen.
    • 3A-3J sind jeweils Schaltbilder gemäß einigen Ausführungsformen.
    • 3K ist ein Layoutdiagramm gemäß einigen Ausführungsformen.
    • 4A-4G sind jeweils Schaltbilder gemäß einigen Ausführungsformen.
    • 5A-5B sind jeweils Schaltbilder gemäß einigen Ausführungsformen.
    • 6, 7 und 8A-8B sind jeweils Ablaufdiagramme gemäß einigen Ausführungsformen.
    • 9 ist ein Blockdiagramm eines EDA-Systems (Systems zur elektronischen Designautomatisierung) gemäß einigen Ausführungsformen.
    • 10 ist ein Blockdiagramm eines Herstellungssystems für integrierte Schaltungen (ICs) und eines zugehörigen IC-Herstellungsablaufs gemäß einigen Ausführungsformen.
  • DETAILLIERTE BESCHREIBUNG
  • Die folgende Offenbarung stellt viele unterschiedliche Ausführungsformen bzw. Ausführungsbeispiele zum Implementieren unterschiedlicher Merkmale des bereitgestellten Gegenstands bereit. Konkrete Beispiele für Komponenten, Werte, Vorgänge, Materialien, Anordnungen oder dergleichen werden nachstehend beschrieben, um die vorliegende Offenbarung zu vereinfachen. Diese sind natürlich lediglich Ausführungsbeispiele und sollen nicht einschränkend sein. Andere Komponenten, Werte, Vorgänge, Materialien, Anordnungen und dergleichen werden in Betracht gezogen. Zum Beispiel kann die Ausbildung eines ersten Merkmals über oder auf einem zweiten Merkmal in der folgenden Beschreibung Ausführungsformen umfassen, bei welchen das erste und das zweite Merkmal in direktem Kontakt ausgebildet werden, und auch Ausführungsformen umfassen, bei welchen zusätzliche Merkmale derart zwischen dem ersten und dem zweiten Merkmal ausgebildet werden können, dass das erste und das zweite Merkmal möglicherweise nicht in direktem Kontakt sind. Außerdem kann die vorliegende Offenbarung in den verschiedenen Beispielen Bezugszeichen und/oder Buchstaben wiederholen. Diese Wiederholung dient der Einfachheit und Klarheit und gibt an sich keine Beziehung zwischen den verschiedenen diskutierten Ausführungsformen und/oder Ausgestaltungen vor.
  • Ferner können räumlich relative Begriffe wie „unter“, „unterhalb“, „untere/r/s“, „über“, „obere/r/s“ und dergleichen hier zur Vereinfachung der Beschreibung verwendet werden, um die Beziehung eines Elementes oder Merkmals zu einem anderen Element (anderen Elementen) oder Merkmal(en), wie in den Figuren veranschaulicht, zu beschreiben. Die räumlich relativen Begriffe sollen zusätzlich zu der in den Figuren gezeigten Ausrichtung unterschiedliche Ausrichtungen der Vorrichtung im Gebrauch oder Betrieb umfassen. Der Gegenstand kann anders ausgerichtet sein (um 90 Grad gedreht oder in anderen Ausrichtungen), und die vorliegend verwendeten räumlich relativen Beschreibungen können ebenso entsprechend interpretiert werden.
  • In einigen Ausführungsformen wird ein Entkopplungskapazität-System (Decap-System, wobei Decap für Decoupling Capacitance steht) bereitgestellt, das eine Decap-Schaltung und eine Biasschaltung umfasst. Die Decap-Schaltung ist zwischen eine erste Referenzspannungsschiene (die z. B. VDD bereitstellt) oder eine zweite Referenzspannungsschiene (die z. B. VSS bereitstellt) und einen ersten Knoten gekoppelt. Ein Spannungsabfall über der Decap-Schaltung ist V dcp. In einigen Ausführungsformen umfassen die Decap-Schaltung und die Biasschaltung jeweils Metall-Oxid-Halbleiter-Feldeffekttransistoren (MOSFETs) mit dünnem Oxid. In einigen Ausführungsformen weisen die MOSFETs in der Decap-Schaltung eine Kondensatorkonfiguration auf. Die Biasschaltung ist zwischen den ersten Knoten und die zweite bzw. die erste Referenzspannungsschiene gekoppelt. In einigen Ausführungsformen weisen die MOSFETs in der Biasschaltung eine Diodenkonfiguration auf. Gemäß einer anderen Herangehensweise ist eine Decap-Schaltung, die der vorstehend aufgeführten Decap-Schaltung entspricht, zwischen VDD und VSS bereitgestellt, allerdings nicht in Reihe mit einer Biasschaltung, sodass ein Spannungsabfall über der Decap-Schaltung (V_other) gemäß der anderen Herangehensweise VDD ist. Gemäß zumindest einigen Ausführungsformen, in denen die Decap-Schaltung in Reihe mit der Biasschaltung gekoppelt ist, weisen ein oder mehrere Metall-Oxid-Halbleiter-Feldeffekttransistoren (MOSFETs) mit dünnem Dielektrikum, z. B. Oxid, in der Decap-Schaltung den Vorteil auf, weniger anfällig für einen Durchbruch des dünnen Gate-Oxids und/oder Leckstromverluste zu sein als ein oder mehrere MOSFETs in der Decap-Schaltung gemäß der anderen Herangehensweise, da V dcp kleiner als VDD ist, wohingegen gemäß der anderen Herangehensweise V_other = VDD ist.
  • 1A ist ein Blockdiagramm eines Halbleiterbauelements 100A gemäß einigen Ausführungsformen.
  • Das Halbleiterbauelement 100A umfasst einen Funktionszellbereich 102 und einen Entkopplungssystem-Zellbereich 108 (siehe 2A-2B, 3A-3B, 4A-4B oder dergleichen). Letzterer, nämlich der Entkopplungssystem-Zellbereich 108, stellt eine Funktion zur kapazitiven Entkopplung bereit. Das Bestimmungswort „Funktions-“ wird auf den Zellbereich 102 angewendet, um anzugeben, dass der Zellbereich 102 eine Funktion bereitstellt, die sich von der durch den Entkopplungssystem-Zellbereich 108 bereitgestellten Funktion unterscheidet.
  • 1B ist ein Blockdiagramm eines Halbleiterbauelements 100B gemäß einigen Ausführungsformen.
  • Das Halbleiterbauelement 100B aus 1B ist dem Halbleiterbauelement 100A aus 1B ähnlich. Der Funktionszellbereich 102 des Halbleiters 100B umfasst jedoch ferner einen analogen Zellbereich 104.
  • 1C ist ein Blockdiagramm eines Halbleiterbauelements 100C gemäß einigen Ausführungsformen.
  • Das Halbleiterbauelement 100C aus 1C ist dem Halbleiterbauelement 100A aus 1B ähnlich. Der Funktionszellbereich 102 des Halbleiters 100C umfasst jedoch ferner einen Hochfrequenz-Zellbereich (HF-Zellbereich) 104.
  • 2A ist ein Blockdiagramm eines Entkopplungssystems 200A gemäß einigen Ausführungsformen.
  • Das Entkopplungssystem 200A umfasst eine oder Funktionsschaltungen 202 und ein Entkopplungskapazität-System (Decap-System) 208A. Die eine oder die mehreren Funktionsschaltungen 202 sind ein Beispiel für den Funktionszellbereich 102 aus 1A. Das Decap-System 208A ist ein Beispiel für den Entkopplungssystem-Zellbereich 108 aus 1A.
  • In 2A sind die eine oder die mehreren Funktionsschaltungen 202 und das Decap-System 208A parallel zueinander elektrisch zwischen Schienen 214 und 216 gekoppelt. Nachfolgend wird der Kürze halber anstelle von „elektrisch gekoppelt“ (und ähnlicher Varianten) der Ausdruck „gekoppelt“ (und ähnliche Varianten) verwendet, wobei zu verstehen ist, dass das Adverb „elektrisch“ unausgesprochen enthalten ist.
  • Das Decap-System 208A stellt eine Funktion zur kapazitiven Entkopplung bereit. Insbesondere hilft das Decap-System 208A dabei, die eine oder die mehreren Funktionsschaltungen 202 von Schwankungen der VDD zu entkoppeln. Das Bestimmungswort „Funktions-“ wird auf die eine oder die mehreren Schaltungen 202 angewendet, um anzugeben, dass die eine oder die mehreren Schaltungen 202 entsprechende Funktionen bereitstellen, die sich von der durch das Entkopplungssystem 208A bereitgestellten Funktion unterscheiden.
  • In 2A stellt die Schiene 214 eine erste Referenzspannung bereit. Die Schiene 216 stellt eine zweite Referenzspannung bereit. In 2A (und anderen vorliegend erörterten Figuren) sind die erste und die zweite Referenzspannung VDD bzw. VSS. In einigen Ausführungsformen sind die erste und die zweite Referenzspannung Spannungen, welche von VDD bzw. VSS verschieden sind.
  • Das Decap-System 208A umfasst eine Decap-Schaltung 210, die mit einer Biasschaltung 212 in Reihe gekoppelt ist. Im Wesentlichen die gesamte kapazitive Entkopplungsfunktionalität des Decap-Systems 208A wird durch die Decap-Schaltung 210 bereitgestellt. Insbesondere ist die Decap-Schaltung 210 zwischen einen Eingang des Decap-Systems 208A und einen Knoten 218 gekoppelt, wobei sich Letzterer innerhalb des Decap-Systems 208A befindet. Die Biasschaltung 212 ist zwischen den Knoten 218 und einen Ausgang des Decap-Systems 208A gekoppelt.
  • In einigen Ausführungsformen wird das Decap-System 208A in Bezug auf den Spannungsabfall als Spannungsteiler beschrieben. Ein Spannungsabfall zwischen den Schienen 214 und 216 ist VDD. Demgemäß ist ein Spannungsabfall über dem Decap-System 208A VDD. Ein Spannungsabfall über der Decap-Schaltung 210 ist V dcp. Ein Spannungsabfall über der Biasschaltung 210 ist V_bs. Daher wird in einigen Ausführungsformen der Spannungsabfall über dem Decap-System 208A VDD dargestellt durch eine erste Gleichung: VDD = V_dep + V_bs .
    Figure DE102021102951A1_0001
  • Umstellen der ersten Gleichung ergibt eine zweite Gleichung: V_dcp = VDD − V_bs .
    Figure DE102021102951A1_0002
  • In einigen Ausführungsformen bezieht sich das Bestimmungswort „Bias“ der Biasschaltung 212 auf die Wirkung des Spannungsabfalls V_bs, da der Spannungsabfall V_bs den Spannungsabfall V dcp verringert (bzw. vorspannt; auf Englisch „to bias“); hier wäre der Spannungsabfall V dcp gleich VDD, wenn nicht die Biasschaltung 212 in Reihe mit der Decap-Schaltung 210 zwischen die Schienen 214 und 216 gekoppelt wäre.
  • Gemäß einer anderen Herangehensweise ist eine Decap-Schaltung, die der Decap-Schaltung 210 entspricht, zwischen VDD und VSS bereitgestellt, allerdings nicht in Reihe mit einer Biasschaltung, sodass ein Spannungsabfall über der Decap-Schaltung (V_other) gemäß der anderen Herangehensweise VDD ist. Gemäß zumindest einigen Ausführungsformen, in denen die Decap-Schaltung 210 in Reihe mit der Biasschaltung 212 gekoppelt ist, weisen ein oder mehrere Metall-Oxid-Halbleiter-Feldeffekttransistoren (MOSFETs) mit dünnem Oxid in der Decap-Schaltung 210 (siehe 2A oder dergleichen) den Vorteil auf, weniger anfällig für einen Durchbruch des dünnen Gate-Dielektrikums, z. B. Oxid, und/oder Leckstromverluste zu sein als ein oder mehrere MOSFETs in der Decap-Schaltung gemäß der anderen Herangehensweise, da V dcp kleiner als VDD ist, wohingegen gemäß der anderen Herangehensweise V_other = VDD ist.
  • 2B ist ein Blockdiagramm eines Entkopplungssystems 200B gemäß einigen Ausführungsformen.
  • Das System 200B aus 2B ist dem System 200A aus 2A ähnlich. Die Reihenanordnung der Decap-Schaltung 210 und der Biasschaltung 212 in 2B unterscheidet sich jedoch von derjenigen in 2A. Insbesondere ist in 2B die Biasschaltung 212 zwischen den Eingang des Decap-Systems 208B und den Knoten 218 gekoppelt. Außerdem ist die Decap-Schaltung 210 zwischen den Knoten 218 und den Ausgang des Decap-Systems 208B gekoppelt.
  • 3A ist ein Schaltbild eines Entkopplungssystems 308A gemäß einigen Ausführungsformen. 3B ist ein Blockdiagramm eines Entkopplungssystems 308B gemäß einigen Ausführungsformen. 3C-3J sind jeweils Schaltbilder gemäß einigen Ausführungsformen. 3K ist ein Layoutdiagramm 308K gemäß einigen Ausführungsformen.
  • 3A-3K befolgen ein ähnliches Nummerierungsschema wie 2A-2B. Einige Komponenten sind unterschiedlich, obwohl sie einander entsprechen. Um das Identifizieren entsprechender aber unterschiedlicher Komponenten zu unterstützen, verwendet die Nummerierungskonvention in 3A-3K mit 3 beginnende Bezugszeichen, während die Nummerierungskonvention in 2A-2B mit 2 beginnende Bezugszeichen verwendet. Zum Beispiel ist das Element 308A in 3A ein Entkopplungssystem und auch das entsprechende Element 208A in 2A ein Entkopplungssystem; wobei Ähnlichkeiten durch die gemeinsame Endung_08A wiedergegeben werden und Unterschiede durch die entsprechende Anfangsziffer 3 in 3A und 2 in 2A wiedergegeben werden. Der Kürze halber konzentriert sich die Erörterung eher auf Unterschiede als auf Ähnlichkeiten zwischen 3A-3K und 2A-2B.
  • 2A-2B umfassen jeweils die Biasschaltung 212, 3A umfasst hingegen einen bestimmten Typ von Biasschaltung 212, und zwar eine Biasschaltung 322. Die selbstvorspannende Biasschaltung 322 weist daher zumindest dieselben Vorteile auf wie die vorstehend erörterte Biasschaltung 212. Außerdem zeigt 3A die Decap-Schaltung 210 detaillierter als 2A-2B.
  • In 3A wird im Wesentlichen die gesamte kapazitive Entkopplungsfunktionalität des Decap-Systems 308A durch die Decap-Schaltung 210 bereitgestellt. In 3A umfasst die Decap-Schaltung 210 einen oder mehrere kondensatorkonfigurierte MOSFETs N1(1) und N1(2), die parallel zueinander gekoppelt sind. Da N1(2) optional ist, ist er unter Verwendung von gestrichelten Linien gezeigt. In einigen Ausführungsformen umfasst die Decap-Schaltung 210 N1(1), N1(2) und einen oder mehrere kondensatorkonfigurierte MOSFETs, die parallel zueinander gekoppelt sind.
  • In einigen Ausführungsformen umfasst das Kondensatorkonfigurieren eines MOSFET Koppeln des Gateanschlusses an eine erste Spannung und Koppeln des Source- und des Drainanschlusses jeweils an eine zweite Spannung, die sich von der ersten Spannung unterscheidet. In 3A ist mit Bezug auf den NFET N1(1) und gemäß Ausrichtung 320A der Gateanschluss von N1(1) mit der Schiene 214 gekoppelt und der Source- und der Drainanschluss von N1(1) jeweils mit dem Knoten 218 gekoppelt, wobei dies einer Kondensatorkonfiguration entspricht.
  • Die Nettokapazität von parallel zueinander gekoppelten Kondensatoren ist die Summe der einzelnen Kapazitäten. Unter der Annahme, dass N1(1) und N1(2) jeweils im Wesentlichen die gleiche Kapazität C_N1(x) aufweisen, beträgt die Gesamtkapazität der Decap-Schaltung 210 für eine Ausführungsform, in der die Decap-Schaltung 210 nur N1(1) und N1(2) aufweist, 2*C_N1(x).
  • Ein MOSFET weist eine Schicht aus dielektrischem Material zwischen dem Gateanschluss und einem Kanalbereich auf. In einigen Ausführungsformen ist das dielektrische Material ein Oxid. Im Folgenden wird die Schicht aus dielektrischem Material zwischen dem Gateanschluss und dem Kanalbereich eines MOSFET allgemein als Gate-Oxid des MOSFET bezeichnet.
  • In einigen Ausführungsformen ist N1(1) und N1(2) jeweils ein MOSFET vom Dünnoxid-Typ; das Gegenstück wäre ein MOSFET vom Dickoxid-Typ. Ein MOSFET vom Dünnoxid-Typ weist ein im Vergleich dünneres Gate-Oxid, eine im Vergleich höhere maximale Betriebsfrequenz und eine im Vergleich niedrigere maximale Betriebsspannung auf. Ein MOSFET vom Dickoxid-Typ weist ein im Vergleich dickeres Gate-Oxid, eine im Vergleich niedrigere maximale Betriebsfrequenz und eine im Vergleich höhere maximale Betriebsspannung auf. In einigen Ausführungsformen weist ein MOSFET mit dünnem Oxid eine Gate-Oxiddicke auf, die gleich oder kleiner als ungefähr 0,2 Nanometer (nm) ist.
  • In einigen Ausführungsformen umfasst das Gate-Oxid eine oder mehrere Schichten aus Siliziumoxid, Siliziumnitrid, Siliziumoxinitrid oder dielektrischen Materialien mit hohem k-Wert (Dielektrizitätskonstante) wie Hafniumoxid (HfO2), TiO2, HfZrO, Ta2O3, HfSiO4, ZrO2, ZrSiO2 oder Kombinationen davon. Alternativ dazu umfassen die dielektrischen Materialien mit hohem k-Wert Metalloxide. Beispiele für Metalloxide, die für die Dielektrika mit hohem k-Wert verwendet werden, umfassen Oxide von Li, Be, Mg, Ca, Sr, Sc, Y, Zr, Hf, Al, La, Ce, Pr, Nd, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm, Yb, Lu und/oder Mischungen davon oder dergleichen.
  • Wie in 3A gezeigt, sind N1(1) und N1(2) jeweils n-leitende MOSFETs (NFETs). Wie ebenfalls in 3A gezeigt, sind N1(1) und N1 (2) jeweils gemäß Ausrichtung 320A zwischen die Schiene 214 und den Knoten 218 gekoppelt.
  • In einigen Ausführungsformen ist jeder NFET N1(1)-N1(2) gemäß Ausrichtung 320C aus 3C angeordnet. In 3C sind mit Bezug auf den NFET N1(1) und gemäß Ausrichtung 320C der Source- und der Drainanschluss von N1(1) jeweils mit der Schiene 214 gekoppelt und der Gateanschluss von N1(1) ist mit dem Knoten 218 gekoppelt.
  • In einigen Ausführungsformen sind die NFETs N1(1) und N1(2) stattdessen jeweils entsprechende p-leitende MOSFETs (PFET) P1(1) und P1(2) (nicht gezeigt). In einigen Ausführungsformen weisen P1(1) und P2(2) jeweils die in 3D gezeigte Ausrichtung 320D auf. In 3D ist mit Bezug auf den PFET P1(1) und gemäß Ausrichtung 320D der Gateanschluss von P1(1) mit der Schiene 214 gekoppelt und der Source- und der Drainanschluss von P1(1) sind jeweils mit dem Knoten 218 gekoppelt. In einigen Ausführungsformen sind die PFETs P1(1)-P1 (2) jeweils gemäß Ausrichtung 320E aus 3E angeordnet. In 3E sind mit Bezug auf den PFET P1(1) und gemäß Ausrichtung 320E der Source- und der Drainanschluss von P1(1) jeweils mit der Schiene 214 gekoppelt und der Gateanschluss von P1(1) ist mit dem Knoten 218 gekoppelt.
  • Zurück zur Erörterung von 3A: Hier umfasst die selbstvorspannende Biasschaltung 322 einen oder mehrere diodenkonfigurierte MOSFETs N2(1) und N2(2), die in Reihe zwischen den Knoten 218 und die Schiene 216 gekoppelt sind. In einigen Ausführungsformen umfasst das Diodenkonfigurieren eines NFET Koppeln des Gate- und des Drainanschlusses jeweils an eine erste Spannung und Koppeln des Sourceanschlusses an eine zweite Spannung, die sich von der ersten Spannung unterscheidet. In einigen Ausführungsformen umfasst das Diodenkonfigurieren eines PFET Koppeln des Sourceanschlusses an eine erste Spannung und Koppeln des Gate- und des Drainanschlusses jeweils an eine zweite Spannung, die sich von der ersten Spannung unterscheidet.
  • In einigen Ausführungsformen sind N2(1) und N2(2) jeweils MOSFETs vom Dünnoxid-Typ. Da N2(2) optional ist, ist er unter Verwendung von gestrichelten Linien gezeigt. Insbesondere ist N2(1) zwischen den Knoten 218 und einen Knoten 319(1) gekoppelt, der sich innerhalb der selbstvorspannenden Biasschaltung 322 befindet. Der MOSFET N2(2) ist zwischen den Knoten 319(1) und die Schiene 216 gekoppelt. In einer Ausführungsform, in der die selbstvorspannende Biasschaltung 322 nur N2(1) umfasst, ist demgemäß N2(1) zwischen die Schienen 214 und 216 und nicht zwischen die Schiene 214 und den Knoten 319(1) gekoppelt. In einigen Ausführungsformen umfasst die selbstvorspannende Biasschaltung 322 N2(1), N2(2) und einen oder mehrere diodenkonfigurierte MOSFETs, die in Reihe gekoppelt sind.
  • Wie in 3A gezeigt, sind N2(1) und N2(2) jeweils NFETs. Wie ebenfalls in 3A gezeigt, sind N2(1) und N2(2) jeweils gemäß Ausrichtung 324A gekoppelt. In 3A sind mit Bezug auf die NFETs N2(1) und gemäß Ausrichtung 324A der Gate- und der Drainanschluss von N2(1) jeweils mit dem Knoten 218 gekoppelt, und der Sourceanschluss von N2(1) ist mit dem Knoten 319(1) gekoppelt, wobei dies einer Diodenkonfiguration entspricht. In einigen Ausführungsformen bezieht sich das Partizip „selbstvorspannend“, das die Biasschaltung 322 bezeichnet, auf die Wirkung der Diodenkonfiguration von N2(1) und von N2(2), welche dazu führt, dass N2(1) und N2(2) sich jeweils selbst entsprechend vorspannen. Ein Spannungsabfall über der Biasschaltung 322 ist V_bs, wobei V_bs die Summe des Spannungsabfalls über N2(1) und des Spannungsabfalls über N2(2) ist.
  • In einigen Ausführungsformen sind die NFETs N2(1) und N2(2) stattdessen jeweils entsprechende p-leitende MOSFETs (PFET) P2(1) und P2(2) (nicht gezeigt). In einigen Ausführungsformen weisen P2(1) und P2(2) jeweils die in 3F gezeigte Ausrichtung 324F auf. In 3F ist mit Bezug auf P2(1) und gemäß Ausrichtung 324F der Sourceanschluss von P2(1) mit dem Knoten 218 gekoppelt und der Gate- und der Drainanschluss von P2(1) sind jeweils mit dem Knoten 319(1) gekoppelt.
  • In einigen Ausführungsformen sind die NFETs N2(1) und N2(2) stattdessen jeweils entsprechende Bipolartransistoren (BJT) BJT2(1) bzw. BJT2(2) (nicht gezeigt). In einigen Ausführungsformen weisen BJT2(1) und BJT2(2) jeweils die in 3G gezeigte Ausrichtung 324G auf. In 3G sind mit Bezug auf BJT2(1) (nicht gezeigt) und gemäß Ausrichtung 324G der Basis- und der Kollektoranschluss von BJT2(1) jeweils mit dem Knoten 218 gekoppelt und der Emitteranschluss von BJT2(1) ist mit dem Knoten 319(1) gekoppelt. In einigen Ausführungsformen weisen BJT2(1) und BJT2(2) jeweils die in 3H gezeigte Ausrichtung 324H auf. In 3H ist mit Bezug auf BJT2(1) (nicht gezeigt) und gemäß Ausrichtung 324H der Emitteranschluss des BJT BJT2(1) mit dem Knoten 218 gekoppelt und der Basis- und der Kollektoranschluss von BJT2(1) sind jeweils mit dem Knoten 319(1) gekoppelt.
  • In einigen Ausführungsformen sind die NFETs N2(1) und N2(2) stattdessen jeweils entsprechende Dioden D1 bzw. D2 (nicht gezeigt). In einigen Ausführungsformen weisen die Dioden jeweils die in 31 gezeigte Ausrichtung 324I auf. In 31 ist mit Bezug auf D1 (nicht gezeigt) und gemäß Ausrichtung 324I die Anode von D1 mit dem Knoten 218 gekoppelt und die Kathode von D1 mit dem Knoten 319(1) gekoppelt. In einigen Ausführungsformen sind die NFETs N2(1) und N2(2) stattdessen, wie in 3J, jeweils entsprechende passive Widerstände.
  • In einigen Ausführungsformen wird das Decap-System 308A für allgemeine Niederfrequenzanwendungen verwendet. In einigen Ausführungsformen wird die Kapazität der Decap-Schaltung 210 in Bezug auf einen Gütefaktor Q beschrieben. Im Allgemeinen stellt Q den Wirkungsgrad eines Kondensators anhand seiner Energieverlustrate dar. Im Allgemeinen gilt, je höher der Q-Wert eines Kondensators ist, desto niedriger sind die mit dem Kondensator assoziierten Verluste. In einigen Ausführungsformen wird Q durch Q = 1/(ωCR) dargestellt, wobei ω die Betriebsfrequenz, C die Kapazität des Kondensators und R der Serienwiderstand des Kondensators ist. Hier ist Q umgekehrt proportional zu ω, sodass Q abnimmt, wenn ω zunimmt. Daher wird das Decap-System 308A für allgemeine Niederfrequenzanwendungen verwendet. Für Hochfrequenzanwendungen wird auf 4A-4B und 5A-5B oder dergleichen verwiesen.
  • In Bezug auf die verbrauchte Fläche (Grundfläche) führt die Aufnahme einer Biasschaltung 322 in Reihe mit der Decap-Schaltung 210 in das Decap-System 308A gemäß einigen Ausführungsformen dazu, dass das Decap-System 308A eine im Vergleich größere Grundfläche aufweist als bei der anderen Herangehensweise, bei welcher die Decap-Schaltung zwischen VDD und VSS, jedoch nicht in Reihe mit einer Biasschaltung bereitgestellt ist. Üblicherweise gibt es jedoch erheblich, wenn nicht sogar wesentlich mehr Exemplare von kondensatorkonfigurierten MOSFETs (z. B. N1(1)) in der Decap-Schaltung 210 als Exemplare von diodenkonfigurierten MOSFETs (z. B. N2(1)) oder Exemplare von Ähnlichem (z. B. 3F-2J) in der selbstvorspannenden Schaltung 322. In einigen Ausführungsformen ist in der selbstvorspannenden Biasschaltung 322 des Decap-Systems 308A nur N2(1) bereitgestellt, während in der Decap-Schaltung 210 des Decap-Systems 308A viele Exemplare von kondensatorkonfigurierten MOSFETs (z. B. N1(1)) bereitgestellt sind, sodass das Verhältnis der Grundfläche von N2(1) area_N2(1) zur gesamten Grundfläche der vielen Exemplare von kondensatorkonfigurierten MOSFETs area_N1(x) in diesem Bereich liegt {≈ (1: 102)} ≤ (area_N2(1) : area_N1(x)) ≤ {≈ (1: 106)}: Daher wird die Vergrößerung der Grundfläche aufgrund der Aufnahme der Biasschaltung 322 in das Decap-System 308A als unerheblich betrachtet. Ferner ist die Zunahme der Grundfläche aufgrund der Aufnahme der Biasschaltung 322 in das Decap-System 308A durch die Vorteile der selbstvorspannenden Biasschaltung 322 wesentlich überkompensiert. In einigen Ausführungsformen verbraucht die selbstvorspannende Biasschaltung 322 abhängig von der Anzahl der Exemplare von diodenkonfigurierten MOSFETs (z. B. N2(1)) oder Exemplare von Ähnlichem (z. B. 3F-2J) in der selbstvorspannenden Biasschaltung 322 einen Strom I_322 in einem Bereich von (≈1 nA) ≤ I_322 ≤ (≈10 µA), welcher im Vergleich zu dem Gesamtstromverbrauch eines Halbleiterbauelements, das zusätzlich zu der selbstvorspannenden Biasschaltung 322 die eine oder die mehreren Funktionsschaltungen 202 (siehe 2A-2B)aufweist, unerheblich ist. Ferner ist die Zunahme des Stromverbrauchs, der der Aufnahme der Biasschaltung 322 in das Decap-System 308A zuzuschreiben ist, durch die Vorteile der selbstvorspannenden Biasschaltung 322 wesentlich überkompensiert.
  • In einigen Ausführungsformen werden die MOSFETs in der Decap-Schaltung bei einem Gate-Teilungsabstand (siehe 3K) von weniger als (≈100 nm) in den jeweiligen Sperrbereich vorgespannt, sodass im Kanalbereich im Wesentlichen keine Leitung stattfindet. Daher ist in einigen Ausführungsformen |V gs| < |V gs| und |V gd| < |V gs|, wobei Vgs die Spannung zwischen dem Gate- und dem Sourceanschluss ist, Vgd die Spannung zwischen dem Gate- und dem Drainanschluss ist und Vth die Schwellenspannung ist.
  • Mit Bezug auf 3B ist das System 308B aus 3B dem System 308A aus 3A ähnlich. Die Reihenanordnung der Decap-Schaltung 210 und der selbstvorspannenden Biasschaltung 322 in 3B unterscheidet sich jedoch von derjenigen in 3A. Insbesondere ist in 3B die selbstvorspannende Biasschaltung 322 zwischen den Eingang des Decap-Systems 308B und den Knoten 218 gekoppelt. Außerdem ist die Decap-Schaltung 210 zwischen den Knoten 218 und den Ausgang des Decap-Systems 308B gekoppelt.
  • Mit Bezug auf 3K stellt ein Layoutdiagramm 308K ein Halbleiterbauelement dar. Insbesondere stellt das Layoutdiagramm 308K das Entkopplungssystem 308A aus 3A dar.
  • Daher stellen einzelne Formen (auch als Strukturen bezeichnet) in dem Layoutdiagramm 308K die einzelnen Strukturen in dem Halbleiterbauelement dar, das durch das Layoutdiagramm 308K dargestellt wird. Zur Vereinfachung der Erörterung werden Elemente in dem Layoutdiagramm 308K so bezeichnet, als ob sie selbst Strukturen wären und nicht Formen. Beispielsweise ist jedes der Elemente 330(1)-330(4) in dem Layoutdiagramm 308K eine Gate-Form, die ein Exemplar einer Gatestruktur in einem entsprechenden Halbleiterbauelement darstellt. In der folgenden Erörterung werden die Formen 330(1)-330(4) des Layoutdiagramms 308K als entsprechende Gatestrukturen 330(1)-330(4) bezeichnet und nicht als entsprechende Gate-Formen 330(1)-330(4). Außerdem ist zum Beispiel Element 326 in dem Layoutdiagramm 308K eine Form, die einen aktiven Bereich in einem entsprechenden Halbleiterbauelement darstellt. In der folgenden Erörterung wird das Element 326 des Layoutdiagramms 308K als aktiver Bereich 326 bezeichnet und nicht als Form 326 des aktiven Bereichs.
  • In 3K umfasst das Layoutdiagramm 308K: einen aktiven Bereich 326 (wie aufgeführt); Metall-zu-Drain/Source-Kontaktstrukturen (MD-Kontaktstrukturen) 328(1)-328(5); und Gatestrukturen 330(1)-330(4) (wie aufgeführt). Der aktive Bereich 326 weist eine lange Symmetrieachse auf, die in einer ersten Richtung verläuft. In 3K ist die erste Richtung im Wesentlichen parallel zu der X-Achse. In einigen Ausführungsformen ist 3K gemäß FinFET-Technologie konfiguriert, sodass z. B. der aktive Bereich 326 eine Finne darstellt. In einigen Ausführungsformen ist der aktive Bereich 326 gemäß Nanodrahttransistortechnologie konfiguriert. In einigen Ausführungsformen ist der aktive Bereich 326 gemäß Nanoblatttransistortechnologie konfiguriert. In einigen Ausführungen ist der aktive Bereich 326 gemäß planarer Transistortechnologie konfiguriert.
  • Bezüglich der X-Achse sind die MD-Kontaktstrukturen 3281(1)-328(5) und die Gatestrukturen 330(1)-330(4) zwischen einander angeordnet und überlappen einander nicht. Die lange Symmetrieachse der einzelnen MD-Kontaktstrukturen 3281(1)-328(5) und Gatestrukturen 330(1)-330(4) verläuft jeweils in einer zweiten Richtung, die im Wesentlichen senkrecht zu der ersten Richtung ist. In 3K ist die zweite Richtung im Wesentlichen parallel zu der Y-Achse. In einigen Ausführungsformen sind die erste und die zweite Richtung zueinander senkrechte Richtungen, die von der Richtung der X-Achse bzw. der Y-Achse verschieden sind.
  • Jede der MD-Kontaktstrukturen 3281(1)-328(5) und Gatestrukturen 330(1)-330(4) befindet sich über einem entsprechenden Abschnitt des aktiven Bereichs 236. Insbesondere gilt in 3K und bezüglich der X-Achse: Die Gatestruktur 330(1) befindet sich zwischen den MD-Kontaktstrukturen 328(1) und 328(2); die Gatestruktur 330(2) befindet sich zwischen den MD-Kontaktstrukturen 328(2) und 328(3); die Gatestruktur 330(3) befindet sich zwischen den MD-Kontaktstrukturen 328(3) und 328(4); und die Gatestruktur 330(4) befindet sich zwischen den MD-Kontaktstrukturen 328(4) und 328(5).
  • Das Layoutdiagramm 308K umfasst ferner Via-zu-Gate/MD-Strukturen (VGD-Strukturen) 332(1)-332(9) und MO-Segmente 314K, 318K, 319(1)K und 316K. Die VGD-Strukturen 332(1)-332(9) befinden sich über entsprechenden MD-Kontaktstrukturen 328(1)-328(5) und Gatestrukturen 330(1)-330(4).
  • Die MO-Segmente 314K, 318K, 319(1)K und 316K befinden sich über entsprechenden Abschnitten der MD-Kontaktstrukturen 328(1)-328(5) und Gatestrukturen 330(1)-330(4). Entsprechende Abschnitte der MO-Segmente 314K, 318K, 319(1)K und 316K befinden sich über den VGD-Strukturen 332(1)-332(9).
  • In 3K liegen die MO-Segmente 314K, 318K, 319(1)K und 316K in einer ersten Metallisierungsschicht (M_1-te Schicht) und weisen eine lange Symmetrieachse auf, die im Wesentlichen in der ersten Richtung verläuft. Dem Layoutdiagramm 308K liegt ein entsprechender Halbleiterprozesstechnologieknoten zugrunde, der verschiedene Designregeln zum Erzeugen eines Layoutdiagramms umfasst. Dem Layoutdiagramm 308K liegt ferner zugrunde, dass die Designregeln eine Nummerierungskonvention befolgen, gemäß der eine erste Metallisierungslage (M_1-te Schicht) und eine entsprechende erste Verbindungsstrukturlage (V_1-te Schicht) (nicht gezeigt) als M0 bzw. V0 bezeichnet werden. In einigen Ausführungsformen liegt der Nummerierungskonvention zugrunde, dass die M 1-te Lage und die V_1 -te Lage als M1 bzw. V1 bezeichnet werden, die Segmente 314K, 318K, 319(1)K und 316K würden also als M1-Segmente bezeichnet werden.
  • Das MO-Segment 314K entspricht der Schiene 214 in 3A, das MO-Segment 314K stellt also die Spannung VDD bereit. Der Abschnitt des MO-Segments 318K, der über den VGD-Strukturen 332(7) und 332(8) liegt, entspricht dem Knoten 218 in 3A. Das MO-Segment 319(1)K entspricht dem Knoten 319(1) in 3A. Das MO-Segment 316K entspricht der Schiene 216 in 3A, das MO-Segment 316K stellt also die Spannung VSS bereit.
  • Mit Bezug auf die VGD-Strukturen 332(1)-332(9) in 3K befindet sich die VGD-Struktur 332(1) insbesondere an dem Schnittpunkt des MO-Segments 314K und der Gatestruktur 330(1). Die VGD-Struktur 332(2) befindet sich an dem Schnittpunkt des MO-Segments 314K und der Gatestruktur 330(2). Die VGD-Struktur 332(3) befindet sich an dem Schnittpunkt des M0-Segments 318K und der MD-Kontaktstruktur 328(1). Die VGD-Struktur 332(4) befindet sich an dem Schnittpunkt des MO-Segments 318K und der MD-Kontaktstruktur 328(2). Die VGD-Struktur 332(5) befindet sich an dem Schnittpunkt des MO-Segments 318K und der MD-Kontaktstruktur 328(3). Die VGD-Struktur 332(6) befindet sich an dem Schnittpunkt des M0-Segments 318K und der Gatestruktur 328(3). Die VGD-Struktur 332(7) befindet sich an dem Schnittpunkt des MO-Segments 319(1)K und der MD-Kontaktstruktur 328(4). Die VGD-Struktur 332(8) befindet sich an dem Schnittpunkt des MO-Segments 319(1)K und der Gatestruktur 328(4). Die VGD-Struktur 332(8) befindet sich an dem Schnittpunkt des MO-Segments 316K und der MD-Kontaktstruktur 328(5).
  • In 3K stellen die VGD-Strukturen 323(1), 323(3) und 323(4), die MD-Kontaktstrukturen 328(1) und 328(2), die Gatestruktur 330(1) und der entsprechende Abschnitt oder aktive Bereich 326 zusammen N1(1) aus 3A dar. Die VGD-Strukturen 323(2), 323(5) und 323(6), die MD-Kontaktstrukturen 328(2) und 328(3), die Gatestruktur 330(2) und der entsprechende Abschnitt oder aktive Bereich 326 stellen zusammen N1(2) aus 3A dar. Die VGD-Strukturen 323(5), 323(6) und 323(7), die MD-Kontaktstrukturen 328(3) und 328(4), die Gatestruktur 330(3) und der entsprechende Abschnitt oder aktive Bereich 326 stellen zusammen N2(1) aus 3A dar. Die VGD-Strukturen 323(7), 323(8) und 323(9), die MD-Kontaktstrukturen 328(4) und 328(5), die Gatestruktur 330(4) und der entsprechende Abschnitt oder aktive Bereich 326 stellen zusammen N2(2) aus 3A dar.
  • 3K liegt zugrunde, dass der aktive Bereich 326 gemäß NMOS-Technologie konfiguriert ist. In einigen Ausführungsformen ist der aktive Bereich 326 gemäß PMOS-Technologie konfiguriert. In einigen Ausführungsformen, in denen der aktive Bereich 326 gemäß PMOS-Technologie konfiguriert ist, gilt: Das MO-Segment 314K entspricht der Schiene 216 in 3A, das MO-Segment 314K stellt also die Spannung VSS bereit; und das MO-Segment 316K entspricht der Schiene 214 in 3A, das MO-Segment 316K stellt also die Spannung VDD bereit.
  • 4A ist ein Schaltbild eines Entkopplungssystems 408A gemäß einigen Ausführungsformen. 4B ist ein Blockdiagramm eines Entkopplungssystems 408B gemäß einigen Ausführungsformen. 4C-4G sind jeweils Schaltbilder gemäß einigen Ausführungsformen.
  • 4A-4G befolgen ein ähnliches Nummerierungsschema wie 3A-3K. Einige Komponenten sind unterschiedlich, obwohl sie einander entsprechen. Um das Identifizieren entsprechender aber unterschiedlicher Komponenten zu unterstützen, verwendet die Nummerierungskonvention in 4A-4G mit 4 beginnende Bezugszeichen, während die Nummerierungskonvention in 3A-3K mit 3 beginnende Bezugszeichen verwendet. Zum Beispiel ist das Element 408A in 4A ein Entkopplungssystem und auch das entsprechende Element 308A in 3A ein Entkopplungssystem; wobei Ähnlichkeiten durch die gemeinsame Endung _08A wiedergegeben werden und Unterschiede durch die entsprechende Anfangsziffer 4 in 4A und 3 in 3A wiedergegeben werden. Der Kürze halber konzentriert sich die Erörterung eher auf Unterschiede als auf Ähnlichkeiten zwischen 4A-4G und 3A-3K.
  • 3A-3B umfassen jeweils eine selbstvorspannende Biasschaltung 322, 4A umfasst hingegen eine verstärkte Biasschaltung 434, welche die selbstvorspannende Biasschaltung 322 aus 3A umfasst. Die verstärkte Biasschaltung 434 weist demgemäß mindestens dieselben Vorteile wie die vorstehend erörterte selbstvorspannende Biasschaltung 322 auf.
  • In 4A ist die Decap-Schaltung 210 mit MOSFETs gemäß Ausrichtung 320A gezeigt, welche dieselbe Ausrichtung wie die in 3A gezeigte ist. Ähnlich wie 3A weisen die MOSFETs in der Decap-Schaltung 210 in einigen Ausführungsformen alternative Ausrichtungen auf, wie in 3C-3E verschiedentlich gezeigt.
  • In 4A umfasst die Biasschaltung 434 die selbstvorspannende Biasschaltung 322 aus 3A und einen Biasstromgenerator 436, welcher einen positiven Verstärkungsstrom bereitstellt, der in den Knoten 218 fließt, um den Spannungsabfall über der Biasschaltung 434 zu verstärken. Der Strom durch die verstärkte Biasschaltung 434, 1 434, ist gleich dem Strom durch die Decap-Schaltung 210,1_210, plus den Verstärkungsstrom I 436, sodass 1 434 = I_210 + I_436 ist. Als Ergebnis ist die Gesamtmenge an Strom, die in 4A von dem Knoten 218 durch die verstärkte Biasschaltung 436 zu der Schiene 216 fließt, größer als die Gesamtmenge an Strom, die in 3A von dem Knoten 218 durch die selbstvorspannende Biasschaltung 322 zur Schiene 216 fließt. Bei Niederfrequenzanwendungen ist eine Wirkung des erhöhten Stroms durch die verstärkte Biasschaltung 436, dass der Spannungsabfall über der verstärkten Biasschaltung 436, V_bs_436, größer als der Spannungsabfall über der selbstvorspannenden Biasschaltung 322 wie in 3A, V_bs_322, ist, sodass V_bs_436 > V_bs_322 ist, ohne dass die Größe von N2(1) erhöht werden muss.
  • Angenommen, die Differenz zwischen V_bs_322 und V_bs_436 wird durch ΔV dargestellt, wobei ΔV eine positive Spannung ist, dann wird für Niederfrequenzanwendungen die Beziehung zwischen V_bs_322 und V_bs_436 durch eine dritte Gleichung dargestellt: V_bs_436 = V_bs_322 + Δ V .
    Figure DE102021102951A1_0003
  • Sei VDD = V_408A in 4A und VDD = V_308A in 3A, sodass VDD = V_408A = V 308A, und wird die zweite Gleichung nach VDD aufgelöst und entsprechend eingesetzt, ergibt sich eine vierte Gleichung: V_dep_408A + V_bs_436 = V_dep_308A + V_bs_322 .
    Figure DE102021102951A1_0004
  • Einsetzen der dritten Gleichung in die vierte Gleichung ergibt eine fünfte Gleichung: V_dep_408A = V_dep_308A − Δ V .
    Figure DE102021102951A1_0005
  • Auf der Grundlage der fünften Gleichung gilt V_dcp_408A < V_dcp_308 A. Bei Vergleich der Schutzwirkung der verstärkten Biasschaltung 434 in 4A und der selbstvorspannenden Biasschaltung 322 in 3A ergibt sich, dass ein oder mehrere MOSFETs mit dünnem Oxid in der Decap-Schaltung 210 des Entkopplungssystems 408A weniger anfällig für einen Durchbruch des dünnen Gate-Oxids und/oder Leckstromverluste sind als ein oder mehrere MOSFETs in der Decap-Schaltung 210 des Entkopplungssystems 308A, da V_dcp_408A < V_dcp_308A.
  • In einigen Ausführungsformen wird das Decap-System 408A für Hochfrequenzanwendungen verwendet. In einigen Ausführungsformen sind hohe Frequenzen Frequenzen gleich oder größer als ungefähr 1 GHz. In einigen Ausführungsformen sind niedrige Frequenzen Frequenzen kleiner als ungefähr 1 GHz. Wir erinnern uns daran, dass Q im Allgemeinen den Wirkungsgrad eines Kondensators in Bezug auf seine Energieverlustrate darstellt und dass mit steigendem Q-Wert des Kondensators die mit dem Kondensator assoziierten Verluste sinken, wobei eine Hochfrequenzanwendung den Q-Wert verringert und somit den Verlust, der mit dem Kondensator assoziiert ist, vergrößert. Dementsprechend würden ohne den Biasstromgenerator 436 hohe Frequenzen dazu führen, dass der Spannungsabfall V_dcp_408A über der Decap-Schaltung 210 in dem Decap-System 408A größer als bei niedrigen Frequenzen wäre, wobei der Fall der niedrigen Frequenzen dem Fall in 3A und dem entsprechenden Spannungsabfall V_dcp_308A über der Decap-Schaltung 210 in dem Decap-System 308 A entspricht. Um die andernfalls auftretende Erhöhung von V_dcp_408A aufgrund von hohen Frequenzen auszugleichen, wird der Spannungsabfall über der verstärkten Biasschaltung 436, V_bs_436, aufgrund des von dem Biasstromgenerator 436 bereitgestellten Verstärkungsstroms erhöht (verstärkt). Als Ergebnis ist V_dcp_408A niedriger als der Spannungsabfall V other über der Decap-Schaltung gemäß der anderen Herangehensweise, wobei die andere Herangehensweise (wieder) eine Decap-Schaltung, die der Decap-Schaltung 210 entspricht, zwischen VDD und VSS bereitstellt, allerdings nicht in Reihe mit einer Biasschaltung. Demgemäß ist ein Vorteil des Decap-Systems 408A, dass ein oder mehrere MOSFETs mit dünnem Oxid in der Decap-Schaltung 210 den Vorteil aufweisen, weniger anfällig für einen Durchbruch des dünnen Gate-Oxids und/oder Leckstromverluste zu sein als ein oder mehrere MOSFETs in der Decap-Schaltung gemäß der anderen Herangehensweise, da V_dcp_408A kleiner als VDD ist, während gemäß der anderen Herangehensweise V_other = VDD ist.
  • Mit Bezug auf 4B ist das System 408B aus 4B dem System 408A aus 4A ähnlich. Die Reihenanordnung der Decap-Schaltung 210 und der verstärkten Biasschaltung 434 in 4B unterscheidet sich jedoch von derjenigen in 4A. Insbesondere ist in 4B die verstärkte Biasschaltung 434 zwischen den Eingang des Decap-Systems 408B und den Knoten 218 gekoppelt. Außerdem ist die Decap-Schaltung 210 zwischen den Knoten 218 und den Ausgang des Decap-Systems 408B gekoppelt.
  • Beispielhafte Versionen des Biasstromgenerators 436 sind in 4C-4G jeweils als entsprechende Stromquellen 436C-436G gemäß einiger Ausführungsformen gezeigt.
  • In 4C ist die Stromquelle 436C ein NFE N10, wobei ein Sourceanschluss von N10 einen Ausgang der Stromquelle 436C darstellt. Demgemäß ist der Sourceanschluss von N10 mit dem Knoten 218 in 4C gekoppelt.
  • In 4D ist die Stromquelle 436C ein Stromspiegel, der NFETs N10, N12 und N14 umfasst. Ein Gateanschluss von N10 ist an eine Spannung Vbias gekoppelt. Ein Sourceanschluss von N10, ein Gateanschluss von N12 und ein Drainanschluss von N14 sind jeweils mit einem Knoten 438(1) gekoppelt. Ein Sourceanschluss von N12, ein Gateanschluss von N14 und ein Eingang einer zusätzlichen Stromquelle 439(1) sind jeweils mit einem Knoten 438(2) gekoppelt. Ein Sourceanschluss von N14 stellt einen Ausgang der Stromquelle 436D dar, der Sourceanschluss von N14 ist also mit dem Knoten 218 in 4D gekoppelt.
  • In 4E ist die Stromquelle 436E ein Stromspiegel, der NFETs N10, N14, N16 und N18 umfasst. Ein Gateanschluss von N10, ein Gateanschluss von N16, ein Sourceanschluss von N16 und ein Drainanschluss von N18 sind jeweils mit einem Knoten 438(3) gekoppelt. Ein Sourceanschluss von N10 und ein Drainanschluss von N14 sind jeweils mit dem Knoten 438(1) gekoppelt. Ein Gateanschluss von N18, ein Sourceanschluss von N18, ein Gateanschluss von N14 und ein Eingang einer zusätzlichen Stromquelle 439(2) sind jeweils mit einem Knoten 438(4) gekoppelt. Ein Sourceanschluss von N14 stellt einen Ausgang der Stromquelle 436E dar, der Sourceanschluss von N14 ist also mit dem Knoten 218 in 4E gekoppelt.
  • In 4F ist die Stromquelle 436F ein Stromspiegel, der NFETs N10, N14, N16 und N20 umfasst. Ein Sourceanschluss von N10 und ein Drainanschluss von N14 sind jeweils mit dem Knoten 438(1) gekoppelt. Ein Sourceanschluss von N16 und ein Drainanschluss von N20 sind jeweils mit einem Knoten 438(5) gekoppelt. Ein Gateanschluss von N10, ein Gateanschluss von N16, ein Sourceanschluss von N20 und ein Eingang einer zusätzlichen Stromquelle 439(3) sind jeweils mit einem Knoten 438(6) gekoppelt. Ein Gateanschluss von N20 und ein Gateanschluss von N14 sind jeweils an die Spannung Vbias gekoppelt. Ein Sourceanschluss von N14 stellt einen Ausgang der Stromquelle 436F dar, der Sourceanschluss von N14 ist also mit dem Knoten 218 in 4F gekoppelt.
  • In 4G ist die Stromquelle 436G ein Stromtreiber, der einen NFET N10 und einen Operationsverstärker (OPV) 440 umfasst. Ein nicht invertierender Eingang des OPV 440 ist an die Spannung Vbias gekoppelt. Ein nicht invertierender Eingang ist mit einem Sourceanschluss von N14 gekoppelt, wobei der Sourceanschluss von N14 einen Ausgang der Stromquelle 436F darstellt. Demgemäß ist der Sourceanschluss von N14 mit dem Knoten 218 in 4F gekoppelt.
  • 5A ist ein Schaltbild eines Entkopplungssystems 508A gemäß einigen Ausführungsformen. 5B ist ein Blockdiagramm eines Entkopplungssystems 508B gemäß einigen Ausführungsformen.
  • 5A-5B befolgen ein ähnliches Nummerierungsschema wie 3A-3K. Einige Komponenten sind unterschiedlich, obwohl sie einander entsprechen. Um das Identifizieren entsprechender aber unterschiedlicher Komponenten zu unterstützen, verwendet die Nummerierungskonvention in 5A-5B mit 5 beginnende Bezugszeichen, während die Nummerierungskonvention in 3A-3K mit 3 beginnende Bezugszeichen verwendet. Zum Beispiel ist das Element 508A in 5A ein Entkopplungssystem und auch das entsprechende Element 308A in 3A ein Entkopplungssystem; wobei Ähnlichkeiten durch die gemeinsame Endung _08A wiedergegeben werden und Unterschiede durch die entsprechende Anfangsziffer 5 in 5A und 3 in 3A wiedergegeben werden. Der Kürze halber konzentriert sich die Erörterung eher auf Unterschiede als auf Ähnlichkeiten zwischen 5A-5B und 3A-3K.
  • 3A-3B umfassen jeweils eine selbstvorspannende Biasschaltung 322, 5A umfasst hingegen eine gefilterte Biasschaltung 542A. Die gefilterte Biasschaltung 542A ist ein bestimmter Typ der Biasschaltung 212 aus 2A, genauso wie die selbstvorspannende Biasschaltung 322 ein bestimmter Typ der Biasschaltung 212 ist. Demgemäß weist die gefilterte Biasschaltung 542A zumindest dieselben Vorteile auf wie die vorstehend erörterte Biasschaltung 212.
  • Mit Bezug auf 5A weist das Entkopplungssystem 508A eine Reihenanordnung aus der Decap-Schaltung 210 und einer gefilterten Biasschaltung auf, die zwischen die Schienen 214 und 216 gekoppelt ist. Insbesondere ist die Decap-Schaltung 210 zwischen die Schiene 214 und den Knoten 218 gekoppelt. Außerdem ist die gefilterte Biasschaltung 542A zwischen den Knoten 218 und die Schiene 216 gekoppelt.
  • In 5A ist die Decap-Schaltung 210 mit MOSFETs gemäß Ausrichtung 320A gezeigt, welche dieselbe Ausrichtung wie die in 3A gezeigte ist. Ähnlich wie 3A weisen die MOSFETs in der Decap-Schaltung 210 des Entkopplungssystems 508A in einigen Ausführungsformen alternative Ausrichtungen auf, wie in 3C-3E verschiedentlich gezeigt.
  • In 5A umfasst die gefilterte Biasschaltung 534A: einen NFET N3; einen PFET P3; ein Hochpassfilter 544(1) und ein Hochpassfilter 544(2). In 5A sind N3 und P3 parallel zueinander zwischen den Knoten 218 und die Schiene 216 gekoppelt.
  • Das Hochpassfilter 544(1) der Biasschaltung 534A umfasst einen Kondensator Cx und einen Widerstand Rx, die in Reihe zwischen die Schiene 214 und den Knoten 218 gekoppelt sind. Insbesondere ist der Kondensator Cx zwischen die Schiene 214 und einen Knoten 546(1) gekoppelt und der Widerstand Rx zwischen den Knoten 546(1) und den Knoten 218 gekoppelt. Ein Gateanschluss von N3 ist mit dem Knoten 546(1) gekoppelt. Positive Phasen der Welligkeit von VDD, die auf der Schiene 214 vorhanden ist, durchlaufen, wenn auch gedämpft, das Hochpassfilter 544(1), sodass das Ausmaß der Restwelligkeit an dem Gateanschluss von N3 im Vergleich verringert ist. Ein Spannungsabfall zwischen dem Gate- und dem Sourceanschluss von N3 ist in 5A als V_gs_N3 gezeigt.
  • Das Hochpassfilter 544(4) der Biasschaltung 534A umfasst einen Kondensator Cy und einen Widerstand Ry, die in Reihe zwischen die Schiene 214 und die Schiene 216 gekoppelt sind. Insbesondere ist der Kondensator Cy zwischen die Schiene 214 und einen Knoten 546(2) gekoppelt und der Widerstand Ry zwischen den Knoten 546(2) und die Schiene 216 gekoppelt. Ein Gateanschluss von P3 ist der gekoppelte Knoten 546(2). Negative Phasen der Welligkeit von VDD, die auf der Schiene 214 vorhanden ist, durchlaufen, wenn auch gedämpft, das Hochpassfilter 544(2), sodass das Ausmaß der Restwelligkeit an dem Gateanschluss von P3 im Vergleich verringert ist. Ein Spannungsabfall zwischen dem Source- und dem Gateanschluss von P3 ist in 5A als V_gs_P3 gezeigt.
  • In 5A können die Widerstände Rx und Ry jeweils durch ein aktives Bauelement, das Widerstand bereitstellt, z. B. einen NFET, einen PFET, ein MOSFET-Übertragungsgatter oder dergleichen, oder einen passiven Widerstand umgesetzt werden. Ebenfalls in 5A können die Kondensatoren Cx und Cy jeweils durch ein aktives Bauelement, das Kapazität bereitstellt, z. B. einen kondensatorkonfigurierten MOSFET mit einer Ausrichtung wie in 3A und 3C-3E oder dergleichen, oder einen passiven Kondensator umgesetzt werden.
  • In einigen Ausführungsformen wird das Decap-System 508A für Hochfrequenzanwendungen verwendet. Wir erinnern uns daran, dass Q im Allgemeinen den Wirkungsgrad eines Kondensators in Bezug auf seine Energieverlustrate darstellt und dass mit steigendem Q-Wert des Kondensators die mit dem Kondensator assoziierten Verluste sinken, wobei eine Hochfrequenzanwendung den Q-Wert verringert und somit den Verlust, der mit dem Kondensator assoziiert ist, vergrößert. Dementsprechend würden ohne die Hochpassfilter 544(1) und 544(2) hohe Frequenzen dazu führen, dass der Spannungsabfall V _dcp_508A über der Decap-Schaltung 210 in dem Decap-System 508A größer als bei niedrigen Frequenzen wäre, wobei der Fall der niedrigen Frequenzen dem Fall in 3A und dem entsprechenden Spannungsabfall V_dcp_308A über der Decap-Schaltung 210 in dem Decap-System 308 A entspricht. Um die andernfalls auftretende Erhöhung von V_dcp_508A aufgrund von hochfrequenter Welligkeit von VDD an der Schiene 214 auszugleichen, leiten die Hochpassfilter 544(1) und 544(2) hohe Frequenzen an der Decap-Schaltung 210 vorbei zu den Knoten 546(1) bzw. 546(2). Als Ergebnis wird V _dcp_508A durch hochfrequente Welligkeit von VDD an der Schiene 214 nicht erhöht, wie dies ohne die Hochpassfilter 544(1) und 544(2) der Fall sein würde. Als Ergebnis ist V_dcp_508A niedriger als der Spannungsabfall V_other über der Decap-Schaltung gemäß der anderen Herangehensweise, wobei die andere Herangehensweise (wieder) eine Decap-Schaltung, die der Decap-Schaltung 210 entspricht, zwischen VDD und VSS bereitstellt, allerdings nicht in Reihe mit einer Biasschaltung. Demgemäß ist ein Vorteil des Decap-Systems 808A, dass ein oder mehrere MOSFETs mit dünnem Oxid in der Decap-Schaltung 210 den Vorteil aufweisen, weniger anfällig für einen Durchbruch des dünnen Gate-Oxids und/oder Leckstromverluste zu sein als ein oder mehrere MOSFETs in der Decap-Schaltung gemäß der anderen Herangehensweise, da V_dcp_508A kleiner als VDD ist, während gemäß der anderen Herangehensweise V_other = VDD ist.
  • Mit Bezug auf 5B ist das Entkopplungssystem 508B ähnlich dem System 508A aus 5A. Die Reihenanordnung der Decap-Schaltung 210 und der gefilterten Biasschaltung 542B in 5B unterscheidet sich jedoch von der Reihenanordnung der Decap-Schaltung 210 und der gefilterten Biasschaltung 542A in 5A. Insbesondere ist in 5B die gefilterte Biasschaltung 542B zwischen den Eingang des Decap-Systems 508B und den Knoten 218 gekoppelt. Außerdem ist die Decap-Schaltung 210 zwischen den Knoten 218 und den Ausgang des Decap-Systems 508B gekoppelt.
  • In 5B ist die Decap-Schaltung 210 mit MOSFETs gezeigt, die eine Ausrichtung 320C wie in 3C aufweisen. In einigen Ausführungsformen weisen die MOSFETs in der Decap-Schaltung 210 des Entkopplungssystems 508B alternative Ausrichtungen auf, wie in 3A und 3D-3E verschiedentlich gezeigt.
  • In 5B umfasst die gefilterte Biasschaltung 534A: N3; P3; ein Tiefpassfilter 545(1) und ein Tiefpassfilter 545(2). In 5A sind N3 und P3 parallel zueinander zwischen die Schiene 214 und den Knoten 218 gekoppelt.
  • Das Tiefpassfilter 545(1) umfasst den Widerstand Ry und den Kondensator Cy, die in Reihe zwischen die Schiene 214 und die Schiene 216 gekoppelt sind. Insbesondere ist der Widerstand Ry zwischen die Schiene 214 und einen Knoten 546(3) gekoppelt und der Kondensator Cy zwischen den Knoten 546(3) und die Schiene 216 gekoppelt. Ein Gateanschluss von N3 ist mit dem Knoten 546(3) gekoppelt. Positive Phasen der Welligkeit von VSS, die auf der Schiene 216 vorhanden ist, durchlaufen, wenn auch gedämpft, das Tiefpassfilter 545(1), sodass das Ausmaß der Restwelligkeit an dem Gateanschluss von N3 im Vergleich verringert ist. Ein Spannungsabfall zwischen dem Gate- und dem Sourceanschluss von N3 ist in 5B als V_gs_N3 gezeigt.
  • Das Tiefpassfilter 545(2) umfasst den Widerstand Rx und den Kondensator Cx, die in Reihe zwischen den Knoten 218 und die Schiene 216 gekoppelt sind. Insbesondere ist der Widerstand Rx zwischen den Knoten 218 und einen Knoten 546(4) gekoppelt und der Kondensator Cx zwischen den Knoten 546(4) und die Schiene 216 gekoppelt. Ein Gateanschluss von P3 ist der gekoppelte Knoten 546(4). Negative Phasen der Welligkeit von VSS, die auf der Schiene 216 vorhanden ist, durchlaufen, wenn auch gedämpft, das Tiefpassfilter 545(2), sodass das Ausmaß der Restwelligkeit an dem Gateanschluss von P3 im Vergleich verringert ist. Ein Spannungsabfall zwischen dem Source- und dem Gateanschluss von P3 ist in 5B als V_gs_P3 gezeigt.
  • In einigen Ausführungsformen wird das Decap-System 508A für Hochfrequenzanwendungen verwendet. Wir erinnern uns daran, dass Q im Allgemeinen den Wirkungsgrad eines Kondensators in Bezug auf seine Energieverlustrate darstellt und dass mit steigendem Q-Wert des Kondensators die mit dem Kondensator assoziierten Verluste sinken, wobei eine Hochfrequenzanwendung den Q-Wert verringert und somit den Verlust, der mit dem Kondensator assoziiert ist, vergrößert. Bezüglich der Schiene 214 sind die Filter 545(1) und 545(2) Tiefpassfilter. Bezüglich der Schiene 216 die Tiefpassfilter 545(1) und 545(2) wie Hochpassfilter. Dementsprechend würden ohne die Tiefpassfilter 545(1) und 545(2) und das mit ihnen assoziierte Hochpassfilterverhalten bezüglich der Schiene 216 hohe Frequenzen an der Schiene 216 dazu führen, dass der Spannungsabfall V_dcp_508B über der Decap-Schaltung 210 in dem Decap-System 508B größer als bei niedrigen Frequenzen wäre, wobei der Fall der niedrigen Frequenzen dem Fall in 3A und dem entsprechenden Spannungsabfall V_dcp_308A über der Decap-Schaltung 210 in dem Decap-System 308A entspricht. Um die andernfalls auftretende Erhöhung von V_dcp_508B aufgrund von hochfrequenter Welligkeit von VSS an der Schiene 216 auszugleichen, leitet das von den Tiefpassfiltern 545(1) und 545(2) bezüglich der Schiene 216 gezeigte Hochpassfilterverhalten hohe Frequenzen an der Decap-Schaltung 210 vorbei zu den Knoten 546(3) bzw. 546(4). Als Ergebnis wird V_dcp_508B durch hochfrequente Welligkeit von VSS an der Schiene 216 nicht erhöht, wie dies ohne die Tiefpassfilter 545(1) und 545(2) der Fall sein würde. Als Ergebnis ist V_dcp_508B niedriger als der Spannungsabfall V_other über der Decap-Schaltung gemäß der anderen Herangehensweise, wobei die andere Herangehensweise (wieder) eine Decap-Schaltung, die der Decap-Schaltung 210 entspricht, zwischen VDD und VSS bereitstellt, allerdings nicht in Reihe mit einer Biasschaltung. Demgemäß ist ein Vorteil des Decap-Systems 808A, dass ein oder mehrere MOSFETs mit dünnem Oxid in der Decap-Schaltung 210 den Vorteil aufweisen, weniger anfällig für einen Durchbruch des dünnen Gate-Oxids und/oder Leckstromverluste zu sein als ein oder mehrere MOSFETs in der Decap-Schaltung gemäß der anderen Herangehensweise, da V_dcp_508B kleiner als VDD ist, während gemäß der anderen Herangehensweise V_other = VDD ist.
  • 6 ist ein Ablaufdiagramm eines Verfahrens 600 zum Entkoppeln von Spannungsschwankungen gemäß einigen Ausführungsformen.
  • In einigen Ausführungsformen stellt das Verfahren 600 den Betrieb der Decap-Systeme aus 1A-1C, 2A-2B, 3A-3B, 4A-4B, 5A-5B oder dergleichen dar.
  • Das Ablaufdiagramm aus 6 umfasst Block 602-618. In Block 602 wird eine Decap-Schaltung zwischen eine erste oder eine zweite Referenzspannungsschiene und einen ersten Knoten gekoppelt. Beispiele für die erste und die zweite Referenzspannungsschiene sind die entsprechenden Schienen 214 bzw. 216 in 2A-2B, 3A-3B, 4A-4B, 5A-5B oder dergleichen. Ein Beispiel für den ersten Knoten ist der Knoten 218 in 2A-2B, 3A-3B, 4A-4B, 5A-5B oder dergleichen. Ein Beispiel für die Decap-Schaltung, die zwischen die erste Referenzspannungsschiene und den ersten Knoten gekoppelt wird, ist die Anordnung der Decap-Schaltung 210 in 2A, 3A, 4A, 5A oder dergleichen. Ein Beispiel für die Decap-Schaltung, die zwischen die zweite Referenzspannungsschiene und den ersten Knoten gekoppelt wird, ist die Anordnung der Decap-Schaltung 210 in 2B, 3B, 4B, 5B oder dergleichen. Nach Block 602 geht der Ablauf zu Block 604 über.
  • In Block 604 wird eine Biasschaltung zwischen den ersten Knoten und die zweite bzw. die erste Referenzspannungsschiene gekoppelt. Ist die Decap-Schaltung mit der ersten Referenzspannungsschiene gekoppelt, ist ein Beispiel für die Biasschaltung, die zwischen den ersten Knoten und die zweite Referenzspannungsschiene gekoppelt wird, die Anordnung der Biasschaltung 212 in 2A, der selbstvorspannenden Biasschaltung 322 in 3A, der verstärkten Biasschaltung 434 in 4A, der gefilterten Biasschaltung 542A in 5A oder dergleichen. Ist die Decap-Schaltung mit der zweiten Referenzspannungsschiene gekoppelt, ist ein Beispiel für die Biasschaltung, die zwischen den ersten Knoten und die erste Referenzspannungsschiene gekoppelt wird, die Anordnung der Biasschaltung 212 in 2B, der selbstvorspannenden Biasschaltung 322 in 3B, der verstärkten Biasschaltung 434 in 4B, der gefilterten Biasschaltung 542B in 5B oder dergleichen. Nach Block 604 geht der Ablauf zu Block 606 über.
  • Im Block 606 wird ein zweiter Spannungsabfall über der Biasschaltung verwendet, um einen dritten Spannungsabfall über der Decap-Schaltung relativ zu einem ersten Spannungsabfall zwischen der ersten und der zweiten Referenzspannungsschiene zu reduzieren, was dazu führt, dass der dritte Spannungsabfall geringer als der erste Spannungsabfall ist. Beispiele für den ersten, den zweiten und den dritten Spannungsabfall sind VDD, V_bs bzw. V dcp jeweils in 2A-2B, 3A-3B, 4A-4B, 5A-5B oder dergleichen. 2A-2B, 3A-3B, 4A-4B, 5A-5B oder dergleichen sind jeweils Beispiele für die Verwendung des zweiten Spannungsabfalls (V_bs), um den dritten Spannungsabfall (V_dcp) zu verringern. Als Ergebnis ist in 2A-2B, 3A-3B, 4A-4B, 5A-5B oder dergleichen der dritte Spannungsabfall (V_dcp) jeweils kleiner als der erste Spannungsabfall (VDD). Nach Block 606 geht der Ablauf zu Block 608 über.
  • In Block 608 wird ein MOSFET als Kondensator konfiguriert (kondensatorkonfiguriert) und in die Decap-Schaltung aufgenommen. Beispiele für die Decap-Schaltung mit kondensatorkonfigurierten MOSFETs umfassen den NFET N(1) in der Decap-Schaltung 210 jeweils in 3A, 4A, 5A-5B oder dergleichen. Nach Block 608 geht der Ablauf zu Block 610 über.
  • Block 610 ist ein Disjunktionsblock, der alternativ als ODER-Block bezeichnet wird. Nach Block 610 geht der Ablauf entweder zu Block 612 oder zu Block 618 über.
  • Wenn der Ablauf zu Block 612 übergeht, dann wird (in Block 612) die Biasschaltung selbstvorgespannt. Ein Beispiel für das Selbstvorspannen der Biasschaltung liegt im Betrieb der selbstvorspannenden Biasschaltung 322 aus 3A-3B. Nach Block 612 geht der Ablauf zu Block 614 über.
  • In Block 614 wird ein Biasstrom mit dem ersten Knoten gekoppelt. Ein Beispiel für das Koppeln eines Biasstromgenerators mit dem ersten Knoten ist die verstärkte Biasschaltung 434 jeweils in 4A-4B. In der verstärkten Biasschaltung 434 aus 4A ist der Biasstromgenerator 436 (in 4A gezeigt, allerdings nicht in 4B) mit dem Knoten 218 gekoppelt, der Biasstromgenerator 436 ist also ein Beispiel für den Biasstromgenerator. Nach Block 614 geht der Ablauf zu Block 616 über.
  • In Block 616 wird ein Biasstromgenerator verwendet, um dem ersten Knoten einen Biasstrom bereitzustellen, um den Spannungsabfall über der verstärkten Biasschaltung zu verstärken. Im Betrieb stellt der Biasstromgenerator 436 dem Knoten 218 Strom bereit, der Biasstromgenerator 436 ist also ein Beispiel für die Verwendung des Biasstromgenerators zum Bereitstellen von Biasstrom an den ersten Knoten.
  • Wenn der Ablauf zu Block 612 übergeht, dann wird (in Block 618) die Biasschaltung gefiltert. Ein Beispiel für das Filtern der Biasschaltung ist der Betrieb der gefilterten Biasschaltung 542A aus 5A, welche die Hochpassfilter 544(1)-544(2) umfasst, der Betrieb der gefilterten Biasschaltung 542B aus 5B, welche die Tiefpassfilter 545(1)-545(2) umfasst, oder dergleichen. Insbesondere filtern die Hochpassfilter 544(1)-544(2) der gefilterten Biasschaltung 542A aus 5A im Betrieb die Welligkeit von VDD. Im Betrieb filtern die Tiefpassfilter 545(1)-545(2) der gefilterten Biasschaltung 542B aus 5B die Welligkeit von VDD. Somit ist jeder der Hochpassfilter 544(1)-544(2) und Tiefpassfilter 545(1)-545(2) im entsprechenden Betrieb ein Beispiel für das Filtern der Biasschaltung.
  • 7 ist ein Ablaufdiagramm eines Verfahrens 700 zur Produktion eines Halbleiterbauelements gemäß einigen Ausführungsformen.
  • Gemäß einigen Ausführungsformen kann das Verfahren 700 zum Beispiel unter Verwendung eines EDA-Systems 900 (9, nachstehend erörtert) und eines Produktionssystems 1000 für integrierte Schaltungen (IC-Produktionssystem) (10, nachstehend erörtert) umgesetzt werden. Beispiele für ein Halbleiterbauelement, das gemäß dem Verfahren 700 produziert werden kann, umfassen die Halbleiterbauelemente 100A-100C aus der entsprechenden 1A-1C, die Halbleiterbauelemente entsprechend 2A-2B, 3A-3B, 3K, 4A-4B, 5A-5B oder dergleichen.
  • In 7 umfasst das Verfahren 700 Block 702-804. In Block 702 wird ein Layoutdiagramm erzeugt (siehe 8A-8B), das unter anderem eines oder mehrere der vorliegend offenbarten Layoutdiagrammen oder dergleichen umfasst. Gemäß einigen Ausführungsformen kann Block 702 zum Beispiel unter Verwendung des EDA-Systems 900 ( 9, nachstehend erörtert) umgesetzt werden. Nach Block 702 geht der Ablauf zu Block 704 über.
  • In Block 704 wird auf Grundlage des Layoutdiagramms: (A) eine oder mehrere fotolithografische Belichtungen durchgeführt, (B) eine oder mehrere Halbleitermasken hergestellt und/oder (C) eine oder mehrere Komponenten in einer Schicht eines Halbleiterbauelements hergestellt. Siehe die nachstehende Erörterung zu 10.
  • 8A-8B sind jeweils Ablaufdiagramme eines Verfahrens zum Erzeugen eines Layoutdiagramms gemäß einigen Ausführungsformen.
  • Insbesondere zeigen die Ablaufdiagramme der entsprechenden 8A-8B zusätzliche Blöcke, die gemäß einer oder mehreren Ausführungsformen in Block 702 aus 7 enthalten sind. Ein Beispiel für ein Layoutdiagramm, das gemäß dem Verfahren erzeugt wird, das durch das Ablaufdiagramm aus 8A-8B dargestellt ist, ist das Layoutdiagramm 308K aus 3K.
  • In 8A-8B umfasst das Ablaufdiagramm Block 802-826, wobei Block 802-814 in 8A gezeigt sind und Block 816-826 in 8B gezeigt sind. In Block 802 aus 8A wird eine Form eines aktiven Bereichs (AA-Form, wobei AA für Active Area (aktiver Bereich) steht) erzeugt, die sich in einer ersten Richtung erstreckt. Ein Beispiel für die erste Richtung ist die X-Achse in 3K. Ein Beispiel für die AA-Form ist der in 3K gezeigte aktive Bereich 326. Nach Block 802 geht der Ablauf zu Block 804 über.
  • In Block 804 werden Gate-Formen erzeugt, die sich in einer zweiten Richtung senkrecht zu der ersten Richtung erstrecken und über ersten entsprechenden Abschnitten der AA-Form ausgerichtet ist. Ein Beispiel für die zweite Richtung ist die Y-Achse in 3K. Beispiele für die Gate-Formen sind die Gatestrukturen 330(1)-330(4) in 3K oder dergleichen, wobei die Gatestrukturen 330(1)-330(4) über ersten entsprechenden Abschnitten des aktiven Bereichs 326 ausgerichtet sind und einander nicht überlappen. Nach Block 804 geht der Ablauf zu Block 806 über.
  • In Block 806 werden Formen von Kontakt-zu-Transistor-Komponenten (MD-Formen) erzeugt, die sich in der zweiten Richtung erstrecken, zwischen entsprechenden der Gate-Formen angeordnet sind und über zweiten entsprechenden Abschnitten der AA-Form ausgerichtet sind. Beispiele für die MD-Formen sind die MD-Kontaktstrukturen 3281(1)-328(5) in 3K oder dergleichen, wobei die MD-Kontaktstrukturen 3281(1)-328(5) sich über zweiten entsprechenden Abschnitten des aktiven Bereichs 326 befinden, einander nicht überlappen und zwischen den Gatestrukturen 330(1)-330(4) angeordnet sind. Nach Block 806 geht der Ablauf zu Block 808 über.
  • In Block 808 werden Formen von Leitern erzeugt, die für eine erste (M_1-te) Metallisierungsschicht vorgesehen sind (M_1-te Formen), sich über entsprechenden der Gate-Formen und der MD-Formen befinden und sich in der ersten Richtung erstrecken. Beispiele für die M_1-ten Formen sind die MO-Segmente 314K, 318K, 319(1)K und 316K in 3K oder dergleichen. In 3K befinden sich die MO-Segmente 314K, 318K, 319(1)K und 316K über entsprechenden Abschnitten der MD-Kontaktstrukturen 328(1)-328(5) und Gatestrukturen 330(1)-330(4). In 3K entspricht das MO-Segment 314K der Schiene 214 in 3A, das M0-Segment 314K stellt also die Spannung VDD bereit. In 3K entspricht das MO-Segment 316K der Schiene 216 in 3A, das MO-Segment 316K stellt also die Spannung VSS bereit. Nach Block 808 geht der Ablauf zu Block 810 über.
  • In Block 810 werden Via-zu-Gate/MD-Formen (VGD-Formen) erzeugt, die sich zwischen entsprechenden der M_1-ten Formen und entsprechenden der Gate-Formen oder MD-Formen befinden. Beispiele für die VGD-Formen sind die VGD-Strukturen 332(1)-332(9) in 3K oder dergleichen. In 3K befinden sich die VGD-Strukturen 332(1)-332(9) über entsprechenden der MD-Kontaktstrukturen 328(1)-328(5) und Gatestrukturen 330(1)-330(4); und entsprechende Abschnitte der MO-Segmente 314K, 318K, 319(1)K und 316K befinden sich über den VGD-Strukturen 332(1)-332(9). Nach Block 810 geht der Ablauf zu Block 812 über.
  • In Block 812 werden eine erste und eine zweite der VGD-Formen mit einer ersten der M_1-ten Formen ausgerichtet. Ein Beispiel für die erste der M_1-ten Formen ist die MO-Form 314K in 3K oder dergleichen. Beispiele für die erste und die zweite der VGD-Formen, die mit der ersten der M_1-ten Formen ausgerichtet werden, sind die entsprechenden VGD-Strukturen 332(1) und 332(2) in 3K oder dergleichen. In 3K sind die VGD-Strukturen 332(1) und 332(2) über dem MO-Segment 314K ausgerichtet. Nach Block 812 geht der Ablauf zu Block 814 über.
  • Im Block 814 werden die erste und die zweite VGD-Form auch mit einer ersten bzw. einer zweiten der Gate-Formen ausgerichtet. Beispiele für die erste und die zweite der Gate-Formen sind die Gatestrukturen 330(1) und 330(2) aus 3K oder dergleichen. Beispiele für die erste und die zweite VGD-Form, die auch mit der ersten bzw. der zweiten der Gate-Formen ausgerichtet werden, sind die entsprechenden VGD-Strukturen 332(1) und 332(2) in 3K oder dergleichen. In 3K sind die VGD-Strukturen 332(1) und 332(2) auch mit der Gatestruktur 330(1) bzw. 330(2) ausgerichtet. Nach Block 814 in 8A geht der Ablauf zu Block 816 in 8B über.
  • In Block 816 werden eine dritte, eine vierte, eine fünfte und eine sechste der VGD-Formen mit einer zweiten der M_1-ten Formen ausgerichtet. Ein Beispiel für die zweite der M_1-ten Formen ist die MO-Form 318K in 3K oder dergleichen. Beispiele für die dritte, die vierte, die fünfte und die sechste der VGD-Formen, die mit einer zweiten der M_1-ten Formen ausgerichtet werden, sind die entsprechenden VGD-Strukturen 332(3), 332(4), 332(5) und 332(6) in 3K oder dergleichen. In 3K sind die VGD-Strukturen 332(3), 332(4), 332(5) und 332(6) über dem MO-Segment 318K ausgerichtet. Nach Block 816 geht der Ablauf zu Block 818 über.
  • In Block 818 werden die dritte, die vierte und die fünfte VGD-Form auch mit der ersten, der zweiten bzw. der dritten der MD-Formen ausgerichtet. Beispiele für die erste, die zweite und die dritte der MD-Formen sind die MD-Strukturen 328(1), 328(2) und 328(3) in 3K oder dergleichen. Beispiele für die dritte, die vierte und die fünfte VGD-Form, die auch mit der ersten, der zweiten bzw. der dritten der MD-Formen ausgerichtet werden, sind die entsprechenden VGD-Strukturen 332(3), 332(4) und 332(5) in 3K oder dergleichen. In 3K sind die VGD-Strukturen 332(3), 332(4) und 332(5) auch mit den MD-Strukturen 328(1), 328(2) bzw. 328(3) ausgerichtet. Nach Block 818 geht der Ablauf zu Block 820 über.
  • In Block 820 wird die sechste VGD-Form auch mit einer dritten der Gate-Formen ausgerichtet. Ein Beispiel für die dritte der Gate-Formen ist die Gatestruktur 330(3) in 3K oder dergleichen. Ein Beispiel für die sechste VGD-Form, die auch mit der dritten der Gate-Formen ausgerichtet wird, ist die VGD-Struktur 332(6) in 3K oder dergleichen. In 3K ist die VGD-Struktur 332(6) auch mit der Gatestruktur 330(3) ausgerichtet. Nach Block 820 geht der Ablauf zu Block 822 über.
  • In Block 822 werden eine siebte und eine achte der VGD-Formen mit einer dritten der M_1-ten Formen ausgerichtet. Ein Beispiel für die dritte der M_1-ten Formen ist die MO-Form 319(1)K in 3K oder dergleichen. Beispiele für die siebte und die achte der VGD-Formen, die mit einer dritten der M_1-ten Formen ausgerichtet werden, sind die entsprechenden VGD-Strukturen 332(7) und 332(8) in 3K oder dergleichen. In 3K sind die VGD-Strukturen 332(7) und 332(8) über dem MO-Segment 319(1)K ausgerichtet. Nach Block 822 geht der Ablauf zu Block 824 über.
  • In Block 824 werden die siebte und die achte VGD-Form auch mit einer vierten der MD-Formen bzw. einer vierten der Gate-Formen ausgerichtet. Beispiele für die vierte der MD-Formen und eine vierte der Gate-Formen sind die entsprechende MD-Struktur 328(4) und Gatestruktur 330(4) in 3K oder dergleichen. Beispiele für die siebte und achte VGD-Form, die auch mit einer vierten der MD-Formen bzw. einer vierten der Gate-Formen angeordnet werden, sind die entsprechenden VGD-Strukturen 332(7) und 332(8) in 3K oder dergleichen. In 3K sind die VGD-Strukturen 332(7) und 332(8) auch mit der MD-Struktur 328(4) bzw. der Gatestruktur 330(4) ausgerichtet. Nach Block 824 geht der Ablauf zu Block 826 über.
  • In Block 826 wird eine neunte der VGD-Formen mit einer vierten der M_1-ten Formen und einer fünften der MD-Formen ausgerichtet. Beispiele für die vierte der M_1-te Formen und eine fünfte der MD-Formen sind das MO-Segment 316K bzw. die MD-Struktur 328(5) in 3K oder dergleichen. Ein Beispiel für die neunte der VGD-Formen ist die VGD-Struktur 332(9) in 3K oder dergleichen. In 3K ist die VGD-Struktur 332() über dem MO-Segment 316K sowie der MD-Struktur 328(5) ausgerichtet.
  • 9 ist ein Blockdiagramm eines EDA-Systems (Systems zur elektronischen Designautomatisierung) 900 gemäß einigen Ausführungsformen.
  • In einigen Ausführungsformen umfasst das EDA-System 900 ein APR-System. Vorliegend beschriebene Verfahren zum Designen von Layoutdiagrammen gemäß einer oder mehreren Ausführungsformen können zum Beispiel unter Verwendung des EDA-Systems 900 gemäß einigen Ausführungsformen umgesetzt werden.
  • In einigen Ausführungsformen ist das EDA-System 900 eine Allzweck-Rechenvorrichtung, die einen Hardwareprozessor 902 und ein nichtflüchtiges computerlesbares Speichermedium 904 aufweist. Das Speichermedium 904 ist unter anderem mit Computerprogrammcode 906, d. h. einem Satz von ausführbaren Anweisungen, codiert, d. h. der Computerprogrammcode ist auf dem Speichermedium gespeichert. Die Ausführung der Anweisungen 906 durch den Hardwareprozessor 902 stellt (zumindest teilweise) ein EDA-Tool dar, das einen Abschnitt oder die Gesamtheit der vorliegend gemäß einer oder mehreren Ausführungsformen beschriebenen Verfahren (im Folgenden als aufgeführte Prozesse und/oder Verfahren bezeichnet) umsetzt.
  • Der Prozessor 902 ist über einen Bus 908 elektrisch mit dem computerlesbaren Speichermedium 904 gekoppelt. Der Prozessor 902 ist außerdem über den Bus 908 elektrisch mit einer E/A-Schnittstelle 910 gekoppelt. Eine Netzwerkschnittstelle 912 ist ebenfalls über den Bus 908 elektrisch mit dem Prozessor 902 verbunden. Die Netzwerkschnittstelle 912 ist derart mit einem Netzwerk 914 verbunden, dass der Prozessor 902 und das computerlesbare Speichermedium 904 sich über das Netzwerk 914 mit externen Elementen verbinden können. Der Prozessor 902 ist dazu konfiguriert, den Computerprogrammcode 906 auszuführen, der in dem computerlesbaren Speichermedium 904 codiert ist, um das System 900 zu befähigen, zum Durchführen eines Abschnitts oder der Gesamtheit der aufgeführten Prozesse und/oder Verfahren verwendbar zu sein. In einer oder mehreren Ausführungsformen ist der Prozessor 902 eine zentrale Verarbeitungseinheit (CPU), ein Multiprozessor, ein verteiltes Verarbeitungssystem, eine anwendungsspezifische integrierte Schaltung (ASIC) und/oder eine geeignete Verarbeitungseinheit.
  • In einer oder mehreren Ausführungsformen ist das computerlesbare Speichermedium 904 ein elektronisches, magnetisches, optisches, elektromagnetisches, Infrarot- und/oder Halbleiter-System (bzw. -Vorrichtung oder -Bauelement). Zum Beispiel umfasst das computerlesbare Speichermedium 904 einen Halbleiter- oder Festkörperspeicher, ein Magnetband, eine entnehmbare Computerdiskette, einen Direktzugriffsspeicher (RAM), einen Nur-LeseSpeicher (ROM), eine magnetische Festplatte und/oder eine optische Platte. In einer oder mehreren Ausführungsformen mit Verwendung von optischen Platten umfasst das computerlesbare Speichermedium 904 eine CD-ROM (Compact Disc Read-Only Memory), eine CD-RW (Compact Disc ReWritable) und/oder eine DVD (Digital Video Disc).
  • In einer oder mehreren Ausführungsformen ist auf dem Speichermedium 904 der Computerprogrammcode 906 gespeichert, der dazu konfiguriert ist, das System 900 zu befähigen (wobei eine derartige Ausführung (zumindest teilweise) das EDA-Tool darstellt), zum Durchführen eines Abschnitts oder der Gesamtheit der aufgeführten Prozesse und/oder Verfahren verwendbar zu sein. In einer oder mehreren Ausführungsformen sind auf dem Speichermedium 904 auch Informationen gespeichert, die das Durchführen eines Abschnitts oder der Gesamtheit der aufgeführten Prozesse und/oder Verfahren fördern. In einer oder mehreren Ausführungsformen ist auf dem Speichermedium 904 eine Bibliothek 907 von Standardzellen gespeichert, die Standardzellen wie die vorliegend offenbarten umfasst. In einer oder mehreren Ausführungsformen sind auf dem Speichermedium 904 ein oder mehrere Layoutdiagramme 909 gespeichert, die einem oder mehreren der vorliegend offenbarten Layoutdiagrammen entsprechen.
  • Das EDA-System 900 umfasst die E/A-Schnittstelle 910. Die E/A-Schnittstelle 910 ist mit externen Schaltungen gekoppelt. In einer oder mehreren Ausführungsformen weist die E/A-Schnittstelle 910 eine Tastatur, ein Tastenfeld, eine Maus, eine Rollkugel, ein Trackpad, einen Touchbildschirm und/oder Cursor-Richtungstasten zum Kommunizieren von Informationen und Befehlen an den Prozessor 902 auf.
  • Das EDA-System 900 umfasst außerdem die Netzwerkschnittstelle 912, die mit dem Prozessor 902 gekoppelt ist. Die Netzwerkschnittstelle 912 ermöglicht es dem System 900, mit dem Netzwerk 914 zu kommunizieren, mit dem ein oder mehrere andere Computersysteme verbunden sind. Die Netzwerkschnittstelle 912 umfasst Drahtlosnetzwerkschnittstellen wie Bluetooth, Wi-Fi, WiMAX, GPRS oder WCDMA; oder drahtgebundene Netzwerkschnittstellen wie Ethernet, USB oder IEEE-1364. In einer oder mehreren Ausführungsformen ist ein Abschnitt oder die Gesamtheit der aufgeführten Prozesse und/oder Verfahren in zwei oder mehr Systemen 900 umsetzt.
  • Das System 900 ist dazu konfiguriert, Informationen über die E/A-Schnittstelle 910 zu empfangen. Die über die E/A-Schnittstelle 910 empfangenen Informationen umfassen Anweisungen, Daten, Designregeln, Bibliotheken von Standardzellen und/oder andere Parameter für die Verarbeitung durch den Prozessor 902. Die Informationen werden über den Bus 908 an den Prozessor 902 übertragen. Das EDA-System 900 ist dazu konfiguriert, Informationen, die eine UI betreffen, über die E/A-Schnittstelle 910 zu empfangen. Die Informationen sind bzw. werden in dem computerlesbaren Medium 904 als Benutzerschnittstelle (UI - User Interface) 942 gespeichert.
  • Bei einigen Ausführungsformen ist ein Abschnitt oder die Gesamtheit der aufgeführten Prozesse und/oder Verfahren als unabhängige Softwareapplikation zur Ausführung durch einen Prozessor implementiert. Bei einigen Ausführungsformen ist ein Abschnitt oder die Gesamtheit der aufgeführten Prozesse und/oder Verfahren als Softwareapplikation implementiert, die ein Teil einer zusätzlichen Softwareapplikation ist. Bei einigen Ausführungsformen ist ein Abschnitt oder die Gesamtheit der aufgeführten Prozesse und/oder Verfahren als Zusatzmodul für eine Softwareapplikation implementiert. Bei einigen Ausführungsformen ist mindestens einer der aufgeführten Prozesse und/oder Verfahren als Softwareapplikation implementiert, die ein Abschnitt eines EDA-Tools ist. In einigen Ausführungsformen ist ein Abschnitt oder die Gesamtheit der aufgeführten Prozesse und/oder Verfahren als Softwareapplikation umgesetzt, die von dem EDA-System 900 verwendet wird. Bei einigen Ausführungsformen wird ein Layoutdiagramm, das Standardzellen umfasst, unter Verwendung eines Tools wie VTRTUOSO®, das von CADENCE DESIGN SYSTEMS, Inc. lieferbar ist, oder eines anderen geeigneten Layouterzeugungstools erzeugt.
  • Bei einigen Ausführungsformen werden die Prozesse als Funktionen eines Programms realisiert, das in einem nichtflüchtigen computerlesbaren Aufzeichnungsmedium gespeichert ist. Beispiele für ein nichtflüchtiges computerlesbares Aufzeichnungsmedium umfassen, sind aber nicht beschränkt auf, einen externen/entnehmbaren und/oder internen/eingebauten Speicher bzw. Speichereinheit, z. B. eine optische Platte wie eine DVD, eine magnetische Platte, wie eine Festplatte, ein Halbleiterspeicher wie ein ROM, ein RAM, eine Speicherkarte und/oder dergleichen.
  • 10 ist ein Blockdiagramm eines Produktionssystems 1000 für integrierte Schaltungen (ICs) und eines zugehörigen IC-Produktionsablaufs gemäß einigen Ausführungsformen. In einigen Ausführungsformen werden basierend auf einem Layoutdiagramm (A) eine oder mehrere Halbleitermasken und/oder (B) mindestens eine Komponente in einer Schicht einer integrierten Halbleiterschaltung unter Verwendung des Produktionssystems 1000 hergestellt.
  • In 10 umfasst das IC-Produktionssystem 1000 Entitäten wie ein Designhaus 1020, ein Maskenhaus 1030 und einen IC-Produzenten/-Hersteller (eine „Fab“) 1050, die bei den Design-, Entwicklungs- und Produktionszyklen und/oder Diensten, die mit der Produktion eines IC-Bauelements 1060 in Zusammenhang stehen, miteinander interagieren. Die Entitäten im System 1000 sind über ein Kommunikationsnetzwerk verbunden. Bei einigen Ausführungsformen ist das Kommunikationsnetzwerk ein einziges Netzwerk. Bei einigen Ausführungsformen ist das Kommunikationsnetzwerk eine Vielzahl verschiedener Netze, etwa ein Intranet und das Internet. Das Kommunikationsnetzwerk umfasst drahtgebundene und/oder drahtlose Kommunikationskanäle. Jede Entität interagiert mit einer oder mehreren anderen Entitäten und stellt einer oder mehreren anderen Entitäten Dienste bereit und/oder empfängt Dienste von diesen. In einigen Ausführungsformen sind zwei oder mehr aus Designhaus 1020, Maskenhaus 1030 und IC-Fab 1050 im Besitz einer einzigen, größeren Firma. In einigen Ausführungsformen koexistieren zwei oder mehr aus Designhaus 1020, Maskenhaus 1030 und IC-Fab 1050 in einer gemeinsamen Einrichtung und verwenden gemeinsame Ressourcen.
  • Das Designhaus (bzw. das Designteam) 1020 erzeugt ein IC-Design-Layoutdiagramm 1022. Das IC-Design-Layoutdiagramm 1022 umfasst verschiedene, für ein IC-Bauelement 1060 entworfene, geometrische Strukturen. Die geometrischen Strukturen entsprechen Strukturen aus Metall-, Oxid- oder Halbleiterschichten, die die verschiedenen Komponenten des herzustellenden IC-Bauelements 1060 bilden. Die verschiedenen Schichten kombinieren, um verschiedene IC-Merkmale zu formen. Zum Beispiel umfasst ein Abschnitt des IC-Design-Layoutdiagramms 1022 verschiedene IC-Merkmale, zum Beispiel einen aktiven Bereich, eine Gate-Elektrode, Source und Drain, Metallleitungen oder Vias (Durchkontaktierungen) einer Zwischenschichtverbindung und Öffnungen für Bondpads, die in einem Halbleitersubstrat (z. B. einem Siliziumwafer) und verschiedenen auf dem Halbleitersubstrat angeordneten Materialschichten auszubilden sind. Das Designhaus 1020 setzt eine geeignete Designprozedur um, um das IC-Design-Layoutdiagramm 1022 zu bilden. Die Designprozedur umfasst logisches Design, physischen Design und/oder Platzieren und Verschalten (Place and Route). Das IC-Design-Layoutdiagramm 1022 wird in einer oder mehreren Dateien präsentiert, die Informationen über die geometrischen Strukturen umfassen. Zum Beispiel kann das IC-Design-Layoutdiagramm 1022 in einem GDSII-Dateiformat oder einem DFII-Dateiformat ausgedrückt werden.
  • Das Maskenhaus 1030 umfasst Datenvorbereitung 1032 und Maskenherstellung 1044. Das Maskenhaus 1030 verwendet das IC-Design-Layoutdiagramm 1022, um eine oder mehrere Masken 1045 zu produzieren, die zum Herstellen der verschiedenen Schichten des IC-Bauelements 1060 gemäß dem IC-Design-Layoutdiagramm 1022 zu verwenden sind. Das Maskenhaus 1030 führt die Maskendatenvorbereitung 1032 durch, bei der das IC-Design-Layoutdiagramm 1022 in eine repräsentative Datei („RDF“ - Representative Data File) übersetzt wird. Die Maskendatenvorbereitung 1032 stellt die RDF der Maskenherstellung 1044 bereit. Die Maskenherstellung 1044 umfasst einen Maskenschreiber. Der Maskenschreiber wandelt die RDF in ein Bild auf einem Substrat, etwa einer Maske (Retikel) 1045 oder einem Halbleiterwafer 1053, um. Das Designslayoutdiagramm 1022 wird durch die Maskendatenvorbereitung 1032 so bearbeitet, dass speziellen Eigenschaften des Maskenschreibers und/oder Anforderungen der IC-Fab 1050 entsprochen wird. In 10 sind die Maskendatenvorbereitung 1032 und die Maskenherstellung 1044 als separate Elemente veranschaulicht. In einigen Ausführungsformen können die Maskendatenvorbereitung 1032 und die Maskenherstellung 1044 gemeinsam als Maskendatenvorbereitung bezeichnet werden.
  • In einigen Ausführungsformen umfasst die Maskendatenvorbereitung 1032 eine Korrektur von optischen Naheffekten (OPC - Optical Proximity Correction), die Lithografieverbesserungstechniken verwendet, um Bildfehler zu kompensieren, etwa solche, die durch Beugung, Interferenz, andere Prozesseffekte und dergleichen verursacht werden können. Die OPC passt das IC-Design-Layoutdiagramm 1022 an. In einigen Ausführungsformen umfasst die Maskendatenvorbereitung 1032 weitere Auflösungsverbesserungstechniken (RET - Resolution Enhancement Techniques), etwa Schrägbeleuchtung, Subauflösungshilfsmerkmale, Phasenverschiebungsmasken, andere geeignete Techniken und dergleichen oder Kombinationen davon. Bei einigen Ausführungsformen wird auch eine inverse Lithografietechnik (ILT) verwendet, die die OPC als ein inverses Abbildungsproblem behandelt.
  • In einigen Ausführungsformen umfasst die Maskendatenvorbereitung 1032 einen Maskenregelprüfer (MRC - Mask Rule Checker), der das IC-Design-Layoutdiagramm 1022, das OPC-Prozessen unterzogen wurde, hinsichtlich einem Satz von Maskenerzeugungsregeln überprüft, die bestimmte geometrische und/oder Verbindungs-Beschränkungen enthalten, um ausreichende Randabstände sicherzustellen, um Schwankungen der Halbleiterproduktionsprozesse zu berücksichtigen und dergleichen. In einigen Ausführungsformen modifiziert der MRC das IC-Design-Layoutdiagramm 1022, um Einschränkungen bei der Maskenherstellung 1044, die einen Teil der durch die OPC durchgeführten Modifikation rückgängig machen können, zu kompensieren, um den Maskenerzeugungsregeln zu entsprechen.
  • In einigen Ausführungsformen umfasst die Maskendatenvorbereitung 1032 eine Lithografieprozessprüfung (LPC - Lithography Process Checking), die Verarbeitungen simuliert, die durch die IC-Fab 1050 umgesetzt werden, um das IC-Bauelement 1060 herzustellen. Die LPC simuliert diese Verarbeitungen auf der Grundlage des IC-Design-Layoutdiagramms 1022, um ein simuliertes produziertes Bauelement, etwa das IC-Bauelement 1060, zu erzeugen. Verarbeitungsparameter bei der LPC-Simulation können verschiedenen Prozessen im IC-Herstellungszyklus zugeordnete Parameter, Werkzeugen, die zum Herstellen des ICs verwendet werden, zugeordnete Parameter und/oder andere Aspekte des Herstellungsprozesses umfassen. Die LPC berücksichtigt verschiedene Faktoren, wie Luftbildkontrast, Tiefenschärfe (DOF - depth of focus), Maskenfehlerverstärkungsfaktor (MEEF - mask error enhancement factor), andere geeignete Faktoren und dergleichen oder Kombinationen davon. In einigen Ausführungsformen werden nach der Erzeugung eines simulierten produzierten Bauelements durch die LPC die OPC und/oder die MRC zum weiteren Verfeinern des IC-Design-Layoutdiagramms 1022 wiederholt, wenn die Form des simulierten Bauelements zu weit von der Erfüllung der Designregeln entfernt ist.
  • Es versteht sich, dass die vorstehende Beschreibung der Maskendatenvorbereitung 1032 der Klarheit halber vereinfacht worden ist. In einigen Ausführungsformen umfasst die Datenvorbereitung 1032 zusätzliche Merkmale wie beispielsweise eine logische Verknüpfung (LOP - Logic Operation), um das IC-Design-Layoutdiagramm 1022 gemäß Produktionsregeln zu modifizieren. Außerdem können die bei der Datenvorbereitung 1032 auf das IC-Design-Layoutdiagramm 1022 angewendeten Prozesse in vielen unterschiedlichen Reihenfolgen ausgeführt werden.
  • Nach der Maskendatenvorbereitung 1032 und während der Maskenherstellung 1044 wird eine Maske 1045 oder eine Gruppe von Masken 1045 auf der Grundlage des modifizierten IC-Design-Layoutdiagramms 1022 hergestellt. In einigen Ausführungsformen umfasst die Maskenherstellung 1044 Durchführen einer oder mehrerer lithografischer Belichtungen auf der Grundlage des IC-Design-Layoutdiagramms 1022. In einigen Ausführungsformen wird ein Elektronenstrahl oder ein Mechanismus mit mehreren Elektronenstrahlen verwendet, um auf der Grundlage des modifizierten IC-Design-Layoutdiagramms 1022 eine Struktur auf einer Maske (Fotomaske oder Retikel) 1045 auszubilden. Die Maske 1045 kann gemäß verschiedenen Technologien ausgebildet werden. In einigen Ausführungsformen wird die Maske 1045 unter Verwendung binärer Technologie gebildet. Bei einigen Ausführungsformen weist eine Maskenstruktur undurchlässige Bereiche und transparente Bereiche auf. Ein Strahlungsbündel, wie etwa ein Ultraviolett (UV) -Strahl, das zum Belichten der Schicht aus bildempfindlichem Material (z. B. Fotolack), mit der ein Wafer beschichtet worden ist, verwendet wird, wird durch den undurchlässigen Bereich blockiert und durch die transparenten Bereiche durchgelassen. In einem Beispiel umfasst eine binäre Maskenversion der Maske 1045 ein transparentes Substrat (z. B. Quarzglas) und ein undurchlässiges Material (z. B. Chrom), das in den undurchlässigen Bereichen der binären Maske als Beschichtung aufgebracht wurde. In einem anderen Beispiel wird die Maske 1045 unter Verwendung einer Phasenverschiebungstechnologie ausgebildet. In einer Phasenverschiebungsmaskenversion (PSM-Version) der Maske 1045 sind verschiedene Merkmale in der auf der Phasenverschiebungsmaske ausgebildeten Struktur dazu konfiguriert, eine geeignete Phasendifferenz aufzuweisen, um die Auflösung und Abbildungsqualität zu verbessern. In verschiedenen Beispielen kann die Phasenverschiebungsmaske eine gedämpfte PSM oder eine alternierende PSM sein. Die durch die Maskenherstellung 1044 erzeugte(n) Maske(n) wird in vielen unterschiedlichen Prozessen verwendet. Zum Beispiel wird eine solche Maske bzw. solche Masken in einem Ionenimplantationsprozess verwendet, um verschiedene dotierte Bereiche im Halbleiterwafer 1053 auszubilden, in einem Ätzprozess verwendet, um verschiedene Ätzbereiche im Halbleiterwafer 1053 auszubilden und/oder in anderen geeigneten Prozessen verwendet.
  • Die IC-Fab 1050 umfasst Herstellungswerkzeuge 1052, die konfiguriert sind, um verschiedene Produktionsvorgänge an dem Halbleiterwafer 1053 derart auszuführen, dass das IC-Bauelement 1060 gemäß der/den Maske(n), z. B. Maske 1045, hergestellt wird. In verschiedenen Ausführungsformen umfassen die Herstellungswerkzeuge 1052 einen Wafer-Stepper, einen Ionenimplantierer, einen Fotolackbeschichter, eine Prozesskammer, z. B. eine CVD-Kammer oder ein LPCVD-Ofen, ein CMP-System, ein Plasmaätzsystem, ein Waferreinigungssystem und/oder andere Produktionsausrüstung, die einen oder mehrere geeignete Produktionsprozesse wie vorliegend erörtert ausführen kann.
  • Die IC-Fab 1050 verwendet die vom Maskenhaus 1030 hergestellte(n) Maske(n) 1045, um das IC-Bauelement 1060 herzustellen. Somit verwendet die IC-Fab 1050 zumindest indirekt das IC-Design-Layoutdiagramm 1022, um das IC-Bauelement 1060 herzustellen. In einigen Ausführungsformen wird der Halbleiterwafer 1053 von der IC-Fab 1050 unter Verwendung der Maske(n) 1045 hergestellt, um das IC-Bauelement 1060 auszubilden. In einigen Ausführungsformen umfasst die IC-Herstellung Durchführen einer oder mehrerer lithografischer Belichtungen zumindest indirekt auf der Grundlage des IC-Design-Layoutdiagramms 1022. Der Halbleiterwafer 1053 umfasst ein Siliziumsubstrat oder ein anderes geeignetes Substrat mit darauf ausgebildeten Materialschichten. Der Halbleiterwafer 1053 umfasst ferner verschiedene dotierte Bereiche, dielektrische Merkmale, mehrlagige Verbindungen und/oder dergleichen (die in nachfolgenden Produktionsschritten ausgebildet werden).
  • Details bezüglich eines Produktionssystems für integrierte Schaltungen (z. B. des Systems 1000 aus 10) und eines zugehörigen IC-Produktionsablaufs finden sich z. B. in dem US-Patent Nr. 9,256,709 , erteilt am 9. Februar 2016, der US-Vorabveröffentlichung Nr. 20150278429 , veröffentlicht am 1. Oktober 2015, der US-Vorabveröffentlichung Nr. 20140040838 , veröffentlicht am 6. Februar 2014, und dem US-Patent Nr. 7,260,442 , erteilt am 21. August 2007, die hiermit durch Verweis jeweils vollständig aufgenommen werden.
  • In einer Ausführungsform umfasst ein Entkopplungskapazität-System (Decap-System): eine Decap-Schaltung, die elektrisch zwischen eine erste oder eine zweite Referenzspannungsschiene und einen ersten Knoten gekoppelt ist; und eine Biasschaltung, die elektrisch zwischen den ersten Knoten und die zweite bzw. die erste Referenzspannungsschiene gekoppelt ist. In einer Ausführungsform umfasst die Decap-Schaltung einen kondensatorkonfigurierten Metall-Oxid-Halbleiter-Feldeffekttransistor (MOSFET), der elektrisch zwischen den ersten Knoten und die erste oder die zweite Referenzspannungsschiene gekoppelt ist. In einer Ausführungsform weist ein MOSFET vom Dickoxid-Typ eine Gate-Oxiddicke größer als ungefähr 0,2 nm auf; weist ein MOSFET vom Dünnoxid-Typ eine Gate-Oxiddicke von gleich oder kleiner als ungefähr 0,2 nm auf; und ist der kondensatorkonfigurierte MOSFET ein MOSFET vom Dünnoxid-Typ.
  • In einer Ausführungsform weist der kondensatorkonfigurierte MOSFET eine erste Konfiguration oder eine zweite Konfiguration auf; weist die erste Konfiguration auf: einen Gateanschluss des kondensatorkonfigurierten MOSFET, der elektrisch mit dem ersten Knoten gekoppelt ist; und ein Sourceanschluss und ein Drainanschluss des kondensatorkonfigurierten MOSFET sind jeweils elektrisch gekoppelt mit: (A) der ersten Referenzspannungsschiene; oder (B) der zweiten Referenzspannungsschiene; und weist die zweite Konfiguration auf: den Sourceanschluss und den Drainanschluss des kondensatorkonfigurierten MOSFET, die jeweils elektrisch mit dem ersten Knoten gekoppelt sind; und den Gateanschluss des kondensatorkonfigurierten MOSFET, der elektrisch gekoppelt ist mit: der ersten Referenzspannungsschiene; oder der zweiten Referenzspannungsschiene. In einer Ausführungsform ist die Biasschaltung eine selbstvorgespannte Schaltung. In einer Ausführungsform ist die selbstvorgespannte Schaltung ein diodenkonfigurierter Metall-Oxid-Halbleiter-Feldeffekttransistor (MOSFET). In einer Ausführungsform weist der diodenkonfigurierte MOSFET eine erste oder eine zweite Konfiguration auf; weist die erste Konfiguration auf: einen Gateanschluss und einen Drainanschluss des diodenkonfigurierten MOSFET, die jeweils elektrisch mit dem ersten Knoten gekoppelt sind; und einen Sourceanschluss des diodenkonfigurierten MOSFET, der entsprechend elektrisch mit der zweiten Referenzspannungsschiene gekoppelt ist; und weist die zweite Konfiguration auf: den Sourceanschluss des diodenkonfigurierten MOSFET, der elektrisch mit dem ersten Knoten gekoppelt ist; und den Gate- und den Drainanschluss des diodenkonfigurierten MOSFET, die jeweils elektrisch mit der zweiten Referenzspannungsschiene gekoppelt sind. In einer Ausführungsform ist die selbstvorgespannte Schaltung ein diodenkonfigurierter Bipolartransistor (BJT). In einer Ausführungsform weist der diodenkonfigurierte BJT eine erste Konfiguration oder eine zweite Konfiguration auf; weist die erste Konfiguration auf: einen Basisanschluss und einen Kollektoranschluss des diodenkonfigurierten BJT, die jeweils elektrisch mit dem ersten Knoten gekoppelt sind; und einen Emitteranschluss des diodenkonfigurierten BJT, der elektrisch mit der ersten oder der zweiten Referenzspannungsschiene gekoppelt ist; und weist die zweite Konfiguration auf: den Emitteranschluss des diodenkonfigurierten BJT, der elektrisch mit dem ersten Knoten gekoppelt ist; und den Basisanschluss und den Kollektoranschluss des diodenkonfigurierten BJT, die jeweils elektrisch mit der ersten oder der zweiten Referenzspannungsschiene gekoppelt sind. In einer Ausführungsform umfasst das Decap-System ferner: einen Biasstromgenerator, der dazu konfiguriert ist, dem ersten Knoten einen Biasstrom bereitzustellen und dadurch einen Spannungsabfall über der Biasschaltung zu verstärken. In einer Ausführungsform ist der Biasstromgenerator ein Stromspiegel oder ein Stromtreiber. In einer Ausführungsform ist die Biasschaltung eine gefilterte Biasschaltung. In einer Ausführungsform umfasst die gefilterte Biasschaltung: einen n-leitenden Metall-Oxid-Halbleiter-Feldeffekttransistor (MOSFET) und einen p-leitenden MOSFET (PFET), die parallel zueinander elektrisch zwischen den ersten Knoten und die zweite bzw. die erste Referenzspannungsschiene gekoppelt sind; ein erstes Filter, das elektrisch mit einem Gateanschluss des n-leitenden MOSFET (NFET) gekoppelt ist; und ein zweites Filter, das elektrisch mit einem Gateanschluss des PFET gekoppelt ist; wobei das zweite Filter eine Konfiguration als Hochpassfilter aufweist, wenn das erste Filter als Hochpassfilter konfiguriert ist; und das zweite Filter eine Konfiguration als Tiefpassfilter aufweist, wenn das erste Filter als Tiefpassfilter konfiguriert ist. In einer Ausführungsform umfasst die Konfiguration des ersten Filters als Hochpassfilter: einen ersten Kondensator, der elektrisch zwischen die erste Referenzspannungsschiene und einen zweiten Knoten gekoppelt ist; und einen ersten Widerstand, der elektrisch zwischen den zweiten Knoten und den ersten Knoten gekoppelt ist; wobei die Konfiguration des zweiten Filters als Hochpassfilter umfasst: einen zweiten Kondensator, der elektrisch zwischen die erste Referenzspannungsschiene und einen dritten Knoten gekoppelt ist; und einen zweiten Widerstand, der elektrisch zwischen den dritten Knoten und die zweite Referenzspannungsschiene gekoppelt ist; bei der Konfiguration des ersten Filters als Hochpassfilter ein Gateanschluss des n-leitenden MOSFET (NFET) elektrisch mit dem zweiten Knoten gekoppelt ist; und bei der Konfiguration des zweiten Filters als Hochpassfilter ein Gateanschluss des PFET elektrisch mit dem dritten Knoten gekoppelt ist. In einer Ausführungsform umfasst die Konfiguration des ersten Filters als Tiefpassfilter: einen ersten Widerstand, der elektrisch zwischen die erste Referenzspannungsschiene und einen zweiten Knoten gekoppelt ist; und einen ersten Kondensator, der elektrisch zwischen den zweiten Knoten und die zweite Referenzspannungsschiene gekoppelt ist; wobei die Konfiguration des zweiten Filters als Tiefpassfilter umfasst: einen zweiten Widerstand, der elektrisch zwischen den ersten Knoten und einen dritten Knoten gekoppelt ist; und einen zweiten Kondensator, der elektrisch zwischen den dritten Knoten und die zweite Referenzspannungsschiene gekoppelt ist; ein Gateanschluss des n-leitenden MOSFET (NFET) elektrisch mit dem zweiten Knoten gekoppelt ist; und ein Gateanschluss des PFET elektrisch mit dem dritten Knoten gekoppelt ist.
  • In einer Ausführungsform umfasst ein Entkopplungskapazität-System (Decap-System): eine Decap-Schaltung, die elektrisch zwischen eine erste oder eine zweite Referenzspannungsschiene und einen ersten Knoten gekoppelt ist; und eine gefilterte Biasschaltung, die elektrisch zwischen den ersten Knoten und die zweite bzw. die erste Referenzspannungsschiene gekoppelt ist, wobei die gefilterte Biasschaltung umfasst: einen n-leitenden Metall-Oxid-Halbleiter-Feldeffekttransistor (MOSFET) und einen p-leitenden MOSFET (PFET), die parallel zueinander elektrisch zwischen den ersten Knoten und die zweite bzw. die erste Referenzspannungsschiene gekoppelt sind; ein erstes Filter, das elektrisch mit einem Gateanschluss des n-leitenden MOSFET (NFET) gekoppelt ist; und ein zweites Filter, das elektrisch mit einem Gateanschluss des PFET gekoppelt ist; wobei das zweite Filter eine Konfiguration als Hochpassfilter aufweist, wenn das erste Filter als Hochpassfilter konfiguriert ist; und das zweite Filter eine Konfiguration als Tiefpassfilter aufweist, wenn das erste Filter als Tiefpassfilter konfiguriert ist.
  • In einer Ausführungsform umfasst die Konfiguration des ersten Filters als Hochpassfilter: einen ersten Kondensator, der elektrisch zwischen die erste Referenzspannungsschiene und einen zweiten Knoten gekoppelt ist; und einen ersten Widerstand, der elektrisch zwischen den zweiten Knoten und den ersten Knoten gekoppelt ist; wobei die Konfiguration des zweiten Filters als Hochpassfilter umfasst: einen zweiten Kondensator, der elektrisch zwischen die erste Referenzspannungsschiene und einen dritten Knoten gekoppelt ist; und einen zweiten Widerstand, der elektrisch zwischen den dritten Knoten und die zweite Referenzspannungsschiene gekoppelt ist; bei der Konfiguration des ersten Filters als Hochpassfilter ein Gateanschluss des n-leitenden MOSFET (NFET) elektrisch mit dem zweiten Knoten gekoppelt ist; und bei der ersten Konfiguration des zweiten Filters ein Gateanschluss des PFET elektrisch mit dem dritten Knoten gekoppelt ist. In einer Ausführungsform umfasst die Konfiguration des ersten Filters als Tiefpassfilter: einen ersten Widerstand, der elektrisch zwischen die erste Referenzspannungsschiene und einen zweiten Knoten gekoppelt ist; und einen ersten Kondensator, der elektrisch zwischen den zweiten Knoten und die zweite Referenzspannungsschiene gekoppelt ist; wobei die Konfiguration des zweiten Filters als Tiefpassfilter umfasst: einen zweiten Widerstand, der elektrisch zwischen den ersten Knoten und einen dritten Knoten gekoppelt ist; und einen zweiten Kondensator, der elektrisch zwischen den dritten Knoten und die zweite Referenzspannungsschiene gekoppelt ist; ein Gateanschluss des n-leitenden MOSFET (NFET) elektrisch mit dem zweiten Knoten gekoppelt ist; und ein Gateanschluss des PFET elektrisch mit dem dritten Knoten gekoppelt ist.
  • In einer Ausführungsform ein Verfahren zum Entkoppeln von Spannungsschwankungen eines ersten Spannungsabfalls zwischen einer ersten und einer zweiten Referenzspannungsschiene, wobei das Verfahren umfasst: elektrisches Koppeln einer Entkopplungskapazität-Schaltung (Decap-Schaltung) zwischen die erste oder die zweite Referenzspannungsschiene und einen ersten Knoten; und elektrisches Koppeln einer Biasschaltung zwischen den ersten Knoten und die zweite bzw. die erste Referenzspannungsschiene, was zu einem zweiten Spannungsabfall über der Decap-Schaltung führt, der kleiner ist als der erste Spannungsabfall.
  • In einer Ausführungsform umfasst das Verfahren ferner: Kondensatorkonfigurieren eines Metall-Oxid-Halbleiter-Feldeffekttransistors (MOSFET) als Kondensator (kondensatorkonfigurierter MOSFET); wobei das elektrische Koppeln einer Entkopplungskapazität-Schaltung (Decap-Schaltung) zwischen die erste oder die zweite Referenzspannungsschiene und einen ersten Knoten kapazitives Koppeln der ersten oder der zweiten Referenzspannungsschiene und des ersten Knotens durch elektrisches Koppeln des MOSFET zwischen die erste oder die zweite Referenzspannungsschiene und den ersten Knoten umfasst. In einer Ausführungsform weist ein MOSFET vom Dickoxid-Typ eine im Vergleich niedrigere maximale Betriebsfrequenz und eine im Vergleich höhere maximale Betriebsspannung auf; weist ein MOSFET vom Dünnoxid-Typ eine im Vergleich höhere maximale Betriebsfrequenz und eine im Vergleich niedrigere maximale Betriebsspannung auf; und umfasst das Kondensatorkonfigurieren eines MOSFET: Auswählen eines MOSFET vom Dünnoxid-Typ als MOSFET. In einer Ausführungsform umfasst das Kondensatorkonfigurieren eines MOSFET: Annehmen einer ersten Konfiguration für den MOSFET; oder Annehmen einer zweiten Konfiguration für den MOSFET; wobei das Annehmen der ersten Konfiguration umfasst: elektrisches Koppeln eines Gateanschlusses des MOSFET mit dem ersten Knoten; und elektrisches Koppeln eines Sourceanschlusses und eines Drainanschlusses des MOSFET jeweils mit: (A) der ersten Referenzspannungsschiene; oder (B) der zweiten Referenzspannungsschiene; und das Annehmen der zweiten Konfiguration umfasst: elektrisches Koppeln des Sourceanschlusses und des Drainanschlusses des elektrisch gekoppelten MOSFET jeweils mit dem ersten Knoten; und elektrisches Koppeln des Gateanschlusses des elektrisch gekoppelten MOSFET mit: der ersten Referenzspannungsschiene; oder der zweiten Referenzspannungsschiene. In einer Ausführungsform umfasst das Verfahren ferner: Selbstvorspannen der Biasschaltung. In einer Ausführungsform umfasst das Selbstvorspannen der Biasschaltung: Diodenkonfigurieren eines Metall-Oxid-Halbleiter-Feldeffekttransistors (MOSFETs) als Biasschaltung. In einer Ausführungsform umfasst das Diodenkonfigurieren eines MOSFET: Annehmen einer ersten Konfiguration; oder Annehmen einer zweiten Konfiguration; wobei das Annehmen einer ersten Konfiguration umfasst: elektrisches Koppeln eines Gateanschlusses und eines Drainanschlusses des MOSFET jeweils mit dem ersten Knoten; und elektrisches Koppeln eines Sourceanschlusses des MOSFET mit der zweiten Referenzspannungsschiene; und das Annehmen einer ersten Konfiguration umfasst: elektrisches Koppeln des Sourceanschlusses des MOSFET mit dem ersten Knoten; und elektrisches Koppeln des Gate- und des Drainanschlusses des MOSFET jeweils mit der zweiten Referenzspannungsschiene. In einer Ausführungsform Diodenkonfigurieren eines Bipolar-Feldeffekttransistors (BJT); und Aufnehmen des diodenkonfigurierten BJT in die selbstvorgespannte Biasschaltung. In einer Ausführungsform umfasst das Diodenkonfigurieren eines BJT: Annehmen einer ersten Konfiguration; oder Annehmen einer zweiten Konfiguration; wobei das Annehmen einer ersten Konfiguration umfasst: elektrisches Koppeln eines Basisanschlusses und eines Kollektoranschlusses des BJT jeweils mit dem ersten Knoten; und elektrisches Koppeln eines Emitteranschlusses des BJT mit der ersten oder der zweiten Referenzspannungsschiene; und das Annehmen einer zweiten Konfiguration umfasst: elektrisches Koppeln des Emitteranschlusses des BJT mit dem ersten Knoten; und elektrisches Koppeln des Basisanschlusses und des Kollektoranschlusses des elektrisch gekoppelten BJT mit der ersten oder der zweiten Referenzspannungsschiene. In einer Ausführungsform umfasst das Verfahren ferner: elektrisches Koppeln eines Biasstromgenerators mit dem ersten Knoten; und Verwenden des Biasstromgenerators, um dem ersten Knoten einen Biasstrom bereitzustellen. In einer Ausführungsform umfasst das Verfahren ferner: Konfigurieren des Biasstromgenerators als Stromspiegel oder Stromtreiber. In einer Ausführungsform umfasst das Verfahren ferner: Filtern der Biasschaltung. In einer Ausführungsform umfasst das Filtern der Biasschaltung: elektrisches Koppeln eines n-leitenden Metall-Oxid-Halbleiter-Feldeffekttransistors (MOSFET) und eines p-leitenden MOSFET (PFET) parallel zueinander zwischen den ersten Knoten und die zweite bzw. die erste Referenzspannungsschiene; elektrisches Koppeln eines ersten Filters mit einem Gateanschluss des n-leitenden MOSFET (NFET); und elektrisches Koppeln eines zweiten Filters mit einem Gateanschluss des PFET; ähnliches Konfigurieren des ersten und des zweiten Filters, umfassend: Konfigurieren des ersten Filters und des zweiten Filters jeweils als Hochpassfilter; oder Konfigurieren des ersten Filters und des zweiten Filters jeweils als Tiefpassfilter. In einer Ausführungsform umfasst das Konfigurieren des ersten Filters und des zweiten Filters jeweils als Hochpassfilter: für das erste Filter, elektrisches Koppeln eines ersten Kondensators zwischen die erste Referenzspannungsschiene und einen zweiten Knoten; für das erste Filter, elektrisches Koppeln eines ersten Widerstands zwischen den zweiten Knoten und den ersten Knoten; elektrisches Koppeln eines Gateanschlusses des n-leitenden MOSFET (NFET) mit dem zweiten Knoten; und, für das zweite Filter, elektrisches Koppeln eines elektrisch gekoppelten zweiten Kondensators zwischen die erste Referenzspannungsschiene und einen dritten Knoten; und, für das zweite Filter, elektrisches Koppeln eines elektrisch gekoppelten zweiten Widerstands zwischen den dritten Knoten und die zweite Referenzspannungsschiene; und elektrisches Koppeln eines Gateanschlusses des PFET mit dem dritten Knoten. In einer Ausführungsform umfasst das Konfigurieren des ersten Filters und des zweiten Filters als Tiefpassfilter: für das erste Filter, elektrisches Koppeln eines ersten Widerstands zwischen die erste Referenzspannungsschiene und einen zweiten Knoten; und, für das erste Filter, elektrisches Koppeln eines ersten Kondensators zwischen den zweiten Knoten und die zweite Referenzspannungsschiene; elektrisches Koppeln eines Gateanschlusses des n-leitenden MOSFET (NFET) mit dem zweiten Knoten; für das zweite Filter, elektrisches Koppeln eines zweiten Widerstands zwischen den ersten Knoten und einen dritten Knoten; für das zweite Filter, elektrisches Koppeln eines zweiten Kondensators zwischen den dritten Knoten und die zweite Referenzspannungsschiene; und elektrisches Koppeln eines Gateanschlusses des PFET mit dem dritten Knoten.
  • In einer Ausführungsform umfasst ein Verfahren (zur Produktion eines Halbleiterbauelements, das ein Entkopplungskapazität-System (Decap-System) umfasst, für welches ein entsprechendes Layoutdiagramm in einem nichtflüchtigen computerlesbaren Medium gespeichert ist) Erzeugen des Layoutdiagramms, welches umfasst: Erzeugen einer Form eines aktiven Bereichs (AA-Form), die sich in einer ersten Richtung erstreckt; Erzeugen von Gate-Formen, die sich in einer zur ersten Richtung senkrechten zweiten Richtung erstrecken und über entsprechenden ersten Abschnitten der AA-Form ausgerichtet sind; Erzeugen von Formen von Kontakt-zu-Transistor-Komponenten (MD-Formen), die sich in der zweiten Richtung erstrecken, zwischen entsprechenden der Gate-Formen angeordnet sind und über zweiten entsprechenden Abschnitten der AA-Form ausgerichtet sind; Erzeugen von Formen von Leitern, die sich über entsprechenden der Gate-Formen und der MD-Formen befinden, für eine erste (M_1-te) Metallisierungsschicht (M_1-te Formen) vorgesehen sind und sich in der ersten Richtung erstrecken; und Erzeugen von Via-zu-Gate/MD-Formen (VGD-Formen), die sich zwischen entsprechenden der M_1-ten Formen und entsprechenden der Gate-Formen oder der MD-Formen befinden; Ausrichten einer ersten und einer zweiten der VGD-Formen mit einer ersten der M_1-ten Formen, wobei die erste M_1-te Form für eine erste Referenzspannung vorgesehen ist; Ausrichten der ersten und der zweiten VGD-Form auch mit einer ersten bzw. einer zweiten der Gate-Formen; Ausrichten einer dritten, einer vierten, einer fünften und einer sechsten der VGD-Formen jeweils mit einer zweiten der M_1-ten Formen; Ausrichten der dritten, der vierten und der fünften VGD-Form auch mit einer ersten, einer zweiten bzw. einer dritten der MD-Formen; Ausrichten der sechsten VGD-Form auch mit einer dritten der Gate-Formen; Ausrichten einer siebten und einer achten der VGD-Formen jeweils mit einer dritten der M_1-ten Formen; Ausrichten der siebten und der achten VGD-Form auch mit einer vierten der MD-Formen bzw. einer vierten der Gate-Formen; und Ausrichten einer neunten der VGD-Formen mit einer vierten der M_1-ten Formen und einer fünften der MD-Formen. In einer Ausführungsform umfasst das Verfahren ferner, auf Grundlage des Layoutdiagramms: (A) Durchführen einer oder mehrerer fotolithografischer Belichtungen; (B) Herstellen einer oder mehrerer Halbleitermasken; und/oder (C) Herstellen mindestens einer Komponente in einer Schicht einer integrierten Halbleiterschaltung.
  • In einer Ausführungsform umfasst ein System (zum Erzeugen eines Layoutdiagramms, das auf einem nichtflüchtigen computerlesbaren Medium gespeichert ist) mindestens einen Prozessor und mindestens einen Speicher, der Computerprogrammcode für ein oder mehrere Programme umfasst; wobei der mindestens eine Speicher, der Computerprogrammcode und der mindestens eine Prozessor dazu konfiguriert sind, das System dazu zu veranlassen, ein Verfahren zum Erzeugen eines Layoutdiagramms wie beispielsweise eines der vorliegend offenbarten Verfahren zum Erzeugen eines Layoutdiagramms durchzuführen. In einer Ausführungsform umfasst das System ferner: eine erste Maskierungseinrichtung, die dazu konfiguriert ist, eine oder mehrere Halbleitermasken auf der Grundlage des Layoutdiagramms herzustellen; und/oder eine zweite Maskierungseinrichtung, die dazu konfiguriert ist, eine oder mehrere fotolithografische Belichtungen auf der Grundlage des Layoutdiagramms durchzuführen; und/oder eine Herstellungseinrichtung, die dazu konfiguriert ist, mindestens eine Komponente in einer Schicht eines Halbleiterbauelements auf der Grundlage des Layoutdiagramms herzustellen.
  • In einer Ausführungsform umfasst ein nichtflüchtiges computerlesbares Medium computerausführbare Anweisungen zum Ausführen eines Verfahrens zum Erzeugen eines Layoutdiagramms, wie beispielsweise eines der vorliegend offenbarten Verfahren zum Erzeugen eines Layoutdiagramms.
  • Das Vorstehende umreißt Merkmale mehrerer Ausführungsformen, sodass die Fachperson die Aspekte der vorliegenden Offenbarung besser verstehen kann. Die Fachperson sollte sich darüber im Klaren sein, dass sie die vorliegende Offenbarung ohne Weiteres als Grundlage für das Entwerfen oder Abwandeln anderer Prozesse und Strukturen verwenden kann, um dieselben Zwecke auszuführen und/oder dieselben Vorteile der vorliegend vorgestellten Ausführungsformen zu erzielen. Die Fachperson sollte auch erkennen, dass derartige äquivalente Konstruktionen nicht von dem Geist und Umfang der vorliegenden Offenbarung abweichen und dass sie verschiedene Änderungen, Ersetzungen und Modifikationen hieran vornehmen kann, ohne von dem Geist und Umfang der vorliegenden Offenbarung abzuweichen.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
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Claims (20)

  1. Entkopplungskapazität-System (Decap-System), wobei das Decap-System umfasst: eine Decap-Schaltung, die elektrisch zwischen eine erste oder eine zweite Referenzspannungsschiene und einen ersten Knoten gekoppelt ist; und eine Biasschaltung, die elektrisch zwischen den ersten Knoten und die zweite beziehungsweise die erste Referenzspannungsschiene gekoppelt ist.
  2. Decap-System nach Anspruch 1, wobei: die Decap-Schaltung einen kondensatorkonfigurierten Metall-Oxid-Halbleiter-Feldeffekttransistor (MOSFET) umfasst, der elektrisch zwischen den ersten Knoten und die erste oder die zweite Referenzspannungsschiene gekoppelt ist.
  3. Decap-System nach Anspruch 2, wobei: ein MOSFET vom Dickoxid-Typ eine Gate-Oxiddicke größer als ungefähr 0,2 nm aufweist; ein MOSFET vom Dünnoxid-Typ eine Gate-Oxiddicke von gleich oder kleiner als ungefähr 0,2 nm aufweist; und der kondensatorkonfigurierte MOSFET ein MOSFET vom Dünnoxid-Typ ist.
  4. Decap-System nach Anspruch 2 oder 3, wobei: der kondensatorkonfigurierte MOSFET eine erste Konfiguration oder eine zweite Konfiguration aufweist; die erste Konfiguration aufweist: einen Gateanschluss des kondensatorkonfigurierten MOSFET, der elektrisch mit dem ersten Knoten gekoppelt ist; und ein Sourceanschluss und ein Drainanschluss des kondensatorkonfigurierten MOSFET sind jeweils elektrisch gekoppelt mit: (A) der ersten Referenzspannungsschiene; oder (B) der zweiten Referenzspannungsschiene; und die zweite Konfiguration aufweist: den Sourceanschluss und den Drainanschluss des kondensatorkonfigurierten MOSFET, die jeweils elektrisch mit dem ersten Knoten gekoppelt sind; und den Gateanschluss des kondensatorkonfigurierten MOSFET, der elektrisch gekoppelt ist mit: der ersten Referenzspannungsschiene; oder der zweiten Referenzspannungsschiene.
  5. Decap-System nach einem der Ansprüche, wobei: die Biasschaltung eine selbstvorgespannte Schaltung ist.
  6. Decap-System nach Anspruch 5, wobei: die selbstvorgespannte Schaltung ein diodenkonfigurierter Metall-Oxid-Halbleiter-Feldeffekttransistor (MOSFET) ist.
  7. Decap-System nach Anspruch 6, wobei: der diodenkonfigurierte MOSFET eine erste oder eine zweite Konfiguration aufweist; die erste Konfiguration aufweist: einen Gateanschluss und einen Drainanschluss des diodenkonfigurierten MOSFET, die jeweils elektrisch mit dem ersten Knoten gekoppelt sind; und einen Sourceanschluss des diodenkonfigurierten MOSFET, der entsprechend elektrisch mit der zweiten Referenzspannungsschiene gekoppelt ist; und die zweite Konfiguration aufweist: den Sourceanschluss des diodenkonfigurierten MOSFET, der elektrisch mit dem ersten Knoten gekoppelt ist; und den Gate- und den Drainanschluss des diodenkonfigurierten MOSFET, die jeweils elektrisch mit der zweiten Referenzspannungsschiene gekoppelt sind.
  8. Decap-System nach einem der Ansprüche, ferner umfassend: einen Biasstromgenerator, der dazu konfiguriert ist, dem ersten Knoten einen Biasstrom bereitzustellen und dadurch einen Spannungsabfall über der Biasschaltung zu verstärken.
  9. Decap-System nach Anspruch 1, wobei: die Biasschaltung eine gefilterte Biasschaltung ist.
  10. Decap-System nach Anspruch 9, wobei: die gefilterte Biasschaltung umfasst: einen n-leitenden Metall-Oxid-Halbleiter-Feldeffekttransistor (MOSFET) und einen p-leitenden MOSFET (PFET), die parallel zueinander elektrisch zwischen den ersten Knoten und die zweite beziehungsweise die erste Referenzspannungsschiene gekoppelt sind; ein erstes Filter, das elektrisch mit einem Gateanschluss des n-leitenden MOSFET (NFET) gekoppelt ist; und ein zweites Filter, das elektrisch mit einem Gateanschluss des PFET gekoppelt ist; und das zweite Filter eine Konfiguration als Hochpassfilter aufweist, wenn das erste Filter als Hochpassfilter konfiguriert ist; und das zweite Filter eine Konfiguration als Tiefpassfilter aufweist, wenn das erste Filter als Tiefpassfilter konfiguriert ist.
  11. Decap-System nach Anspruch 10, wobei: die Konfiguration des ersten Filters als Hochpassfilter umfasst: einen ersten Kondensator, der elektrisch zwischen die erste Referenzspannungsschiene und einen zweiten Knoten gekoppelt ist; und einen ersten Widerstand, der elektrisch zwischen den zweiten Knoten und den ersten Knoten gekoppelt ist; die Konfiguration des zweiten Filters als Hochpassfilter umfasst: einen zweiten Kondensator, der elektrisch zwischen die erste Referenzspannungsschiene und einen dritten Knoten gekoppelt ist; und einen zweiten Widerstand, der elektrisch zwischen den dritten Knoten und die zweite Referenzspannungsschiene gekoppelt ist; bei der Konfiguration des ersten Filters als Hochpassfilter ein Gateanschluss des n-leitenden MOSFET (NFET) elektrisch mit dem zweiten Knoten gekoppelt ist; und bei der Konfiguration des zweiten Filters als Hochpassfilter ein Gateanschluss des PFET elektrisch mit dem dritten Knoten gekoppelt ist.
  12. Decap-System nach Anspruch 10, wobei: die Konfiguration des ersten Filters als Tiefpassfilter umfasst: einen ersten Widerstand, der elektrisch zwischen die erste Referenzspannungsschiene und einen zweiten Knoten gekoppelt ist; und einen ersten Kondensator, der elektrisch zwischen den zweiten Knoten und die zweite Referenzspannungsschiene gekoppelt ist; die Konfiguration des zweiten Filters als Tiefpassfilter umfasst: einen zweiten Widerstand, der elektrisch zwischen den ersten Knoten und einen dritten Knoten gekoppelt ist; und einen zweiten Kondensator, der elektrisch zwischen den dritten Knoten und die zweite Referenzspannungsschiene gekoppelt ist; ein Gateanschluss des n-leitenden MOSFET (NFET) elektrisch mit dem zweiten Knoten gekoppelt ist; und ein Gateanschluss des PFET elektrisch mit dem dritten Knoten gekoppelt ist.
  13. Entkopplungskapazität-System (Decap-System), wobei das Decap-System umfasst: eine Decap-Schaltung, die elektrisch zwischen eine erste oder eine zweite Referenzspannungsschiene und einen ersten Knoten gekoppelt ist; und eine gefilterte Biasschaltung, die elektrisch zwischen den ersten Knoten und die zweite beziehungsweise die erste Referenzspannungsschiene gekoppelt ist, wobei die gefilterte Biasschaltung umfasst: einen n-leitenden Metall-Oxid-Halbleiter-Feldeffekttransistor (MOSFET) und einen p-leitenden MOSFET (PFET), die parallel zueinander elektrisch zwischen den ersten Knoten und die zweite beziehungsweise die erste Referenzspannungsschiene gekoppelt sind; ein erstes Filter, das elektrisch mit einem Gateanschluss des n-leitenden MOSFET (NFET) gekoppelt ist; und ein zweites Filter, das elektrisch mit einem Gateanschluss des PFET gekoppelt ist; und das zweite Filter eine Konfiguration als Hochpassfilter aufweist, wenn das erste Filter als Hochpassfilter konfiguriert ist; und das zweite Filter eine Konfiguration als Tiefpassfilter aufweist, wenn das erste Filter als Tiefpassfilter konfiguriert ist.
  14. Decap-System nach Anspruch 13, wobei: die Konfiguration des ersten Filters als Hochpassfilter umfasst: einen ersten Kondensator, der elektrisch zwischen die erste Referenzspannungsschiene und einen zweiten Knoten gekoppelt ist; und einen ersten Widerstand, der elektrisch zwischen den zweiten Knoten und den ersten Knoten gekoppelt ist; die Konfiguration des zweiten Filters als Hochpassfilter umfasst: einen zweiten Kondensator, der elektrisch zwischen die erste Referenzspannungsschiene und einen dritten Knoten gekoppelt ist; und einen zweiten Widerstand, der elektrisch zwischen den dritten Knoten und die zweite Referenzspannungsschiene gekoppelt ist; bei der Konfiguration des ersten Filters als Hochpassfilter ein Gateanschluss des n-leitenden MOSFET (NFET) elektrisch mit dem zweiten Knoten gekoppelt ist; und bei der ersten Konfiguration des zweiten Filters ein Gateanschluss des PFET elektrisch mit dem dritten Knoten gekoppelt ist.
  15. Decap-System nach Anspruch 13, wobei: die Konfiguration des ersten Filters als Tiefpassfilter umfasst: einen ersten Widerstand, der elektrisch zwischen die erste Referenzspannungsschiene und einen zweiten Knoten gekoppelt ist; und einen ersten Kondensator, der elektrisch zwischen den zweiten Knoten und die zweite Referenzspannungsschiene gekoppelt ist; die Konfiguration des zweiten Filters als Tiefpassfilter umfasst: einen zweiten Widerstand, der elektrisch zwischen den ersten Knoten und einen dritten Knoten gekoppelt ist; und einen zweiten Kondensator, der elektrisch zwischen den dritten Knoten und die zweite Referenzspannungsschiene gekoppelt ist; ein Gateanschluss des n-leitenden MOSFET (NFET) elektrisch mit dem zweiten Knoten gekoppelt ist; und ein Gateanschluss des PFET elektrisch mit dem dritten Knoten gekoppelt ist.
  16. Verfahren zum Entkoppeln von Spannungsschwankungen eines ersten Spannungsabfalls zwischen einer ersten und einer zweiten Referenzspannungsschiene, wobei das Verfahren umfasst: elektrisches Koppeln einer Entkopplungskapazität-Schaltung (Decap-Schaltung) zwischen die erste oder die zweite Referenzspannungsschiene und einen ersten Knoten; und elektrisches Koppeln einer Biasschaltung zwischen den ersten Knoten und die zweite beziehungsweise die erste Referenzspannungsschiene, was zu einem zweiten Spannungsabfall über der Decap-Schaltung führt, der kleiner ist als der erste Spannungsabfall.
  17. Verfahren nach Anspruch 16, ferner umfassend: Kondensatorkonfigurieren eines Metall-Oxid-Halbleiter-Feldeffekttransistors (MOSFET) als Kondensator (kondensatorkonfigurierter MOSFET); wobei das elektrische Koppeln einer Entkopplungskapazität-Schaltung (Decap-Schaltung) zwischen die erste oder die zweite Referenzspannungsschiene und einen ersten Knoten umfasst: kapazitives Koppeln der ersten oder der zweiten Referenzspannungsschiene und des ersten Knotens durch elektrisches Koppeln des kondensatorkonfigurierten MOSFET zwischen die erste oder die zweite Referenzspannungsschiene und den ersten Knoten.
  18. Verfahren nach Anspruch 16 oder 17, ferner umfassend: Selbstvorspannen der Biasschaltung.
  19. Verfahren nach einem der Ansprüche 16 bis 18, ferner umfassend: elektrisches Koppeln eines Biasstromgenerators mit dem ersten Knoten; und Verwenden des Biasstromgenerators, um dem ersten Knoten einen Biasstrom bereitzustellen.
  20. Verfahren nach Anspruch 16 oder 17, ferner umfassend: Filtern der Biasschaltung.
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