DE102019116744B4 - Verfahren zum erzeugen eines layoutdiagramms, das hervorstehende pin-zellengebiete aufweist, und eine darauf basierende halbleitervorrichtung - Google Patents

Verfahren zum erzeugen eines layoutdiagramms, das hervorstehende pin-zellengebiete aufweist, und eine darauf basierende halbleitervorrichtung Download PDF

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Abstract

Verfahren zum Erzeugen eines Layoutdiagramms, wobei das Layoutdiagramm auf einem nicht flüchtigen computerlesbaren Medium gespeichert wird, wobei das Verfahren umfasst:Erzeugen einer Zelle, die eine Schaltung repräsentiert, wobei die Zelle aufweist:eine erste (204B) und eine zweite Seitengrenze (204D), die im Wesentlichen parallel sind und sich in einer ersten Richtung erstrecken,eine erste Verdrahtungsstruktur (206), die eine zelleninterne Verdrahtungsstruktur ist, die sich in einer zweiten Richtung erstreckt und einen Leiter eines ersten Signals repräsentiert, das schaltungsintern ist, wobei die zweite Richtung im Wesentlichen senkrecht zur ersten Richtung ist,eine zweite Verdrahtungsstruktur (208''), die sich in der zweiten Richtung erstreckt und einen Leiter eines zweiten Signals der Schaltung repräsentiert,Auslegen der zelleninternen Verdrahtungsstruktur (206), so dass ein erstes Ende davon im Wesentlichen um einen minimalen Grenzversatz (221) nach innen der ersten Seitengrenze (204B) angeordnet wird,Auslegen der zweiten Verdrahtungsstruktur (208''), so dass ein Abschnitt davon ein erstes Ende aufweist, das sich außerhalb der ersten Seitengrenze (204B) um eine Vorsprungslänge erstreckt, die wesentlich größer ist als der minimale Grenzversatz (221),Auslegen der zweiten Verdrahtungsstruktur (208''), so dass ein Spalt zwischen einem zweiten Ende davon und der zweiten Seitengrenze (204D) belassen wird, wobei eine Größe des Spalts in der zweiten Richtung wesentlich größer ist als der minimale Grenzversatz (221), undwesentliches Füllen des Spalts mit einer Dummy-Struktur (209'),Auslegen der Dummy-Struktur (209'), so dass ein erstes Ende davon im Wesentlichen an ein zweites Ende der zweiten Verdrahtungsstruktur (208'') angrenzt, undweiteres Auslegen der Dummy-Struktur (209'), so dass ein zweites Ende davon im Wesentlichen um den minimalen Grenzversatz (221) nach innen der zweiten Seitengrenze (204D) angeordnet wird.

Description

  • STAND DER TECHNIK
  • Eine integrierte Schaltung („IC“) weist eine oder mehrere Halbleitervorrichtungen auf. Eine Möglichkeit, eine Halbleitervorrichtung zu repräsentieren, besteht in einem Draufsichtsdiagramm, das als ein Layoutdiagramm bezeichnet wird. Layoutdiagramme werden in einem Kontext von Entwurfsregeln erzeugt. Ein Satz von Entwurfsregeln legt Beschränkungen für die Anordnung entsprechender Strukturen in einem Layoutdiagramm fest, z.B. geografische/räumliche Beschränkungen, Verbindungsfähigkeitseinschränkungen oder dergleichen. Oft weist ein Satz von Entwurfsregeln einen Teilsatz von Entwurfsregeln auf, die sich auf den Abstand und andere Wechselwirkungen zwischen Strukturen in benachbarten oder angrenzenden Zellen beziehen, wobei die Strukturen Leiter in einer Metallisierungsschicht repräsentieren.
  • Typischerweise ist ein Satz von Entwurfsregeln spezifisch für einen Prozessknoten, durch den eine Halbleitervorrichtung auf der Grundlage eines resultierenden Layoutdiagramms hergestellt wird. Der Entwurfsregelsatz gleicht die Variabilität des entsprechenden Prozessknoten aus. Ein solcher Ausgleich erhöht die Wahrscheinlichkeit, dass eine tatsächliche Halbleitervorrichtung, die aus dem Layoutdiagramm resultiert, ein akzeptables Gegenstück der virtuellen Vorrichtung sein wird, auf der das Layoutdiagramm basiert.
  • Stand der Technik zum Gegenstand der Erfindung ist beispielsweise zu finden in US 2011 / 0 084 312 A1 , US 2014 / 0 339 610 A1 , US 2004 / 0 195 690 A1 und US 9 837 398 B1 .
  • Die Erfindung sieht ein Verfahren gemäß Anspruch 1, ein Verfahren gemäß Anspruch 8 und eine Halbleitervorrichtung gemäß Anspruch 14 vor. Ausgestaltungen sind in den abhängigen Ansprüchen angegeben.
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • Eine oder mehrere Ausführungsformen werden als Beispiele und nicht als Beschränkung in den Figuren der begleitenden Zeichnungen dargestellt, wobei Elemente, die gleiche Referenzeichen aufweisen, ähnliche Elemente repräsentieren. Die Zeichnungen sind nicht maßstabsgetreu.
    • 1 ist ein Blockdiagramm einer Halbleitervorrichtung gemäß mindestens einer Ausführungsform der vorliegenden Offenbarung.
    • 2A ist ein Layoutdiagramm von Instanzen einer Standardzellenvorlage gemäß einigen Ausführungsformen.
    • 2B ist ein Layoutdiagramm einer Verfeinerung des Layoutdiagramms von 2A gemäß einigen Ausführungsformen.
    • 2C ist ein Layoutdiagramm einer Verfeinerung des Layoutdiagramms von 2B gemäß einigen Ausführungsformen.
    • 2D ist ein Layoutdiagramm einer Verfeinerung des Layoutdiagramms von 2C gemäß einigen Ausführungsformen.
    • 2E ist ein Layoutdiagramm 200E einer Verfeinerung des Layoutdiagramms von 2D gemäß einigen Ausführungsformen.
    • 2F ist ein Layoutdiagramm 200F einer Verfeinerung des Layoutdiagramms von 2E gemäß einigen Ausführungsformen.
    • 3A ist ein Querschnitt eines Zellengebiets einer Halbleitervorrichtung gemäß einigen Ausführungsformen.
    • 3B ist ein Querschnitt eines Zellengebiets einer Halbleitervorrichtung gemäß einigen Ausführungsformen.
    • 4 ist ein Layoutdiagramm gemäß einigen Ausführungsformen.
    • 5 ist ein Ablaufdiagramm eines Verfahrens zum Erzeugen eines Layoutdiagramms gemäß einigen Ausführungsformen.
    • 6 ist ein Ablaufdiagramm eines Verfahrens zum Erzeugen eines Layoutdiagramms gemäß einigen Ausführungsformen.
    • 7 ist ein Blockdiagramm eines EDA-Systems (elektronische Entwurfsautomatisierung) gemäß einigen Ausführungsformen.
    • 8 ist ein Blockdiagramm eines Herstellungssystems von Halbleitervorrichtungen und eines damit assoziierten IC-Herstellungsablaufs gemäß einigen Ausführungsformen.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Die nachstehende Offenbarung stellt viele verschiedene Ausführungsformen, oder Beispiele, zum Implementieren verschiedener Merkmale des vorliegenden Gegenstands bereit. Konkrete Beispiele für Komponenten, Materialien, Werte, Schritte, Vorgänge, Materialien, Anordnungen oder dergleichen sind nachstehend beschrieben, um die vorliegende Offenbarung zu vereinfachen. Diese sind selbstverständlich lediglich Beispiele und sind nicht im beschränkenden Sinne gedacht. Andere Komponenten, Werte, Vorgänge, Materialien, Anordnungen oder dergleichen werden in Betracht gezogen. Zum Beispiel kann das Ausbilden eines ersten Merkmals über oder auf einem zweiten Merkmal in der nachstehenden Beschreibung Ausführungsformen umfassen, in denen das erste und das zweite Merkmal in direktem Kontakt ausgebildet werden, und kann ebenfalls Ausführungsformen umfassen, in denen zusätzliche Merkmale zwischen dem ersten und dem zweiten Merkmal ausgebildet werden können, so dass das erste und das zweite Merkmal möglicherweise nicht in direktem Kontakt stehen. Außerdem kann die vorliegende Offenbarung Bezugsnummern und/oder - buchstaben in den verschiedenen Beispielen wiederholen. Diese Wiederholung geschieht zum Zweck der Einfachheit und Klarheit und sie schreibt an sich keine Beziehung zwischen den verschiedenen besprochenen Ausführungsformen und/oder Ausgestaltungen vor.
  • Außerdem können hierin Begriffe, die sich auf räumliche Relativität beziehen, wie z.B. „unterhalb“, „unter“, „unterer“, „oberhalb“, „oberer“ und dergleichen, zur Erleichterung der Besprechung verwendet werden, um die Beziehung eines Elements oder Merkmals zu einem anderen Element oder Merkmal (zu anderen Elementen oder Merkmalen), wie in den Figuren dargestellt, zu beschreiben. Die Begriffe, die räumliche Relativität betreffen, sollen verschiedene Ausrichtungen der verwendeten oder betriebenen Vorrichtung zusätzlich zu der in den Figuren dargestellten Ausrichtung umfassen. Die Vorrichtung kann auf eine andere Weise ausgerichtet sein (um 90 Grad gedreht oder anders ausgerichtet) und die hier verwendeten Bezeichnungen, die räumliche Relativität betreffen, können gleichermaßen dementsprechend ausgelegt werden.
  • In einigen Ausführungsformen verfeinert ein Verfahren zum Erzeugen eines Layoutdiagramms eine Hülle (die eine Standardanordnung von Verdrahtungsstrukturen aufweist), um eine Zelle im Layoutdiagramm zu erzeugen. Die Verfeinerungen weisen auf: Erweitern des freien Raums auf H-Spuren der ersten Metallisierungsschicht, z.B. der Schicht Mo, in der Zelle, indem Abschnitte einer oder mehrerer entsprechender Verdrahtungsstrukturen gänzlich oder teilweise entfernt werden; Führen von Leitungswegen, um Verbindungen mit entsprechenden Verdrahtungsstrukturen in einer zweiten Metallisierungsschicht, z.B. einer Schicht M1, herzustellen; und anschließendes Auffüllen eines freien Raums mit Dummy-Strukturen. Das Verfahren wird als ein Mo-Dummy-Auffüllen nach der Weglenkungsführung beschrieben, wie z.B. in den in Layoutdiagrammen 200A bis 200F entsprechender 2A bis 2F widerspiegelten Verfeinerungen.
  • 1 ist ein Blockdiagramm einer Halbleitervorrichtung 100 gemäß mindestens einer Ausführungsform der vorliegenden Offenbarung.
  • Die Halbleitervorrichtung 100 weist unter anderem ein Schaltungsmakro (nachstehend Makro) 102 auf. In einigen Ausführungsformen ist das Makro 102 ein SRAM-Makro. In einigen Ausführungsformen ist das Makro 102 ein von einem SRAM-Makro verschiedenes Makro. Das Makro 102 weist unter anderem ein oder mehrere Zellengebiete 104 auf. Jedes Zellengebiet 104 weist einen oder mehrere hervorstehende Pins (P-Ps) auf und wird als ein P-P-Zellengebiet (P-P-Zellengebiet) 104 bezeichnet. In einigen Ausführungsformen werden der eine oder die mehreren hervorstehende Pins als konvex-konkave-Pins bezeichnet, wobei das Zellengebiet 104 entsprechend als ein konvex-konkaves Pin-Gebiet (C-C-Zellengebiet) 104 bezeichnet wird. Beispiele von Layoutdiagrammen, die Zellen aufweisen, die zu einem P-P-Zellengebiet 104 führen, weisen die hier offenbarten Layoutdiagramme auf.
  • 2A ist ein Layoutdiagramm 200A von Instanzen einer Standardzellenvorlage gemäß einigen Ausführungsformen.
  • Das Layoutdiagramm 200A wird schrittweise als Layoutdiagramme 200B bis 200F entsprechender 2B bis 2F (nachstehend besprochen) verfeinert. Dementsprechend werden Zellen 202A und 202B schrittweise als entsprechende Zellen 202B bis 202F und 232B bis 232F von entsprechenden 2B bis 2F (nachstehend besprochen) verfeinert. In einigen Ausführungsformen ist die Funktion einer oder beider der Zellen 202F und 232F von 2F eine entsprechende Boolesche logische Funktion. In einigen Ausführungsformen ist die Funktion einer oder beider der Zellen 202F und 232F von 2F eine entsprechende Speicherfunktion. Ein Beispiel einer Halbleitervorrichtung, die auf der Grundlage eines größeren Layoutdiagramms gefertigt wurde, das das Layoutdiagramm 200F von 2F aufweist, ist die Halbleitervorrichtung 100 von 1, wobei eines oder mehrere von P-P-Zellengebieten 104 der Zelle 202 entsprechen, und eines oder mehrere P-P-Zellengebiete 104 der Zelle 232 entsprechen. Jede der Zellen 202F und 232F (welche Verfeinerungen von entsprechenden Zellen 202A und 232A repräsentieren) repräsentiert eine entsprechende Funktion einer Halbleitervorrichtung, die auf der Grundlage eines größeren Layoutdiagramms gefertigt wurde, das das Layoutdiagramm 200F von 2F aufweist. In einigen Ausführungsformen ist die Funktion eine Boolesche logische Funktion. In einigen Ausführungsformen ist die Funktion eine Speicherfunktion.
  • Das Layoutdiagramm 200A von 2A weist Instanziierungen 202A und 232A von einer Standardzellenvorlage auf (nachstehend Zellen 202A und 232A, die einer Standardzellenvorlage entsprechen). Unter Hinweis darauf, dass die Zellen 202F und 232F Verfeinerungen der entsprechenden Zellen 202A und 232A sind, sind die Zellen 202A und 232A unvollendete Zellen, die als Ausgangspunkte (oder Hüllen) für die Verfeinerungen dienen, die zu den entsprechenden Zellen 202F und 232F führen.
  • Die Zellen 202A und 232A werden in Bezug auf ein virtuelles Gitter angeordnet, das Spuren T(i-4), ..., T(i-1), T(i), T(i+1), ..., T(i+5) aufweist, wobei i eine Ganzzahl ist und 0 ≤ i, wobei sich jede der Spuren in einer ersten Richtung erstreckt. In einigen Ausführungsformen stellt die erste Richtung die horizontale Richtung dar. In einigen Ausführungsformen ist die erste Richtung die X-Achse.
  • Die Zelle 202A weist einen Umfang auf, der eine Seitengrenze 204A auf der Oberseite, eine Seitengrenze 204B auf der rechten Seite, eine Seitengrenze 204C auf der Unterseite und eine Seitengrenze 204D auf der linken Seite aufweist. Die Zelle 232A weist einen Umfang auf, der eine Seitengrenze 234A auf der Oberseite, eine Seitengrenze 234B auf der rechten Seite, eine Seitengrenze 234C auf der Unterseite und eine Seitengrenze 234D auf der linken Seite aufweist. Die Seitengrenzen 204A und 234A an den entsprechenden Oberseiten und die Seitengrenzen 204C und 234C an den entsprechenden Unterseiten sind im Wesentlichen parallel zur ersten Richtung. Die Seitengrenzen 204B und 234B auf den entsprechenden rechten Seiten und die Seitengrenzen 204D und 234D auf den entsprechenden linken Seiten sind im Wesentlichen parallel zu einer zweiten Richtung, wobei die zweite Richtung im Wesentlichen senkrecht zur ersten Richtung ist. In einigen Ausführungsformen, in denen die erste Richtung die horizontale Richtung ist, ist die zweite Richtung die vertikale Richtung. In einigen Ausführungsformen, in denen die erste Richtung die X-Achsrichtung ist, ist die zweite Richtung die Y-Achsrichtung. Die Seitengrenze 204B der Zelle 202A ist im Wesentlichen kollinear mit der Seitengrenze 234D der Zelle 234A. Von daher grenzt die Zelle 202A an die Zelle 234A in der horizontalen Richtung an.
  • Die Zelle 202A weist Verdrahtungsstrukturen 206, 207, 208, 212 und 216 auf, die rechteckig sind. Längssymmetrieachsen der Verdrahtungsstrukturen 206, 207, 208, 212 und 126 sind im Wesentlichen auf entsprechende H-Spuren T(i-2), T(i-1), T(i), T(i+1) und T(+2) ausgerichtet. Die Zelle 232A der Standardzellenvorlage weist Verdrahtungsstrukturen 236, 237, 238, 242 und 246 auf, die rechteckig sind. Längssymmetrieachsen der Verdrahtungsstrukturen 236, 237, 238, 242 und 246 sind im Wesentlichen auf entsprechende H-Spuren T(i-2), T(i-1), T(i), T(i+1) und T(+2) ausgerichtet.
  • Es wird angenommen, dass der Prozessknoten, durch den eine Halbleitervorrichtung auf der Grundlage eines größeren Layoutdiagramms, das das Layoutdiagramm 200F von 2F aufweist (wobei das Layoutdiagramm 200F eine Verfeinerung eines Layoutdiagramms A dargestellt), gefertigt wird, Doppelstrukturierungslithografie verwendet. Dementsprechend sind die Verdrahtungsstrukturen 206, 208, 216, 236, 238 und 246 hell schraffiert dargestellt, während die Verdrahtungsstrukturen 207, 212, 237 und 242 dunkel schraffiert dargestellt sind.
  • In dem Maße, in dem einige oder alle der Verdrahtungsstrukturen 206, 207, 208, 212, 216, 236, 237, 238, 242 und/oder 246 (nachstehend verbleibende Verdrahtungsstrukturen) im Layoutdiagramm 200F weiterhin vorhanden sind, entsprechen die verbleibenden Verdrahtungsstrukturen Leitern, die in einer ersten Metallisierungsschicht M_1st aufgenommen sind, in einer Halbleitervorrichtung, die auf der Grundlage eines größeren Layoutdiagramms, das das Layoutdiagramm 200F von 2F aufweist, hergestellt wurde. Je nach der Nummerierungskonvention des entsprechenden Prozessknotens, durch den eine solche Halbleitervorrichtung gefertigt wird, ist in einigen Ausführungsformen die erste (1st) Metallisierungsschicht M_1st entweder Metallisierungsschicht Null Mo oder Metallisierungsschicht Eins M1. In 2A bis 2F wird angenommen, dass M_1st Mo ist. In einigen Ausführungsformen ist Mo die erste Metallisierungsschicht über einer Transistorschicht (siehe 3A, nachstehend besprochen), in der Transistoren ausgebildet werden.
  • In einigen Ausführungsformen weisen die Zellen 202A und 232A entsprechende Transistorschichten (nicht dargestellt) auf. In einigen Ausführungsformen weist die Transistorschicht jeder der Zellen 202A und 232A entsprechende Teilschichten (nicht dargestellt) auf. Die Teilschichten weisen Komponentenstrukturen (nicht dargestellt) auf, die Komponenten, z.B. Transistoren, einer Schaltung entsprechen, die aus einem größeren Layoutdiagramm resultieren würde, das das Layoutdiagramm 200F aufweist (wobei das Layoutdiagramm 200F eine Verfeinerung des Layoutdiagramms 200A sowie der Layoutdiagramme 200B bis 200E (nachstehend besprochen) darstellt).
  • In einigen Ausführungsformen ist die Transistorschicht jeder der Zellen 202A und/oder 232A für eine CMOS-Ausgestaltung bestimmt, so dass eine Halbleitervorrichtung, die auf der Grundlage eines Layoutdiagramms (das Zellen 202A und/oder 232A aufweist) gefertigt wurde, eine CMOS-Vorrichtung wäre. Ein Beispiel einer CMOS-Halbleitervorrichtung, die auf der Grundlage des Layoutdiagramms 200F gefertigt wurde (wobei das Layoutdiagramm 200F eine Verfeinerung des Layoutdiagramms 200A darstellt), stellt die Halbleitervorrichtung 100 von 1 dar, wobei das P-P-Zellengebiet 104A der Halbleitervorrichtung 100 aus der Zelle 202A oder der Zelle 232A resultiert. Wenn für eine CMOS-Ausgestaltung vorgesehen, ist die Zelle 202A in einen ersten Bereich (nicht dargestellt), der für eine PMOS-Ausgestaltung vorgesehen ist, und einen zweiten Bereich (nicht dargestellt), der für eine NMOS-Ausgestaltung vorgesehen ist, geordnet. Einzelheiten hinsichtlich einer CMOS-Ausgestaltung und entsprechender Fertigung sind z.B. im US-Patent US 8 786 019 B2 erteilt am 22. Juli 2014, zu finden.In einigen Ausführungsformen ist die Transistorschicht jeder der Zellen 202A und/oder 232A für eine PMOS-Ausgestaltung und nicht für eine CMOS-Ausgestaltung vorgesehen. In einigen Ausführungsformen ist die Transistorschicht jeder der Zellen 202A und/oder 232A für eine NMOS-Ausgestaltung und nicht für eine CMOS-Ausgestaltung vorgesehen.
  • Die Standardzellenvorlage, die durch jede der Zellen 202A und 232A instanziiert wird, nimmt an, dass jede der Verdrahtungsstrukturen 206, 207, 208, 212, 216, 236, 237, 238, 242 und 246: sich nicht über Umfänge der entsprechenden Zellen 202A und 232A erstreckt, und eine maximale Länge in der horizontalen Richtung aufweist. Eine erste Standardentwurfsregel für den mit der Standardzellenvorlage assoziierten Prozessknoten zwingt einen minimalen Spalt (Ende-zu-Ende-Spalt) 220 zwischen Enden von im Wesentlichen auf Spuren ausgerichteten Verdrahtungsstrukturen auf. In einigen Ausführungsformen zwingt eine entsprechende zweite Standardentwurfsregel einen minimalen Grenzversatz 221 zwischen einem Ende einer Verdrahtungsstruktur und einer Seitengrenze einer Zelle auf. In einigen Ausführungsformen stellt der minimale Grenzversatz 221 im Wesentlichen die Hälfte des Ende-zu-Ende-Spalts 220 dar.
  • Angesichts des minimalen Grenzversatzes 221 weist die Zelle 202A rechteckige Schnittstrukturen 228A1 bis 228A5 und 228B1 bis 228B5 auf, und die Zelle 232A weist Schnittstrukturen 229A1 bis 229A5 und 229B1 bis 229B5 auf. Im Allgemeinen wird, wo eine Objektstruktur unter einer gegebenen Schnittstruktur liegt, so dass ein Abschnitt der Objektstruktur die gegebene Schnittstruktur überlappt, die gegebene Schnittstruktur verwendet, um anzuzeigen, dass der überlappte Abschnitt der Objektstruktur schlussendlich während der Fertigung einer entsprechenden Halbleitervorrichtung entfernt wird. Die Schnittstrukturen 228A1, 228A3, 228A5, 228B1, 228B3, 228B5, 229A1, 229A3, 229A5, 229B1, 229B3 und 229B5 sind dunkel schraffiert dargestellt, um die Schnittbedeutung in Bezug auf die entsprechenden, hell schraffiert dargestellten Verdrahtungsstrukturen 206, 208, 216, 236, 238 und 246 anzuzeigen. Die Schnittstrukturen 228A2, 228A4, 228B2, 228B4, 229A2, 229A4, 229B2, 229B4, sind dunkel schraffiert dargestellt, um die Schnittbedeutung in Bezug auf die entsprechenden, dunkel schraffiert dargestellten Verdrahtungsstrukturen, 207, 212, 237 und 242 anzuzeigen.
  • Die Schnittstrukturen 228A1 bis 228A5, 228B1 bis 228B5, 229A1 bis 229A5 und 229B1 bis 229B5 sind rechteckig. Zu Veranschaulichungszwecken sind Längssymmetrieachsen der Schnittstrukturen 228A1 bis 228A5 grob, aber nicht wesentlich auf die Seitengrenze 204D der Zelle 202A ausgerichtet, und Längssymmetrieachsen der Schnittstrukturen 228B1 bis 228B5 sind grob, aber nicht wesentlich auf die Seitengrenze 204B der Zelle 202A ausgerichtet. Eine solche grobe Ausrichtung macht es einfacher, jede der Schnittstrukturen 228A1 bis 228A4 und 228B1 bis 228B5 in 2A zu unterscheiden.
  • In der Praxis wären Längssymmetrieachsen der Schnittstrukturen 228A1 bis 228A5 und 228B1 bis 228B5 im Wesentlichen auf entsprechende Seitengrenzen 204D und 204B der Zelle 202A ausgerichtet. Gleichermaßen sind zu Veranschaulichungszwecken Längssymmetrieachsen der Schnittstrukturen 229A1 bis 229A5 und 229B1 bis 229B5 grob, aber nicht wesentlich auf entsprechende Seitengrenzen 234D und 234B der Zelle 232A ausgerichtet. In der Praxis wären Längssymmetrieachsen der Schnittstrukturen 229A1 bis 229A5 und 229B1 bis 229B5 im Wesentlichen auf entsprechende Seitengrenzen 234D und 234B der Zelle 232A ausgerichtet. In einigen Ausführungsformen werden die Schnittstrukturen 228B1 bis 228B5 über entsprechenden Schnittstrukturen 229A1 bis 229A5 ausgerichtet. In einigen Ausführungsformen werden die Schnittstrukturen 229A1 bis 229A5 über entsprechenden Schnittstrukturen 228B1 bis 228B5 ausgerichtet. In einigen Ausführungsformen werden die Schnittstrukturen 228B1 bis 228B5 mit entsprechenden Schnittstrukturen 229A1 bis 229A5 vereinigt.
  • In 2A weisen Verdrahtungsstrukturen, die Mo aufweisen, ferner Versorgungsstrukturen (Power Grid, PG-Strukturen) 250 und 252 auf, die rechteckig sind und Abschnitte von längeren entsprechenden Versorgungsleitungen einer Halbleitervorrichtung repräsentieren, die auf der Grundlage des Layoutdiagramms 200F gefertigt wurde (wobei das Layoutdiagramm 200F eine Verfeinerung des Layoutdiagramms 200A dargestellt). Dementsprechend sind die PG-Strukturen 250 und 252 derart gezeigt, dass sie sich außerhalb der Zellen 202A und 232A in der horizontalen Richtung erstrecken, die rechteckig sind. Die Längssymmetrieachsen 250 und 252 sind im Wesentlichen zur horizontalen Richtung parallel. In einigen Ausführungsformen ist die PG-Struktur 250 für eine erste Referenzspannung vorgesehen und die PG-Struktur 252 ist für eine zweite Referenzspannung vorgesehen. In einigen Ausführungsformen ist die erste Referenzspannung VDD und die zweite Referenzspannung ist VSS.
  • Unter der Annahme einer Doppelstrukturierungslithografie sind die PG-Strukturen 250 und 252 dunkel schraffiert dargestellt. Die Schnittstrukturen 228A1, 228B1, 229A1, 229B1, 228A5, 228B5, 229A5 und 229B5 liegen über den entsprechenden PG-Strukturen 250 und 252, weisen aber lediglich in Bezug auf die entsprechenden Verdrahtungsstrukturen, 206, 216, 236 und 246 eine Schnittbedeutung auf. Die PG-Strukturen 250 und 252 sind nicht durch die Schnittstrukturen 228A1, 228B1, 229A1, 229B1, 228A5, 228B5, 229A5 und 229B5 betroffen.
  • 2B ist ein Layoutdiagramm 200B einer Verfeinerung des Layoutdiagramms 200A (2A) gemäß einigen Ausführungsformen.
  • Das Layoutdiagramm 200B von 2B ist dem Layoutdiagramm 200A von 2A ähnlich. Der Kürze halber konzentriert sich die Diskussion des Layoutdiagramms 200B auf Unterschiede des Layoutdiagramms 200B in Bezug auf das Layoutdiagramm 200A.
  • Das Layoutdiagramm 200B repräsentiert eine Verfeinerung des Layoutdiagramms 200A in vielerlei Hinsicht. In mindestens einer ersten Hinsicht repräsentiert das Layoutdiagramm 200B z.B. eine Verfeinerung des Layoutdiagramms 200A, z.B. in Bezug auf ein Bestimmen, welche der Schnittstrukturen 228A1 bis 228A5, 228B1-228B5, 229A1-229A5, 229A1-229A5 und 229B1-229B5 behalten werden sollten, um (zumindest teilweise) die Funktionen zu erzielen, die die entsprechenden Zellen 202F und 232F repräsentieren (wobei die Zellen 202F und 232F erneut entsprechende Verfeinerungen der Zellen 202B und 232B darstellten).
  • Als ein Beispiel wird in 2B angenommen, dass, um (zumindest teilweise) die Funktionen zu erzielen, die die entsprechenden Zellen 202F und 232F repräsentieren, jede der Verdrahtungsstrukturen 206 und 236 eine zelleninterne Verdrahtungsstruktur sein sollte. In einigen Ausführungsformen repräsentieren die zelleninternen Verdrahtungsstrukturen 206 und 236 Leiter in entsprechenden Zellengebieten einer Halbleitervorrichtung, die auf der Grundlage eines größeren Layoutdiagramms, das das Layoutdiagramm 200F von 2F aufweist, gefertigt wurde. In einigen Ausführungsformen repräsentiert eine zelleninterne Verdrahtungsstruktur einen zelleninternen Leiter in entsprechenden Zellengebieten einer Halbleitervorrichtung, die auf der Grundlage eines größeren Layoutdiagramms, das das Layoutdiagramm 200F von 2F aufweist, gefertigt wurde, wobei ein zelleninterner Leiter ein Signal führt, das innerhalb der Funktion des entsprechenden Zellengebiets liegt. Ein zelleninterner Leiter ist von einem Pin verschieden. Ein Pin ist ein Typ eines Leiters, der ein Eingangs-/Ausgangssignal (I/O-Signal) der Funktion des entsprechenden Zellengebiets führt.
  • Insbesondere wird in Bezug auf das Beispiel von 2B, um (zumindest teilweise) die Funktionen zu erzielen, die die entsprechenden Zellen 202F und 232F repräsentieren (wobei die Zellen 202F und 232F erneut entsprechende Verfeinerungen der Zellen 202B und 232B darstellen), ferner angenommen, dass jede der zelleninternen Verdrahtungsstrukturen 206 und 236 eine maximale Länge in der horizontalen Richtung aufweisen sollte, um (zumindest teilweise) die Funktionen zu erzielen, die die entsprechenden Zellen 202F und 232F repräsentieren. In einigen Ausführungsformen weisen, wenn nichts, zum Beispiel ein Leitungsweglenkungskonflikt, dagegen spricht, zelleninterne Verdrahtungsstrukturen (z.B. als die Strukturen 206 und 236) eine maximale Länge in der horizontalen Richtung auf, so dass eine Halbleitervorrichtung, die auf der Grundlage des entsprechenden Layoutdiagramms (z.B. des Layoutdiagramms 200A) gefertigt wurde, eine entsprechend erhöhte strukturelle Dichte aufweist. Eine solche Halbleitervorrichtung kann schneller planarisiert werden, z.B. weil die erhöhte strukturelle Dichte Unregelmäßigkeiten in einer Oberflächentopografie reduziert. In einigen Ausführungsformen gleicht die maximale Länge (LMAX) im Wesentlichen dem Unterschied zwischen einer Breite der Zelle (LW) und dem Doppelten des minimalen Grenzversatzes (LOFF), so dass LMAX ≈ LW-2*LOFF. Dementsprechend ist es an diesem Punkt bei der Verfeinerung deutlich, dass die Schnittstrukturen 228A1 und 228B1 über entsprechenden Enden der zelleninternen Verdrahtungsstruktur 206 liegen sollten, und die Schnittstrukturen 229A1 und 229B1 über entsprechenden Enden der zelleninternen Verdrahtungsstruktur 236 liegen sollten. Schnittstrukturen 228A1, 228B1', 229A1 und 229B1 sind dunkel schraffiert dargestellt, um eine Schnittbedeutung in Bezug auf die entsprechenden, hell schraffierten Verdrahtungsstrukturen 206 und 236 anzuzeigen. Die Schnittstrukturen 228A1, 228B1, 229A1 und 229B1 liegen über entsprechenden PG-Strukturen 250 und 252 und den dunkel schraffiert dargestellten Verdrahtungsstrukturen 207 und 237, weisen jedoch lediglich in Bezug auf die hell schraffiert dargestellten Verdrahtungsstrukturen 206 und 236 eine Schnittbedeutung auf. Die PG-Strukturen 250 und 252 und die dunkel schraffiert dargestellten Verdrahtungsstrukturen 207 und 237 werden durch die entsprechenden Schnittstrukturen 228A1, 228B1, 228A1 und 229B1 nicht beeinflusst.
  • In zumindest einer zweiten Hinsicht repräsentiert das Layoutdiagramm 200B z.B. eine Verfeinerung des Layoutdiagramms 200A, z.B. in Bezug auf ein Bestimmen zusätzlicher Schnittstrukturen, die benötigt werden, um (zumindest teilweise) die Funktionen zu erzielen, die die entsprechenden Zellen 202F und 232F repräsentieren (wobei die Zellen 202F und 232F erneut Verfeinerungen der Zellen 202B und 232B darstellen). Insbesondere wird, um (zumindest teilweise) die Funktionen zu erzielen, die die entsprechenden Zellen 202F und 232F repräsentieren, als ein Beispiel angenommen, dass jede von Verdrahtungsstrukturen 216 und 246 im Wesentlichen in zwei Hälften aufgeteilt werden sollte, die Verdrahtungsstrukturen 216A, 216B, 246A und 246B entsprechen, um (zumindest teilweise) die Funktionen zu erzielen, die die entsprechenden Zellen 202F und 232F repräsentieren. In einigen Ausführungsformen werden die Verdrahtungsstrukturen 216 und 246 in entsprechende Abschnitte aufgeteilt, die von Hälften verschieden sind. Dementsprechend ist es an diesem Punkt bei der Verfeinerung deutlich, dass Schnittstrukturen 228C und 229C den entsprechenden Zellen 202B und 232B hinzugefügt werden sollten.
  • Schnittstrukturen 228C und 229C sind dunkel schraffiert dargestellt, um eine Schnittbedeutung in Bezug auf die entsprechenden, hell schraffierten Verdrahtungsstrukturen 216 und 246 anzuzeigen. Die Schnittstrukturen 228C und 229C liegen über der PG-Struktur 252 und den dunkel schraffierten Verdrahtungsstrukturen 212 und 242, weisen jedoch lediglich in Bezug auf die hell schraffierten Verdrahtungsstrukturen, z.B. 216 und 246, eine Schnittbedeutung auf. Die PG-Struktur 250 und die dunkel schraffierten Verdrahtungsstrukturen 212 und 242 werden durch die entsprechenden Schnittstrukturen 228C und 229C nicht beeinflusst.
  • In zumindest einer dritten Hinsicht repräsentiert das Layoutdiagramm 200B z.B. eine Verfeinerung des Layoutdiagramms 200A, z.B. in Bezug auf ein Entfernen von Abschnitten der Schnittstrukturen 228A2 bis 228A5, 228B2 bis 228B5, 229A2 bis 229A5 und 229B2 bis 229B5 von 2A, die möglicherweise nicht benötigt werden, um (zumindest teilweise) die Funktionen zu erzielen, die die entsprechenden Zellen 202F und 232F repräsentieren (wobei die Zellen 202F und 232F erneut entsprechende Verfeinerungen der Zellen 202B und 232B darstellen). An diesem Punkt bei der Verfeinerung ist es nicht klar, wie viel, und ob, von den Verdrahtungsstrukturen 207, 208, 212, 237, 238 und 242 beibehalten werden sollte. Dementsprechend wurden an diesem Punkt bei der Verfeinerung die Schnittstrukturen 228A2 bis 228A5 und 228B2 bis 228B5, die über Enden der entsprechenden Verdrahtungsstrukturen 207, 208 und 212 liegen, entfernt, und Abschnitte der Strukturen 229A2 bis 229A5 und 229B2 bis 229B5, die über Enden der entsprechenden Verdrahtungsstrukturen 237, 238 und 241 liegen, wurden entfernt.
  • 2C ist ein Layoutdiagramm 200C einer Verfeinerung des Layoutdiagramms 200B (2B) gemäß einigen Ausführungsformen.
  • Das Layoutdiagramm 200C von 2C ist dem Layoutdiagramm 200B von 2B ähnlich. Der Kürze halber konzentriert sich die Diskussion des Layoutdiagramms 200C auf Unterschiede des Layoutdiagramms 200C in Bezug auf das Layoutdiagramm 200B.
  • Das Layoutdiagramm 200C repräsentiert eine Verfeinerung des Layoutdiagramms 200B in vielerlei Hinsicht. In mindestens einer ersten Hinsicht repräsentiert das Layoutdiagramm 200C z.B. eine Verfeinerung des Layoutdiagramms 200B, z.B. in Bezug auf eine Bestimmung, welche der Schnittstrukturen 207, 208, 212, 236, 238 und 242 der entsprechenden Zellen 202B und 232B möglicherweise entfernt werden können, ohne eine Möglichkeit zu beeinträchtigen, (zumindest teilweise) die Funktionen zu erzielen, die die entsprechenden Zellen 202F und 232F repräsentieren (wobei die Zellen 202F und 232F erneut entsprechende Verfeinerungen der Zellen 202C und 232C darstellten). Um das Beispiel von 2B weiter zu 2C fortzuführen, wird bestimmt, dass die Verdrahtungsstrukturen 207 und 237 nicht notwendig sind, um (zumindest teilweise) die Funktionen zu erzielen, die die entsprechenden Zellen 202F und 232F repräsentieren. Dementsprechend zeigt das Layoutdiagramm 200C als Widerspiegelung der Tatsache, dass die Verdrahtungsstrukturen 207 und 237 entfernt wurden, keine Verdrahtungsstrukturen, die auf die Spur T(i-1) ausgerichtet sind.
  • Unter Bezugnahme auf 2C repräsentiert zumindest in einer zweiten Hinsicht das Layoutdiagramm 200C z.B. eine Verfeinerung des Layoutdiagramms 200B, z.B. in Bezug auf eine Bestimmung, welche Abschnitte der entsprechenden Schnittstrukturen 208, 212, 216A, 216B, 238, 242, 246A und 246B entfernt werden können, ohne eine Möglichkeit zu beeinträchtigen, (zumindest teilweise) die Funktionen zu erzielen, die die entsprechenden Zellen 202F und 232F repräsentieren (wobei die Zellen 202F und 232F erneut entsprechende Verfeinerungen der Zellen 202C und 232C darstellten). Um das Beispiel von 2B weiter zu 2C fortzuführen, wird bestimmt, dass Abschnitte der entsprechenden Verdrahtungsstrukturen 208, 212, 216A, 216B, 238, 242, 246A und 246B entfernt werden können, ohne die Möglichkeit zu beeinträchtigen, (zumindest teilweise) die Funktionen zu erzielen, die die entsprechenden Zellen 202F und 232 repräsentieren, was zu verkürzten (in horizontaler Richtung) entsprechenden Verdrahtungsstrukturen 208', 212', 216A', 216B', 238', 242', 246A' und 246B' und entsprechenden Spalten 209, 213A, 213B, 217A, 217B, 239, 243 und 247 führt. An diesem Punkt in der Verfeinerung ist es nicht klar, ob jegliche der Verdrahtungsstrukturen 208', 212', 216A', 216B', 238', 242', 246A' und 246B' anschließend in der horizontalen Richtung erweitert werden. Dementsprechend und mit den Ausnahmen der Enden von Verdrahtungsstrukturen, die aus entsprechenden Schnittstrukturen 228C und 229C (vorstehend besprochen) resultieren, sind Schnittstrukturen oder Dummy-Strukturen (wobei letztere nachstehend besprochen werden) nicht an entsprechenden Enden der Verdrahtungsstrukturen 208', 212', 216A', 216B', 238', 242', 246A' und 246B' gezeigt.
  • 2D ist ein Layoutdiagramm 200D einer Verfeinerung des Layoutdiagramms 200C (2C) gemäß einigen Ausführungsformen.
  • Das Layoutdiagramm 200D von 2D ist dem Layoutdiagramm 200C von 2C ähnlich. Der Kürze halber konzentriert sich die Diskussion des Layoutdiagramms 200D auf Unterschiede des Layoutdiagramms 200D in Bezug auf das Layoutdiagramm 200C.
  • Das Layoutdiagramm 200D repräsentiert eine Verfeinerung des Layoutdiagramms 200C in zumindest einer ersten Hinsicht, z.B. in Bezug auf eine Bestimmung, welche der Verdrahtungsstrukturen 208', 212', 216A', 216B', 238', 242', 246A' und 246B' quer über eine entsprechende Zellenseitengrenze erweitern werden sollten, um (zumindest teilweise) die Funktionen zu erzielen, die die entsprechenden Zellen 202F und 232F repräsentieren (wobei die Zellen 202F und 232F entsprechende Verfeinerungen der Zellen 202D und 232D darstellen). Um das Beispiel von 2C zu 2D fortzuführen, wird bestimmt: dass die Verdrahtungsstruktur 208' erweitert werden kann, um die Seitengrenze 204B zu kreuzen, was zu einer Verdrahtungsstruktur 208'' (siehe 2E) führt, die nach außerhalb des Umfangs der Zelle 202D in die Zelle 232D hervorsteht; und dass die Verdrahtungsstruktur 246A' derart erweitert werden kann, dass sie die Seitengrenze 234D kreuzt, was zu einer Verdrahtungsstruktur 246A'' (siehe 2E) führt, die außerhalb des Umfangs der Zelle 232d in die Zelle 202d hervorsteht. In einigen Ausführungsformen wird ein Anordnungs- und Weglenkungswerkzeug (P&R-Werkzeug), z.B. eine Software, verwendet, um zu bestimmen, dass Verdrahtungsstrukturen erweitert werden können, so dass die die Grenze kreuzen, z.B. dass die Verdrahtungsstruktur 208' erweitert werden kann, um die Seitengrenze 204B zu kreuzen, und die Verdrahtungsstruktur 246A' derart erweitert werden kann, dass sie die Seitengrenze 234D kreuzt.
  • Insbesondere um das Beispiel von 2C zu 2D fortzuführen, ist jede der Verdrahtungsstrukturen 208' und 246A' eine Pin-Struktur, die einen Pin in einem entsprechenden Zellengebiet einer Halbleitervorrichtung repräsentiert, die auf der Grundlage eines größeren Layoutdiagramms gefertigt wurde, das das Layoutdiagramm 200F von 2F aufweist, wobei ein Pin (erneut) einen Typ eines Leiters darstellt, der ein Eingangs-/Ausgangssignal (I/O-Signal) der Funktion des entsprechenden Zellengebiets führt. Ein Pin ist von einem zelleninternen Leiter verschieden, wie vorstehend erläutert. In einigen Ausführungsformen ist die Verdrahtungsstruktur 208' und/oder die Verdrahtungsstruktur 246A' eine grenzüberschreitende zelleninterne Verdrahtungsstruktur, die sich quer über eine Seitengrenze einer Zelle erstreckt.
  • In einigen Ausführungsformen berücksichtigt die Bestimmung, dass die Verdrahtungsstruktur 208' (nachstehend Pin-Struktur 208') in 232D erweitert wird, welche Leiterstrukturen in einer direkt darüberliegenden Metallisierungsschicht für eine Verbindung mit der Pin-Struktur 208' verfügbar sind. Um das Beispiel von 2C zu 2D fortzuführen, ist unter Hinweis darauf, dass die Pin-Struktur 208' in der Metallisierungsschicht Mo aufgenommen ist, die direkt darüberliegende Schicht die Metallisierungsschicht M1. Dementsprechend zeigt 2D Verdrahtungsstrukturen 260A bis 260S derart, dass sie in der Schicht M1 aufgenommen sind. Die Verdrahtungsstrukturen 260A bis 260S sind rechteckig. Längssymmetrieachsen der Verdrahtungsstrukturen 260A bis 260S sind im Wesentlichen auf entsprechende V-Spuren (nicht dargestellt) ausgerichtet, wobei sich die V-Spuren in der vertikalen Richtung erstrecken. Es wird angenommen, dass der Prozessknoten, durch den eine Halbleitervorrichtung auf der Grundlage eines größeren Layoutdiagramms, das das Layoutdiagramm 200F von 2F aufweist (wobei das Layoutdiagramm 200F eine Verfeinerung eines Layoutdiagramms A darstellt), gefertigt wird, Doppelstrukturierungslithografie verwendet. Dementsprechend sind Verdrahtungsstrukturen 260A, 260C, 260E, 260G, 260I, 260K, 260M, 2600, 260Q und 260S dunkel schraffiert gezeigt, wobei die Verdrahtungsstrukturen 260B, 260D, 260F, 260H, 260J, 260L, 260N, 260P und 260R hell schraffiert dargestellt sind.
  • In 2C wurde bestimmt, dass ein Abschnitt der Pin-Struktur 208', der sich von der Seitengrenze 204D zur Seitengrenze 204B erstreckt und teilweise unter der Verdrahtung 260F endet, entfernt werden sollte. Dementsprechend wird in 2D bestimmt, ob und in welchem Maße die Pin-Struktur 208' in horizontaler Richtung zur Seitengrenze 204B der Zelle 202D und über sie hinaus erweitert werden könnte. In 2D wird angenommen, dass Verdrahtungsstrukturen 260F bis 260L die Pin-Struktur 208' sowie einen Spalt 239 in horizontaler Richtung zwischen der Pin-Struktur 208' der Zelle 202D und der Verdrahtungsstruktur 238' der Zelle 232D überlappen. Wenn eine oder mehrere der Verdrahtungsstrukturen 260F bis 260L verfügbar sind, könnte eine Verbindung mit der Pin-Struktur 208' gebildet werden, und sie wäre in diesem Fall mithilfe einer Durchkontaktierungsstruktur (nicht dargestellt) angezeigt. Eine solche Durchkontaktierungsstruktur würde eine Durchkontaktierung (eine elektrisch leitfähige Struktur) in einer Verbindungsschicht (nicht dargestellt) zwischen den Schichten Mo und M1 repräsentieren.
  • Um das Beispiel von 2C zu 2D fortzuführen, wird in Bezug auf die horizontale Richtung die Pin-Struktur 208' lediglich teilweise durch die Verdrahtungsstruktur 260F überlappt. In einigen Ausführungsformen wird eine vollständige Überlappung (in Bezug auf die horizontale Richtung) durch eine gegebene Verdrahtungsstruktur in der M1-Schicht (nachstehend die gegebene M1-Struktur) über einer entsprechenden gegebenen Verdrahtungsstruktur in der Mo-Schicht (nachstehend die gegebenen Mo-Struktur) plus eine Erweiterung (in Bezug auf die horizontale Richtung) der gegebenen Mo-Struktur um eine vorgegebene Distanz über jede von der ersten und der zweiten Seite der gegebenen M1-Struktur, als ein hinreichendes Ausmaß der Überlappung zu Zwecken einer Durchkontaktierungs-basierten Verbindungsbildung zwischen der gegebenen Mo-Struktur und der entsprechenden gegebenen M1-Struktur betrachtet. Dementsprechend wird hier bestimmt, dass die Überlappung der Pin-Struktur 208' durch die Verdrahtungsstruktur 260F hinreichend ist, um eine Durchkontaktierungsstruktur dazwischen anzuordnen, wie durch ein entsprechendes Kreis-Gegenschrägstrich-Symbol 264A angezeigt. Aufgrund der ersten Entwurfsregel, die den minimalen Ende-zu-Ende-Spalt 220 bereitstellt, wird auch erkannt, dass die Verdrahtungsstruktur 208' nicht hinreichend weit in die Zelle 232D erweitert werden könnte, um eine hinreichende Überlappung der Verdrahtungsstruktur 260M zum Zweck der Bildung einer Durchkontaktierungs-basierten Verbindung dazwischen bereitzustellen, wie durch ein entsprechendes Kreis-Gegenschrägstrich-Symbol 264H angezeigt. Es wird außerdem angenommen, dass jede der Verdrahtungsstrukturen 260G, 260H, 260I und 260J einen Wegführungskonflikt aufweist und daher für eine Verbindung mit der Pin-Struktur 208' nicht verfügbar ist, wie durch entsprechende Kreis-Gegenschrägstrich-Symbole 264B, 264C, 264D und 264F angezeigt.
  • Um das Beispiel von 2C zu 2D noch weiter fortzuführen, wird noch weiter angenommen, dass weder die Verdrahtungsstruktur 260J noch 240L einen Wegführungskonflikt aufweist und somit jede für eine Verbindung mit der Pin-Struktur 208' verfügbar ist, wie durch entsprechende Häkchenmarkierungen 264E und 264G angezeigt. Ein Verbinden der Pin-Struktur 208' mit der Verdrahtungsstruktur 260L würde ein Erweitern der Pin-Struktur 208' weiter in die Zelle 232D erfordern als wenn die Pin-Struktur 208' mit der Verdrahtungsstruktur 260J verbinden werden sollte. Im Allgemeinen sind kürzere Verdrahtungsstrukturlängen besser in Bezug auf einen längenkumulativen Widerstand, Signalausbreitungsverzögerung oder dergleichen. Dementsprechend wird im Layoutdiagramm 200D angenommen, dass die Pin-Struktur 208' erweitert ist, um mit der Verdrahtungsstruktur 260J verbunden zu werden. In einigen Ausführungsformen wird die Pin-Struktur 208' erweitert, um mit der Verdrahtungsstruktur 260L verbunden zu werden.
  • Gleichermaßen wird in 2D im Hinblick auf die Pin-Struktur 246A' in Bezug auf die horizontale Richtung und das Beispiel von 2C zu 2D weiter fortführend ebenfalls angenommen, dass Verdrahtungsstrukturen 260I bis 260N die Pin-Struktur 246A' sowie einen Spalt 217B in horizontaler Richtung zwischen der Pin-Struktur 246A' der Zelle 232D und der Verdrahtungsstruktur 216B' der Zelle 202D überlappen. Aufgrund der ersten Entwurfsregel, die den minimalen Ende-zu-Ende-Spalt 220 bereitstellt, wird erkannt, dass die Verdrahtungsstruktur 246A' nicht hinreichend weit in die Zelle 202D erweitert werden könnte, um eine hinreichende Überlappung der Verdrahtungsstruktur 260I zu Zwecken der Bildung einer Durchkontaktierungs-basierten Verbindung dazwischen bereitzustellen, wie durch ein entsprechendes Kreis-Gegenschrägstrich-Symbol 266A angezeigt. Gleichermaßen wird außerdem erkannt, dass die Verdrahtungsstruktur 246A' nicht hinreichend weit zur Seitengrenze 234B in die Zelle 232D erweitert werden könnte, um eine hinreichende Überlappung der Verdrahtungsstruktur 260N zu Zwecken der Bildung einer Durchkontaktierungs-basierten Verbindung dazwischen bereitzustellen, wie durch ein entsprechendes Kreis-Gegenschrägstrich-Symbol 266F angezeigt. Um das Beispiel von 2C zu 2D noch weiter fortzuführen, wird außerdem angenommen, dass jede der Verdrahtungsstrukturen 260K, 260L und 260M einen Wegführungskonflikt aufweist und daher für eine Verbindung mit der Pin-Struktur 246A' nicht verfügbar ist, wie durch entsprechende Kreis-Gegenschrägstrich-Symbole 266C, 266D und 266E angezeigt. Es wird noch weiter angenommen, dass die Verdrahtungsstruktur 260J keinen Wegführungskonflikt aufweist und somit für eine Verbindung mit der Pin-Struktur 246A' verfügbar ist, wie durch eine entsprechende Häkchenmarkierung 266B angezeigt.
  • Zur Vereinfachung der Darstellung wurde angenommen, dass die Verdrahtungsstruktur 260J keinen Wegleitungsführungskonflikt in Bezug auf eine Ausbildung einer Durchkontaktierungs-basierten Verbindung mit jeder von der Pin-Struktur 208' und Pin-Struktur 246A' aufweist. In einigen Ausführungsformen können die Funktionen, die die entsprechenden Zellen 202F und 232F repräsentieren (wobei die Zellen 202F und 232F erneut entsprechende Verfeinerungen der Zellen 202B und 232B darstellen) (zumindest teilweise) erzielt werden, indem die Pin-Struktur 208' mit der Pin-Struktur 246A' unter Verwendung entsprechender Durchkontaktierungs-basierter Verbindungen mit der Verdrahtungsstruktur 260J (siehe 2F, nachstehend besprochen) elektrisch verbunden wird. In einigen Ausführungsformen sollte, um (zumindest teilweise) die Funktionen zu erzielen, die die entsprechenden Zellen 202F und 232F repräsentieren, die Pin-Struktur 208' nicht mit der Pin-Struktur 246A' über die Verdrahtungsstruktur 260J sowie entsprechende Durchkontaktierungsbasierte Verbindungen dazwischen elektrisch verbunden werden; dementsprechend ist in solchen Ausführungsformen eine Schnittstruktur (nicht dargestellt), die spezifisch für die rosa gefärbten Verdrahtungsstrukturen 260A, 260C, 260E, 260G, 260I, 260K, 260M, 2600, 260Q und 260S ist, über der Kreuzung der dunkel schraffierten Verdrahtungsstruktur 260J und der Spur T(i+2) angeordnet. In einigen Ausführungsformen weist die Verdrahtungsstruktur 260J einen Weglenkungskonflikt in Bezug auf eine Ausbildung einer Durchkontaktierungs-basierten Verbindung mit der Pin-Struktur 208', aber nicht in Bezug auf die Pin-Struktur 246A' auf, wobei eine oder mehrere der Verdrahtungsstrukturen 260G, 260H, 260I und 260J keinen Weglenkungskonflikt in Bezug auf eine Ausbildung einer Durchkontaktierungs-basierten Verbindung mit der Pin-Struktur 208' aufweisen. In einigen Ausführungsformen weist die Verdrahtungsstruktur 260J einen Weglenkungskonflikt in Bezug auf eine Ausbildung einer Durchkontaktierungs-basierten Verbindung mit der Pin-Struktur 246A', aber nicht in Bezug auf die Pin-Struktur 208' auf, wobei eine oder mehrere der Verdrahtungsstrukturen 260K, 260L und 260M keinen Weglenkungskonflikt in Bezug auf eine Ausbildung einer Durchkontaktierungs-basierten Verbindung mit der Pin-Struktur 246A' aufweisen.
  • 2E ist ein Layoutdiagramm 200E, das eine Verfeinerung des Layoutdiagramms 200D (2D) gemäß einigen Ausführungsformen zeigt.
  • Das Layoutdiagramm 200E von 2E ist dem Layoutdiagramm 200D von 2D ähnlich. Der Kürze halber konzentriert sich die Diskussion des Layoutdiagramms 200E auf Unterschiede des Layoutdiagramms 200E in Bezug auf das Layoutdiagramm 200D.
  • Das Layoutdiagramm 200E repräsentiert eine Verfeinerung des Layoutdiagramms 200D in vielerlei Hinsicht. Das Layoutdiagramm 200E repräsentiert eine Verfeinerung des Layoutdiagramms 200D in zumindest einer ersten Hinsicht, z.B. in Bezug auf ein Zeigen von Ergebnissen der vorstehend beschriebenen Bestimmung im Kontext des Layoutdiagramms 200D von 2D. Um das Beispiel von 2D zu 2E fortzuführen, wurde die Pin-Struktur 208' von 2D erweitert, so dass sie die Seitengrenze 234D de Zelle 232E kreuzt, was zu einer Verdrahtungsstruktur 208'' führt; und die Pin-Struktur 246A' von 2D wurde erweitert, um die Seitengrenze 204B der Zelle 202E zu kreuzen. Ein Abschnitt 208P der Pin-Struktur 208'' erstreckt sich in die Zelle 232E, so dass die Pin-Struktur 208'' als eine hervorstehende Pin-Struktur (p-Pin-Struktur) 208'' beschrieben werden kann und die Zelle 202E weiter als eine hervorstehende Pin-Zelle (P-P-Zelle) 202E beschrieben werden kann. Ein Abschnitt 246AP der Pin-Struktur 246A'' erstreckt sich in die Zelle 202E, so dass die Pin-Struktur 246A'' als eine hervorstehende Pin-Struktur (p-Pin-Struktur) 246A'' beschrieben werden kann und die Zelle 232E ferner als eine P-P-Zelle 232E beschrieben werden kann. Eine Halbleitervorrichtung, die auf der Grundlage eines größeren Layoutdiagramms gefertigt wird, das das Layoutdiagramm, wie z.B. das Layoutdiagramm 200F von 2F, aufweist, würde ein erstes und ein zweites P-P-Zellengebiet 104 aufweisen, die der P-P-Zelle 202E und der P-P-Zelle 232E entsprechen. Die P-Pin-Struktur 208'' steht außerhalb des Umfangs der Zelle 202E in die Zelle 232E hervor, was zu einem kleineren Spalt 239' zwischen der p-Pin-Struktur 208'' und der Verdrahtungsstruktur 238' führt. Die P-Pin-Struktur 246A'' steht außerhalb des Umfangs der Zelle 232E in die Zelle 202E hervor, was zu einem kleineren Spalt 217B' zwischen der Verdrahtungsstruktur 216B' und der p-Pin-Struktur 246A'' führt.
  • Das Layoutdiagramm 200E repräsentiert eine Verfeinerung des Layoutdiagramms 200D in zumindest einer Hinsicht, z.B. in Bezug auf ein Zeigen von Durchkontaktierungsstrukturen 224 und 244, die elektrische Verbindungen zwischen der Verdrahtungsstruktur 260J der Schicht M1 (in 2E nicht dargestellt, aber siehe 2D) und entsprechenden p-Pin-Strukturen 208'' und 246A'' der Schicht Mo anzeigen. Die Durchkontaktierungsstrukturen 224 und 244 würden eine Durchkontaktierung (eine leitfähige Struktur) in einer Verbindungsschicht (nicht dargestellt) zwischen den Schichten Mo und M1 repräsentieren. Eine Halbleitervorrichtung, die auf der Grundlage eines größeren Layoutdiagramms gefertigt wird, das das Layoutdiagramm, wie z.B. das Layoutdiagramm 200E von 2E, aufweist, würde erste und zweite Durchkontaktierungen aufweisen, die den Durchkontaktierungsstrukturen 224 und 244 entsprechen.
  • In zumindest einer dritten Hinsicht repräsentiert das Layoutdiagramm 200E eine Verfeinerung des Layoutdiagramms 200D, z.B. in Bezug auf ein Hinzufügen einer Verdrahtungsstruktur 248, die rechteckig ist und als eine Durchführungsstruktur bezeichnet wird. Eine Längsachse der Durchführungsstruktur 248 ist im Wesentlichen auf die H-Spur T(i-1) ausgerichtet. Die Durchführungsstruktur 248 entspricht einem Durchführungsleiter in der Schicht Mo einer Halbleitervorrichtung, die auf der Grundlage eines größeren Layoutdiagramms, das das Leitfähig 200F von 2F aufweist, gefertigt wurde (wobei das Layoutdiagramm 200F eine Verfeinerung des Layoutdiagramms 200E darstellt). Ein Durchführungsleiter erstreckt sich (in horizontaler Richtung) quer über die Gesamtheit von mindestens einem Zellengebiet (nachstehend zumindest ein umfasstes Zellengebiet), um das erste und das zweite Zellengebiet auf gegenüberliegenden Seiten (in Bezug auf die horizontale Richtung) des mindestens einen umfassten Zellengebiets zu verbinden.
  • Ein Abschnitt 249A der Durchführungsstruktur 248 liegt innerhalb der P-P-Zelle 202F und umfasst (in horizontaler Richtung) eine Gesamtheit davon. Ein Abschnitt 249B der Durchführungsstruktur 248 liegt innerhalb der P-P-Zelle 232F und umfasst (in horizontaler Richtung) eine Gesamtheit davon. In einigen Ausführungsformen erstreckt sich im Hinblick auf die P-P-Zelle 202F ein erstes Ende der Durchführungsstruktur 248 (in horizontaler Richtung) weg von der Seitengrenze 204B und außerhalb der Seitengrenze 204D, und in eine erste zusätzliche Zelle (nicht dargestellt), die an die P-P-Zelle 202F an der Seitengrenze 204D angrenzt. In solchen Ausführungsformen erstreckt sich im Hinblick auf die P-P-Zelle 232F ein zweites Ende der Durchführungsstruktur 248 (in horizontaler Richtung) weg von der Seitengrenze 234D und außerhalb der Seitengrenze 234B, und in eine zweite zusätzliche Zelle (nicht dargestellt), die an die P-P-Zelle 232F an der Seitengrenze 234B angrenzt. Dementsprechend wird in solchen Ausführungsformen die Durchführungsstruktur 248 verwendet, um die erste zusätzliche Zelle (nicht dargestellt) und die zweite zusätzliche Zelle (nicht dargestellt) zu verbinden.
  • 2F ist ein Layoutdiagramm 200F einer Verfeinerung des Layoutdiagramms 200E (2E) gemäß einigen Ausführungsformen.
  • Das Layoutdiagramm 200F von 2F ist dem Layoutdiagramm 200E von 2E ähnlich. Der Kürze halber konzentriert sich die Diskussion des Layoutdiagramms 200F auf Unterschiede des Layoutdiagramms 200F in Bezug auf das Layoutdiagramm 200E.
  • Das Layoutdiagramm 200F repräsentiert eine Verfeinerung des Layoutdiagramms 200E in vielerlei Hinsicht. In zumindest einer ersten Hinsicht repräsentiert das Layoutdiagramm 200F eine Verfeinerung des Layoutdiagramms 200E, z.B. in Bezug darauf, dass Verbindungsstrukturen 260A bis 260S der Schicht M1 nicht gezeigt werden. Die Verdrahtungsstrukturen 260A bis 260S sind in 2F der Einfachheit der Darstellung halber nicht gezeigt.
  • In zumindest einer zweiten Hinsicht repräsentiert das Layoutdiagramm 200F eine Verfeinerung des Layoutdiagramms 200E, z.B. in Bezug auf ein Hinzufügen von Dummy-Strukturen im Layoutdiagramm 200F im Vergleich mit dem Layoutdiagramm 200E. Um das Beispiel von 2E zu 2F fortzuführen, wurden Dummy-Strukturen 209', 213A', 213B' und 217A' der P-P-Zelle 202F hinzugefügt, und Dummy-Strukturen 239', 243' und 247' wurden der P-P-Zelle 232F hinzugefügt. Die Dummy-Strukturen 209', 213A', 213B' und 217A' füllen entsprechende Spalte 209, 213A, 213B und 217A von 2E. Die Dummy-Strukturen 239', 243' und 247' füllen entsprechende Spalte 239, 243 und 247 von 2E. Jede der Dummy-Strukturen 209', 213A', 213B' und 217A' sowie 239', 243' und 247' repräsentiert eine Dummy-Struktur in einem entsprechenden P-P-Zellengebiet einer Halbleitervorrichtung, die auf der Grundlage eines größeren Layoutdiagramms, das das Layoutdiagramm 200F von 2F aufweist, gefertigt wurde.
  • In einigen Ausführungsformen weist eine Dummy-Struktur die Form und Ausrichtung einer Struktur auf, die ansonsten als ein Leiter erscheinen würde, die jedoch elektrisch nicht leitfähig ist. In einigen Ausführungsformen weist eine leiterförmige Struktur einen Leiterabschnitt, der elektrisch leitfähig ist, und einen Dummy-Abschnitt, der nicht elektrisch leitfähig ist, auf. In einigen Ausführungsformen ist während der Fertigung die leiterförmige Struktur anfänglich nicht elektrisch leitfähig, und dann wird der Leiterabschnitt der leiterförmigen Struktur durch einen entsprechenden Dotierungsprozess elektrisch leitfähig gestaltet, während der Dummy-Abschnitt maskiert ist und undotiert bleibt. Im Allgemeinen führt ein Ersetzen von leerem Raum entlang von Leiterspuren durch entsprechende Dummy-Strukturen zu einem Dummy-gestopften Layoutdiagramm, das eine verbesserte Strukturdichte aufweist. Eine Halbleitervorrichtung, die auf der Grundlage eines Dummy-ausgestopften Layoutdiagramms, z.B. des Layoutdiagramms 200F von 2F gefertigt wurde, weist eine entsprechend erhöhte strukturelle Dichte auf. Eine solche Halbleitervorrichtung kann schneller planarisiert werden, z.B. weil die erhöhte strukturelle Dickte Unregelmäßigkeiten in einer Oberflächentopografie reduziert.
  • In einigen Ausführungsformen wurden, um das Beispiel von 2E zu 2F fortzuführen, wenn auch als eine Alternative zur Durchführungsstruktur 248, außerdem eine Dummy-Struktur 207' der P-P-Zelle 202F hinzugefügt, und eine Dummy-Struktur 237' wird außerdem der P-P-Zelle 232F hinzugefügt. In der Tat nehmen die Dummy-Strukturen 207Ä' und 237' den Platz der Verdrahtungsstrukturen 207 und 237 von 2B ein (wobei die Verdrahtungsstrukturen 207 und 237 in der Verfeinerung von 2C in Bezug auf 2B entfernt wurden). Jede der Dummy-Strukturen207' und 237' repräsentiert eine Dummy-Struktur in einem entsprechenden P-P-Zellengebiet einer Halbleitervorrichtung, die auf der Grundlage eines größeren Layoutdiagramms, das das Layoutdiagramm 200F von 2F aufweist, gefertigt wurde.
  • Das Layoutdiagramm 200F repräsentiert eine Verfeinerung des Layoutdiagramms 200E in zumindest einer dritten Hinsicht, z.B. in Bezug auf ein Wiederherstellen der vorhin entfernten Schnittstrukturen im Layoutdiagramm 200F in Bezug auf das Layoutdiagramm 200E. Um das Beispiel von 2E zu 2F fortzuführen, wurden Schnittstrukturen 228A2 bis 228A5, 228B2, 228B4, 229A2, 229A4 und 229B2 bis 229B5 in 2F wiederhergestellt.
  • Insbesondere wurden in 2F die Schnittstrukturen 228A3 bis 228A5 wiederhergestellt, um einen minimalen Grenzversatz 221 zwischen der Seitengrenze 204D der P-P-Zelle 202F und entsprechenden Enden der Dummy-Strukturen 207', 209', 213A' und 217A' aufzuzwingen. Die Schnittstrukturen 228A3 bis 228A5 zwingen außerdem einen minimalen Ende-zu-Ende-Spalt 220 zwischen Enden der Dummy-Strukturen 207', 209', 213A' und 217A' und Enden von entsprechenden auf Spuren ausgerichteten Verdrahtungsstrukturen (nicht dargestellt) in einer P-P-Zelle (nicht dargestellt), die an die Seitengrenze 204D der P-P-Zelle 202F angrenzt, auf. Die Schnittstruktur 228B4 wurde wiederhergestellt, um einen minimalen Grenzversatz 221 zwischen der Seitengrenze 204D der P-P-Zelle 202F und dem entsprechenden Ende der Dummy-Struktur 213B' aufzuzwingen. Die Schnittstruktur 228B4 zwingt außerdem einen minimalen Ende-zu-Ende-Spalt 220 zwischen entsprechenden Enden der Dummy-Struktur 213B' und der auf die Spur ausgerichteten Verdrahtungsstruktur 242' auf. Die Schnittstruktur 229A4 wurde wiederhergestellt, um einen minimalen Grenzversatz 221 zwischen der Seitengrenze 234D der P-P-Zelle 232F und dem entsprechenden Ende der Verdrahtungsstruktur 242' aufzuzwingen. Die Schnittstruktur 229A4 zwingt außerdem einen minimalen Ende-zu-Ende-Spalt 220 zwischen entsprechenden Enden der Verdrahtungsstruktur 242' und der auf die Spur ausgerichteten Dummy-Struktur 213B' auf. Schnittstrukturen 229B3 bis 229B5 wurden wiederhergestellt, um einen minimalen Grenzversatz 221 zwischen der Seitengrenze 234B und entsprechenden Enden der Verdrahtungsstruktur 238' und der Dummy-Strukturen 243' und 247' aufzuzwingen. Die Schnittstrukturen 229B3 bis 229B5 zwingen außerdem einen minimalen Ende-zu-Ende-Spalt 220 zwischen Enden der Verdrahtungsstruktur 238' und der Dummy-Strukturen 243' und 247' und entsprechenden Enden von auf die Spuren ausgerichteten Verdrahtungsstrukturen (nicht dargestellt) in einer P-P-Zelle (nicht dargestellt), die an die Seitengrenze 234D der P-P-Zelle 232F angrenzt, auf.
  • Im Hinblick auf das Layoutdiagramm 200F besteht in einigen Ausführungsformen für ein gegebenes Paar von einer gegebenen ersten und zweiten Schnittstruktur, die direkt zueinander (in horizontaler Richtung) benachbart sind, eine dritte Entwurfsregel, dass die erste und die zweite gegebene Schnittstruktur in dem gegebenen Paar um mindestens einen minimalen Schnittabstand (in horizontaler Richtung) getrennt sein müssen. Wenn eine in Betracht gezogene Position für eine erste erwogene Schnittstruktur den minimalen Schnittabstand in Bezug auf eine zweite erwogene Schnittstruktur nicht aufweist, dann kann die erste erwogene Schnittstruktur nicht an der in Betracht gezogenen Position angeordnet werden, sofern die erwogene zweite Schnittstruktur nicht auf eine geeignete Weise verlagert wird (unter der Annahme, dass eine solche Verlegung an sich zulässig ist).
  • In 2F wird angenommen, dass alle Schnittstrukturen den minimalen Schnittabstand erfüllen. Insbesondere wird Folgendes angenommen: die Schnittstruktur 228D erfüllt den minimalen Schnittabstand in Bezug auf jede von entsprechenden Schnittstrukturen 228A5; die Schnittstruktur 228D erfüllt den minimalen Schnittabstand in Bezug auf jede von entsprechenden Schnittstrukturen 228C und 229C; die Schnittstruktur 229D erfüllt den minimalen Schnittabstand in Bezug auf die Schnittstruktur 229B3; und die Schnittstruktur 229C erfüllt den minimalen Schnittabstand in Bezug auf jede von entsprechenden Schnittstrukturen 228D und 229B5.
  • In einigen Ausführungsformen wurden, um das Beispiel von 2E zu 2F fortzuführen, wenn auch im Kontext der Alternative der Durchführungsstruktur 248, die Schnittstrukturen 228A2 (nicht dargestellt), 228B2 (nicht dargestellt) 229A2 (nicht dargestellt) und 229B2 (nicht dargestellt) wiederhergestellt. Insbesondere wurde die Schnittstruktur 228A2 (nicht dargestellt) wiederhergestellt, um einen minimalen Grenzversatz 221 zwischen der Seitengrenze 204D der P-P-Zelle 202F und dem entsprechenden Ende der Dummy-Struktur 207' aufzuzwingen. Die Schnittstruktur 228A2 zwingt außerdem einen minimalen Ende-zu-Ende-Spalt 220 zwischen entsprechenden Enden der Dummy-Struktur 207' und der auf Spuren ausgerichteten Verdrahtungsstruktur (nicht dargestellt) in einer P-P-Zelle (nicht dargestellt), die an die Seitengrenze 204D der P-P-Zelle 202F angrenzt, auf. Die Schnittstruktur 228B2 wurde wiederhergestellt, um einen minimalen Grenzversatz 221 zwischen der Seitengrenze 204D der P-P-Zelle 202F und dem entsprechenden Ende der Dummy-Struktur 207' aufzuzwingen. Die Schnittstruktur 228B2 zwingt außerdem einen minimalen Ende-zu-Ende-Spalt 220 zwischen den Enden der Dummy-Struktur 207' und der auf die Spur ausgerichteten Dummy-Struktur 237' auf. Die Schnittstruktur 229A2 wurde wiederhergestellt, um einen minimalen Grenzversatz 221 zwischen der Seitengrenze 234D der P-P-Zelle 232F und dem entsprechenden Ende der Dummy-Struktur 237' aufzuzwingen. Die Schnittstruktur 229A2 zwingt außerdem einen minimalen Ende-zu-Ende-Spalt 220 zwischen entsprechenden Enden der Dummy-Struktur 237' und der auf die Spur ausgerichteten Dummy-Struktur 207' auf. Die Schnittstruktur 229B2 wurde wiederhergestellt, um den minimalen Grenzversatz 221 zwischen der Seitengrenze 234B und dem entsprechenden Ende der Dummy-Struktur 237' aufzuzwingen. Die Schnittstruktur 229B2 zwingt außerdem einen minimalen Ende-zu-Ende-Spalt 220 zwischen entsprechenden Enden der Dummy-Struktur 237' und einer auf Spuren ausgerichteten Verdrahtungsstruktur (nicht dargestellt) in einer P-P-Zelle (nicht dargestellt), die an die Seitengrenze 234B der P-P-Zelle 232F angrenzt, auf.
  • Das Layoutdiagramm 200F repräsentiert eine Verfeinerung des Layoutdiagramms 200E in zumindest einer vierten Hinsicht, z.B. in Bezug auf ein Hinzufügen neuer Schnittstrukturen im Layoutdiagramm 200F in Bezug auf das Layoutdiagramm 200E. Um das Beispiel von 2E zu 2F fortzuführen, wurden Schnittstrukturen 228D und 229D den entsprechenden P-P-Zellen 202F und 232F hinzugefügt. Insbesondere wurde die Schnittstruktur 228D hinzugefügt, um den minimalen Ende-zu-Ende-Spalt 220 zwischen entsprechenden Enden der Verdrahtungsstruktur 216B' der P-P-Zelle 202F und der Pin-Struktur 246'' der P-P-Zelle 232F aufzuzwingen. Die Schnittstruktur 229D wurde hinzugefügt, um den minimalen Ende-zu-Ende-Spalt 220 zwischen entsprechenden Enden der Pin-Struktur 208'' der P-P-Zelle 202F und der Dummy-Struktur 239'' der P-P-Zelle 232F aufzuzwingen.
  • Unter Bezugnahme auf 2F weisen für ein P-P-Zellengebiet (z.B. das P-P-Zellengebiet 104), das in einer Halbleitervorrichtung (z.B. der Halbleitervorrichtung 100 von 1), die auf der Grundlage eines größeren Layoutdiagramms gefertigt wurde, das das Layoutdiagramm 200F aufweist, aufgenommen ist, Komponenten (z.B. 313B', 308'' und 306, die in der Zelle 202F der Dummy-Struktur 213B', der Pin-Struktur 208'' und der zelleninternen Verdrahtungsstruktur 206 entsprechen, sowie Komponenten (nicht dargestellt), die in der Zelle 202F den zelleninternen Verdrahtungsstrukturen 212' und 216A' und den Dummy-Strukturen 209', 213A' und 217A' entsprechen) eine Anordnung (nicht dargestellt) auf. Die Anordnung ist derart, dass ein virtueller Umfang um im Wesentlichen alle der Komponenten gezeichnet werden könnte. Ein solcher Umfang ist rechteckig und weist eine erste virtueller Seitengrenze (z.B. die Seitengrenze 204B) und eine zweite virtuelle Seitengrenze (z.B. die Seitengrenze 204D) auf, die im Wesentlichen parallel sind und sich in einer ersten Richtung erstrecken. Die Komponenten eines solchen P-P-Zellengebiets weisen einen ersten Leiter (z.B. den Pin 308'', der der P-Pin-Struktur 208'' entspricht) auf, der sich in der ersten Richtung erstreckt. Ein Abschnitt (der z.B. dem Abschnitt 208P der p-Pin-Struktur 208'' entspricht) des ersten Leiters weist ein erstes Ende auf, das sich außerhalb der ersten virtuellen Seitengrenze um eine Vorsprungslänge erstreckt, die wesentlich größer ist als ein minimaler virtueller Grenzversatz (der z.B. dem minimalen Grenzversatz 221 entspricht).
  • In einigen Ausführungsformen weisen Halbleitervorrichtungen, die auf der Grundlage von entsprechenden größeren Layoutdiagrammen gefertigt werden, die ein Layoutdiagramm, wie z.B. das Layoutdiagramm 200F von 2F, aufweisen, und daher P-P-Zellen, wie z.B. die P-P-Zelle 202F und/oder 232F, aufweisen, vorteilhafterweise eine Verbesserung der Pin-Zugänglichkeit von etwa 20 % auf. In einigen Ausführungsformen weisen Halbleitervorrichtungen, die auf der Grundlage von entsprechenden größeren Layoutdiagrammen gefertigt werden, die ein Layoutdiagramm, wie z.B. das Layoutdiagramm 200F von 2F, aufweisen, und daher P-P-Zellen, wie z.B. die P-P-Zelle 202F und/oder 232F, aufweisen, vorteilhafterweise eine Verbesserung der Nutzung von etwa 5 %, z.B. eine Verbesserung im Hinblick auf Leistungsaufnahme-Leistungsfähigkeit-Fläche (powerperformance-area, PPA) von etwa 5 % auf.
  • Insgesamt kann eine Wirkung der Verfeinerungen, die sich in den Layoutdiagrammen 200A bis 200C der entsprechenden 2A bis 2C widerspiegeln, derart beschrieben werden, dass am Anfang Hüllen vorhanden waren, und dann der freie Raum auf H-Spuren der Schicht Mo erweitert wurde, indem Abschnitte einer oder mehrerer entsprechender Verdrahtungsstrukturen in der Schicht Mo gänzlich oder teilweise entfernt wurden. Eine Wirkung der Verfeinerungen, die sich in den Layoutdiagrammen 200D bis 200E der entsprechenden 2D bis 2E widerspiegelt, kann als allgemeine Weglenkungsführung und insbesondere als eine Weglenkungsführung, um Verbindung mit entsprechenden Verdrahtungsstrukturen in der Schicht M1 zu bilden, beschrieben werden. Eine Wirkung der Verfeinerungen, die sich im Layoutdiagramm 200F der entsprechenden 2F widerspiegelt, kann als Auffüllen mit Dummy-Strukturen beschrieben werden. Insgesamt kann ein Verfahren, das sich in den Verfeinerungen, die sich in den Layoutdiagrammen 200A bis 200F der entsprechenden 2A-2F widerspiegeln, manifestiert, als Auffüllen mit Dummy-Strukturen der Mo nach der Weglenkungsführung beschrieben werden.
  • 3A ist eine Querschnittsansicht eines P-P-Zellengebiets 302A einer Halbleitervorrichtung gemäß einigen Ausführungsformen.
  • Das P-P-Zellengebiet 302A ist ein Beispiel eines Zellengebiet einer Halbleitervorrichtung, die auf der Grundlage eines größeren Layoutdiagramms, das ein kleineres Layoutdiagramm, wie z.B. die hier offenbarten Layoutdiagramme, z.B. das Layoutdiagramm 200E von 2E, aufweist, gefertigt wird. Von daher ist das P-P-Zellengebiet 302A ein Beispiel des Zellengebiets 104 der Halbleitervorrichtung 100 von 1.
  • Das P-P-Zellengebiet 302A weist Schichten 361, 365 und 367 auf. Die Schicht 365 wird auf der Schicht 361 ausgebildet. Die Schicht 367 wird auf der Schicht 365 ausgebildet. Die Schicht 361 repräsentiert eine Transistorschicht, in der Transistoren ausgebildet werden. In einigen Ausführungsformen weist die Schicht 361 entsprechende Teilschichten (nicht dargestellt) auf. Die Teilschichten weisen Komponentenstrukturen (nicht dargestellt) auf, die Komponenten, z.B. Transistoren, einer Schaltung entsprechen, die aus einem größeren Layoutdiagramm resultieren würde, das ein kleineres Layoutdiagramm, z.B. das Layoutdiagramm 200E von 2E, aufweist, (wobei das Layoutdiagramm 200E eine Verfeinerung der Layoutdiagramme 200A bis 200D dargestellt).
  • In 3A repräsentiert die Schicht 365 eine erste Metallisierungsschicht M_ist, in einer Halbleitervorrichtung, die auf der Grundlage eines größeren Layoutdiagramms, das ein kleineres Layoutdiagramm, z.B. das Layoutdiagramm 200E von 2E, aufweist, gefertigt wurde. Je nach der Nummerierungskonvention des entsprechenden Prozessknotens, durch den eine solche Halbleitervorrichtung gefertigt wird, ist in einigen Ausführungsformen die erste (1st) Metallisierungsschicht M_1st entweder Metallisierungsschicht Null Mo oder Metallisierungsschicht Eins M1. In Übereinstimmung mit 2A bis 2F wird in 3A angenommen, dass M_1st Mo ist, so dass die Schicht 365 die Metallisierungsschicht Mo repräsentiert. Die Schicht 367 repräsentiert eine Verbindungsschicht, die zwischen die Schichten 365 und die Metallisierungsschicht M1 (in 3A nicht dargestellt) eingeführt wurde.
  • Die Schicht 365 von 3A weist Leiter 352, 346A'', 308'' und 350 und eine dielektrische Zwischenschicht (ILD) 364 auf. Die Leiter 352, 346A'' und 350 entsprechen der PG-Struktur 252, der p-Pin-Struktur 246A'', der p-Pin-Struktur 208'' und der PG-Struktur 250 im Layoutdiagramm 200E von 2E. Die Schicht 376 weist Durchkontaktierungen 344 und 324 und eine dielektrische Zwischenschicht (ILD) 366 auf. Jede der Durchkontaktierungen 344 und 324 ist eine elektrisch leitfähige Struktur. Die Durchkontaktierungen 344 und 324 entsprechen den Durchkontaktierungsstrukturen 244 und 224 im Layoutdiagramm 200E von 2E. Die Durchkontaktierungen 344 und 324 sind im Wesentlichen über entsprechenden Leitern 346A'' und 308'' zentriert, so dass sie die Leiter 346A' und 308'' mit entsprechenden Leitern (nicht dargestellt) in der Schicht M1 (erneut in 3A nicht dargestellt) elektrisch verbinden.
  • 3B ist eine Querschnittsansicht eines P-P-Zellengebiets 302B einer Halbleitervorrichtung gemäß einigen Ausführungsformen.
  • Der Querschnitt des P-P-Zellengebiets 302B von 3B ist dem Querschnitt des Zellengebiets 302A von 3A ähnlich. Der Kürze halber konzentriert sich die Diskussion von 3B auf Unterschiede von 3B in Bezug auf 3A.
  • Das P-P-Zellengebiet 302B ist ein Beispiel eines Zellengebiet einer Halbleitervorrichtung, die auf der Grundlage eines größeren Layoutdiagramms, das ein kleineres Layoutdiagramm, wie z.B. die hier offenbarten Layoutdiagramme, z.B. das Layoutdiagramm 200F von 2F, aufweist, gefertigt wird. Von daher ist das P-P-Zellengebiet 302B ein Beispiel des Zellengebiets 104 der Halbleitervorrichtung 100 von 1.
  • In 3B wurden im Hinblick auf die Schicht 465 von 3A eine Dummy-Struktur 313B', ein Leiter 348 und ein Leiter 306 hinzugefügt, was zur Schicht 365' führt. Die Dummy-Struktur 313B' entspricht der Dummy-Struktur 213B' im Layoutdiagramm 200F von 2F. Der Leiter 348 entspricht der Durchführungsstruktur 248 im Layoutdiagramm 200F von 2F. Der Leiter 306 entspricht der zelleninternen Verdrahtungsstruktur 206 im Layoutdiagramm 200F von 2F.
  • 4 ist ein Layoutdiagramm 400 gemäß einigen Ausführungsformen.
  • Das Layoutdiagramm 400 repräsentiert einen Abschnitt eines größeren Layoutdiagramms. Ein Beispiel einer Halbleitervorrichtung, die auf der Grundlage eines größeren Layoutdiagramms gefertigt wurde, das das Layoutdiagramm 400 von 4 aufweist, ist die Halbleitervorrichtung 100 von 1, wobei ein Beispiel eines P-P-Zellengebiets 104 der Zelle 404 entspricht.
  • In 4 weist das Layoutdiagramm 400 Zellen 402, 404 und 406 auf. Jede der Zellen 402, 404 und 406 repräsentiert eine entsprechende Funktion einer Halbleitervorrichtung, die auf der Grundlage eines größeren Layoutdiagramms, das das Layoutdiagramm 400 von 4 aufweist, gefertigt wurde. In einigen Ausführungsformen ist die Funktion einer oder mehrerer der Zellen 402, 404 und 406 eine entsprechende Boolesche logische Funktion. In einigen Ausführungsformen ist die Funktion einer oder mehrerer der Zellen 402, 404 und 406 eine entsprechende Speicherfunktion.
  • Im Layoutdiagramm 400 ist jede der Zellen 402, 404 und 406 rechteckig. In Bezug auf eine erste Richtung, die in 3 die horizontale Richtung ist, sind die Zellen 402 und 404 angrenzend und die Zellen 404 und 406 sind angrenzend. In einigen Ausführungsformen ist die erste Richtung eine von der horizontalen Richtung verschiedene Richtung. Jede der Zellen 402, 404 und 406 weist verschiedene Verdrahtungsstrukturen des ersten Typs und verschiedene Verdrahtungsstrukturen des zweiten Typs auf. Längsachsen der verschiedenen Verdrahtungsstrukturen des ersten Typs sind im Wesentlichen parallel zur horizontalen Richtung. Längsachsen der verschiedenen Verdrahtungsstrukturen des zweiten Typs sind im Wesentlichen parallel zur vertikalen Richtung. In einigen Ausführungsformen ist die erste Richtung eine von der horizontalen Richtung verschiedene Richtung, und die zweite Richtung ist im Wesentlichen senkrecht zur ersten Richtung.
  • In 4 repräsentierten die verschiedenen Verdrahtungsstrukturen des ersten Typs entsprechende Leiter, die in einer ersten Metallisierungsschicht M_1st, für eine Halbleitervorrichtung, die auf der Grundlage eines größeren Layoutdiagramms, das ein kleineres Layoutdiagramm, z.B. das Layoutdiagramm 400, aufweist, gefertigt wird, aufgenommen sind. Je nach der Nummerierungskonvention des entsprechenden Prozessknotens, durch den eine solche Halbleitervorrichtung gefertigt wird, ist in einigen Ausführungsformen die erste (1st) Metallisierungsschicht M_1st entweder Metallisierungsschicht Null Mo oder Metallisierungsschicht Eins M1. In Übereinstimmung mit 2A bis 2F und 3A bis 3B wird in 4 angenommen, dass M_1st Mo ist, so dass die Verdrahtungsstrukturen des ersten Typs Leiter in der Metallisierungsschicht Mo repräsentieren, und die Verdrahtungsstrukturen des zweiten Typs Verdrahtungsleiter in der Metallisierungsschicht M1 repräsentieren.
  • In 4 weisen die Verdrahtungsstrukturen des ersten Typs Verdrahtungsstrukturen 408 und 412 auf. Insbesondere ist die Verdrahtungsstruktur 408 in der Zelle 404 aufgenommen. Die Verdrahtungsstruktur 408 ist ein Beispiel einer p-Pin-Struktur, und dementsprechend ist die Zelle 404 ein Beispiel einer P-P-Zelle. In Bezug auf die horizontale Richtung erstreckt sich ein Abschnitt 410 der p-Pin-Struktur 408 außerhalb der P-P-Zelle 404 in die Zelle 402. Die Verdrahtungsstruktur 412 ist ein Beispiel einer Durchführungsstruktur. Die Durchführungsstruktur 412 erstreckt sich quer über die Gesamtheit der P-P-Zelle 404. In Bezug auf die horizontale Richtung: erstreckt sich ein erster Abschnitt 416 der Durchführungsstruktur 412 über die P-P-Zelle 404 hinaus in die Zelle 402; und ein zweiter Abschnitt 418 der Durchführungsstruktur 412 erstreckt sich über die P-P-Zelle 404 hinaus in die Zelle 406.
  • In einigen Ausführungsformen ist die P-P-Zelle 404 ein Beispielergebnis einer Ausführungsform eines Verfahrens zum Dummy-Auffüllen nach einer Mo-Weglenkungsführung (vorstehend beschrieben, aber siehe auch 6 bis 7). In einigen Ausführungsformen ist die Aufnahme der Durchführungsstruktur 412 ein Beispielergebnis einer Ausführungsform eines Verfahrens zum Dummy-Auffüllen nach einer Mo-Weglenkungsführung (vorstehend beschrieben, aber siehe auch 6 bis 7).
  • 5 ist ein Ablaufdiagramm eines Verfahrens 500 zum Erzeugen eines Layoutdiagramms gemäß einigen Ausführungsformen.
  • Das Verfahren 500 kann zum Beispiel unter Verwendung eines EDA-Systems 800 ( 8, nachstehend besprochen) gemäß einigen Ausführungsformen implementiert werden. Im Hinblick auf das Verfahren 500 ist ein Beispiel des Layoutdiagramms das Layoutdiagramm 200F von 2F.
  • Das Verfahren 500 weist Blöcke 502 bis 508 auf. Bei Block 502 wird eine Zelle erzeugt, die eine Schaltung repräsentiert. Die Zelle weist eine erste und eine zweite Verdrahtungsstruktur auf. Die erste Verdrahtungsstruktur ist eine zelleninterne Verdrahtungsstruktur. Ein Beispiel der Zelle stellt die Zelle 202E von 2E dar. Die Zelle weist eine erste und eine zweite Seitengrenze auf, die im Wesentlichen parallel sind und sich in einer ersten Richtung erstrecken. Ein Beispiel der ersten Richtung ist die vertikale Richtung. Beispiele der ersten und der zweiten Seitengrenze sind die entsprechenden Seitengrenzen 204B und 204D. Ein Beispiel der zelleninternen Verdrahtungsstruktur ist die zelleninterne Verdrahtungsstruktur 206. Ein Beispiel der zweiten Verdrahtungsstruktur ist die p-Pin-Struktur 208''. Von Block 502 fährt der Ablauf mit Block 504 fort.
  • Bei Block 504 wird die zelleninterne Verdrahtungsstruktur derart ausgelegt, dass ein erstes Ende im Wesentlichen um einen minimalen Grenzversatz nach innen der ersten Seitengrenze angeordnet ist. Ein Beispiel des minimalen Grenzversatzes ist der minimale Grenzversatz 221 von 2F. In einigen Ausführungsformen stellt der minimale Grenzversatz im Wesentlichen die Hälfte eines minimalen Ende-zu-Ende-Abstandes für im Wesentlichen kollineare Verdrahtungsstrukturen dar. Ein Beispiel des minimalen Ende-zu-Ende-Abstands ist der minimale Ende-zu-Ende-Spalt 220 von 2F. In einigen Ausführungsformen wird die zelleninterne Verdrahtungsstruktur ferner derart ausgelegt, dass ein zweites Ende der zelleninternen Verdrahtungsstruktur im Wesentlichen um den minimalen Grenzversatz von der zweiten Seitengrente der Zelle angeordnet wird.
  • In einigen Ausführungsformen wird die zelleninterne Verdrahtungsstruktur ferner derart ausgelegt, dass ein Spalt zwischen einem zweiten Ende der zelleninternen Verdrahtungsstruktur und der zweiten Seitengrenze der Zelle belassen wird. In einigen Ausführungsformen ist eine Größe des Spalts in der zweiten Richtung wesentlich größer als der minimale Grenzversatz. In solchen Ausführungsformen ist ein Beispiel der Zelle die Zelle 232F von 2F, ein Beispiel der zweiten Seitengrenze ist die Seitengrenze 232B, ein Beispiel der zelleninternen Verdrahtungsstruktur ist die Verdrahtungsstruktur 242' von 2F und ein Beispiel des Spalts ist der Spalt 243 von 2E. In einigen Ausführungsformen umfasst das Verfahren ferner wesentliches Füllen des Spalts mit einer Dummy-Struktur; Auslegen der Dummy-Struktur, so dass ein erstes Ende davon im Wesentlichen an das zweite Ende der Verdrahtungsstruktur angrenzt; und weiteres Auslegen der Dummy-Struktur, so dass ein zweites Ende davon im Wesentlichen um den minimalen Grenzversatz nach innen der zweiten Seitengrenze angeordnet wird. Ein Beispiel der Dummy-Struktur ist die Dummy-Struktur 243'.
  • In einigen Ausführungsformen ist die zelleninterne Verdrahtungsstruktur eine erste zelleninterne Verdrahtungsstruktur, und das Verfahren umfasst ferner: Hinzufügen, zu der Zelle, einer dritten Verdrahtungsstruktur, die eine zweite zelleninterne Verdrahtungsstruktur ist und die sich in der zweiten Richtung erstreckt; und Hinzufügen, zu der Zelle, einer Schnittstruktur, die sich in der ersten Richtung erstreckt und die die zweite zelleninterne Verdrahtungsstruktur in einen ersten und einen zweiten Abschnitt tatsächlich teilt. Erste Enden des ersten und des zweiten Abschnitts der zweiten zelleninternen Verdrahtungsstruktur sind in der Nähe der Schnittstruktur angeordnet. Ein Beispiel der zweiten zelleninternen Verdrahtungsstruktur vor dem Hinzufügen der Schnittstruktur stellt die Verdrahtungsstruktur 216 von 2A dar. Ein Beispiel der Schnittstruktur ist die Schnittstruktur 228C von 2B. Beispiele des ersten und des zweiten Abschnitts der zweiten Verdrahtungsstruktur sind die entsprechenden Verdrahtungsstrukturen 216A und 216B von 2B. In einigen Ausführungsformen weist der erste Abschnitt ein zweites Ende auf, das fern von der Schnittstruktur liegt; und der zweite Abschnitt der zweiten zelleninternen Verdrahtungsstruktur ist ausgelegt, um einen Spalt (217A) zwischen dem zweiten Ende und der zweiten Seitengrente zu belassen. In einigen Ausführungsformen ist eine Größe des Spalts (217A) in der zweiten Richtung wesentlich größer als der minimale Grenzversatz. Ein Beispiel des Spalts ist der Spalt 217A von 2C. In einigen Ausführungsformen umfasst das Verfahren ferner wesentliches Füllen des Spalts mit einer Dummy-Struktur (217A'); Auslegen der Dummy-Struktur, so dass ein erstes Ende davon im Wesentlichen an ein zweites Ende der zweiten Verdrahtungsstruktur angrenzt; und weiteres Auslegen der Dummy-Struktur, so dass ein zweites Ende davon im Wesentlichen um den minimalen Grenzversatz nach innen der zweiten Seitengrenze angeordnet wird. Ein Beispiel der Dummy-Struktur ist die Dummy-Struktur 217A' von 2F.
  • Von Block 504 fährt der Ablauf mit Block 506 fort. Bei Block 506 wird die zweite Verdrahtungsstruktur ausgelegt, so dass ein Abschnitt davon ein erstes Ende aufweist, das sich außerhalb der ersten Seitengrenze um eine Vorsprungslänge erstreckt, die wesentlich größer ist als der minimale Grenzversatz. Ein Beispiel des Abschnitts, der sich außerhalb erstreckt, ist der Abschnitt 208P von 2E. In einigen Ausführungsformen wird die zweite Verdrahtungsstruktur derart ausgelegt, dass ein Spalt zwischen einem zweiten Ende davon und der zweiten Seitengrenze belassen wird. Eine Größe des Spalts in der zweiten Richtung ist wesentlich größer als der minimale Grenzversatz. Ein Beispiel des Spalts ist der Spalt 209 von 2C. In einigen Ausführungsformen umfasst das Verfahren ferner: wesentliches Füllen des Spalts mit einer Dummy-Struktur; Auslegen der Dummy-Struktur, so dass ein erstes Ende davon im Wesentlichen an ein zweites Ende der zweiten Verdrahtungsstruktur angrenzt; und weiteres Auslegen der Dummy-Struktur, so dass ein zweites Ende davon im Wesentlichen um den minimalen Grenzversatz nach innen der zweiten Seitengrenze angeordnet wird. Ein Beispiel der Dummy-Struktur ist die Dummy-Struktur 209'.
  • Von Block 506 fährt der Ablauf mit Block 508 fort. Bei Block 508 wird auf der Grundlage des Layoutdiagramms zumindest eines von (A) einer oder mehreren Halbleitermasken oder (B) zumindest einer Komponente in einer Schicht Halbleitervorrichtung gefertigt. Siehe die nachstehende Besprechung von 7.
  • 6 ist ein Ablaufdiagramm eines Verfahrens 600 zum Erzeugen eines Layoutdiagramms gemäß einigen Ausführungsformen.
  • Das Verfahren 600 kann zum Beispiel unter Verwendung eines EDA-Systems 800 (8, nachstehend besprochen) gemäß einigen Ausführungsformen implementiert werden. Im Hinblick auf das Verfahren 600 ist ein Beispiel des Layoutdiagramms das Layoutdiagramm 200F von 2F.
  • In 6 weist das Verfahren 600 Blöcke 602 bis 612 auf. Bei Block 602 wird eine Hülle erzeugt, die Verdrahtungsstrukturen aufweist. Die Verdrahtungsstrukturen weisen eine erste Metallisierungsschicht auf. Die Verdrahtungsstrukturen weisen eine Standardanordnung auf, die in Bezug auf eine erste Richtung einen ersten Betrag eines freien Raums aufweist. Ein Beispiel für die Hülle ist die Hülle 202A von 2A. Beispiele der Verdrahtungsstrukturen sind die Verdrahtungsstrukturen 206, 207, 208, 212 und 216 von 2A. Ein Beispiel der ersten Metallisierungsschicht ist Mo, wie in 2A bis 2F.
  • Die Verdrahtungsstrukturen weisen Längsachsen auf, die im Wesentlichen auf entsprechende Spuren ausgerichtet sind, die sich in einer ersten Richtung erstrecken. Ein Beispiel der ersten Richtung ist die vertikale Richtung. Beispiele der Spuren sind die H-Spuren T(i-2), T(i-1), T(i), T(i+1) und T(i+2). Die Hülle weist eine erste und eine zweite Seitengrenze auf, die im Wesentlichen parallel sind und sich in einer zweiten Richtung erstrecken. Ein Beispiel der zweiten Richtung ist die vertikale Richtung. Beispiele der ersten und der zweiten Seitengrenze sind die entsprechenden Seitengrenzen 204B und 204D. Von Block 602 fährt der Ablauf mit Block 604 fort.
  • Bei Block 604 wird die Hülle zu einer Zelle verfeinert. Ein Beispiel der Zelle stellt die Zelle 202F von 2F dar. Der Block 604 weist Blöcke 608 bis 612 auf. Innerhalb des Blocks 604 wird bei Block 608 eine oder mehrere der Verdrahtungsstrukturen selektiv in der ersten Richtung verringert, was zu einem zweiten Betrag eines freien Raums führt. Der zweite Betrag eines freien Raums ist größer als der erste Betrag eines freien Raums. Beispiele der einen oder der mehreren Verdrahtungsstrukturen, die verringert werden, sind die Verdrahtungsstrukturen 208, 212 und 216 von 2A, was zu entsprechenden Spalten 209, 213A, 213B, 217A und 217B sowie entsprechenden Verdrahtungsstrukturen 208', 212' und 216' von 2C führt. Ein Beispiel des zweiten Betrags eines freien Raums ist der Betrag eines freien Raums in der Zelle 202C von 2C, der (gemäß Draufsicht) größer ist als der Betrag eines freien Raums in der Hülle 202A von 2A. Von Block 608 fährt der Ablauf mit Block 610 fort.
  • Bei Block 610 werden eine oder mehrere gewählte von den Verdrahtungsstrukturen (gewählte Strukturen) in der ersten Richtung vergrößert, um eine Verbindung mit einer entsprechenden oder mehreren entsprechenden Verdrahtungsstrukturen, die in einer zweiten Schicht der Metallisierung aufgenommen sind, zu erleichtern. Ein Beispiel einer gewählten Struktur ist die Pin-Struktur 208' von 2D. Ein Beispiel der zweiten Schicht der Metallisierung ist M1, wie in 2D. Von Block 610 fährt der Ablauf mit Block 612 fort. In einigen Ausführungsformen ist ein Beispiel einer gewählten Struktur eine grenzüberschreitende zelleninterne Verdrahtungsstruktur. In einigen Ausführungsformen umfasst das Verfahren ferner ein Hinzufügen einer oder mehrerer Durchkontaktierungsstrukturen (224, 244), die entsprechend eine oder mehrere Verbindungen zwischen der entsprechenden einen oder den mehreren entsprechenden gewählten Strukturen der ersten Schicht der Metallisierung und der entsprechenden einen oder den mehreren Verdrahtungsstrukturen, die in der zweiten Schicht der Metallisierung aufgenommen sind, repräsentieren. Ein Beispiel der Durchkontaktierungsstruktur ist die Durchkontaktierungsstruktur 224.
  • In einigen Ausführungsformen weist die Zelle Folgendes auf: eine erste (rechte = 204B) und eine zweite (linke = 204D) Seitengrenze, die im Wesentlichen parallel sind und sich in einer zweiten (vertikalen) Richtung erstrecken. Ein Beispiel der zweiten Richtung ist die vertikale Richtung. Beispiele der ersten und der zweiten Seitengrenze sind die entsprechende erste Seitengrenze 204B und die zweite Seitengrenze 204D. In einigen Ausführungsformen umfasst das Vergrößern ein Erweitern, in der ersten Richtung (horizontal), einer gegeben der gewählten Strukturen, so dass ein Abschnitt davon ein erstes Ende aufweist, das sich außerhalb der ersten Seitengrenze um eine Vorsprungslänge erstreckt, die wesentlich größer ist als der minimale Grenzversatz. Ein Beispiel einer gewählten Struktur ist die Pin-Struktur 208' von 2D, die zu einer p-Pin-Struktur 208'' von 2E führt, die einen Abschnitt 208P aufweist, der sich außerhalb der Seitengrenze 204B der Zelle 202E erstreckt.
  • Bei Block 612 wird der freie Raum (erneut in Bezug auf die entsprechenden Spuren) mit Dummy-Strukturen aufgefüllt. Beispiele der Dummy-Strukturen stellen die Dummy-Strukturen 209', 213A', 213B,' 217A' und 217B' dar, die im Wesentlichen entsprechende Spalte 209, 213A, 213B, 217A und 217B füllen. Von Block 612 verlässt der Ablauf den Block 604.
  • In einigen Ausführungsformen umfasst das Verfeinern ferner ein selektives Entfernen einer Gesamtheit einer (207) der Verdrahtungsstrukturen (207, 208, 212, 216, 237, 238, 242 und 246), so dass die entsprechende Spur leer belassen wird; und das Auffüllen des freien Raums umfasst ein Auffüllen der leeren Spur mit einer Verdrahtungsstruktur, die eine Durchführungsstruktur ist, die sich in der ersten Richtung quer über eine Gesamtheit der Zelle (202E) sowie außerhalb der ersten (rechten=204B) und der zweiten (linken=204D) Seitengrenze erstreckt. Ein Beispiel einer in ihrer Gesamtheit entfernten Verdrahtungsstruktur ist die Verdrahtungsstruktur 207 von 2A. Ein Beispiel einer Durchführungsstruktur ist die Durchführungsstruktur 248 von 2E, die zu einer p-Pin-Struktur 208'' von Fig. führt, die Abschnitte aufweist, die sich außerhalb der Seitengrenze 204B und außerhalb der Seitengrenze 204D erstrecken.
  • Von Block 604 fährt der Ablauf mit Block 606 fort. Bei Block 606 wird auf der Grundlage des Layoutdiagramms zumindest eines von (A) einer oder mehreren Halbleitermasken oder (B) zumindest einer Komponente in einer Schicht Halbleitervorrichtung gefertigt. Siehe die nachstehende Besprechung von 7.
  • 7 ist ein Blockdiagramm eines EDA-Systems (elektronische Entwurfsautomatisierung) 700 gemäß einigen Ausführungsformen.
  • In einigen Ausführungsformen weist das EDA-System 700 ein APR-System auf. Hier beschriebene Verfahren zum Entwerfen von Layoutdiagrammen und Darstellen von Verdrahtungsleitungsweganordnungen gemäß einer oder mehreren Ausführungsformen können zum Beispiel unter Verwendung des EDA-Systems 700 gemäß einigen Ausführungsformen implementiert werden.
  • In einigen Ausführungsformen ist das EDA-System 700 eine allgemeine Rechenvorrichtung, die einen Hardware-Prozessor 702 und ein nicht flüchtiges computerlesbares Speichermedium 704 aufweist. Das Speichermedium 704 wird unter anderem mit einem Computerprogrammcode 706 kodiert, d.h. es speichert diesen, wobei der Computerprogrammcode 706 ein Satz von Befehlen darstellt, die von einem Rechner ausgeführt werden können. Eine Ausführung des Computerprogrammcodes 706 durch den Prozessor 702 repräsentiert (zumindest teilweise) ein EDA-Werkzeug, das einen Teil oder alle von z.B. den Verfahren, die hier gemäß einem oder mehreren Ausführungsformen beschrieben werden (nachstehend als die erwähnten Prozesse und/oder Verfahren), implementiert.
  • Der Prozessor 702 ist mit dem computerlesbaren Speichermedium 704 über einen Bus 708 elektrisch gekoppelt. Der Prozessor 702 ist außerdem mit einer I/O-Schnittstelle 710 über den Bus 708 elektrisch gekoppelt. Eine Netzwerkschnittstelle 712 ist ebenfalls mit dem Prozessor 702 über den Bus 708 elektrisch verbunden. Die Netzwerkschnittstelle 712 ist mit einem Netzwerk 714 verbunden, so dass der Prozessor 702 und das computerlesbare Speichermedium 704 in der Lage sind, mit externen Elementen über das Netzwerk 714 eine Verbindung zu bilden. Der Prozessor 702 ist derart ausgelegt, dass er den Computerprogrammcode 706, der im computerlesbaren Speichermedium 704 codiert ist, ausführt, um zu veranlassen, dass das EDA-System 700 für ein Durchführen eines Teils oder aller der erwähnten Prozesse und/oder Verfahren verwendbar ist. In einer oder mehreren Ausführungsformen ist der Prozessor 702 eine zentrale Verarbeitungseinheit (CPU), ein Multiprozessor, ein verteiltes Verarbeitungssystem, eine anwendungsspezifische integrierte Schaltung (ASIC) und/oder eine geeignete Verarbeitungseinheit.
  • In einer oder mehreren Ausführungsformen ist das computerlesbare Speichermedium 704 ein elektronisches, magnetisches, optisches, elektromagnetisches, ein Infrarot- und/oder ein Halbleitersystem (oder eine Vorrichtung oder ein Bauelement). Zum Beispiel umfasst das computerlesbare Speichermedium 704 einen Halbleiter- oder Festkörperspeicher, ein Magnetband, eine entfernbare Computerdiskette, einen Direktzugriffspeicher (RAM), einen Festwertspeicher (ROM), eine starre Magnetplatte und/oder eine optische Platte. In einer oder mehreren Ausführungsformen, die optische Platten verwenden, umfasst das computerlesbare Speichermedium 704 eine CD-ROM (Compact Disc Read-Only Memory), eine CD-R/W (Compact Disc Read/Write) und/oder eine DVD (Digital Video Disc).
  • In einer oder mehreren Ausführungsformen speichert das Speichermedium 704 den Computerprogrammcode 706, der ausgelegt ist, um zu verursachen, dass das EDA-System 700 (wobei eine solche Ausführung (zumindest teilweise) das EDA-Werkzeug repräsentiert) zum Durchführen eines Teils oder aller der erwähnten Prozesse und/oder Verfahren verwendbar ist. In einer oder mehreren Ausführungsformen speichert das Speichermedium 704 auch Informationen, die ein Durchführen eines Teils oder aller der erwähnten Prozesse und/oder Verfahren ermöglicht. In einer oder mehreren Ausführungsformen speichert das Speichermedium 704 eine Bibliothek 707 von Standardzellen, die solche Standardzellen, die hier offenbarten Zellen entsprechen, aufweist.
  • Das EDA-System 700 umfasst eine I/O-Schnittstelle 710. Die I/O-Schnittstelle 710 ist mit einer externen Schaltung gekoppelt. In einer oder mehreren Ausführungsformen umfasst die I/O-Schnittstelle 710 eine Tastatur, ein Tastenfeld, eine Maus, einen Trackball, ein Trackpad, einen Berührungsbildschirm und/oder Cursor-Richtungstasten, um Informationen und Befehle an den Prozessor 702 zu kommunizieren.
  • Das EDA-System 700 umfasst außerdem eine Netzwerkschnittstelle 712, die mit dem Prozessor 702 gekoppelt ist. Die Netzwerkschnittstelle 712 erlaubt es dem EDA-System 700, mit dem Netzwerk 714 zu kommunizieren, mit dem ein oder mehrere andere Rechnersysteme verbunden sind. Die Netzwerkschnittstelle 712 umfasst drahtlose Netzwerkschnittstellen, wie z.B. BLUETOOTH, WIFI, WIMAX, GPRS oder WCDMA, oder verdrahtete Netzwerkschnittstellen, wie z.B. ETHERNET, USB oder IEEE-1364. In einer oder mehreren Ausführungsformen wird ein Teil oder alle der erwähnten Prozesse und/oder Verfahren in zwei oder mehreren Systemen 700 implementiert.
  • Das EDA-System 700 ist ausgelegt, um Informationen über eine 1/O-Schnittstelle 710 zu empfangen. Die über die 1/O-Schnittstelle 710 empfangene Information weist einen oder mehrere der Befehle, Daten Entwurfsregeln, Standardzellenbibliotheken und/oder anderen Parametern zum Verarbeiten durch den Prozessor 702. Diese Information wird an den Prozessor 702 über einen Bus 708 übertragen. Das EDA-System 700 ist ausgelegt, um Informationen, die mit einer UI im Zusammenhang stehen, über eine I/O-Schnittstelle 710 zu empfangen. Die Information wird dann im computerlesbaren Medium 704 als Benutzerschnittstelle (UI) 742 gespeichert.
  • In einigen Ausführungsformen wird ein Teil oder alle der erwähnten Prozesse und/oder Verfahren als eine selbständige Software-Anwendung zur Ausführung durch einen Prozessor implementiert. In einigen Ausführungsformen wird ein Teil oder alle der erwähnten Prozesse und/oder Verfahren als eine Software-Anwendung, die einen Teil einer zusätzlichen Software-Anwendung darstellt, implementiert. In einigen Ausführungsformen wird ein Teil oder alle der erwähnten Prozesse und/oder Verfahren als ein Plug-in für eine Software-Anwendung implementiert. In einigen Ausführungsformen wird mindestens einer/eines der erwähnten Prozesse und/oder Verfahren als eine Software-Anwendung, die einen Teil eines EDA-Werkzeugs darstellt, implementiert. In einigen Ausführungsformen wird ein Teil oder alle der erwähnten Prozesse und/oder Verfahren als eine Software-Anwendung, die durch das EDA-System 700 verwendet wird, implementiert. In einigen Ausführungsformen wird ein Layoutdiagramm, das Standardzellen aufweist, unter Verwendung eines Werkzeugs, wie z.B. VIRTUOSO®, das von CADENCE DESIGN SYSTEMS, Inc. erhältlich ist, oder eines anderen geeigneten Werkzeugs zum Erzeugen von Layouts erzeugt.
  • In einigen Ausführungsformen werden die Prozesse als Funktionen eines Programms realisiert, das in einem nicht flüchtigen computerlesbaren Aufzeichnungsmedium gespeichert ist. Beispiele für ein nicht flüchtiges computerlesbares Aufzeichnungsmedium weisen auf: eine externe/entfernbare und/oder interne/eingebaute Speichereinheit, z.B. eines oder mehrere von einer optischen Platte, wie z.B. eine DVD, einer magnetische Platte, wie z.B. eine Festplatte, einem Halbleiterspeicher, wie z.B. ein Rom, ein RAM, einer Speicherkarte, und dergleichen, sind aber nicht darauf beschränkt.
  • 8 ist ein Blockdiagramm einer Halbleitervorrichtung, z.B. einer integrierten Schaltung, (IC), eines Herstellungssystems 800 von integrierten Schaltungen (IC), und eines damit assoziierten IC-Herstellungsablaufs gemäß einigen Ausführungsformen.
  • In einigen Ausführungsformen wird auf der Grundlage eines Layoutdiagramms zumindest eines von (A) einer oder mehreren Halbleitermasken oder (B) zumindest einer Komponente in einer Schicht einer integrierten Halbleiterschaltung unter Verwendung des Herstellungssystems 800 gefertigt.
  • In 8 weist das IC-Herstellungssystem 800 Einheiten auf, wie z.B. ein Entwurfshaus 820, ein Maskenhaus 830 und einen IC-Hersteller/Verarbeiter (eine „Mikrochip-Fabrik”) 850, die miteinander in Entwurfs-, Entwicklungs- und Fertigungszyklen und/oder - Diensten, die mit der Herstellung einer IC-Vorrichtung 860 im Zusammenhang stehen, zusammenarbeiten. Die Einheiten im System 800 sind durch ein Kommunikationsnetzwerk verbunden. In einigen Ausführungsformen ist das Kommunikationsnetzwerk ein einzelnes Netzwerk. In einigen Ausführungsformen stellt das Kommunikationsnetzwerk eine Vielfalt von verschiedenen Netzwerken, wie z.B. ein Intranet und das Internet, dar. Das Kommunikationsnetzwerk weist drahtgebundene und/oder drahtlose Kommunikationskanäle auf. Jede Einheit interagiert mit einer oder mehreren der anderen Einheiten und stellt Dienste an eine oder mehrere der anderen Einheiten bereit und/oder empfängt diese von ihnen. In einigen Ausführungsformen stehen zwei oder mehrere von dem Entwurfshaus 820, dem Maskenhaus 830 und der IC-Mikrochip-Fabrik 850 im Besitz eines einzelnen großen Unternehmens. In einigen Ausführungsformen koexistieren zwei oder mehr von dem Entwurfshaus 820, dem Maskenhaus 830 und der IC-Mikrochip-Fabrik 850 in einer gemeinsamen Einrichtung und benutzen gemeinsame Ressourcen.
  • Das Entwurfshaus (oder Entwurfsteam) 820 erzeugt ein IC-Designlayoutdiagramm 822. Das IC-Designlayoutdiagramm 822 weist verschiedene geometrische Strukturen auf, die für eine IC-Vorrichtung 860 entworfen wurden. Die geometrischen Strukturen entsprechenden Strukturen von einem Metalls, Oxid oder Halbleiterschichten, die die verschiedenen Komponenten der zu fertigenden IC-Vorrichtung 860 bilden. Die verschiedenen Schichten werden zum Ausbilden verschiedener IC-Merkmale kombiniert. Zum Beispiel umfasst ein Abschnitt des IC-Entwurfslayoutdiagramms 822 verschiedene IC-Merkmale, wie z.B. ein aktives Gebiet, eine Gateelektrode, eine Source und einen Drain, Metallleitungen oder Durchkontaktierungen einer Zwischenschichtsverbindung, und Öffnungen für Bondpads, die in einem Halbleitersubstrat (wie z.B. einem Siliziumwafer) auszubilden sind, und verschiedene Materialschichten, die auf dem Halbleitersubstrat angeordnet sind. Das Entwurfshaus 820 implementiert ein geeignetes Designverfahren, um das IC-Designlayoutdiagramm 822 auszubilden. Das Designverfahren weist eines oder mehrere von einem Logikdesign, einem physischen Design oder einer Platzierung und Verbindung (Place and Route) auf. Das IC-Designlayoutdiagramm 822 wird in einer oder mehreren Datendateien dargestellt, die Informationen zu den geometrischen Strukturen aufweisen. Das IC-Designlayoutdiagramm 822 kann zum Beispiel in einem GDSII-Dateiformat oder DFII-Dateiformat dargestellt werden.
  • Das Maskenhaus 830 umfasst eine Datenaufbereitung 832 und eine Maskenherstellung 844. Das Maskenhaus 830 verwendet das IC-Entwurfslayoutdiagramm 822, um eine oder mehrere Masken 845 zu fertigen, die zum Herstellen der verschiedenen Schichten der IC-Vorrichtung 860 gemäß dem IC-Designlayoutdiagramm 822 verwendet werden sollen. Das Maskenhaus 830 führt eine Maskendatenaufbereitung 832 durch, bei der das IC-Designlayoutdiagramm 822 in eine „RDF“-Datei (representative data file) übersetzt wird. Die Maskendatenaufbereitung 832 stellt die RDF für die Maskenfertigung 844 bereit. Die Maskenfertigung 844 umfasst einen Maskenschreiber. Ein Maskenschreiber wandelt die RDF in ein Bild auf einem Substrat um, wie z.B. eine Maske (Retikel) 845 oder einen Halbleiterwafer 853. Das Entwurfslayoutdiagramm 822 wird durch die Maskendatenaufbereitung 832 manipuliert, um bestimmten Charakteristiken des Maskenschreibers und/oder Anforderungen der IC-Mikrochip-Fabrik 850 zu entsprechen. In 8 sind die Maskendatenaufbereitung 832 und die Maskenfertigung 844 als separate Elemente dargestellt. In einigen Ausführungsformen können die Maskendatenaufbereitung 832 und die Maskenfertigung 844 gemeinsam als Maskendatenaufbereitung bezeichnet werden.
  • In einigen Ausführungsformen umfasst die Maskendatenaufbereitung 832 eine optische Annäherungskorrektur (OPC), die lithografische Verbesserungstechniken verwendet, um Bildfehler, wie z.B. jene, die aufgrund von Beugung, Interferenz oder anderen Prozesseffekten und dergleichen auftreten können, auszugleichen. Die OPC passt das IC-Entwurfslayoutdiagramm 822 an. In einigen Ausführungsformen umfasst die Maskendatenaufbereitung 832 weitere Auflösungsverbesserungstechniken (Resolution Enhancement Techniques, RET), wie z.B. Beleuchtung außerhalb der Achse, Hilfsmerkmale für die Auflösungsunterstützung, Phasenverschiebungsmasken, andere geeignete Techniken und dergleichen oder Kombinationen davon. In einigen Ausführungsformen wird auch inverse lithografische Technologie (ILT) verwendet, die die OPC als ein Problem inverser Abbildung behandelt.
  • In einigen Ausführungsformen umfasst die Maskendatenaufbereitung 832 eine Maskenregelüberprüfungseinrichtung (Mask Rule Checker, MRC), die das IC-Entwurfslayoutdiagramm 822, das Prozessen in OPC unterzogen wurde, mit einem Satz Maskenerzeugungsregeln überprüft, die bestimmte geometrische und/oder Verbindungsbeschränkungen enthalten, um hinreichende Ränder zu gewährleisten, um eine Variabilität bei Halbleiterherstellungsprozessen und dergleichen zu berücksichtigen. In einigen Ausführungsformen modifiziert die MRC das IC-Entwurfslayoutdiagramm 822, um Beschränkungen während der Maskenfertigung 844 auszugleichen, die auch einen Teil der durch die OPC durchgeführten Modifikationen rückgängig machen können, um Maskenerzeugungsregeln zu entsprechen.
  • In einigen Ausführungsformen umfasst die Maskendatenaufbereitung 832 eine Überprüfung von lithografischen Prozessen (LPC), die eine Verarbeitung simuliert, die durch die IC-Mikrochip-Fabrik 850 zum Fertigen der IC-Vorrichtung 860 implementiert werden wird. Die LPC simuliert diese Verarbeitung auf der Grundlage des IC-Entwurfslayoutdiagramms 822, um eine simulierte hergestellte Vorrichtung, wie z.B. die IC-Vorrichtung 860, zu erzeugen. Die Verarbeitungsparameter bei der LPC-Simulation können Parameter, die mit verschiedenen Prozessen des IC-Herstellungszyklus assoziiert sind, Parameter, die mit Werkzeugen assoziiert sind, die zum Herstellen der IC verwendet werden, und/oder andere Aspekte des Herstellungsprozesses umfassen. Die LPC berücksichtigt verschiedene Faktoren, wie z.B. Luftbildkontrast, Schärfentiefe („DOF“), Maskenfehler-Verbesserungsfaktor („MEEF“), andere geeignete Faktoren und dergleichen oder Kombinationen davon. In einigen Ausführungsformen werden, nachdem eine simulierte hergestellte Vorrichtung durch die LPC erzeugt wurde, wenn die simulierte Vorrichtung keine näherungsweise richtige Form aufweist, um den Designregeln zu entsprechen, OPC und/oder MRC wiederholt, um das IC-Entwurfslayoutdiagramm 822 weiter zu verfeinern.
  • Es versteht sich, dass die vorstehende Beschreibung der Maskendatenaufbereitung 832 der Klarheit halber vereinfacht wurde. In einigen Ausführungsformen umfasst die Datenaufbereitung 832 zusätzliche Merkmale, wie z.B. eine logische Operation (LOP), um das IC-Designlayoutdiagramm 822 gemäß Herstellungsregeln zu modifizieren. Außerdem können die auf das IC-Entwurfslayoutdiagramm 822 während der Datenaufbereitung 832 angewendeten Prozesse in einer Vielzahl von verschiedenen Reihenfolgen ausgeführt werden.
  • Nach der Maskendatenaufbereitung 832 und während der Maskenfertigung 844, wird eine Maske 845 oder eine Gruppe von Masken 845 auf der Grundlage des modifizierten IC-Entwurfslayoutdiagramms 822 gefertigt. In einigen Ausführungsformen umfasst die Maskenfertigung 844 ein Durchführen einer oder mehrerer lithografischer Belichtungen auf der Grundlage des IC-Entwurfslayoutdiagramms 822. In einigen Ausführungsformen wird ein Elektronenstrahl (E-Strahl) oder ein Mechanismus mehrerer E-Strahlen verwendet, um eine Struktur auf einer Maske (Fotomaske oder Retikel) 845 auf der Grundlage des modifizierten IC-Entwurfslayoutdiagramms 822 auszubilden. Die Maske 845 kann in verschiedenen Technologien ausgebildet werden. In einigen Ausführungsformen wird die Maske 845 unter Verwendung einer binären Technologie ausgebildet. In einigen Ausführungsformen umfasst eine Maskenstruktur opake Bereiche und transparente Bereiche. Ein Strahlungsstrahl, wie z.B. Ultraviolettstrahl (UV), der zum Belichten der auf einem Wafer aufgeschichteten bildempfindlichen Materialschicht (z.B. Fotolack) verwendet wird, wird durch den opaken Bereich blockiert und durch die transparenten Bereiche transmittiert. In einem Beispiel umfasst eine binäre Maskenversion der Maske 845 ein transparentes Substrat (z.B. Quarzglas) und opakes Material (z.B. Chrom), das in den opaken Bereichen der binären Maske aufgeschichtet ist. In einem anderen Beispiel wird die Maske 845 unter Verwendung einer Phasenverschiebungstechnologie ausgebildet. In einer Phasenverschiebungsmaskenversion (PSM) der Maske 845 werden verschiedene Merkmale der auf der Phasenverschiebungsmaske ausgebildeten Struktur derart ausgelegt, dass sie einen geeigneten Phasenunterschied aufweisen, um die Auflösung der Bildqualität zu verbessern. In verschiedenen Beispielen kann die Phasenverschiebungsmaske eine gedämpfte PSM oder alternierende PSM sein. Die durch die Maskenfertigung 844 erzeugte(n) Maske(n) wird (werden) in einer Vielzahl von Prozessen verwendet. Zum Beispiel wird eine Maske(n) in einem Ionenimplantationsprozess, um verschiedene dotierte Gebiete im Halbleiterwafer 853 auszubilden, in einem Ätzprozess, um verschiedene Ätzgebiete im Halbleiterwafer 853 auszubilden, und/oder in anderen geeigneten Prozessen verwendet.
  • Die IC-Mikrochip-Fabrik 850 umfasst die Waferfertigung 852. Die IC-Mikrochip-Fabrik 850 ist ein IC-Fertigungsunternehmen, das eine oder mehrere Fertigungsanlagen für die Herstellung einer Vielzahl unterschiedlicher IC-Produkte aufweist. In einigen Ausführungsformen ist die IC-Mikrochip-Fabrik 850 eine Halbleitergießerei. Zum Beispiel kann eine Herstellungseinrichtung für die Front-End-Fertigung mehrerer IC-Produkte (Front-Endof-Line-Fertigung (FEOL)) vorhanden sein, während eine zweite Herstellungseinrichtung die Back-End-Fertigung für die Verbindung und Häusung der IC-Produkte (Back-End-of-Line-Fertigung (BEOL)) bereitstellen kann, und eine dritte Herstellungseinrichtung andere Dienstleistungen für das Gießereiunterhemen bereitstellen kann.
  • Die IC-Mikrochip-Fabrik 850 verwendet eine durch das Maskenhaus 830 gefertigte Maske(n) 845 zum Herstellen der IC-Vorrichtung 860. Daher verwendet die IC-Mikrochip-Fabrik 850 zumindest indirekt das IC-Entwurfslayoutdiagramm 822, um die IC-Vorrichtung 860 zu fertigen. In einigen Ausführungsformen wird der Halbleiterwafer 853 durch die IC-Mikrochip-Fabrik 850 unter Verwendung der Maske(n) 845 zum Ausbilden der IC-Vorrichtung 860 gefertigt. In einigen Ausführungsformen umfasst die IC-Fertigung ein Durchführen einer oder mehrerer lithografischer Belichtungen zumindest indirekt auf der Grundlage des IC-Entwurfslayoutdiagramms 822. Der Halbleiterwafer 853 umfasst ein Siliziumsubstrat oder ein anderes geeignetes Substrat, das darauf ausgebildete Materialschichten aufweist. Der Halbleiterwafer 853 weist ferner eines oder mehrere von verschiedenen dotierten Gebieten, dielektrischen Merkmalen, Verbindungen mehrerer Ebenen und dergleichen (die bei anschließenden Herstellungsschritten ausgebildet werden) auf.
  • Einzelheiten bezüglich eines Herstellungssystems von integrierten Schaltungen (IC) (z.B. des Systems 800 von 8) und eines damit assoziierten IC-Herstellungsablaufs sind z.B. in US-Patent US 9 256 709 B2 erteilt am 9.Februar 2016, US-Pre-Grant-Veröffentlichung US 2015 / 0 278 429 A1 veröffentlicht am 1. Oktober 2015, US-Pre-Grant-Veröffentlichung US 2014 / 0 040 838 A1 veröffentlicht am 6. Februar 2014, und US-Patent US 7 260 442 B2 erteilt am 21. August 2007, zu finden.

Claims (17)

  1. Verfahren zum Erzeugen eines Layoutdiagramms, wobei das Layoutdiagramm auf einem nicht flüchtigen computerlesbaren Medium gespeichert wird, wobei das Verfahren umfasst: Erzeugen einer Zelle, die eine Schaltung repräsentiert, wobei die Zelle aufweist: eine erste (204B) und eine zweite Seitengrenze (204D), die im Wesentlichen parallel sind und sich in einer ersten Richtung erstrecken, eine erste Verdrahtungsstruktur (206), die eine zelleninterne Verdrahtungsstruktur ist, die sich in einer zweiten Richtung erstreckt und einen Leiter eines ersten Signals repräsentiert, das schaltungsintern ist, wobei die zweite Richtung im Wesentlichen senkrecht zur ersten Richtung ist, eine zweite Verdrahtungsstruktur (208''), die sich in der zweiten Richtung erstreckt und einen Leiter eines zweiten Signals der Schaltung repräsentiert, Auslegen der zelleninternen Verdrahtungsstruktur (206), so dass ein erstes Ende davon im Wesentlichen um einen minimalen Grenzversatz (221) nach innen der ersten Seitengrenze (204B) angeordnet wird, Auslegen der zweiten Verdrahtungsstruktur (208''), so dass ein Abschnitt davon ein erstes Ende aufweist, das sich außerhalb der ersten Seitengrenze (204B) um eine Vorsprungslänge erstreckt, die wesentlich größer ist als der minimale Grenzversatz (221), Auslegen der zweiten Verdrahtungsstruktur (208''), so dass ein Spalt zwischen einem zweiten Ende davon und der zweiten Seitengrenze (204D) belassen wird, wobei eine Größe des Spalts in der zweiten Richtung wesentlich größer ist als der minimale Grenzversatz (221), und wesentliches Füllen des Spalts mit einer Dummy-Struktur (209'), Auslegen der Dummy-Struktur (209'), so dass ein erstes Ende davon im Wesentlichen an ein zweites Ende der zweiten Verdrahtungsstruktur (208'') angrenzt, und weiteres Auslegen der Dummy-Struktur (209'), so dass ein zweites Ende davon im Wesentlichen um den minimalen Grenzversatz (221) nach innen der zweiten Seitengrenze (204D) angeordnet wird.
  2. Verfahren nach Anspruch 1, wobei der minimale Grenzversatz (221) im Wesentlichen eine Hälfte eines minimalen Ende-zu-Ende-Abstandes für im Wesentlichen kollineare Verdrahtungsstrukturen ist.
  3. Verfahren nach einem der vorhergehenden Ansprüche, ferner umfassend: weiteres Auslegen der zelleninternen Verdrahtungsstruktur (206), so dass ein zweites Ende der zelleninternen Verdrahtungsstruktur (206) im Wesentlichen um den minimalen Grenzversatz (221) von der zweiten Seitengrenze (204D) der Zelle angeordnet wird.
  4. Verfahren nach einem der Ansprüche 1 oder 2, ferner umfassend: weiteres Auslegen der zelleninternen Verdrahtungsstruktur (206), so dass ein Spalt zwischen einem zweiten Ende der zelleninternen Verdrahtungsstruktur (206) und der zweiten Seitengrenze (204D) der Zelle belassen wird, wobei eine Größe des Spalts in der zweiten Richtung wesentlich größer ist als der minimale Grenzversatz (221).
  5. Verfahren nach einem der vorhergehenden Ansprüche, wobei: die zelleninterne Verdrahtungsstruktur (206) eine erste zelleninterne Verdrahtungsstruktur ist, und das Verfahren ferner umfasst: Hinzufügen, zu der Zelle, einer dritten Verdrahtungsstruktur, die eine zweite zelleninterne Verdrahtungsstruktur ist und die sich in der zweiten Richtung erstreckt, und Hinzufügen, zu der Zelle, einer Schnittstruktur, die sich in der ersten Richtung erstreckt und die die zweite zelleninterne Verdrahtungsstruktur in einen ersten und einen zweiten Abschnitt tatsächlich teilt.
  6. Verfahren nach einem der vorhergehenden Ansprüche, wobei eines der Folgenden wahr ist: die zweite Verdrahtungsstruktur ist eine Pin-Struktur, die sich in der zweiten Richtung erstreckt und einen Eingangs-/Ausgangsanschluss, I/O-Anschluss, der Schaltung repräsentiert, oder die zweite Verdrahtungsstruktur ist eine grenzüberschreitende Verdrahtungsstruktur.
  7. Verfahren nach einem der vorhergehenden Ansprüche, ferner umfassend: Fertigen, auf der Grundlage des Layoutdiagramms, zumindest eines von (A) einer oder mehreren Halbleitermasken oder (B) zumindest einer Komponente in einer Schicht einer Halbleitervorrichtung.
  8. Verfahren zum Erzeugen eines Layoutdiagramms, wobei das Layoutdiagramm auf einem nicht flüchtigen computerlesbaren Medium gespeichert wird, wobei das Verfahren umfasst: Erzeugen einer Hülle (202A), die Verdrahtungsstrukturen (208, 212, 216) aufweist, die eine erste Schicht einer Metallisierung aufweisen, wobei die Verdrahtungsstrukturen (208, 212, 216) Längsachsen aufweisen, die im Wesentlichen auf entsprechende Spuren ausgerichtet sind, die sich in einer ersten Richtung erstrecken, wobei die Verdrahtungsstrukturen (208, 212, 216) eine Standardanordnung aufweisen, die in Bezug auf die entsprechenden Spuren, einen ersten freien Raum mit einem ersten Betrag aufweist, und Verfeinern der Hülle (202A) zu einer Zelle, wobei das Verfeinern umfasst: selektives Verringern, in der ersten Richtung, einer oder mehrerer der Verdrahtungsstrukturen (208, 212, 216), was zu einem zweiten freien Raum mit einem zweiten Betrag führt, wobei der zweite Betrag größer ist als der erste Betrag, Vergrößern, in der ersten Richtung, einer oder mehrerer gewählter der Verdrahtungsstrukturen (208'), gewählte Strukturen, und Auffüllen des zweiten freien Raums mit mindestens einer Dummy-Struktur (209'), wobei die Zelle eine erste (204D) und eine zweite Seitengrenze (204B) aufweist, die im Wesentlichen parallel sind und sich in einer zweiten Richtung erstrecken, wobei die zweite Richtung im Wesentlichen senkrecht zur ersten Richtung ist, wobei das selektive Verringern der einen oder mehreren der Verdrahtungsstrukturen (208, 212, 216) zu mindestens einem Spalt (209) zwischen einem ersten Ende der einen oder mehreren der Verdrahtungsstrukturen (208', 208'') und der ersten Seitengrenze (204D) führt, wobei eine Größe des mindestens einen Spalts (209) in der ersten Richtung wesentlich größer ist als ein minimaler Grenzversatz (221) der ersten Seitengrenze (204D), wobei das Auffüllen ein wesentliches Füllen des mindestens einen Spalts (209) mit der mindestens einen Dummy-Struktur (209') aufweist, wobei das Verfahren ferner umfasst: Auslegen der mindestens einen Dummy-Struktur (209'), so dass ein erstes Ende davon im Wesentlichen an dem ersten Ende der einen oder mehreren der Verdrahtungsstrukturen (208', 208'') angrenzt, und weiteres Auslegen der mindestens einen Dummy-Struktur (209'), so dass ein zweites Ende davon im Wesentlichen um den minimalen Grenzversatz (221) nach innen der ersten Seitengrenze (204D) angeordnet wird.
  9. Verfahren nach Anspruch 8, ferner umfassend: Hinzufügen einer oder mehrerer Durchkontaktierungsstrukturen, die entsprechend eine oder mehrere Verbindungen zwischen der einen oder den mehreren gewählten Strukturen (208') der ersten Schicht der Metallisierung und der entsprechenden einen oder den mehreren Verdrahtungsstrukturen, die in der zweiten Schicht der Metallisierung aufgenommen sind, repräsentieren.
  10. Verfahren nach Anspruch 8 oder 9, wobei zumindest eines der Folgenden wahr ist: mindestens eine der gewählten Strukturen (208') ist eine Pin-Struktur, die einen Eingangs-/Ausgangsanschluss, I/O-Anschluss, der Schaltung repräsentiert, oder mindestens eine der gewählten Strukturen (208') ist eine grenzüberschreitende zelleninterne Verdrahtungsstruktur.
  11. Verfahren nach einem der vorhergehenden Ansprüche 8 bis 10, wobei das Vergrößern umfasst: Erweitern, in der ersten Richtung, einer gegebenen der gewählten Strukturen, so dass ein Abschnitt davon ein zweites Ende aufweist, das sich außerhalb der zweiten Seitengrenze (204B) um eine Vorsprungslänge erstreckt, die wesentlich größer ist als der minimale Grenzversatz (221).
  12. Verfahren nach einem der vorhergehenden Ansprüche 8 bis 11, wobei: das Verfeinern ferner umfasst: selektives Entfernen einer Gesamtheit einer der Verdrahtungsstrukturen, so dass eine entsprechende leere Spur belassen wird, und das Auffüllen des zweiten freien Raums umfasst: Auffüllen der leeren Spur mit einer Verdrahtungsstruktur, die eine Durchführungsstruktur ist, die sich in der ersten Richtung quer über einer Gesamtheit der Zelle sowie außerhalb der ersten (204D) und der zweiten Seitengrenze (204B) erstreckt.
  13. Verfahren nach einem der vorhergehenden Ansprüche 8 bis 12, ferner umfassend: Fertigen, auf der Grundlage des Layoutdiagramms, zumindest eines von (A) einer oder mehreren Halbleitermasken oder (B) zumindest einer Komponente in einer Schicht einer Halbleitervorrichtung.
  14. Halbleitervorrichtung, aufweisend: ein Zellengebiet, das Komponenten aufweist, die eine Schaltung repräsentieren, wobei die Komponenten derart angeordnet sind, dass ein virtueller Umfang um im Wesentlichen alle der Komponenten gezeichnet werden kann, wobei der virtuelle Umfang rechteckig ist und aufweist: eine erste (204B) und eine zweite virtuelle Seitengrenze (204D), die im Wesentlichen parallel sind und sich in einer ersten Richtung erstrecken, wobei die Komponenten des Zellengebiets aufweisen: einen ersten Leiter, der ein zelleninterner Leiter (206) eines ersten Signals ist, das schaltungsintern ist, wobei sich der zelleninterne Leiter (206) in einer zweiten Richtung erstreckt, wobei die zweite Richtung im Wesentlichen senkrecht zur ersten Richtung ist und ein erstes Ende des zelleninternen Leiters (206) im Wesentlichen in einem minimalen virtuellen Grenzversatz (221) nach innen der ersten virtuellen Seitengrenze (204B) angeordnet ist, und einen zweiten Leiter (208'') eines zweiten Signals der Schaltung, wobei sich der zweite Leiter (208'') in der zweiten Richtung erstreckt und ein Abschnitt des zweiten Leiters (208'') ein erstes Ende aufweist, das sich außerhalb der ersten virtuellen Seitengrenze (204B) um eine Vorsprungslänge erstreckt, die wesentlich größer ist als der minimale virtuelle Grenzversatz (221), wobei der zweite Leiter (208'') eine Länge in der zweiten Richtung aufweist, die zu einem Spalt zwischen einem zweiten Ende des zweiten Leiters (208'') und der zweiten virtuellen Seitengrenze (204D) führt, wobei eine Größe des Spalts in der zweiten Richtung wesentlich größer ist als der minimale virtuelle Grenzversatz (221), und die Komponenten des Zellengebiets ferner aufweisen: eine Dummy-Struktur (209'), die im Wesentlichen mit dem zweiten Leiter (208'') kollinear ist und die im Wesentlichen den Spalt füllt, wobei ein erstes Ende der Dummy-Struktur (209') im Wesentlichen an das zweite Ende des zweiten Leiters (208'') angrenzt, und ein zweites Ende der Dummy-Struktur (209') im Wesentlichen um den minimalen virtuellen Grenzversatz (221) nach innen der zweiten virtuellen Seitengrenze (204D) angeordnet ist.
  15. Halbleitervorrichtung nach Anspruch 14, wobei: der minimale virtuelle Grenzversatz (221) im Wesentlichen eine Hälfte eines minimalen virtuellen Ende-zu-Ende-Abstandes für im Wesentlichen kollineare Leiter ist.
  16. Halbleitervorrichtung nach Anspruch 14 oder 15, wobei: ein zweites Ende des zelleninternen Leiters (206) im Wesentlichen um den minimalen virtuellen Grenzversatz (221) von der zweiten virtuellen Seitengrenze (204D) des Zellengebiets angeordnet ist.
  17. Halbleitervorrichtung nach einem der vorhergehenden Ansprüche 14 bis 16, wobei: der zelleninterne Leiter (206) eine Länge in der zweiten Richtung aufweist, die zu einem Spalt zwischen einem zweiten Ende des zelleninternen Leiters (206) und der zweiten virtuellen Grenze (204D) des Gebiets führt, wobei eine Größe des Spalts in der zweiten Richtung wesentlich größer ist als der minimale Grenzversatz (221), und die Komponenten des Zellengebiets ferner aufweisen: eine Dummy-Struktur, die im Wesentlichen mit dem zelleninternen Leiter (206) kollinear ist und die im Wesentlichen den Spalt füllt, wobei ein erstes Ende der Dummy-Struktur im Wesentlichen an ein zweites Ende des zelleninternen Leiters (206) angrenzt, und ein zweites Ende der Dummy-Struktur im Wesentlichen um den minimalen virtuellen Grenzversatz (221) nach innen der zweiten virtuellen Seitengrenze (204D) angeordnet ist.
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Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10923425B2 (en) * 2017-01-20 2021-02-16 Arm Limited Power distribution
US10796056B2 (en) * 2018-06-21 2020-10-06 Globalfoundries Inc. Optimizing library cells with wiring in metallization layers
US11556691B2 (en) * 2018-09-28 2023-01-17 Taiwan Semiconductor Manufacturing Company, Ltd. Track-based fill (TBF) method for metal patterning
US10769342B2 (en) * 2018-10-31 2020-09-08 Taiwan Semiconductor Manufacturing Company Ltd. Pin access hybrid cell height design
US11080454B2 (en) * 2019-08-30 2021-08-03 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated circuit, system, and method of forming the same
US10963616B1 (en) * 2019-12-30 2021-03-30 Cadence Design Systems, Inc. Systems and methods of aligning sets of wires with minimum spacing rules
KR20220041280A (ko) 2020-09-24 2022-04-01 삼성전자주식회사 반도체 장치
US11901286B2 (en) * 2021-01-28 2024-02-13 Taiwan Semiconductor Manufacturing Company, Ltd. Diagonal via pattern and method
US12001772B2 (en) * 2021-09-24 2024-06-04 International Business Machines Corporation Ultra-short-height standard cell architecture
US20230281373A1 (en) * 2022-03-02 2023-09-07 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor metal layer structure over cell region

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040195690A1 (en) 2003-04-02 2004-10-07 Dorit Flohr Computerized standard cell library for designing integrated circuits (ICs) with high metal layer intra cell signal wiring, and ICs including same
US7260442B2 (en) 2004-03-03 2007-08-21 Taiwan Semiconductor Manufacturing Co., Ltd. Method and system for mask fabrication process control
US20110084312A1 (en) 2009-10-13 2011-04-14 Tela Innovations, Inc. Methods for Cell Boundary Encroachment and Layouts Implementing the Same
US20140040838A1 (en) 2012-08-01 2014-02-06 Taiwan Semiconductor Manufacturing Company, Ltd. Methods For Making A Mask For An Integrated Circuit Design
US8786019B2 (en) 2011-12-30 2014-07-22 Taiwan Semiconductor Manufacturing Company, Ltd. CMOS FinFET device
US20140339610A1 (en) 2013-05-14 2014-11-20 Globalfoundries Inc. Finfet device and method of fabrication
US20150278429A1 (en) 2014-04-01 2015-10-01 Taiwan Semiconductor Manufacturing Company, Ltd. System and Method for Integrated Circuit Manufacturing
US9256709B2 (en) 2014-02-13 2016-02-09 Taiwan Semiconductor Manufacturing Company, Ltd. Method for integrated circuit mask patterning
US9837398B1 (en) 2016-11-23 2017-12-05 Advanced Micro Devices, Inc. Metal track cutting in standard cell layouts

Family Cites Families (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3924550B2 (ja) * 2003-05-22 2007-06-06 Ｎｅｃエレクトロニクス株式会社 半導体装置及びレイアウト装置及び方法並びにプログラム
JP2005063275A (ja) 2003-08-18 2005-03-10 Ricoh Co Ltd 集積回路のレイアウト装置及び方法
CN100504553C (zh) * 2004-02-06 2009-06-24 三星电子株式会社 薄膜晶体管阵列面板及包括该薄膜晶体管阵列面板的液晶显示器
JP4248451B2 (ja) * 2004-06-11 2009-04-02 パナソニック株式会社 半導体装置およびそのレイアウト設計方法
KR101275682B1 (ko) * 2005-04-26 2013-06-17 르네사스 일렉트로닉스 가부시키가이샤 반도체 장치 및 그 제조 방법 및 반도체 제조용 마스크, 광 근접 처리 방법
JP4796817B2 (ja) 2005-10-31 2011-10-19 エルピーダメモリ株式会社 基本セル設計方法、レイアウト設計方法、設計装置およびプログラム
US7956421B2 (en) * 2008-03-13 2011-06-07 Tela Innovations, Inc. Cross-coupled transistor layouts in restricted gate level layout architecture
JP2009212481A (ja) * 2007-04-27 2009-09-17 Sharp Corp 半導体装置及び半導体装置の製造方法
JP2009049341A (ja) * 2007-08-23 2009-03-05 Nec Electronics Corp 半導体集積回路の設計方法及び設計システム
JP2010267933A (ja) * 2009-05-18 2010-11-25 Elpida Memory Inc ダミーパターンの配置方法及びダミーパターンを備えた半導体装置
JP5235936B2 (ja) 2010-05-10 2013-07-10 パナソニック株式会社 半導体装置及びそのレイアウト作成方法
US8612914B2 (en) * 2011-03-23 2013-12-17 Synopsys, Inc. Pin routing in standard cells
US8738022B2 (en) * 2011-10-06 2014-05-27 Futurewei Technologies, Inc. System and methods for beam shaping in a self-organizing network
WO2013106799A1 (en) * 2012-01-13 2013-07-18 Tela Innovations, Inc. Circuits with linear finfet structures
US20140040847A1 (en) * 2012-08-01 2014-02-06 Lsi Corporation System and method for generating physical deterministic boundary interconnect features for dual patterning technologies
US9501600B2 (en) * 2013-05-02 2016-11-22 Taiwan Semiconductor Manufacturing Company, Ltd. Standard cells for predetermined function having different types of layout
US9659129B2 (en) * 2013-05-02 2017-05-23 Taiwan Semiconductor Manufacturing Company, Ltd. Standard cell having cell height being non-integral multiple of nominal minimum pitch
US9384317B1 (en) * 2013-11-01 2016-07-05 Cadence Design Systems, Inc. Methods, systems, and articles of manufacture for implementing electronic designs using constraint driven techniques
GB2526261B (en) * 2014-04-28 2017-08-02 Gelliner Ltd Encoded cells and cell arrays
US9946827B2 (en) * 2015-07-16 2018-04-17 Taiwan Semiconductor Manufacturing Company, Ltd. Method and structure for mandrel and spacer patterning
CN106558584B (zh) * 2015-09-29 2019-07-02 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
US10402529B2 (en) * 2016-11-18 2019-09-03 Taiwan Semiconductor Manufacturing Company, Ltd. Method and layout of an integrated circuit
US11251124B2 (en) * 2016-11-29 2022-02-15 Taiwan Semiconductor Manufacturing Company, Ltd. Power grid structures and method of forming the same
KR102618711B1 (ko) * 2017-01-17 2024-01-02 삼성전자주식회사 반도체 소자 및 이의 제조 방법
EP3583735B1 (de) * 2017-03-23 2022-04-27 Samsung Electronics Co., Ltd. Verfahren und vorrichtungen zur messung der konfiguration verschiedener referenzsignale und zellmessberichtsmechanismus
CN107680969B (zh) * 2017-11-13 2018-12-11 长鑫存储技术有限公司 非对称鳍内存晶体管及其形成方法、半导体器件
CN210628309U (zh) * 2019-11-29 2020-05-26 京东方科技集团股份有限公司 显示基板和显示装置

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040195690A1 (en) 2003-04-02 2004-10-07 Dorit Flohr Computerized standard cell library for designing integrated circuits (ICs) with high metal layer intra cell signal wiring, and ICs including same
US7260442B2 (en) 2004-03-03 2007-08-21 Taiwan Semiconductor Manufacturing Co., Ltd. Method and system for mask fabrication process control
US20110084312A1 (en) 2009-10-13 2011-04-14 Tela Innovations, Inc. Methods for Cell Boundary Encroachment and Layouts Implementing the Same
US8786019B2 (en) 2011-12-30 2014-07-22 Taiwan Semiconductor Manufacturing Company, Ltd. CMOS FinFET device
US20140040838A1 (en) 2012-08-01 2014-02-06 Taiwan Semiconductor Manufacturing Company, Ltd. Methods For Making A Mask For An Integrated Circuit Design
US20140339610A1 (en) 2013-05-14 2014-11-20 Globalfoundries Inc. Finfet device and method of fabrication
US9256709B2 (en) 2014-02-13 2016-02-09 Taiwan Semiconductor Manufacturing Company, Ltd. Method for integrated circuit mask patterning
US20150278429A1 (en) 2014-04-01 2015-10-01 Taiwan Semiconductor Manufacturing Company, Ltd. System and Method for Integrated Circuit Manufacturing
US9837398B1 (en) 2016-11-23 2017-12-05 Advanced Micro Devices, Inc. Metal track cutting in standard cell layouts

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