TWI724459B - 產生包含突起接腳單元區之佈局圖的方法及其半導體元件 - Google Patents

產生包含突起接腳單元區之佈局圖的方法及其半導體元件 Download PDF

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Abstract

一種(產生佈局圖的)方法，包含：產生(代表電路的) 單元，單元包含平行且在第一方向上延伸的第一側邊界及第二側邊界、作為在第二方向(垂直於第一方向)上延伸之單元內佈線圖案且代表電路內部之第一訊號之導體的第一佈線圖案以及在第一方向上延伸且代表電路之第二訊號之導體的第二佈線圖案；將單元內佈線圖案配置為使第一端位於第一側邊界內部之最小邊界偏移處；以及將第二佈線圖案配置為使第二佈線圖案的一部分具有在第一側邊界外部延伸突起長度的第一端，突起長度大於最小邊界偏移。

Description

產生包含突起接腳單元區之佈局圖的方法及其 半導體元件
本發明的實施例是有關於一種產生佈局圖的方法及半導體元件，且特別是關於一種產生包含突起接腳單元區之佈局圖的方法及其半導體元件。
積體電路(integrated circuit；IC)包含一或多個半導體元件。一種代表半導體元件的方式為稱作佈局圖的平面視圖。佈局圖產生於設計規則的內容中。設計規則的集合對佈局圖中之對應圖案的位置加以限制，例如地理/空間限制、連接性限制或類似者。通常來說，設計規則的集合包含與相鄰或鄰接單元中之圖案之間的間距及其他相互作用有關的設計規則的子集，在所述相鄰或鄰接單元中所述圖案代表金屬化物層中的導體。
一般來說，設計規則的集合特別針對製程節點(process node)，藉由製程節點將基於所得的佈局圖來製造半導體元件。設計規則集合補償對應的製程節點的變化性。此類補償增大由佈局圖產生的實際半導體元件將為基於佈局圖之虛擬元件之可接受對 應部分的可能性。
本發明實施例的一種產生佈局圖的方法，佈局圖儲存於非暫時性電腦可讀媒體上，方法包括產生代表電路的單元，單元包含第一側邊界及第二側邊界、第一佈線圖案以及第二佈線圖案，第一側邊界及第二側邊界平行且在第一方向上延伸，第一佈線圖案是在第二方向上延伸的單元內佈線圖案且代表電路內部的第一訊號的導體，第二方向垂直於第一方向，第二佈線圖案在第一方向上延伸且代表電路的第二訊號的導體。將單元內佈線圖案配置為使單元內佈線圖案的第一端位於第一側邊界內部的最小邊界偏移處。將第二佈線圖案配置為使第二佈線圖案的一部分具有在第一側邊界外部延伸突起長度的第一端，突起長度大於最小邊界偏移。
本發明實施例的一種產生佈局圖的方法，佈局圖儲存於非暫時性電腦可讀媒體上，方法包括產生包含佈線圖案的殼層，佈線圖案包括第一金屬化物層，佈線圖案具有與在第一方向上延伸之對應跡線對準的長軸線，佈線圖案具有預設配置，預設配置相對於對應跡線具有第一可用空間；以及將殼層精化成單元，精化包含在第一方向上選擇性地縮小佈線圖案中的一或多者，從而產生第二可用空間，第二可用空間大於第一可用空間、在第一方向上增大佈線圖案的一或多個所選圖案、用至少一個虛設圖案或至少一個佈線圖案中的一或多者回填可用空間。
本發明實施例的一種半導體元件包括包含代表電路的組 件的單元區，組件配置為使虛擬周界圍繞所有的組件繪製，虛擬周界為矩形且包括第一虛擬側邊界及第二虛擬側邊界，第一虛擬側邊界及第二虛擬側邊界平行且在第一方向上延伸。單元區的組件包含第一導體以及第二導體，第一導體為電路內部的第一訊號的單元內導體，單元內導體在第二方向上延伸，第二方向垂直於第一方向，單元內導體的第一端位於第一虛擬側邊界內部的最小虛擬邊界偏移處，電路的第二訊號的第二導體在第一方向上延伸，第二導體的一部分具有在第一虛擬側邊界外部延伸突起長度的第一端，突起長度大於最小虛擬邊界偏移。
100:半導體元件
102:電路巨集
104、104A、302A、302B:單元區
200A至200F、400:佈局圖
202、202A至202F、232、232A至232F、402、404、406:單元
204A、204B、204C、204D、234A、234B、234C、234D:側邊界
206、207、208、208'、208"、212、212'、216、216A、216A'、216B、216B'、236、237、238、238'、242、242'、246、246A、246A'、246A"、246B、246B'、248、260A至260S、408、412:佈線圖案
208P、246AP、249A、249B、410:部分
209、213A、213B、217A、217B、217B'、220、239、243、247:間隙
207'、209'、213A'、213B'、217A'、237'、243'、247':虛設圖案
221:最小邊界偏移
224、244:通孔圖案
228A'、228A1至228A5、228B'、228C、228D、228B1至228B5、 228C、229A'、229A1至229A5、229B'、229B1至229B5、229C、229D:切割圖案
239':虛設圖案
246A":P-P圖案
250、252:電源網格圖案
264A、264B、264C、264D、264F、264H、266A、、266C、266D、266E、266F:禁止符號
264E、264G、266B:打勾標記
306、348、352、346A"、350:導體
308":接腳/導體
313B':虛設結構
324、344:通孔
361、365、365'、367:層
364、366:層間介電質
416:第一部分
418:第二部分
500、600:方法
502、504、506、508、602、604、606、608、610、612:區塊
700:EDA系統
702:硬體處理器
704:非暫時性電腦可讀儲存媒體
706:電腦程式碼
707:標準單元庫
708:匯流排
710:I/O介面
712:網路介面
714:網路
742:使用者介面
800:半導體元件製造系統
820:設計室
822:IC設計佈局圖
830:罩幕室
832:資料準備
844:罩幕製造
845:罩幕
850:IC製造廠
853:半導體晶圓
860:IC元件
H-Track:水平跡線
M_1st:第一金屬化物層
M0、M1:金屬化物層
X-axis(horizontal):X軸(水平)
Y-axis(vertical):Y軸(豎直)
當結合附圖閱讀時，自以下詳細說明最佳地理解本發明的實施例的態樣。應注意，根據業界中的標準慣例，各種特徵未按比例繪製。實際上，為論述清楚起見，可任意增大或減小各種特徵的尺寸。
圖1為根據本揭露的至少一個實施例的半導體元件的方塊圖。
圖2A為根據一些實施例的預設單元範例的佈局圖。
圖2B為根據一些實施例的圖2A的佈局圖的精化的佈局圖。
圖2C為根據一些實施例的圖2B的佈局圖的精化的佈局圖。
圖2D為根據一些實施例的圖2C的佈局圖的精化的佈局圖。
圖2E為根據一些實施例的圖2D的佈局圖的精化的佈局圖200E。
圖2F為根據一些實施例的圖2E的佈局圖的精化的佈局圖 200F。
圖3A為根據一些實施例的半導體元件的單元區的剖面。
圖3B為根據一些實施例的半導體元件的單元區的剖面。
圖4為根據一些實施例的佈局圖。
圖5為根據一些實施例的產生佈局圖的方法的流程圖。
圖6為根據一些實施例的產生佈局圖的方法的流程圖。
圖7為根據一些實施例的電子設計自動化(electronic design automation；EDA)系統的方塊圖。
圖8為根據一些實施例的半導體元件製造系統及與其相關聯之IC製造流程的方塊圖。
以下揭露內容提供用於實施所提供主題之不同特徵的許多不同實施例或實例。下文描述組件、材料、數值、步驟、操作、材料、配置或類似者的具體實例以簡化本發明的實施例。當然，這些描述僅為實例且不意欲為限制性的。預期其他組件、值、操作、材料、配置或類似者。舉例而言，在以下描述中，第一特徵在第二特徵上方或上的形成可包含第一特徵及第二特徵直接接觸地形成的實施例，且亦可包含額外特徵可在第一特徵與第二特徵之間形成使得第一特徵與第二特徵可不直接接觸的實施例。另外，本發明的實施例可在各種實例中重複圖式元件標號及/或字母。此重複是出於簡化及清楚之目的，且自身並不指示所論述之各種實施例及/或組態之間的關係。
此外，為易於描述，可在本文中使用空間相對術語，諸 如「在...下方」、「在...下」、「下部」、「在...上方」、「上部」以及類似者，以描述如圖式中所說明之一個元件或特徵與另一(一些)元件或特徵的關係。除圖式中所描繪的定向以外，空間相對術語意欲涵蓋元件在使用或操作中之不同定向。設備可以其他方式定向(旋轉90度或處於其他定向)，且本文中所使用的空間相對描述詞可同樣相應地進行解釋。
在一些實施例中，產生佈局圖的方法使殼層(shell)其包含佈線圖案的預設配置)精化(refine)，以在佈局圖中產生單元。精化包含：在單元中藉由全部或部分地移除一或多個對應佈線圖案的部分來在第一金屬化物層(例如層M0)的H跡線上擴展可用空間；佈線以便建立與第二金屬化物層(例如層M1)中對應佈線圖案的連接；以及隨後用虛設圖案回填可用空間。所述方法為M0後佈線虛設回填(M0 post-routing dummy-backfilling)，所述方法如在對應圖2A至圖2F的佈局圖200A至佈局圖200F中所反映之精化中所體現。
圖1為根據至少一個實施例的半導體元件100的方塊圖。
除了其他組件之外，半導體元件100還包含電路巨集(於下文中簡稱為巨集(macro))102。在一些實施例中，巨集102為SRAM巨集。在一些實施例中，巨集102為除了SRAM巨集以外的巨集。此外，巨集102包含一或多個單元區104。每一單元區104包含一或多個突起接腳(protruding pins；P-P)且稱為P-P單元區(P-P單元區)104。在一些實施例中，將一或多個突起接腳稱為凸凹接腳，其中相應地將單元區104稱作凹凸接腳區(C-C單元區)104。產生P-P單元區104的具有單元的佈局圖之實例包 含本文中所揭露的佈局圖。
圖2A為根據一些實施例的預設單元範例的佈局圖200A。
佈局圖200A逐漸經精化為對應圖2B至圖2F的佈局圖200B至佈局圖200F(將於下文中論述)。單元202A及單元232A對應地逐漸經精化為對應圖2B至圖2F的對應單元202B至單元202F以及單元232B至單元232F(將於下文中論述)。在一些實施例中，圖2F的單元202F及單元232F中的一者或兩者的功能為對應布林(Boolean)邏輯功能。在一些實施例中，圖2F的單元202F及單元232F中的一者或兩者的功能為對應儲存功能。基於包含圖2F之佈局圖200F的較大佈局圖而製造的半導體元件例如為圖1的半導體元件100，其中P-P單元區104中的一或多者對應於單元202且P-P單元區104中的一或多者對應於單元232。單元202F及單元232F(其代表對應單元202A及單元232A的精化)中的每一者代表基於包含圖2F之佈局圖200F的較大佈局圖而製造的半導體元件的對應功能。在一些實施例中，所述功能為布林邏輯功能。在一些實施例中，所述功能為儲存功能。
圖2A的佈局圖200A包含預設單元範本的實例202A及232A(於下文中，對應於預設單元範例的單元202A及單元232A)。如前述，單元202F及單元232F為對應單元202A及單元232A的精化，單元202F及單元232F作為產生對應單元202F及單元232F之精化之起點(或殼層)的未完成單元。
單元202A及單元232A相對於虛擬柵格(imaginary grid)而經配置，所述虛擬柵格包含跡線T(i-4)、...、T(i-1)、T(i)、T(i+1)、...、T(i+5)，其中i為整數且0
Figure 108125103-A0305-02-0009-1
i，其中跡線中的每一者在 第一方向上延伸。在一些實施例中，第一方向為水平方向。在一些實施例中，第一方向為X軸。
單元202A具有周界，所述周界包含頂部之側邊界204A、右側之側邊界204B、底部之側邊界204C以及左側之側邊界204D。單元232A具有周界，所述周界包含頂部之側邊界234A、右側之側邊界234B、底部之側邊界234C以及左側之側邊界234D。對應頂部之側邊界204A及側邊界234A以及對應底部之邊界204C及邊界234C平行於第一方向。對應右側之側邊界204B及側邊界234B以及對應左側之側邊界204D及側邊界234D平行於第二方向，其中第二方向垂直於第一方向。在一些實施例中，第一方向為水平方向且第二方向為豎直方向。在一些實施例中，第一方向為X軸方向，第二方向為Y軸方向。單元202A的側邊界204B與單元232A的側邊界234D共線。因此，單元202A在水平方向上鄰接於單元232A。
單元202A包含矩形的佈線圖案206、佈線圖案207、佈線圖案208、佈線圖案212以及佈線圖案216。佈線圖案206、佈線圖案207、佈線圖案208、佈線圖案212以及佈線圖案216的對稱長軸線(long axes of symmetry)與對應H跡線T(i-2)、H跡線T(i-1)、H跡線T(i)、H跡線T(i+1)以及H跡線T(i+2)對準。預設單元範本的單元232A包含作為矩形的佈線圖案236、佈線圖案237、佈線圖案238、佈線圖案242以及佈線圖案246。佈線圖案236、佈線圖案237、佈線圖案238、佈線圖案242以及佈線圖案246的對稱長軸線與對應H跡線T(i-2)、H跡線T(i-1)、H跡線T(i)、H跡線T(i+1)以及H跡線T(i+2)對準。
假設製程節點使用雙重圖案化微影(double-patterning lithography)，藉由所述製程節點基於包含圖2F之佈局圖200F的較大的佈局圖(其中佈局圖200F為佈局圖200A的精化)來製造半導體元件。佈線圖案206、佈線圖案208、佈線圖案216、佈線圖案236、佈線圖案238以及佈線圖案246以細實線相應地繪示，而佈線圖案207、佈線圖案212、佈線圖案237以及佈線圖案242以粗實線相應地繪示。
在佈線圖案206、佈線圖案207、佈線圖案208、佈線圖案212、佈線圖案216、佈線圖案236、佈線圖案237、佈線圖案238、佈線圖案242及/或佈線圖案246中的每一者中的一些或全部(於下文中，以剩餘佈線圖案稱之)仍存在於佈局圖200F中的範圍內，剩餘佈線圖案對應於在基於包含圖2F之佈局圖200F的較大的佈局圖而製造的半導體元件中的第一金屬化物層M_1st中所包含的導體。在一些實施例中，依據藉由其製造此類半導體元件的對應製程節點之編號規則，第一(1st)金屬化物層M_1st為金屬化物層M0或金屬化物層M1。在圖2A至圖2F中，假設M_1st為M0。在一些實施例中，M0為電晶體層上方的其中形成電晶體的第一金屬化物層(參照圖3A並於下文論述)。
在一些實施例中，單元202A及單元232A包含對應的電晶體層(未示出)。在一些實施例中，單元202A及單元232A中的每一者的電晶體層包含對應的子層(未示出)。所述子層包含對應於電路之組件(如電晶體)的組件圖案(未示出)，所述電路由包含佈局圖200F(其中佈局圖200F為佈局圖200A及佈局圖200B至佈局圖200E的精化(於下文論述))的較大的佈局圖所產生。
在一些實施例中，單元202A及/或單元232A中的每一者的電晶體層是指定用於CMOS的配置，使基於佈局圖(其包含單元202A及/或單元232A)而製造的半導體元件成為CMOS元件。基於佈局圖200F(其中佈局圖200F為佈局圖200A的精化)而製造的CMOS半導體元件例如為圖1的半導體元件100，其中半導體元件100的P-P單元區104A由單元202A或單元232A所產生。在單元202A指定用於CMOS的配置之情況下，所述單元經組織成為指定用於PMOS的配置的第一區域(圖中未示)及指定用於NMOS的配置的第二區域(圖中未示)。有關CMOS的配置及對應製造的細節見於例如在2014年7月22日授予的美國專利第8,786,019號中，其中的每一者的全部內容在此以引用的方式併入。在一些實施例中，單元202A及/或單元232A中的每一者的電晶體層指定用於PMOS的配置且不用於CMOS的配置。在一些實施例中，單元202A及/或單元232A中的每一者的電晶體層指定用於NMOS的配置且不用於CMOS的配置。
由單元202A及單元232A中的每一者具現化的預設單元範本假設佈線圖案206、佈線圖案207、佈線圖案208、佈線圖案212、佈線圖案216、佈線圖案236、佈線圖案237、佈線圖案238、佈線圖案242以及佈線圖案246中的每一者包括以下特點：並不延伸超出對應於單元202A及單元232A的周界，並且在水平方向上具有最大長度。用於與預設單元範本相關聯之製程節點的預設第一設計規則在共跡線之經對準佈線圖案的末端之間加入最小間隙(端對端的間隙)220。在一些實施例中，對應於第二預設設計規則在單元的佈線圖案的末端與側邊界之間加入最小邊界偏移 221。在一些實施例中，最小邊界偏移221為端對端的間隙220的一半。
鑒於最小邊界偏移221，單元202A包含矩形切割圖案228A1至矩形切割圖案228A5及矩形切割圖案228B1至矩形切割圖案228B5，單元232A包含切割圖案229A1至切割圖案229A5及切割圖案229B1至切割圖案229B5。整體而言，其中個體圖案(subject pattern)在給定切割圖案的下面，使個體圖案的一部分與給定切割圖案交疊，給定切割圖案用於代表個體圖案的交疊部分，其最終將在對應半導體元件的製造期間被移除。切割圖案228A1、切割圖案228A3、切割圖案228A5、切割圖案228B1、切割圖案228B3、切割圖案228B5、切割圖案229A1、切割圖案229A3、切割圖案229A5、切割圖案229B1、切割圖案229B3及切割圖案229B5以細斜線方塊繪示，從而表示相對於對應以細實線繪示的佈線圖案206、佈線圖案208、佈線圖案216、佈線圖案236、佈線圖案238及佈線圖案246的切割意義(cut-significance)。切割圖案228A2、切割圖案228A4、切割圖案228B2、切割圖案228B4、切割圖案229A2、切割圖案229A4、切割圖案229B2以及切割圖案229B4以粗虛線繪示，從而表示相對於對應以粗實線繪示的佈線圖案207、佈線圖案212、佈線圖案237以及佈線圖案242的切割意義。
切割圖案228A至切割圖案228B以及切割圖案229A至切割圖案229B為矩形。基於繪示的目的，切割圖案228A1至切割圖案228A5的對稱長軸線大致但不完全與單元202A的側邊界204D對準，切割圖案228B1至切割圖案228B5的對稱長軸線大致 但不完全與單元202A的側邊界204B對準。此類粗略的對準更易於辨別圖2A中的切割圖案228A1至切割圖案228A5及切割圖案228B1至切割圖案228B5中的每一者。
實際上，切割圖案228A1至切割圖案228A5及切割圖案228B1至切割圖案228B5的對稱長軸線將與單元202A的對應側邊界204D及側邊界204B對準。基於類似的繪示目的，切割圖案229A1至切割圖案229A5及切割圖案229B1至切割圖案229B5的對稱長軸線大致但不完全與單元232A的對應側邊界234D及側邊界234B對準。實際上，切割圖案229A1至切割圖案229A5及切割圖案229B1至切割圖案229B5的對稱長軸線將與單元232A的對應側邊界234D及側邊界234B對準。在一些實施例中，切割圖案228B1至切割圖案228B5相對於對應切割圖案229A1至切割圖案229A5對準。在一些實施例中，切割圖案229A1至切割圖案229A5相對於對應切割圖案228B1至切割圖案229B5對準。在一些實施例中，切割圖案228B1至切割圖案228B5與對應切割圖案229A1至切割圖案229A5合併。
在圖2A中，包括M0的佈線圖案更包含電源網格(power grid；PG)圖案250及電源網格圖案252，所述電源網格圖案為矩形且表示基於佈局圖200F(其中佈局圖200F為佈局圖200A的精化)而製造的半導體元件的較長的對應於電力格柵線的部分。因此，PG圖案250及PG圖案252繪示為矩形並在水平方向上延伸出單元202A及單元232A之外。PG圖案250及PG圖案252的對稱長軸線平行於水平方向。在一些實施例中，PG圖案250指定用於第一參考電壓且PG圖案252指定用於第二參考電壓。在一些實 施例中，第一參考電壓為VDD且第二參考電壓為VSS。
根據雙重圖案化微影的假設，PG圖案250及PG圖案252以粗實線繪示。切割圖案228A1、切割圖案228B1、切割圖案229A1、切割圖案229B1、切割圖案228A5、切割圖案228B5、切割圖案229A5及切割圖案229B5上覆於對應PG圖案250及PG圖案252，但僅具有相對於對應佈線圖案206、佈線圖案216、佈線圖案236及佈線圖案246的切割意義。PG圖案250及PG圖案252不受切割圖案228A1、切割圖案228B1、切割圖案229A1、切割圖案229B1、切割圖案228A5、切割圖案228B5、切割圖案229A5以及切割圖案229B5影響。
圖2B為根據一些實施例的佈局圖200A(圖2A)的精化的佈局圖200B。
圖2B的佈局圖200B類似於圖2A的佈局圖200A。為簡潔起見，對佈局圖200B的說明將聚焦於佈局圖200B相對於佈局圖200A的差異。
佈局圖200B代表佈局圖200A在多個方面的精化。在至少第一方面，例如佈局圖200B代表佈局圖200A如在識別切割圖案228A1至切割圖案228A5、切割圖案228B1至切割圖案228B5、切割圖案229A1至切割圖案229A5及切割圖案229B1至切割圖案229B5中的何者應保留，以(至少部分地)達成對應於單元202F及單元232F所代表之功能的方面的精化(再次說明單元202F及單元232F為單元202B及單元232B對應的精化)。
作為一實例，在圖2B中，為了(至少部分地)達成對應單元202F及單元232F所代表的功能，假設佈線圖案206及佈線 圖案236中的每一者應為單元內佈線圖案(intra-cell wiring pattern)。在一些實施例中，單元內佈線圖案206及單元內佈線圖案236表示基於包含圖2F之佈局圖200F的較大的佈局圖而製造的半導體元件之對應單元區中的導體。在一些實施例中，單元內佈線圖案表示基於包含圖2F之佈局圖200F的較大佈局圖而製造的半導體元件中之對應單元區中的單元內導體，其中單元內導體攜載對應單元區之功能內部的訊號。單元內導體不同於接腳pin)。接腳為一種類型的導體，其攜載對應單元區之功能的輸入/輸出(input/output；I/O)訊號。
進一步來說，關於圖2B的實例，為了(至少部分地)達成對應單元202F及單元232F所代表的功能(再次說明單元202F及單元232F為單元202B及單元232B對應的精化)，進一步假設單元內佈線圖案206及單元內佈線圖案236中的每一者應具有水平方向上的最大長度，以(至少部分地)達成對應單元202F及單元232F所代表的功能。在一些實施例中，在沒有某些相衝突因素(例如佈線衝突)的情況下，單元內佈線圖案(例如圖案206及圖案236)預設為水平方向上的最大長度，使得基於對應佈局圖(例如佈局圖200A)而製造的半導體元件呈現相應的增大的結構性密度。此類半導體元件可更快速地平面化，舉例來說，因增大的結構性密度減小了表面形貌(surface topography)中的不規則性。在一些實施例中，最大長度(LMAX)等於單元的寬度(LW)與最小邊界偏移(LOFF)的兩倍之間的差值，使得LMAX
Figure 108125103-A0305-02-0016-2
LW-2×LOFF。因此，在精化時，顯然切割圖案228A1及切割圖案228B1應上覆於單元內佈線圖案206的對應的末端，而切割圖案229A1及切割 圖案229B1應上覆於單元內佈線圖案236的對應的末端。切割圖案228A'、切割圖案228B'、切割圖案229A'及切割圖案229B'以細斜線方塊繪示，從而表示相對於對應以細實線繪示的佈線圖案206及佈線圖案236的切割意義。切割圖案228A1、切割圖案228B1、切割圖案229A1及切割圖案229B1上覆於對應PG圖案250及PG圖案252及以粗實線繪示的佈線圖案207及佈線圖案237，但僅具有相對於以細實線繪示的佈線圖案206及佈線圖案236的切割意義。PG圖案250及PG圖案252及以粗實線繪示的佈線圖案207及佈線圖案237不受對應切割圖案228A1、切割圖案228B1、切割圖案229A1以及切割圖案229B1影響。
在至少第二方面，例如佈局圖200B代表佈局圖200A例如在識別所需額外切割圖案，以(至少部分地)達成對應單元202F及單元232F所代表之功能的方面的精化(再次說明單元202F及單元232F為單元202B及單元232B對應的精化)。進一步來說，為了(至少部分地)達成對應單元202F及單元232F所代表的功能，作為一實例，假設佈線圖案216及佈線圖案246中的每一者應對半分割成對應佈線圖案216A、佈線圖案216B、佈線圖案246A以及佈線圖案246B，以(至少部分地)達成對應單元202F及單元232F所代表的功能。在一些實施例中，將佈線圖案216及佈線圖案246劃分為除一半以外的對應部分。因此，在精化時，顯然應將切割圖案228C及切割圖案229C添加至對應單元202B及單元232B。
切割圖案228C及切割圖案229C以細斜線方塊繪示，從而代表相對於以細實線繪示的佈線圖案216及佈線圖案246的切 割意義。切割圖案228C及切割圖案229C上覆於PG圖案252以及以粗實線繪示的佈線圖案212及佈線圖案242，但僅具有相對於以細實線繪示的佈線圖案(例如216及246)的切割意義。PG圖案252及以粗實線繪示的佈線圖案212及佈線圖案242不受對應切割圖案228C及切割圖案229C的影響。
在至少第三方面，舉例來說，佈局圖200B代表佈局圖200A例如在移除可能不需要的圖2A之切割圖案228A2至切割圖案228A5、切割圖案228B2至切割圖案228B5、切割圖案229A2至切割圖案229A5及切割圖案229B2至切割圖案229B5之部分，以(至少部分地)達成對應單元202F及單元232F所代表之功能的方面的精化(再次說明單元202F及單元232F為單元202B及單元232B對應的精化)。在精化時，不清楚若保留，則應保留多少佈線圖案207、佈線圖案208、佈線圖案212、佈線圖案237、佈線圖案238及佈線圖案242。因此，在精化時，上覆於對應佈線圖案207、佈線圖案208以及佈線圖案212之末端的切割圖案228A2至切割圖案228A5及切割圖案228B2至切割圖案228B5已被移除，並且上覆於對應佈線圖案237、佈線圖案238及佈線圖案242之末端的圖案229A2至圖案229A5以及圖案229B2至圖案229B5的部分已被移除。
圖2C為根據一些實施例的佈局圖200B(圖2B)的精化的佈局圖200C。
圖2C的佈局圖200C類似於圖2B的佈局圖200B。為簡潔起見，對佈局圖200C的說明將聚焦於佈局圖200C相對於佈局圖200B的差異。
佈局圖200C代表佈局圖200B在多個方面的精化。在至少第一方面，舉例來說，佈局圖200C代表佈局圖200B例如在判定對應單元202B及單元232B的佈線圖案207、佈線圖案208、佈線圖案212、佈線圖案236、佈線圖案238以及佈線圖案242中之何者可以在不損害(至少部分地)達成對應單元202F及單元232F所代表之功能的情況下被移除(其中單元202F及單元232F為單元202C及單元232C對應的精化)。在圖2C中繼續參照圖2B的實例，判定佈線圖案207及佈線圖案237為不必要的，以(至少部分地)達成對應單元202F及單元232F所代表的功能。因此，佈局圖200C中繪示沒有佈線圖案與跡線T(i-1)對準，其反映出已移除佈線圖案207及佈線圖案237。
關於圖2C，在至少第二方面，舉例來說，佈局圖200C代表佈局圖200B例如在判定對應佈線圖案208、佈線圖案212、佈線圖案216A、佈線圖案216B、佈線圖案238、佈線圖案242、佈線圖案246A及佈線圖案246B中的哪一部分可以在不損害(至少部分地)達成對應單元202F及單元232F所代表之功能的情況下被移除(其中單元202F及單元232F為單元202C及單元232C對應的精化)。在圖2C中進一步參照圖2B的實例，判定可移除對應佈線圖案208、佈線圖案212、佈線圖案216A、佈線圖案216B、佈線圖案238、佈線圖案242、佈線圖案246A以及佈線圖案246B中的部分而不損害(至少部分地)達成對應單元202F及單元232F所代表之功能的能力，從而引起對應佈線圖案208'、佈線圖案212'、佈線圖案216A'、佈線圖案216B'、佈線圖案238'、佈線圖案242'、佈線圖案246A'及佈線圖案246B'以及對應間隙209、間 隙213A、間隙213B、間隙217A、間隙217B、間隙239、間隙243及間隙247(在水平方向上)縮短。在精化時，不清楚佈線圖案208'、佈線圖案212'、佈線圖案216A'、佈線圖案216B'、佈線圖案238'、佈線圖案242'、佈線圖案246A'以及佈線圖案246B'中的任一者是否隨後將在水平方向上延伸。因此，除了由對應切割圖案228C及切割圖案229C(如上文中所論述)所產生的佈線圖案之末端以外，切割圖案或虛設圖案(後者於下文論述)繪示於佈線圖案208'、佈線圖案212'、佈線圖案216A'、佈線圖案216B'、佈線圖案238'、佈線圖案242'、佈線圖案246A'以及佈線圖案246B'的對應末端處。
圖2D為根據一些實施例的佈局圖200C(圖2C)的精化的佈局圖200D。
圖2D的佈局圖200D類似於圖2C的佈局圖200C。為簡潔起見，對佈局圖200D的說明將聚焦於佈局圖200D相對於佈局圖200C的差異。
佈局圖200D代表佈局圖200C在至少第一方面的精化，舉例來說，在判定佈線圖案208'、佈線圖案212'、佈線圖案216A'、佈線圖案216B'、佈線圖案238'、佈線圖案242'、佈線圖案246A'及佈線圖案246B'中之何者將選擇性地延伸跨越對應單元側邊界，以(至少部分地)達成對應單元202F及單元232F所代表之功能的方面的精化(其中單元202F及單元232F為單元202D及單元232D對應的精化)。在圖2D中繼續參照圖2C的實例，判定以下事項：佈線圖案208'可延伸以跨過側邊界234B，而產生突出超過單元202D之周界至單元232D中的佈線圖案208"(見圖2D)； 佈線圖案246A'可延伸以跨過側邊界234D，而產生突出超過單元232D之周界至單元202D中的佈線圖案246A"(見圖2D)。在一些實施例中，放置及佈線(placement and routing,P&R)工具(例如軟體)用於判定佈線圖案是否可延伸跨過邊界，例如佈線圖案208'可延伸跨過側邊界234B且佈線圖案246A'可延伸跨過側邊界234D。
進一步來說，在圖2D中進一步參照圖2C的實例，佈線圖案208'及佈線圖案246A'中的每一者為接腳圖案，所述接腳圖案代表基於包含圖2F之佈局圖200F的較大的佈局圖而製造的半導體元件之對應單元區中的接腳，其中接腳也是一種類型的導體，所述導體攜載對應單元區之功能的輸入/輸出(I/O)訊號。如上文所解釋，接腳不同於單元內導體。在一些實施例中，佈線圖案208'及/或佈線圖案246A'為延伸跨越單元之側邊界的跨邊界單元內佈線圖案。
在一些實施例中，對佈線圖案208'(於下文中表示為接腳圖案208')延伸至232D中的判定考慮到直接覆蓋金屬化物層中的哪些導體圖案可用於連接至接腳圖案208'。在圖2D中進一步參照圖2C的實例，如前述接腳圖案208'包含於金屬化物層M0中，直接上覆層為金屬化物層M1。因此，圖2D繪示如包含於層M1中的佈線圖案260A至佈線圖案260S。佈線圖案260A至佈線圖案260S為矩形。佈線圖案260A至佈線圖案260S的對稱長軸線與對應垂直跡線(V-track，圖中未示)對準，其中垂直跡線在豎直方向上延伸。假設製程節點使用雙重圖案化微影，藉由所述製程節點基於包含圖2F之佈局圖200F的較大的佈局圖(其中佈局圖200F 為佈局圖200A的精化)來製造半導體元件。因此，佈線圖案260A、佈線圖案260C、佈線圖案260E、佈線圖案260G、佈線圖案260I、佈線圖案260K、佈線圖案260M、佈線圖案260O、佈線圖案260Q以及佈線圖案260S以具網點的細虛線色繪示，而佈線圖案260B、佈線圖案260D、佈線圖案260F、佈線圖案260H、佈線圖案260J、佈線圖案260L、佈線圖案260N、佈線圖案260P以及佈線圖案260R以具網點的粗虛線色繪示。
在圖2C中，判定接腳圖案208'的一部分自側邊界204D朝向側邊界204B延伸，並且部分地在佈線260F下方之末端的一部分應被移除。因此，在圖2D中，判定接腳圖案208'是否可在水平方向上朝向單元202D的側邊界204B延伸且延伸超出所述單元的側邊界，並且判定所述接腳圖案可以在什麼範圍內延伸。在圖2D中，假設佈線圖案260F至佈線圖案260L與接腳圖案208'及間隙239在水平方向上於單元202D的接腳圖案208'與單元232D的佈線圖案238'之間交疊。若佈線圖案260F至佈線圖案260L中的一或多者是可用的，則可形成與接腳圖案208'之連接件，如果是這種情況，隨後所述連接件將由通孔圖案(via pattern，圖中未示)稱之。此類通孔圖案表示層M0與層M1之間的內連線層(圖中未示)中的通孔(導電結構)。
在圖2D中進一步參照圖2C的實例，相對於水平方向，接腳圖案208'僅部分地被佈線圖案260F交疊。在一些實施例中，出於在給定M0圖案與對應給定M1圖案之間產生基於通孔的連接件之目的，將M1層中之給定佈線圖案(於下文中以給定M1圖案稱之)與M0層中之對應的給定佈線圖案(於下文中以給定M0圖 案稱之)完整交疊(相對於水平方向)，外加給定M0圖案超出給定M1圖案之第一側及第二側中之每一者一預定距離的延伸部分(相對於水平方向)視為充分交疊量。因此，在此處判定接腳圖案208'與佈線圖案260F的交疊並不足以在其間插入通孔圖案，如由對應禁止符號264A所示。由於最小的端對端間隙220的第一設計規則，因此出於在其間產生基於通孔的連接件之目的，同時理解到佈線圖案208'可能延伸的不夠遠至單元232C中以提供佈線圖案260M的充分重疊，如由對應禁止符號264H所示。亦假設佈線圖案260G、佈線圖案260H、佈線圖案260I及佈線圖案260J中的每一者具有佈線衝突(routing conflict)，因此不可用於連接至接腳圖案208'，如由對應禁止符號264B、禁止符號264C、禁止符號264D及禁止符號264F所示。
在圖2D中持續參照圖2C的實例，進一步假設佈線圖案260J或佈線圖案260L皆不具佈線衝突，因此每一者皆可用於連接至接腳圖案208'，如由對應打勾標記264E及打勾標記264G所示。將接腳圖案208'連接至佈線圖案260L將使接腳圖案208'比在接腳圖案208'連接至佈線圖案260J的情況下更遠地延伸至單元232D中。整體而言，在長度累積阻抗、訊號傳播延遲等方面來說，較短的佈線圖案長度較佳。因此，在佈局圖200D中，假設接腳圖案208'延伸以連接至佈線圖案260J。在一些實施例中，接腳圖案208'延伸以連接至佈線圖案260L。
類似地，在圖2D中，關於接腳圖案246A'，相對於水平方向，並仍在圖2D中進一步參照圖2C的實例，亦假設佈線圖案260I至佈線圖案260N與接腳圖案246A'及間隙217B在水平方向 上於單元232D的接腳圖案246A'與單元202D的佈線圖案216B'之間交疊。由於最小的端對端間隙220的第一設計規則，因此出於在其間產生基於通孔的連接件之目的，同時理解到佈線圖案246A可能不延伸的不夠遠至單元202D中以提供佈線圖案260I的充分重疊，如由對應禁止符號266A所示。類似地，出於在其間產生基於通孔的連接件之目的，同時理解到佈線圖案246A可能朝向單元232D之側邊界234B延伸的不夠遠以提供佈線圖案260N的充分重疊，如由對應禁止符號266F所示。在圖2D中仍進一步參照圖2C的實例，同樣假設佈線圖案260K、佈線圖案260L及佈線圖案260M中的每一者具有佈線衝突，因此不可用於連接至接腳圖案246A'，如由對應禁止符號266C、禁止符號266D及禁止符號266E所示。進一步假設佈線圖案260J不具有佈線衝突，因此可用於連接至接腳圖案246A'，如由對應打勾標記266B所示。
為使圖示簡單起見，假設相對於產生與接腳圖案208'及接腳圖案246A'中之每一者的以通孔為基礎的連接件，佈線圖案260J不具有佈線衝突。在一些實施例中，可藉由使用與佈線圖案260J對應的以通孔為基礎的連接件來將接腳圖案208'電性連接至接腳圖案246A'，而(至少部分地)達成對應單元202F及單元232F所代表的功能(再次說明單元202F及單元232F為單元202B及單元232B對應的精化)，參見圖2F，並於下文論述。在一些實施例中，為了(至少部分地)達成對應單元202F及單元232F所代表的功能，接腳圖案208'不應經由佈線圖案260J及其間對應以通孔為基礎的連接件來電性連接至接腳圖案246A'，因此，在此類實施例中，特別針對以具網點的細虛線繪示的佈線圖案260A、佈線圖 案260C、佈線圖案260E、佈線圖案260G、佈線圖案260I、佈線圖案260K、佈線圖案260M、佈線圖案260O、佈線圖案260Q及佈線圖案260S的切割圖案(圖中未示)定位於以具網點的細虛線繪示的佈線圖案260J及跡線T(i+2)的交點上方。在一些實施例中，相對於產生與接腳圖案208'的以通孔為基礎的連接件，而非相對於接腳圖案246A'，佈線圖案260J將具有佈線衝突，而相對於產生與接腳圖案208'的以通孔為基礎的連接件，佈線圖案260G、佈線圖案260H、佈線圖案260I及佈線圖案260J中的一或多者將不具有佈線衝突。在一些實施例中，相對於產生與接腳圖案246A'的以通孔為基礎的連接件，而非相對於接腳圖案208'，佈線圖案260J將具有佈線衝突，而相對於產生與接腳圖案246A'的以通孔為基礎的連接件，佈線圖案260K、佈線圖案260L及佈線圖案260M中的一或多者將不具有佈線衝突。
圖2E繪示根據一些實施例的佈局圖200D(圖2D)的精化的佈局圖200E。
圖2E的佈局圖200E類似於圖2D的佈局圖200D。為簡潔起見，對佈局圖200E的說明將聚焦於佈局圖200E相對於佈局圖200D的差異。
佈局圖200E代表佈局圖200D在多個方面的精化。佈局圖200E代表佈局圖200D在至少第一方面的精化，例如繪示在圖2D的佈局圖200D之內容中及相關說明的判定的結果方面的精化。在圖2E中繼續參照圖2D的實例，圖2D的接腳圖案208'已延伸跨過單元232E的側邊界234D，而產生佈線圖案208"，並且圖2C的接腳圖案246A'已延伸跨過單元232E的側邊界204B。接 腳圖案208"的部分208P延伸至單元232E中，使接腳圖案208"可被描述為突起接腳(protruding pin，P-P)圖案208"且單元202E可進一步地被描述為突起接腳(P-P)單元202E。接腳圖案246A"的部分246AP延伸至單元202E中，使接腳圖案246A"可被描述為突起接腳(P-P)圖案246A"且單元232E可被進一步描述為P-P單元232E。基於包含佈局圖(如圖2F的佈局圖200F)的較大的佈局圖而製造的半導體元件將包含對應於P-P單元202E及P-P單元232E的第一及第二P-P單元區104。P-P圖案208"突出超過單元202E的周界至單元232E中，從而在P-P圖案208"與佈線圖案238'之間產生較小間隙239'。P-P圖案246A"突出超過單元232E的周界至單元202E中，從而在佈線圖案216B'與P-P圖案246A"之間產生較小間隙217B'。
佈局圖200E代表佈局圖200D在至少第二方面的精化，例如，在通孔圖案224及通孔圖案244方面的精化，所述通孔圖案表示層M1的佈線圖案260J(圖2E中未示出，但繪示於圖2D)與層M0對應的P-P圖案208"及P-P圖案246A"之間的電連接件。通孔圖案224及通孔圖案244表示層M0與層M1之間的內連線層(圖中未示)中的通孔(導電結構)。基於包含佈局圖(諸如圖2E的佈局圖200E)的較大的佈局圖而製造的半導體元件將包含對應於通孔圖案224及通孔圖案244的第一及第二通孔。
在至少第三方面，佈局圖200E代表佈局圖200D的精化，例如，在矩形且被稱為饋通圖案(feedthrough pattern)的佈線圖案248方面的精化。饋通圖案248的長軸線與水平跡線T(i-1)對準。饋通圖案248對應於基於包含圖2F之佈局圖200F(其中佈 局圖200F為佈局圖200E的精化)的較大的佈局圖而製造的半導體元件之層M0中的饋通導體。饋通導體(在水平方向上)延伸跨越至少一個單元區的全部(在下文中以至少一個橫跨單元區稱之)以便連接至少一個橫跨單元區的相對側(相對於水平方向)上的第一單元區及第二單元區。
饋通圖案248的部分249A在P-P單元202F內部，並且(在水平方向上)橫跨所述P-P單元的全部。饋通圖案248的部分249B在P-P單元232F內部，並且(在水平方向上)橫跨所述P-P單元的全部。在一些實施例中，關於P-P單元202F，饋通圖案248的第一端(在水平方向上)延伸並遠離側邊界204B且延伸至側邊界204D外部，並且延伸至鄰接於側邊界204D處之P-P單元202F的第一額外單元(圖中未示)中。在此類實施例中，關於P-P單元232F，饋通圖案248的第二端(在水平方向上)延伸並遠離側邊界234D且延伸至側邊界234B外部，並且延伸至鄰接於側邊界204B處之P-P單元232F的第二額外單元(圖中未示)中。因此，在此類實施例中，饋通圖案248用於連接第一額外單元(圖中未示)及第二額外單元(圖中未示)。
圖2F為根據一些實施例的佈局圖200E(圖2E)的精化的佈局圖200F。
圖2F的佈局圖200F類似於圖2E的佈局圖200E。為簡潔起見，對佈局圖200F的說明將聚焦於佈局圖200F相對於佈局圖200E的差異。
佈局圖200F代表佈局圖200E在多個方面的精化。在至少第一方面，佈局圖200F代表佈局圖200E的精化，例如，在不 示出層M1的佈線圖案260A至佈線圖案260S方面的精化。為圖示簡單起見，佈線圖案260A至佈線圖案260S未繪示於圖2F中。
在至少第二方面，佈局圖200F代表佈局圖200E例如相對於佈局圖200E在已於佈局圖200F中添加虛設圖案的方面的精化。在圖2F中參照圖2E的實例，虛設圖案209'、虛設圖案213A'、虛設圖案213B'及虛設圖案217A'已加至P-P單元202F，並且虛設圖案239'、虛設圖案243'及虛設圖案247'已加至P-P單元232F。虛設圖案209'、虛設圖案213A'、虛設圖案213B'及虛設圖案217A'填充圖2E的對應間隙209、間隙213A、間隙213B及間隙217A。虛設圖案239'、虛設圖案243'及虛設圖案247'填充圖2E中對應的間隙239、間隙243及間隙247。虛設圖案207'、虛設圖案209'、虛設圖案213A'、虛設圖案213B'及虛設圖案217A'中的每一者以及虛設圖案239'、虛設圖案243'及虛設圖案247'代表基於包含圖2F之佈局圖200F的較大的佈局圖而製造的半導體元件之對應P-P單元區中的虛設結構。
在一些實施例中，虛設結構具有結構的形狀及定向，所述結構將另外呈現為導體但不導電。在一些實施例中，導體形狀結構包含導電的導體部分及不導電的虛設部分。在一些實施例中，在製造期間，導體形狀結構一開始不導電，隨後導體形狀結構的導體部分藉由對應的摻雜製程而呈現導電，而虛設部分經遮蔽且保持未摻雜。整體而言，沿導電跡線用對應的虛設圖案替換空白的空間而產生虛設填充佈局圖，所述虛設填充佈局圖表現出改善的圖案密度。基於虛設填充佈局圖(例如圖2F的佈局圖200F)而製造的半導體元件呈現對應增大的結構性密度。此類半導體元 件可更快速地平面化，舉例來說，因為增大的結構性密度減小表面形貌中的不規則性。
在一些實施例中，在圖2F中繼續參照圖2E的實例，儘管作為饋通圖案248的替代方案，但虛設圖案207'亦加至P-P單元202F且虛設圖案237'亦加至P-P單元232F。實際上，虛設圖案207'及虛設圖案237'取代圖2B的佈線圖案207及佈線圖案237的位置(其中佈線圖案207及佈線圖案237在圖2C相對於圖2B的精化中已經被移除)。虛設圖案207'及虛設圖案237'中的每一者代表基於包含圖2F之佈局圖200F的較大的佈局圖而製造的半導體元件之對應P-P單元區中的虛設結構。
佈局圖200F代表佈局圖200E在至少第三方面的精化，舉例來說，在已恢復相對於佈局圖200E在佈局圖200F中的先前移除切割圖案中之某些方面的精化。在圖2F中繼續參照圖2E的實例，切割圖案228A2至切割圖案228A5、切割圖案228B2、切割圖案228B4、切割圖案229A2、切割圖案229A4及切割圖案229B2至切割圖案229B5在圖2F中被恢復。
進一步來說，在圖2F中，已恢復切割圖案228A3至切割圖案228A5，以在P-P單元202F的側邊界204D與虛設圖案207'、虛設圖案209'、虛設圖案213A'及虛設圖案217A'所對應的末端之間加入最小邊界偏移221。切割圖案228A3至切割圖案228A5亦在虛設圖案207'、虛設圖案209'、虛設圖案213A'及虛設圖案217A'的末端與鄰接於P-P單元202F之側邊界204D的P-P單元(圖中未示)中所對應的共跡線對準的佈線圖案(圖中未示)的末端之間加入最小的端對端間隙220。恢復切割圖案228B4，以在P-P單 元202F的側邊界204B與虛設圖案213B'所對應的末端之間加入最小邊界偏移221。切割圖案228B4亦在虛設圖案213B'的所對應的末端與共跡線對準的佈線圖案242'之間加入最小的端對端間隙220。恢復切割圖案229A4，以在P-P單元232F的側邊界234D與虛設圖案242'所對應的末端之間加入最小邊界偏移221。切割圖案229A4同樣在佈線圖案242'所對應的末端與共跡線對準的虛設圖案213B'之間加入最小的端對端間隙220。恢復切割圖案229B3至切割圖案229B5，以在側邊界234B與佈線圖案238'及虛設圖案243'與虛設圖案247'所對應的末端之間加入最小邊界偏移221。切割圖案229B3至切割圖案229B5同樣在佈線圖案238'及虛設圖案243'與虛設圖案247'的末端與鄰接於P-P單元232F之側邊界234B的P-P單元(圖中未示)中所對應的共跡線對準的佈線圖案(圖中未示)的對應末端之間加入最小的端對端間隙220。
關於佈局圖200F，在一些實施例中，針對給定的一對(在水平方向上)彼此緊密鄰接之給定第一切割圖案及第二切割圖案，使用第三設計規則，即給定的一對中的第一給定切割圖案及第二給定切割圖案將(在水平方向上)由至少最小切割間距分離。若第一預期切割圖案的預期位置並不呈現相對於第二預期切割圖案的最小切割間距，則隨後第一預期切割圖案不能位於預期位置中，除非預期第二切割圖案以適當的方式再次定位(假設此類再定位為自身所能容許的)。
在圖2F中，假設所有切割圖案滿足最小切割間距。確切地說，假設如下：切割圖案228D滿足相對於對應切割圖案228A5及切割圖案228D中的每一者的最小切割間距、切割圖案228D滿 足相對於對應切割圖案228C及切割圖案229C中的每一者的最小切割間距、切割圖案229D滿足相對於切割圖案229B3的最小切割間距、並且切割圖案229C滿足相對於對應切割圖案228D及切割圖案229B5中的每一者的最小切割間距。
在一些實施例中，在圖2F中繼續參照圖2E的實例，雖然在饋通圖案248的替代方案之內容中，已恢復切割圖案228A2(圖中未示)、切割圖案228B2(圖中未示)、切割圖案229A2(圖中未示)以及切割圖案229B2(圖中未示)。更特定言之，已恢復切割圖案228A2(圖中未示)，以在P-P單元202F的側邊界204D與虛設圖案207的對應末端之間加入最小邊界偏移221。切割圖案228A2同樣在虛設圖案207'所對應的末端與鄰接於P-P單元202F之側邊界204D的P-P單元(圖中未示)中的共跡線對準的佈線圖案(圖中未示)之間加入最小的端對端間隙220。恢復切割圖案228B2，以在P-P單元202F的側邊界204B與虛設圖案207'所對應的末端之間加入最小邊界偏移221。切割圖案228B2同樣在虛設圖案207'的末端與共跡線對準的虛設圖案237'之間加入最小的端對端間隙220。恢復切割圖案229A2，以在P-P單元232F的側邊界234D與虛設圖案237'所對應的末端之間加入最小邊界偏移221。切割圖案229A2同樣在虛設圖案237'所對應的末端與共跡線對準的虛設圖案207'之間加入最小的端對端間隙220。恢復切割圖案229B2，以在側邊界234B與虛設圖案237'所對應的末端之間加入最小邊界偏移221。切割圖案229B2同樣在虛設圖案237'所對應的末端與鄰接於P-P單元232F之側邊界234B的P-P單元(圖中未示)中的共跡線對準的佈線圖案(圖中未示)之間加入最小 的端對端間隙220。
佈局圖200F代表佈局圖200E在至少第四方面的精化，例如相對於佈局圖200E在已於佈局圖200F中添加新切割圖案的方面的精化。在圖2F中繼續參照圖2E的實例，切割圖案228D及切割圖案229D添加至對應P-P單元202F及P-P單元232F。更特定言之，添加切割圖案228D以在P-P單元202F的佈線圖案216B'所對應的末端與P-P單元232F的P-P圖案246A"之間加入最小的端對端間隙220。添加切割圖案229D以在P-P單元202F的P-P圖案208"的對應末端與P-P單元232F的虛設圖案239'之間加入最小的端對端間隙220。
關於圖2F，對於包含於基於包含佈局圖200F之較大的佈局圖而製造的半導體元件(如圖1的半導體元件100)中的P-P單元區(如P-P單元區104)，組件(如單元202F中與虛設圖案213B'對應的313B'、308"及306，P-P圖案208"及單元內佈線圖案206，以及單元202F中與單元內佈線圖案212'及單元內佈線圖案216A'及虛設圖案209'、虛設圖案213A'及虛設圖案217A'對應的組件(圖中未示))具有一配置(圖中未示出)。所述配置使虛擬周界可圍繞所有組件繪製。此類虛擬周界為矩形，並且包含第一虛擬側邊界(例如側邊界204B)及平行且在第二方向上延伸的第二虛擬側邊界(例如側邊界204D)。此類P-P單元區的組件包含在第一方向上延伸的第一導體(例如對應於P-P圖案208"的接腳308")。第一導體的部分(例如對應於P-P圖案208"的部分208P)具有在第一虛擬側邊界外部延伸一突起長度的第一端，所述突起長度大於最小虛擬邊界偏移(例如對應於最小邊界偏移221)。
在一些實施例中，基於對應較大的佈局圖而製造的半導體元件在接腳可觸及性(pin accessibility)上有利地呈現大約20%的改良，所述較大的佈局圖包含諸如圖2F的佈局圖200F，因此包含P-P單元，如P-P單元202F及/或P-P單元232F。在一些實施例中，基於對應較大的佈局圖而製造的半導體元件在利用率上有利地呈現大約5%改良，例如在功耗效能面積(power-performance-area；PPA)方面大約改良5%，所述較大的佈局圖包含諸如圖2F的佈局圖200F，因此包含P-P單元，諸如P-P單元202F及/或P-P單元232F。
總體而言，對應圖2A至圖2C的佈局圖200A至佈局圖200C中所反映的精化的效應可被描述為已在殼層中開始且隨後已藉由全部或部分地移除層M0中之一或多個對應佈線圖案的部分來擴展層M0之水平跡線上的可用空間。對應圖2D至圖2E的佈局圖200D至佈局圖200E中所反映的精化的效應可大體被描述為佈線，更特定言之，被描述為佈線以建立與層M1中之對應佈線圖案的連接。對應圖2F的佈局圖200F中所反映的精化的效應可被描述為用虛設圖案回填。總體而言，對應圖2A至圖2F的佈局圖200A至佈局圖200F中所反映的精化中所體現的方法可被描述為M0後佈線虛設回填(M0 post-routing dummy-backfilling)。
圖3A為根據一些實施例的半導體元件的P-P單元區302A的剖面。
P-P單元區302A是基於包含較小的佈局圖(如本文中所揭露的佈局圖，例如圖2E之佈局圖200E)的較大的佈局圖而製造的半導體元件的單元區的實例。因此，P-P單元區302A為圖1 的半導體元件100的單元區104的實例。
P-P單元區302A包含層361、層365及層367。層365形成於層361上。層367形成於層365上。層361代表其中形成有電晶體的電晶體層。在一些實施例中，層361包含對應子層(圖中未示出)。子層包含對應於電路之組件(例如電晶體)的組件圖案(圖中未示出)，所述電路將由包含較小佈局圖(例如圖2E之佈局圖200E，其中佈局圖200E為佈局圖200A至佈局圖200D的精化)的較大的佈局圖所產生。
在圖3A中，層365代表基於包含較小的佈局圖(例如圖2E的佈局圖200E)之較大的佈局圖而製造之半導體元件中的第一金屬化物層M_1st。在一些實施例中，依據藉由其製造此類半導體元件的對應製程節點之編號規則，第一金屬化物層M_1st為金屬化物層M0或金屬化物層M1。在圖3A中與圖2A至圖2F一樣，假設M_1st為M0，使層365代表金屬化物層M0。層367代表層365與金屬化物層M1(圖3A中未示出)之間插入的內連線層。
圖3A的層365包含導體352、導體346A"、導體308"及導體250與層間介電質(interlayer dielectric；ILD)364。導體352、導體346A"、導體308"及導體350對應於圖2E之佈局圖200E中的PG圖案252、P-P圖案246A"、P-P圖案208"及PG圖案250。層367包含通孔344及通孔324及層間介電質(ILD)366。通孔344及通孔324中的每一者為導電結構。通孔344及通孔324對應於圖2E之佈局圖200E中的通孔圖案244及通孔圖案224。通孔344及通孔324定中心於對應導體346A"及導體308"上方，以將導體346A"及導體308"電性連接至層M1(圖3A中未示出)中的對 應導體(圖中未示出)。
圖3B為根據一些實施例的半導體元件的P-P單元區302B的剖面。
圖3B的P-P單元區302B的剖面類似於圖3A的單元區302A的剖面。為簡潔起見，圖3B的說明將聚焦於圖3B相對於圖3A的差異。
P-P單元區302B是基於包含較小的佈局圖(如本文中所揭露的佈局圖，例如圖2F之佈局圖200F)的較大的佈局圖而製造的半導體元件的單元區的實例。因此，P-P單元區302B為圖1的半導體元件100的單元區104的實例。
在圖3B中，相對於圖3A的層365，已添加虛設結構313B'、導體348及導體306，而產生層365'。虛設結構313B'對應於圖2F之佈局圖200F中的虛設圖案213B'。導體348對應於圖2F之佈局圖200F中的饋通圖案248。導體306對應於圖2F之佈局圖200F中的單元內佈線圖案206。
圖4為根據一些實施例的佈局圖400。
佈局圖400代表較大的佈局圖的一部分。基於包含圖4之佈局圖400的較大佈局圖而製造的半導體元件例如為圖1的半導體元件100，其中P-P單元區104的實例對應於單元404。
在圖4中，佈局圖400包含單元402、單元404及單元406。單元402、單元404及單元406中的每一者代表基於包含圖4之佈局圖400的較大的佈局圖而製造的半導體元件的對應功能。在一些實施例中，單元402、單元404及406中的一或多者的功能為對應布林邏輯功能。在一些實施例中，單元402、單元404 及單元406中的一或多者的功能為對應儲存功能。
在佈局圖400中，單元402、單元404及單元406中的每一者為矩形。相對於第一方向(其為圖4中的水平方向)，單元402及單元404鄰接且單元404及單元406鄰接。在一些實施例中，第一方向為除了水平方向以外的其他方向。單元402、單元404及單元406中的每一者包含各種第一類型佈線圖案及各種第二類型佈線圖案。各種第一類型佈線圖案的長軸線平行於水平方向。各種第二類型佈線圖案的長軸線平行於垂直方向。在一些實施例中，第一方向為除水平方向以外的其他方向且第二方向垂直於第一方向。
在圖4中，各種第一類型佈線圖案代表用於基於包含較小的佈局圖(例如佈局圖400)之較大的佈局圖而製造之半導體元件的第一金屬化物層M_1st中所包含的對應導體。在一些實施例中，依據藉由其製造此類半導體元件的對應製程節點之編號規則，第一金屬化物層M_1st為金屬化物層M0或金屬化物層M1。與圖2A至圖2F以及圖3A至圖3B相一致，在圖4中，假設M_1st為M0，使第一類型佈線圖案代表金屬化物層M0中的導體，並且第二類型佈線圖案代表金屬化物層M1中的佈線導體。
在圖4中，第一類型佈線圖案包含佈線圖案408及佈線圖案412。確切地說，佈線圖案408包含在單元404中。佈線圖案408為P-P圖案的實例，並且單元404為相應地P-P單元的實例。相對於水平方向，P-P圖案408的部分410在P-P單元404外部延伸至單元402中。佈線圖案412為饋通圖案的實例。饋通圖案412延伸跨越P-P單元404的全部。相對於水平方向，饋通圖案412 的第一部分416延伸超出P-P單元404至單元402中，並且饋通圖案412的第二部分418延伸超出P-P單元404至單元406中。
在一些實施例中，P-P單元404為M0後佈線虛設回填方法(如前所述，亦參見圖6至圖7)之實施例。在一些實施例中，包含饋通圖案412為M0後佈線虛設回填方法(如前所述，亦參見圖6至圖7)之實施例。
圖5為根據一些實施例的產生佈局圖的方法500的流程圖。
根據一些實施例，方法500可例如使用EDA系統800(如下文所述並參照圖8)而實施。關於方法500，佈局圖例如為圖2F的佈局圖200F。
方法500包含區塊502至區塊508。在區塊502，產生代表電路的單元。單元包含第一佈線圖案及第二佈線圖案。第一佈線圖案為單元內佈線圖案。單元例如為圖2E的單元202E。單元包含平行且在第一方向上延伸的第一側邊界及第二側邊界。第一方向例如為豎直方向。第一側邊界及第二側邊界例如為對應側邊界204B及側邊界204D。單元內佈線圖案例如為單元內佈線圖案206。第二佈線圖案例如為P-P圖案208"。流程自區塊502進行至區塊504。
在區塊504，將單元內佈線圖案配置為使第一端定位於第一側邊界內部的最小邊界偏移處。最小邊界偏移例如為圖2F的最小邊界偏移221。在一些實施例中，最小邊界偏移為共線之佈線圖案的最小的端對端間距的一半。最小的端對端間距例如為圖2F的最小的端對端間隙220。在一些實施例中，將單元內佈線圖案進一 步配置為使單元內佈線圖案的第二端定位於與單元的第二側邊界的最小邊界偏移處。
在一些實施例中，單元內佈線圖案進一步被配置成保留單元內佈線圖案的第二端與單元的第二側邊界之間的間隙。在一些實施例中，間隙在第二方向上的大小大於最小邊界偏移。在此類實施例中，單元例如為圖2F的單元232F，第二側邊界例如為側邊界232B，單元內佈線圖案例如為圖2F的佈線圖案242'，間隙例如為圖2E的間隙243。在一些實施例中，方法更包含：用虛設圖案填充間隙；將虛設圖案配置為使其第一端鄰接於佈線圖案的第二端；以及將虛設圖案進一步配置為使其第二端定位於第二側邊界內部的最小邊界偏移處。虛設圖案例如為虛設圖案243'。
在一些實施例中，單元內佈線圖案為第一單元內佈線圖案，方法更包含：將第三佈線圖案添加至單元，所述第三佈線圖案為第二單元內的佈線圖案且在第二方向上延伸；以及將切割圖案添加至單元，所述切割圖案在第一方向上延伸且實際上將第二單元內佈線圖案分隔成第一部分及第二部分。第二單元內佈線圖案的第一部分及第二部分的第一端位於靠近切割圖案。第二單元內佈線圖案在添加切割圖案之前例如為圖2A的佈線圖案216。切割圖案例如為圖2B的切割圖案228C。第二佈線圖案的第一部分及第二部分例如為圖2B中對應的佈線圖案216A及佈線圖案216B。在一些實施例中，第一部分具有在切割圖案遠端的第二端；第二單元內佈線圖案的第二部分被配置成保留第二端與第二側邊界之間的間隙(217A)。在一些實施例中，間隙(217A)在第二方向上的尺寸大於最小邊界偏移。間隙例如為圖2C的間隙217A。 在一些實施例中，方法更包含：用虛設圖案(217A')填充間隙；將虛設圖案配置為使其第一端鄰接於第二佈線圖案的第二端；以及將虛設圖案進一步配置為使其第二端位於第二側邊界內部的最小邊界偏移處。虛設圖案例如為圖2F的虛設圖案217A'。
流程自區塊504進行至區塊506。在區塊506，第二佈線圖案被配置成使其一部分具有在第一側邊界外部延伸一突起長度的第一端，所述第一端大於最小邊界偏移。在外部延伸的部分例如為圖2E的部分208P。在一些實施例中，第二佈線圖案被配置成保留其第二端與第二側邊界之間的間隙。間隙在第二方向上的尺寸大於最小邊界偏移。間隙例如為圖2C的間隙209。在一些實施例中，方法更包含：用虛設圖案填充間隙；將虛設圖案配置為使其第一端鄰接於第二佈線圖案的第二端；以及將虛設圖案進一步配置為使其第二端位於第二側邊界內部的最小邊界偏移處。虛設圖案例如為虛設圖案209'。
流程自區塊506進行至區塊508。在區塊508，基於佈局圖，製造(A)一或多個半導體罩幕或(B)半導體元件層中的至少一個組件中的至少一者。參見下文圖7的說明。
圖6為根據一些實施例的產生佈局圖的方法600的流程圖。
根據一些實施例，方法600可例如使用EDA系統800(如下文所述並參照圖8)而實施。關於方法600，佈局圖例如為圖2F的佈局圖200F。
在圖6中，方法600包含區塊602至區塊612。在區塊602，產生包含佈線圖案的殼層。佈線圖案包括第一金屬化物層。 佈線圖案具有預設配置，所述預設配置相對於第一方向具有第一可用空間。殼層例如為圖2A的殼層202A。佈線圖案例如為圖2A的佈線圖案206、佈線圖案207、佈線圖案208、佈線圖案212及佈線圖案216。第一金屬化物層例如為圖2A至圖2F中的M0。
佈線圖案具有與在第一方向上延伸之對應的跡線對準的長軸線。第一方向例如為水平方向。跡線例如為水平跡線T(i-2)、水平跡線T(i-1)、水平跡線T(i)、水平跡線T(i+1)以及水平跡線T(i+2)。殼層包含平行且在第二方向上延伸的第一側邊界及第二側邊界。第二方向例如為豎直方向。第一側邊界及第二側邊界例如為對應側邊界204B及側邊界204D。流程自區塊602進行至區塊604。
在區塊604，殼層精化為單元。單元例如為圖2F的單元202F。區塊604包含區塊608至區塊612。在區塊604中的區塊608，佈線圖案中的一或多者在第一方向上選擇性地縮減，從而產生第二可用空間。第二可用空間大於第一可用空間。縮減的一或多個佈線圖案例如為圖2A的佈線圖案208、佈線圖案212及佈線圖案216，從而產生對應的間隙209、間隙213A、間隙213B、間隙217A及間隙217B與圖2C所對應的佈線圖案208'、佈線圖案212'及佈線圖案216'。第二可用空間例如為圖2C的單元202C中的可用空間，所述單元中的可用空間(藉由檢測)大於圖2A的殼層202A中的可用空間。流程自區塊608進行至區塊610。
在區塊610，佈線圖案中的一或多個被選擇的圖案(稱為所選圖案)在第一方向上增大，有助於連接至第二金屬化物層中所包含的對應一或多個佈線圖案。所選圖案例如為圖2D的接腳圖 案208'。第二金屬化物層例如為圖2D中的M1。流程自區塊612進行至區塊612。在一些實施例中，所選圖案例如為跨邊界單元內佈線圖案。在一些實施例中，方法更包含添加一或多個通孔圖案(224、244)，所述通孔圖案對應地代表第一金屬化物層所對應的一或多個所選圖案與第二金屬化物層中所包含對應的一或多個佈線圖案之間的一或多個連接件。通孔圖案例如為通孔圖案224。
在一些實施例中，單元包含平行且在第二方向(豎直)上延伸的第一側邊界(右側=204B)及第二側邊界(左側=204D)。第二方向例如為豎直方向。第一側邊界及第二側邊界例如為對應第一側邊界204B及第二側邊界204D。在一些實施例中，增大包含在第一方向(水平)上擴展所選圖案中的給定一者，使其一部分具有在第一側邊界外部延伸一突起長度的第一端，所述第一端大於最小邊界偏移。所選圖案例如為圖2D的接腳圖案208'，從而產生圖2E的P-P圖案208"，所述P-P圖案具有在單元202E的側邊界204B外部延伸的部分208P。
在區塊612，用虛設圖案回填所述可用空間(同樣是相對於對應的跡線)。虛設圖案例如為虛設圖案209'、虛設圖案213A'、虛設圖案213B'、虛設圖案217A'以及虛設圖案217B'，這些虛設圖案填充對應的間隙209、間隙213A、間隙213B、間隙217A及間隙217B。流程自區塊612離開區塊604。
在一些實施例中，精化更包含選擇性地移除佈線圖案(207、208、212、216、237、238、242及246)中的一者(207)的全部，以在對應的跡線保留空白，回填所述可用空間包含用佈線圖案回填所述空白的跡線，所述佈線圖案為在第一方向上延伸 跨越單元(202E)之全部且延伸至第一側邊界(右側=204B)及第二側邊界(左側=204D)外部的饋通圖案。全部移除佈線圖案例如為圖2A的佈線圖案207。饋通圖案例如為圖2E的饋通圖案248，從而產生圖2E的P-P圖案208"，所述P-P圖案具有在側邊界204B外部及在側邊界204D外部延伸的部分。
流程自區塊604進行至區塊606。在區塊606，基於佈局圖，製造(A)一或多個半導體罩幕或(B)半導體元件層中的至少一個組件中的至少一者。參見下文圖7的說明。
圖7為根據一些實施例的電子設計自動化(electronic design automation；EDA)系統700的方塊圖。
在一些實施例中，EDA系統700包含APR系統。可例如使用根據一些實施例的EDA系統700實施本文所說明之設計佈線配置之佈局圖的方法。
在一些實施例中，EDA系統700為通用計算元件(general purpose computing device)，所述通用計算元件包含硬體處理器702及非暫時性電腦可讀儲存媒體704。此外，儲存媒體704經編碼為具有電腦程式碼706，即儲存電腦程式碼，其中電腦程式碼706為電腦可執行指令的集合。電腦程式碼706藉由處理器702來執行(至少部分地)代表EDA工具，所述EDA工具實施根據一或多者(如下文中所提及之製程及/或方法)在本文中所說明的方法的一部分或全部。
處理器702經由匯流排708電耦接至電腦可讀儲存媒體704。處理器702亦藉由匯流排708電耦接至I/O介面710。網路介面712亦經由匯流排708電連接至處理器702。網路介面712 連接至網路714，使處理器702及電腦可讀儲存媒體704能經由網路714連接至外部元件。處理器702被配置成執行在電腦可讀儲存媒體704中編碼的電腦程式碼706，以使EDA系統700可用於執行所提及之製程及/或方法的一部分或全部。在一或多個實施例中，處理器702為中央處理單元(central processing unit；CPU)、多核處理器、分佈式處理系統、特殊應用積體電路(application specific integrated circuit；ASIC)及/或合適的處理單元。
在一或多個實施例中，電腦可讀儲存媒體704為電子系統、磁性系統、光學系統、電磁系統、紅外系統及/或半導體系統(或設備、元件)。舉例而言，電腦可讀儲存媒體704包含半導體或固態記憶體、磁帶、可移式電腦磁片、隨機存取記憶體(random access memory；RAM)、唯讀記憶體(read-only memory；ROM)、硬磁碟及/或光碟。在使用光碟的一或多個實施例中，電腦可讀儲存媒體704包含緊密光碟唯讀記憶體(compact disk-read only memory；CD-ROM)、緊密光碟-讀取/寫入(compact disk-read/write；CD-R/W)及/或數位視訊光碟(digital video disc；DVD)。
在一或多個實施例中，儲存媒體704儲存電腦程式碼706，所述電腦程式碼被配置成使EDA系統700(其中此類執行(至少部分地)代表EDA工具)可用以執行所提及之製程及/或方法中的一部分或全部。在一或多個實施例中，儲存媒體704亦儲存便於執行所提及之製程及/或方法的一部分或全部的資訊。在一或多個實施例中，儲存媒體704儲存包含對應於本文中所揭露之單元的此類標準單元的標準單元庫707。
EDA系統700包含I/O介面710。I/O介面710耦接至外部電路。在一或多個實施例中，I/O介面710包含用以將資訊及命令傳達至處理器702的鍵盤、小鍵盤、滑鼠、跡線球、跡線墊、觸控式螢幕及/或游標方向按鍵。
EDA系統700亦包含耦接至處理器702的網路介面712。網路介面712允許EDA系統700與網路714通訊，一或多個其他電腦系統連接至所述網路。網路介面712包含無線網路介面，如藍芽、WIFI、WIMAX、GPRS或WCDMA，或有線網路介面，如乙太網、USB或IEEE-1364。在一或多個實施例中，所提及的製程及/或方法的一部分或全部在兩個或多於兩個系統700中實施。
EDA系統700被配置成經由I/O介面710接收資訊。經由I/O介面710接收的資訊包含藉由處理器702處理的指令、資料、設計規則、標準單元庫及/或其他參數中的一或多者。資訊經由匯流排708傳送至處理器702。EDA系統700被配置成經由I/O介面710接收與UI相關的資訊。資訊作為使用者介面(user interface；UI)742儲存於電腦可讀媒體704中。
在一些實施例中，所提及之製程及/或方法的一部分或全部經實施為由處理器執行的獨立軟體應用程式。在一些實施例中，所提及之製程及/或方法的一部分或全部經實施為軟體應用程式，所述軟體應用程式為額外軟體應用程式的一部分。在一些實施例中，所提及之製程及/或方法的一部分或全部經實施為軟體應用程式的外掛。在一些實施例中，所提及之製程及/或方法中的至少一者經實施為軟體應用程式，所述軟體應用程式為FDA工具之一部分。在一些實施例中，所提及之製程及/或方法的一部分或全 部經實施為由EDA系統700使用的軟體應用程式。在一些實施例中，使用工具來產生包括標準單元之佈局圖，所述工具諸如可購自益華電腦股份有限公司(CADENCE DESIGN SYSTEMS,Inc.)的VIRTUOSO®或另一合適之佈局產生工具。
在一些實施例中，製程經實現為儲存於非暫時性電腦可讀記錄媒體中的程式之功能。非暫時性電腦可讀記錄媒體的實例包含但不限於外部/可移式及/或內部/內建式儲存或記憶體單元，例如光碟(如DVD)、磁碟(如硬碟)、半導體記憶體(如ROM、RAM、記憶卡)及類似者中的一或多者。
圖8為根據一些實施例的半導體元件(例如積體電路(IC))製造系統800及與其相關的IC製造流程的方塊圖。
在一些實施例中，基於佈局圖，使用製造系統800製造(A)一或多個半導體罩幕或(B)半導體積體電路之層中的至少一個組件中的至少一者。
在圖8中，IC製造系統800包含實體，如設計室820、罩幕室830及IC製造商/IC製造廠(「FAB」)850，所述實體在與製造IC元件860相關的設計、開發及製造循環及/或服務中彼此相互作用。系統800中的實體藉由通訊網路連接。在一些實施例中，通訊網路為單個網路。在一些實施例中，通訊網路為多種不同網路，諸如企業內部網路及網際網路。通訊網路包含有線及/或無線通訊通道。每一實體與其他實體中的一或多者相互作用且將服務提供至其他實體中的一或多者及/或自其他實體中的一或多者接收服務。在一些實施例中，單個更大公司擁有設計室820、罩幕室830以及IC工廠850中的兩者或多於兩者。在一些實施例中，設 計室820、罩幕室830以及IC工廠850中的兩者或多於兩者共存於公共設施中且使用公共資源。
設計室(或設計組)820產生IC設計佈局圖822。IC設計佈局圖822包含為IC元件860設計的各種幾何圖案。幾何圖案對應於構成將製造的IC元件860的各種組件的金屬層、氧化物層或半導體層的圖案。各種層組合以形成各種IC特徵。舉例而言，IC設計佈局圖822的一部分包含待形成於半導體基底(如矽晶圓)及安置於所述半導體基底上的多個材料層中的多個IC特徵，如主動區、閘極、源極及汲極、層間內連線的金屬線或通孔以及接合墊的開口。設計室820實施恰當設計程序以形成IC設計佈局圖822。設計程序包含邏輯設計、實體設計或位置及佈線中的一或多者。IC設計佈局圖822呈現於具有幾何圖案之資訊的一或多個資料檔案中。舉例而言，IC設計佈局圖822可以GDSII檔案格式或DFII檔案格式呈現。
罩幕室830包含資料準備832及罩幕製造844。罩幕室830使用IC設計佈局圖822來製造一或多個罩幕845，所述一或多個罩幕待用於根據IC設計佈局圖822製造IC元件860的多個層。罩幕室830執行罩幕資料準備832，其中IC設計佈局圖822經轉譯為代表性資料檔案(representative data file；RDF)。罩幕資料準備832將RDF提供至罩幕製造844。罩幕製造844包含罩幕寫入器。罩幕寫入器將RDF轉換為諸如罩幕(光罩)845或半導體晶圓853的基底上的影像。設計佈局圖822由罩幕資料準備832操縱以遵從罩幕寫入器的特定特性及/或IC工廠850的要求。在圖8中，將罩幕資料準備832及罩幕製造844說明為單獨的元 件。在一些實施例中，罩幕資料準備832及罩幕製造844可統稱為罩幕資料準備。
在一些實施例中，罩幕資料準備832包含光學近接校正(optical proximity correction；OPC)，所述光學近接校正使用微影增強技術來補償影像誤差，如可由繞射、干擾、其他製程效應以及類似者引起的彼等影像誤差。OPC調整IC設計佈局圖822。在一些實施例中，罩幕資料準備832包含其他解析度增強技術(resolution enhancement technique；RET)，如離軸照明、亞解析度輔助特徵、相移罩幕、其他合適技術以及類似者或其組合。在一些實施例中，亦使用反向微影技術(inverse lithography technology；ILT)，其將OPC視為反向成像問題。
在一些實施例中，罩幕資料準備832包含罩幕規則檢查器(mask rule checker；MRC)，所述罩幕規則檢查器檢查IC設計佈局圖822，所述IC設計佈局圖在OPC中已藉由一組罩幕產生規則經受處理，所述罩幕產生規則含有特定幾何及/或連接限制以確保充足裕度，從而考慮半導體製造製程的變化性及類似者。在一些實施例中，MRC在罩幕製造844期間修改IC設計佈局圖822以補償限制性，此可復原由OPC執行的修改的部分以便符合罩幕產生規則。
在一些實施例中，罩幕資料準備832包含微影製程檢查(lithography process checking；LPC)，所述微影製程檢查模擬將由IC工廠850實施以製造IC元件860的處理。LPC基於IC設計佈局圖822模擬此處理以形成模擬製造元件，如IC元件860。LPC模擬中的處理參數可包括與IC製造循環之各種製程相關聯的參 數、與用以製造IC的工具相關聯的參數及/或製造製程之其他態樣。LPC考慮各種因素，諸如空間影像對比度、聚焦深度(depth of focus；DOF)、罩幕誤差增強因子(mask error enhancement factor「MEEF)、其他合適的因素以及類似因素或其組合。在一些實施例中，在模擬製造元件已藉由LPC產生之後，若模擬元件在形狀上並不足夠緊密以滿足設計規則，則OPC及/或MRC重複以進一步優化IC設計佈局圖822。
應理解，罩幕資料準備832的上述說明已出於清晰目的而簡化。在一些實施例中，資料準備832包含如邏輯操作(logic operation；LOP)的額外特徵以根據製造規則修改IC設計佈局圖822。另外，在資料準備832期間應用於IC設計佈局圖822的製程可以各種不同次序執行。
在罩幕資料準備832之後及在罩幕製造844期間，基於經修改IC設計佈局圖822而製造罩幕845或罩幕845之群組。在一些實施例中，罩幕製造844包含基於IC設計佈局圖822進行一或多個微影曝光。在一些實施例中，使用電子束(e-beam)或多個電子束的機制以基於經修改IC設計佈局圖822而在罩幕(光罩(photomask/reticle))845上形成圖案。罩幕845可以各種技術形成。在一些實施例中，罩幕845使用二進位技術形成。在一些實施例中，罩幕圖案包含不透明區及透明區。用於曝光已塗佈在晶圓上的影像敏感材料層(例如光阻)的輻射束(諸如紫外輻射(ultraviolet；UV)束)藉由不透明區阻擋且傳輸穿過透明區。在一個實例中，罩幕845的二進位罩幕版本包含透明基底(例如熔融石英)及塗佈於二進位罩幕的不透光區中的不透光材料(例如 鉻)。在另一實例中，罩幕845使用相移技術形成。在罩幕845的相移罩幕(phase shift mask；PSM)版本中，形成於相移罩幕上的圖案中的各種特徵被配置成以具有恰當相位差，從而提高解析度及成像品質。在各種實例中，相移罩幕可為衰減PSM或交錯PSM。藉由罩幕製造844產生的一或多個罩幕用於多種製程。舉例來說，此類罩幕用於離子植入製程以在半導體晶圓853中形成各種摻雜區，用於蝕刻製程以在半導體晶圓853中形成各種蝕刻區，及/或用於其它合適的製程。
IC工廠850包含晶圓製造852。IC工廠850為IC製造企業，其包含用以製造多種不同IC產品的一或多個製造設施。在一些實施例中，IC工廠850為半導體鑄造廠。舉例而言，可能存在用於多種IC產物的前端製造(front-end-of-line；FEOL)製造)的製造設施，而第二製造設施可為IC產物的互連及封裝提供後端製造(back-end-of-line；BEOL)，且第三製造設施可為鑄造廠企業提供其他服務。
IC工廠850使用由罩幕室830製造的罩幕845以製造IC元件860。因此，IC工廠850至少間接地使用IC設計佈局圖822以製造IC元件860。在一些實施例中，半導體晶圓853藉由IC工廠850使用罩幕845來製造以形成IC元件860。在一些實施例中，IC製造包含至少間接地基於IC設計佈局圖822而執行一或多個微影曝光。半導體晶圓853包含矽基底或其上形成有材料層的其他恰當基底。半導體晶圓853更包含各種摻雜區、介電特徵、多層級內連線以及類似者(形成於後續製造步驟處)中的一或多者。
關於積體電路(IC)製造系統(例如圖8的系統800)及 與其相關聯的IC製造流程的細節見於例如2016年2月9日授予的美國專利第9,256,709號、2015年10月1日公佈的美國核准前公開案第20150278429號、2014年2月6日公佈的美國核准前公開案第20140040838號以及2007年8月21日授予的美國專利第7,260,442號，所述專利中的每一者的全部內容特此以引用的方式併入。所屬領域中具通常知識者將容易看出，所揭露實施例中的一或多者實現上文所闡述的優勢中的一或多者。在閱讀前述發明說明書之後，所屬領域中具通常知識者將能夠實現如本文中所概括地揭露的各種變化、等效物的替代以及各種其他實施例。因此，吾人所需為僅由含於隨附申請專利範圍及其等效物中的定義而限制對本文所授予的保護。
在一實施例中，方法(用以產生佈局圖，其儲存於非暫時性電腦可讀媒體上)包含：產生代表電路的單元，單元包含平行且在第一方向上延伸的第一側邊界及第二側邊界、作為在第二方向上延伸之單元內佈線圖案且代表電路內部之第一訊號之導體的第一佈線圖案以及在第一方向上延伸且代表電路之第二訊號之導體的第二佈線圖案，第二方向垂直於第一方向；將單元內佈線圖案配置為使其第一端位於第一側邊界內部之最小邊界偏移處；以及將第二佈線圖案配置為使其一部分具有在第一側邊界外部延伸突起長度的第一端，突起長度大於最小邊界偏移。在一實施例中，最小邊界偏移為共線之佈線圖案的最小的端對端間距的一半。在一實施例中，方法更包含：將第二佈線圖案配置以保留其第二端與第二側邊界之間的間隙，間隙在第二方向上的大小大於最小邊界偏移。在一實施例中，方法更包含：用虛設圖案填充間 隙；將虛設圖案配置為使其第一端鄰接於第二佈線圖案的第二端；以及將虛設圖案進一步配置為使其第二端位於第二側邊界內部的最小邊界偏移處。在一實施例中，方法更包含將單元內佈線圖案進一步配置為使單元內佈線圖案的第二端位於與單元的第二側邊界的最小邊界偏移處。在一實施例中，方法更包含將單元內佈線圖案進一步配置為保留單元內佈線圖案的第二端與單元的第二側邊界之間的間隙，間隙在第二方向上的尺寸大於最小邊界偏移。在一實施例中，單元內佈線圖案為第一單元內佈線圖案，方法更包含：將第三佈線圖案添加至單元，所述第三佈線圖案為第二單元內佈線圖案且在第二方向上延伸；以及將切割圖案添加至單元，所述切割圖案在第一方向上延伸且實際上將第二單元內佈線圖案分隔成第一部分及第二部分。在一實施例中，以下中的一者為真：第二佈線圖案為在第一方向上延伸且進一步代表電路之輸入/輸出(I/O)端子的接腳圖案；或第二佈線圖案為跨邊界單元內佈線圖案。在一實施例中，方法更包含基於佈局圖而製造(A)一或多個半導體罩幕或(B)半導體元件層中的至少一個組件中的至少一者。
在一實施例中，方法(用以產生佈局圖，其儲存於非暫時性電腦可讀媒體上)包含：產生包含佈線圖案的殼層，所述佈線圖案包含第一金屬化物層，佈線圖案具有與在第一方向上延伸之對應跡線對準的長軸線，佈線圖案具有預設配置，所述預設配置相對於對應跡線具有第一可用空間；以及將殼層精化成單元，所述精化包含在第一方向上選擇性地縮小佈線圖案中的一或多者從而產生第二可用空間(第二可用空間大於第一可用空間)、在第 一方向上增大佈線圖案的一或多個所選者(所選圖案)；以及用至少一個虛設圖案或至少一個佈線圖案中的一或多者回填可用空間。在一實施例中，方法更包含添加一或多個通孔圖案，所述通孔圖案對應地代表第一金屬化物層的一或多個所選圖案與第二金屬化物層中所包含的對應一或多個佈線圖案之間的一或多個連接件。在一實施例中，以下中的至少一者為真：所選圖案中的至少一者為接腳圖案；或所選圖案中的至少一者為跨邊界單元內佈線圖案。在一實施例中，單元包含平行且在第二方向上延伸的第一側邊界及第二側邊界，第二方向垂直於第一方向；增大包含在第一方向上擴展所選圖案中的給定一者使其一部分具有在第一側邊界外部延伸突起長度的第一端，所述突起長度大於最小邊界偏移。在一實施例中，單元包含平行且在第二方向上延伸的第一側邊界及第二側邊界，第二方向垂直於第一方向；精化更包含選擇性地移除佈線圖案中的一者的全部以保留對應跡線空白；回填可用空間包含用佈線圖案回填空白跡線，所述佈線圖案為在第一方向上延伸跨越單元的全部以及在第一側邊界及第二側邊界外部的饋通圖案。在一實施例中，方法更包含基於佈局圖而製造(A)一或多個半導體罩幕或(B)半導體元件層中的至少一個組件中的至少一者。
在一實施例中，半導體元件包含：單元區，其包含代表電路的組件，組件配置為使虛擬周界可圍繞所有組件繪製，虛擬周界為矩形且包含平行且在第一方向上延伸的第一虛擬側邊界及第二虛擬側邊界；其中單元區的組件包含：第一導體，其為電路內部之第一訊號之單元內導體，單元內導體在第二方向上延伸， 第二方向垂直於第一方向，單元內佈線圖案的第一端位於第一虛擬側邊界內部的最小虛擬邊界偏移處；以及電路的第二訊號的第二導體，第二導體在第一方向上延伸，第二導體的一部分具有在第一虛擬側邊界外部延伸突起長度的第一端，所述突起長度大於最小虛擬邊界偏移。在一實施例中，最小虛擬邊界偏移為共線之導體的最小虛擬端對端間距的一半。在一實施例中，單元內導體的第二端位於與單元區的第二虛擬側邊界的最小虛擬邊界偏移處。在一實施例中，第二導體在第二方向上具有一長度，此在第二導體的第二端與第二虛擬側邊界之間產生間隙，間隙在第二方向上的尺寸大於最小虛擬邊界偏移；單元區的組件更包含與第二導體共線且填充間隙的虛設結構、鄰接佈線圖案之第二端的虛設結構的第一端以及位於第二虛擬側邊界內部的最小虛擬邊界偏移處的虛設結構的第二端。在一實施例中，單元內導體在第二方向上具有一長度，此在單元內導體的第二端與區域的第二虛擬側邊界之間產生間隙，間隙在第二方向上的大小大於最小邊界偏移；單元區的組件更包含與單元內導體共線且填充間隙的虛設結構、鄰接單元內導體之第二端的虛設結構的第一端以及位於第二虛擬側邊界內部的最小虛擬邊界偏移處的虛設結構的第二端。
前文概述若干實施例的特徵，以使得在本領域具有知識者可較好地理解本發明的實施例的態樣。在本領域具有知識者應瞭解，其可易於使用本發明的實施例作為設計或修改用於實現本文中所引入的實施例的相同目的且/或達成相同優點的其他方法及結構的基礎。在本領域具有知識者亦應認識到，此類等效構造並不脫離本發明的實施例的精神及範疇，且在本領域具有知識者可 在不脫離本發明的實施例的精神及範疇的情況下在本文中進行各種改變、替代及更改。
200A:佈局圖
202A、232A:單元
204A、204B、204C、204D、234A、234B、234C、234D:側邊界
206、207、208、212、216、236、237、238、242、246:佈線圖案
220:端對端間隙
221:最小邊界偏移
228A1至228A5、228B1至228B5、229A1至229A5、229B1至229B5:切割圖案
250、252:電源網格圖案
H-Track:水平跡線
X-axis(horizontal):X軸(水平)
Y-axis(vertical):Y軸(豎直)

Claims (10)

  1. 一種產生佈局圖的方法，所述佈局圖儲存於非暫時性電腦可讀媒體上，所述方法包括：產生代表電路的單元，所述單元包含：第一側邊界及第二側邊界，平行且在第一方向上延伸；第一佈線圖案，所述第一佈線圖案是在第二方向上延伸的單元內佈線圖案且代表所述電路內部的第一訊號的導體，所述第二方向垂直於所述第一方向；第二佈線圖案，在所述第一方向上延伸且代表所述電路的第二訊號的導體；將所述單元內佈線圖案配置為使所述單元內佈線圖案的第一端位於所述第一側邊界內部的最小邊界偏移處；以及將所述第二佈線圖案配置為使所述第二佈線圖案的一部分具有在所述第一側邊界外部延伸突起長度的第一端，所述突起長度大於所述最小邊界偏移。
  2. 如申請專利範圍第1項所述的產生佈局圖的方法，其中所述最小邊界偏移為共線之佈線圖案的最小的端對端的間距的一半。
  3. 如申請專利範圍第1項所述的產生佈局圖的方法，更包括：將所述第二佈線圖案配置為保留所述第二佈線圖案配置的第二端與所述第二側邊界之間的間隙，所述間隙在所述第二方向上的尺寸大於所述最小邊界偏移。
  4. 如申請專利範圍第1項所述的產生佈局圖的方法，更包 括：將所述單元內佈線圖案進一步配置為保留所述單元內佈線圖案的第二端與所述單元的所述第二側邊界之間的間隙，所述間隙在所述第二方向上的尺寸大於所述最小邊界偏移。
  5. 一種產生佈局圖的方法，所述佈局圖儲存於非暫時性電腦可讀媒體上，所述方法包括：產生包含佈線圖案的殼層，所述佈線圖案包括第一金屬化物層，所述佈線圖案具有與在第一方向上延伸之對應跡線對準的長軸線，所述佈線圖案具有預設配置，所述預設配置相對於所述對應跡線具有第一可用空間；以及將所述殼層精化成單元，所述精化包含：在所述第一方向上選擇性地縮小所述佈線圖案中的一或多者，從而產生第二可用空間，所述第二可用空間大於所述第一可用空間；在所述第一方向上增大所述佈線圖案的一或多個所選圖案，其中所述所選圖案中的一部分具有在所述單元的第一側邊界外部延伸突起長度的第一端，所述突起長度大於所述第一側邊界內部的最小邊界偏移；以及用至少一個虛設圖案或至少一個佈線圖案中的一或多者回填所述可用空間。
  6. 如申請專利範圍第5項所述的產生佈局圖的方法，其中所述精化還包含：添加通孔圖案，所述通孔圖案對應地代表所述第一金屬化物層的圖案與所述佈線圖案的第二金屬化物層中所對應的圖案之間 的連接件。
  7. 如申請專利範圍第5項所述的產生佈局圖的方法，其中：所述單元包括所述第一側邊界及第二側邊界，所述第一側邊界及所述第二側邊界平行且在第二方向上延伸，所述第二方向垂直於所述第一方向；所述精化更包括選擇性地移除所述佈線圖案中的一者的全部以保留對應的空白跡線；以及所述回填所述可用空間包括用佈線圖案回填所述空白跡線，所述佈線圖案為在所述第一方向上延伸跨越所述單元的全部以及在所述第一側邊界及所述第二側邊界外部的饋通圖案。
  8. 一種半導體元件，包括：單元區，包含代表電路的組件，所述組件配置為使虛擬周界圍繞所有的所述組件繪製，所述虛擬周界為矩形且包括：第一側邊界及第二側邊界，平行且在第一方向上延伸；其中所述單元區的所述組件包含：第一導體，為所述電路內部的第一訊號的單元內導體，所述單元內導體在第二方向上延伸，所述第二方向垂直於所述第一方向，所述單元內導體的第一端位於所述第一側邊界內部的最小虛擬邊界偏移處；以及第二導體，所述電路的第二訊號的所述第二導體在所述第一方向上延伸，所述第二導體的一部分具有在所述第一側邊界外部延伸突起長度的第一端，所述突起長度大於所述最小虛擬邊界偏移。
  9. 如申請專利範圍第8項所述的半導體元件，其中所述最小虛擬邊界偏移為共線之導體的最小的端對端的間距的一半。
  10. 如申請專利範圍第8項所述的半導體元件，其中所述單元內導體的第二端位於與所述單元區的所述第二側邊界的所述最小虛擬邊界偏移處。
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