CN110795905B - 生成布局图的方法和半导体器件 - Google Patents

Abstract

方法(生成布局图的方法)包括：生成包括第一和第二侧边界的单元(表示电路)，第一和第二侧边界基本平行并沿第一方向延伸，第一线图案是沿第二方向(基本垂直于第一方向)延伸的单元内线图案，并且表示电路内部的第一信号的导体，并且第二线图案沿第一方向延伸并表示电路的第二信号的导体；配置单元内线图案，使得其第一端基本位于第一侧边界内部的最小边界偏移处；并且配置第二线图案使得其部分具有第一端，该第一端在第一侧边界外部延伸基本大于最小边界偏移的突出长度。本申请的实施例还涉及生成布局图的方法和半导体器件。

Description

生成布局图的方法和半导体器件

技术领域

本发明的实施例涉及生成布局图的方法和半导体器件。

背景技术

集成电路(“IC”)包括一个或多个半导体器件。表示半导体器件的一种方式是具有称为布局图的平面图。布局图是在设计规则的上下文中生成的。一组设计规则对布局图中的相应图案的放置施加约束，例如，地理/空间限制、连接限制等。通常，一组设计规则包括与相邻或邻接单元中的图案之间的间隔和其它相互作用有关的设计规则的子集，其中，图案表示金属化层中的导体。

通常，一组设计规则特定于工艺节点，通过该工艺节点将基于产生的布局图来制造半导体器件。设计规则集补偿相应工艺节点的可变性。这种补偿增加了由布局图产生的实际半导体器件将是布局图所基于的虚拟器件的可接受相应物的可能性。

发明内容

本发明的实施例提供了一种生成布局图的方法，所述布局图存储在非暂时性计算机可读介质上，所述方法包括：生成表示电路的单元，所述单元包括：第一侧边界和第二侧边界，平行并且沿第一方向延伸；第一线图案，所述第一线图案是沿第二方向延伸并且表示所述电路的内部的第一信号的导体的单元内线图案，所述第二方向垂直于所述第一方向；第二线图案，沿所述第一方向延伸并表示所述电路的第二信号的导体；配置所述单元内线图案，使得所述单元内线图案的第一端位于所述第一侧边界的内部的最小边界偏移处；以及配置所述第二线图案，使得所述第二线图案的部分具有第一端，所述第一端在第一侧边界外部延伸大于所述最小边界偏移的突出长度。

本发明的另一实施例提供了一种生成布局图的方法，所述布局图存储在非暂时性计算机可读介质上，所述方法包括：生成包括线图案的壳体，所述线图案包括第一金属化层，所述线图案具有与沿第一方向延伸的相应轨道对准的长轴；所述线图案具有默认布置，所述默认布置相对于所述相应轨道具有自由空间的第一量；以及将所述壳体改进成单元，所述改进包括：在所述第一方向上选择性地收缩一个或多个线图案，从而产生自由空间的第二量，所述第二量大于所述第一量；在所述第一方向上增加一个或多个所选择的线图案(所选择的图案)；以及用一个或多个至少一个伪图案或至少一个线图案回填所述自由空间。

本发明的又一实施例提供了一种半导体器件，包括：单元区域，包括表示电路的组件，所述组件被布置为使得虚拟周界围绕所有组件绘制，所述虚拟周界是矩形的并且包括：第一虚拟侧边界和第二虚拟侧边界，平行并沿第一方向延伸；其中，所述单元区域的组件包括：第一导体，是所述电路的内部的第一信号的单元内导体；所述单元内导体沿第二方向延伸，所述第二方向垂直于所述第一方向；以及所述单元内导体的第一端位于所述第一虚拟侧边界的内部的最小虚拟边界偏移处；以及所述电路的第二信号的第二导体；所述第二导体沿所述第一方向延伸；以及所述第二导体的部分具有第一端，所述第一端在所述第一虚拟侧边界的外部延伸大于所述最小虚拟边界偏移的突出长度。

附图说明

在附图中，通过实例而非限制的方式示出了一个或多个实施例，其中具有相同参考标号的元件始终表示相同的元件。除非另有说明，否则附图未按比例绘制。

图1是根据本发明的至少一个实施例的半导体器件的框图。

图2A是根据一些实施例的默认单元模板的实例的布局图。

图2B是根据一些实施例的图2A的布局图的改进的布局图。

图2C是根据一些实施例的图2B的布局图的改进的布局图。

图2D是根据一些实施例的图2C的布局图的改进的布局图。

图2E是根据一些实施例的图2D的布局图的改进的布局图200E。

图2F是根据一些实施例的图2E的布局图的改进的布局图200F。

图3A是根据一些实施例的半导体器件的单元区域的截面图。

图3B是根据一些实施例的半导体器件的单元区域的截面图。

图4是根据一些实施例的布局图。

图5是根据一些实施例的生成布局图的方法的流程图。

图6是根据一些实施例的生成布局图的方法的流程图。

图7是根据一些实施例的电子设计自动化(EDA)系统的框图。

图8是根据一些实施例的半导体器件制造系统以及与其相关的IC制造流程的框图。

图9和图10示出了根据本发明各个方面的半导体器件的一种实施方式在不同制造阶段的透视图。

具体实施方式

以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实施例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。

而且，为便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)原件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其它方式定向(旋转90度或在其它方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。

在一些实施例中，生成布局图的方法使壳体(其包括线图案的默认布置)改进以在布局图中产生单元。该改进包括：通过全部或部分地去除一个或多个相应线图案的部分，在单元中扩展第一金属化层(例如，层M0)的H轨上的自由空间；布线以建立至第二层金属化层(例如层M1)中的相应线图案的连接；以及然后用伪图案回填自由空间。该方法被描述为M0布线后伪回填，例如，在相应的图2A至图2F的布局图200A至200F中反映的改进中表现出来。

图1是根据本发明的至少一个实施例的半导体器件100的框图。

半导体器件100中尤其包括电路宏(以下称为宏)102。在一些实施例中，宏102是SRAM宏。在一些实施例中，宏102是除SRAM宏之外的宏。宏102包括一个或多个单元区域104。每个单元区域104均包括一个或多个突出引脚(P-P)并且被称为P-P单元区域(P-P单元区域)104。在一些实施例中，一个或多个突出引脚被称为凸凹引脚，其中，单元区域104因此被称为凸凹引脚区域(C-C单元区域)104。具有产生P-P单元区域104的单元的布局图的实例包括本文公开的布局图。

图2A是根据一些实施例的默认单元模板的实例的布局图200A。

布局图200A被逐步改进为相应的图2B至图2F的布局图200B至200F(下面讨论的)。相应地，单元202A和202B逐渐改进为相应的图2B至图2F的相应的单元202B至202F和232B至232F(下面讨论的)。在一些实施例中，图2F的单元202F和232F中的一个或两个的功能是相应的布尔逻辑功能。在一些实施例中，图2F的单元202F和232F中的一个或两个的功能是相应的存储功能。基于包括图2F的布局图200F的较大布局图制造的半导体器件的实例是图1的半导体器件100，其中，一个或多个P-P单元区域104对应于单元202，并且一个或多个P-P单元区域104对应于单元232。单元202F和232F中的每个(其表示相应单元202A和232A的改进)表示基于包括图2F的布局图200F的较大布局图制造的半导体器件的相应的功能。在一些实施例中，该功能是布尔逻辑功能。在一些实施例中，该功能是存储功能。

图2A的布局图200A包括默认单元模板的示例202A和232A(下文中，单元202A和232A所对应的)。回想单元202F和232F是相应单元202A和232A的改进，单元202F和232F是未完成单元，其用作改进的起始点(或壳体)，从而产生相应的单元202F和232F。

单元202A和232A相对于假想网格布置，该网格包括轨道T(i-4)、...、T(i-1)、T(i)、T(i+1)、...、T(i+5)，其中，i是整数且0≤i，其中，每个轨道沿第一方向延伸。在一些实施例中，第一方向是水平方向。在一些实施例中，第一方向是X轴。

单元202A具有周界，该周界包括顶部的侧边界204A、右侧的侧边界204B、底部的侧边界204C和左侧的侧边界204D。单元232A具有周界，该周界包括顶部的侧边界234A、右侧的侧边界234B、底部的侧边界234C和左侧的侧边界234D。在相应的顶部处的侧边界204A和234A以及在相应的底部处的侧边界204C和234C基本平行于第一方向。相应右侧上的侧边界204B和234B以及相应左侧上的侧边界204D和234D基本平行于第二方向，其中，第二方向基本垂直于第一方向。在第一方向是水平方向的一些实施例中，第二方向是垂直方向。在第一方向是X轴方向的一些实施例中，第二方向是Y轴方向。单元202A的侧边界204B与单元232A的侧边界234D基本共线。因此，单元202A在水平方向上邻接单元232A。

单元202A包括矩形的线图案206、207、208、212和216。线图案206、207、208、212和216的长对称轴与相应的H轨道T(i-2)、T(i-1)、T(i)、T(i+1)和T(i+2)基本对准。默认单元模板的单元232A包括矩形的线图案236、237、238、242和246。线图案236、237、238、242和246的长对称轴与相应的H轨道T(i-2)、T(i-1)、T(i)、T(i+1)和T(i+2)基本对准。

假设基于包括图2F的布局图200F(其中，布局图200F是布局图200A的改进)的较大布局图制造半导体器件的工艺节点使用双图案化光刻。因此，线图案206、208、216、236、238和246如图所示，而线图案207、212、237和242如图所示。

在布局图200F中仍存在线图案206、207、208、212、216、236、237、238、242和/或246的每个中的一些或全部(在下文中，剩余线图案)的情况下，剩余线图案对应于包括在半导体器件中的第一金属化层M_1st中的导体，该半导体器件基于包括图2F的布局图200F的较大布局图制造。在一些实施例中，取决于制造这种半导体器件的相应工艺节点的编号惯例，第一(1st)金属化层M_1st是金属化层0，M0或金属化层1，M1。在图2A至图2F中，假设M_1st为M0。在一些实施例中，M0是其中形成晶体管的晶体管层之上的第一金属化层(见下面讨论的图3A)。

在一些实施例中，单元202A和232A包括相应的晶体管层(未示出)。在一些实施例中，每个单元202A和232A的晶体管层均包括相应的子层(未示出)。子层包括对应于电路的组件(例如，晶体管)的组件图案(未示出)，该电路将由包括布局图200F(其中，布局图200F是布局图200A以及布局图200B至200E(下面讨论的)的改进)的较大布局图产生。

在一些实施例中，每个单元202A和/或232A的晶体管层被指定用于CMOS配置，从而使得基于布局图(包括单元202A和/或232A)制造的半导体器件将是CMOS器件。基于布局图200F(布局图200F是布局图200A的改进)制造的CMOS半导体器件的实例是图1的半导体器件100，其中，半导体器件100的P-P单元区域104A由单元202A或单元232A产生。在指定用于CMOS配置的情况下，单元202A被组织成指定用于PMOS配置的第一区域(未示出)和指定用于NMOS配置的第二区域(未示出)。关于CMOS配置和相应制造的细节可以在例如2014年7月22日授权的美国专利第8,786,019号中找到，其全部内容结合于此作为参考。在一些实施例中，每个单元202A和/或232A的晶体管层被指定用于PMOS配置而不用于CMOS配置。在一些实施例中，每个单元202A和/或232A的晶体管层被指定用于NMOS配置而不用于CMOS配置。

下文中，将参考图9和图10对CMOS配置和相应制造进行描述。

参照图9，CMOS FinFET器件1100包括：衬底1210，包括第一区域1219和第二区域1221；鳍式结构1212，包括多个鳍状件1212a-1212d；绝缘材料1214，设置在鳍式结构1212的每个鳍状件1212a和1212d之间。第一区域1219包括NMOS FinFET器件并且第二区域1221包括PMOS FinFET器件。第一区域1219中的每个鳍状件(例如，鳍式结构1212的1212a和1212b)包括III-V材料，并且第二区域1221的每个鳍状件(例如，鳍式结构1212的1212c和1212d)包括Ge材料。第一区域1219中的鳍状件具有高度h1，并且第二区域1221中的鳍状件具有高度h2。高度h1大体上与高度h2相同。在鳍式结构1212的每个鳍状件1212a-1212d上方形成的是栅极结构1810。对于鳍式结构1212的每个鳍状件1212a-1212d，栅极结构1810将CMOSFinFET器件1100的源极/漏极(S/D)区1820隔离。对于鳍式结构1212的每个鳍状件1212a-1212d，沟道区限定在S/D区1820之间并且位于栅极结构1810的下面。特别地，在这些实施方式中，NMOS器件的所有S/D区1820包括III-V材料，并且PMOS器件的所有S/D区1820包括Ge材料。进一步地，所有各自的沟道区包括与各自的S/D区相同的材料。换句话说，NMOS器件的所有沟道区包括III-V材料并且PMOS器件的所有沟道区包括Ge材料。

仍然参照图9，栅极结构1810横跨鳍式结构1212，并且在所述的实施方式中，栅极结构1810形成在鳍式结构1212的中心部分上。栅极结构1810可包括栅极介电层1812、栅电极1814、以及栅极间隔件。栅极介电层1812包括介电材料，例如，氧化硅、高k介电材料、其它合适的介电材料、或者它们的组合。高k介电材料的实例包括HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、氧化锆、氧化铝、二氧化铪-氧化铝(HfO2Al2O3)合金、其它合适的高k介电材料、和/或它们的组合。栅电极1814包括多晶硅和/或金属，其中金属包括Al、Cu、Ti、Ta、W、Mo,TaN、NiSi、CoSi、TiN、WN、TiAl、TiAlN、TaCN、TaC、TaSiN、其它导电材料、或者它们的组合。栅电极可在先栅极工艺或者后栅极工艺中形成。栅极结构1810可包括许多其它层，例如，覆盖层(capping layer)、界面层、扩散层、势垒层、或者它们的组合。硬掩模层可形成于栅极结构1810上方。硬掩模层可包括氧化硅、氮化硅、氮氧化硅、碳化硅、其它合适的材料、或者它们的组合。

栅极结构1810通过合适的工艺(包括沉积、光刻图案化、以及蚀刻工艺)形成。沉积工艺包括化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)、高密度等离子体CVD(HDPCVD)、金属有机物CVD(MOCVD)、远程等离子体CVD(RPCVD)、等离子体增强CVD(PECVD)、低压CVD(LPCVD)、原子层CVD(ALCVD)、大气压CVD(APCVD)、电镀、其它合适的方法、或者它们的组合。光刻图案化工艺包括光刻胶涂布(例如，旋涂)、软烘烤、掩模对准、曝光、曝光后烘烤、显影光刻胶、冲洗、干燥(例如，硬烘烤)、其它合适的工艺、或者它们的组合。可选地，光刻曝光工艺由其它方法实施或者取代，例如，无掩模光刻、电子束写入、离子束写入。在又一可选的实施方式中，光刻图案化工艺可实施纳米压印技术。蚀刻工艺包括干法蚀刻，湿法蚀刻，和/或其它蚀刻方法。

参照图10，在另外的实施方式中，对在S/D区域1820中的III-V材料1222和Ge材料1226开凹槽并且第一掺杂半导体材料1822，第二掺杂半导体材料1824分别沉积于S/D区1820中的被开凹槽的III-V材料1222和Ge材料1226的上方。开凹槽可包括回蚀刻III-V材料1222和Ge材料1226使得III-V材料1222和Ge材料1226的顶面在绝缘材料1214的顶面下的平面中。第一掺杂半导体材料1822，第二掺杂半导体材料1824的沉积可包括分别在S/D区域1820中的被开凹槽的III-V材料1222和被开凹槽的Ge材料1226上直接外延生长第一掺杂半导体材料1822，第二掺杂半导体材料1824。在一些实施方式中，第一掺杂半导体材料1822，第二掺杂半导体材料1824不包括在沟道区1820中。外延生长第一掺杂半导体材料1822，第二掺杂半导体材料1824可包括选择掺杂的半导体材料使得器件的性能(例如，载流子迁移率)提高。例如，对于CMOS FinFET器件1100的NMOS FinFET器件，第一掺杂半导体材料1822可包括SiC、Ge、SiGe:P、SiAs、SiP。对于CMOS FinFET器件1100的PMOS FinFET器件，第二掺杂半导体材料1824可包括锗Ge、InGaAs、GaAsSb、InAs、InP。

如图10所示，鳍式结构1212设置于衬底1210上方，并且包括第一区域1219中的鳍状件(例如，1212a和1212b)和第二区域12121中的鳍状件(例如，1212c和1212d)。鳍状件1212a和1212b包括：第一部分，包含与衬底1210的材料相同的材料；第二部分，包含沉积在第一部分上方的III-V材料1222；以及第三部分，包含设置于第二部分上方的第一掺杂半导体材料1822。鳍状件1212c和1212d包括：第一部分，包含与衬底1210的材料相同的材料，第二鳍状件的第二部分，包含沉积在第一部分上的锗(Ge)材料1226，以及第三部分，包含设置在第二部分上的第二掺杂半导体材料1824。进一步地，栅极结构1810设置在包括III-V材料的鳍状件1212a和1212b的中心部分上，其隔离CMOS FinFET器件中的NMOS FinFET器件的源极区和漏极区1820，并且还设置在包括Ge材料的鳍状件1212c和1212d的中心部分上，其隔离CMOS FinFET器件的PMOS FinFET器件的源极区和漏极区1820。特别地，在这些实施方式中，对在S/D区1820中的III-V材料1222和Ge材料1226开凹槽并且沉积第一掺杂半导体材料1822和第二掺杂半导体材料1824被，沟道区保留最初的外延生长材料(例如，III-V材料和Ge材料)。换句话说，所有NMOS器件的沟道区包括III-V材料并且所有PMOS器件的沟道区包括Ge材料。

CMOS FinFET器件1100可包括可通过后续工艺形成的附加部件。例如，后续工艺可进一步在衬底上形成各种接触件/通孔/线路以及多层互联部件(例如，金属层和层间电介质)，配置成连接CMOS FinFET器件的各种部件或者结构。附加的部件可提供器件之间的电互联。例如，多层互联件包括垂直互联件(例如，常规通孔或者接触件)，以及水平互联件(例如，金属线)。各种互联部件可实施包括铜，钨，和/或硅化物的各种导电材料。在一实例中，镶嵌和双镶嵌工艺被用来形成与多层互联结构有关的铜。在另一实施方式中，钨被用于形成接触孔中的钨插塞。

通过单元202A和232A中的每个示例化的默认单元模板假设线图案206、207、208、212、216、236、237、238、242和246中的每个：不延伸超出相应的单元202A和232A的周界；并且在水平方向上具有最大长度。与默认单元模板相关的工艺节点的默认第一设计规则在基本共轨对准的线图案的端部之间施加最小间隙(端至端间隙)220。在一些实施例中，相应的第二默认设计规则在线图案的端部和单元的侧边界之间施加最小边界偏移221。在一些实施例中，最小边界偏移221基本是端至端间隙220的一半。

鉴于最小边界偏移221，单元202A包括矩形切割图案228A1至228A5和228B1至228B5，并且单元232A包括切割图案229A1至229A5和229B1至229B5。通常，在主题图案位于给定切割图案下面使得主体图案的部分与给定切割图案重叠的情况下，给定切割图案用于指示主题图案的重叠部分最终将在相应的半导体器件的制造期间被去除。切割图案228A1、228A3、228A5、228B1、228B3、228B5、229A1、229A3、229A5、229B1、229B3和229B5如图所示，以指示相对于相应的线图案206、208、216的切割意义。切割图案228A2、228A4、228B2、228B4、229A2、229A4、229B2、229B4如图所示，以指示相对于相应的线图案207、212、237和242的切割意义。

切割图案228A1至228A5和228B1至228B5以及229A1至229A5和229B1至229B5是矩形的。出于说明的目的，切割图案228A1至228A5的长对称轴粗略地但基本不与单元202A的侧边界204D对准，并且切割图案228B1至228B5的长对称轴粗略地但基本不与单元202A的侧边界204B对准。这种粗略对准使得更容易辨别图2A中的每个切割图案228A1至228A5和228B1至228B5。

实际上，切割图案228A1至228A5和228B1至228B5的长对称轴将基本与单元202A的相应侧边界204D和204B对准。类似地，出于说明的目的，切割图案229A1至229A5和229B1至229B5的长对称轴粗略地但基本不与单元232A的相应侧边界234D和234B对准。实际上，切割图案229A1至229A5和229B1至229B5的长对称轴将基本与单元232A的相应侧边界234D和234B对准。在一些实施例中，切割图案228B1至228B5在相应的切割图案229A1至229A5上方对准。在一些实施例中，切割图案229A1至229A5在相应的切割图案228B1至229B5上方对准。在一些实施例中，切割图案228B1至228B5与相应的切割图案229A1至229A5合并。

在图2A中，包括M0的线图案还包括电网(PG)图案250和252，电网(PG)图案250和252是矩形的并且表示基于布局图200F(其中，布局图200F是布局图200A的改进)制造的半导体器件的较长的相应电网线的部分。因此，矩形的PG图案250和252被示出为在水平方向上延伸到单元202A和232A的外部。PG图案250和252的长对称轴基本平行于水平方向。在一些实施例中，PG图案250被指定用于第一参考电压，并且PG图案252被指定用于第二参考电压。在一些实施例中，第一参考电压是VDD，并且第二参考电压是VSS。

在双图案化光刻的假设下，PG图案250和252如图所示。切割图案228A1、228B1、229A1、229B1、228A5、228B5、229A5和229B5位于相应的PG图案250和252上面，但仅相对于相应的线图案206、216、236和246具有切割意义。PG图案250和252不受切割图案228A1、228B1、229A1、229B1、228A5、228B5、229A5和229B5的影响。

图2B是根据一些实施例的布局图200A(图2A)的改进的布局图200B。

图2B的布局图200B类似于图2A的布局图200A。为简洁起见，布局图200B的讨论将集中于布局图200B相对于布局图200A的差异。

布局图200B表示布局图200A在多个方面的改进。在至少第一方面，例如，布局图200B表示布局图200A的改进，例如，在识别哪些切割图案228A1至228A5、228B1至228B5、229A1至229A5、229A1至229A5和229B1至229B5应该保留以(至少部分地)实现相应的单元202F和232F所代表的功能(其中，单元202F和232F是相应的单元202B和232B的改进)方面。

作为实例，在图2B中，为了(至少部分地)实现相应单元202F和232F所代表的功能，假设线图案206和236中的每个均应当是单元内线图案。在一些实施例中，单元内线图案206和236表示半导体器件的相应单元区域中的导体，该半导体器件是基于包括图2F的布局图200F的较大布局图制造的。在一些实施例中，单元内线图案表示半导体器件中的相应单元区域中的单元内导体，该半导体器件基于包括图2F的布局图200F的较大布局图制造，其中，单元内导体承载相应的单元区域的功能内部的信号。单元内导体与引脚不同。引脚是一种类型的导体，其承载相应单元区域的功能的输入/输出(I/O)信号。

更具体地，如图2B的实例，为了(至少部分地)实现相应单元202F和232F所代表的功能(其中，单元202F和232F再次是相应的单元202B和232B的改进)，进一步假设单元内线图案206和236的每个应该在水平方向上具有最大长度，以(至少部分地)实现相应的单元202F和232F所代表的功能。在一些实施例中，在没有某些相反原因的情况下，例如，布线冲突、单元内线图案(例如，图案206和236)在水平方向上默认为最大长度，使得已经基于相应的布局图(例如，布局图200A)制造的半导体器件显示相应增加的结构密度。这种半导体器件可以更快地平坦化，例如，因为增加的结构密度减少了表面形貌的不规则性。在一些实施例中，最大长度(L_MAX)基本等于单元的宽度(L_W)和最小边界偏移(L_OFF)的两倍之间的差值，从而使得L_MAX≈L_W-2*L_OFF。因此，在改进的该点处，显然切割图案228A1和228B1应该位于单元内线图案206的相应端部上面，并且切割图案229A1和229B1应该位于单元内线图案236的相应端部上面。切割图案228A、228B’、229A和229B如图所示，表示相对于相应的线图案206和236的切割意义。切割图案228A1、228B1、229A1和229B1位于相应的PG图案250和252上面，并且线图案207和237仅相对于线图案206和236具有切割意义。PG图案250和252以及线图案207和237不受相应切割图案228A1、228B1、229A1和229B1的影响。

在至少第二方面，例如，布局图200B表示布局图200A的改进，例如，在识别所需的附加切割图案，以(至少部分地)实现相应的单元202F和232F所代表的功能(其中，单元202F和232F再次是相应单元202B和232B的改进)方面。更具体地，为了(至少部分地)实现相应单元202F和232F所表示的功能，作为实例，假设线图案216和246的每个应该基本分成两半，分成相应的线图案216A、216B、246A和246B，以(至少部分地)实现相应的单元202F和232F所代表的功能。在一些实施例中，线图案216和246被分成除了两半之外的相应部分。因此，在改进的该点处，显然应该将切割图案228C和229C添加到相应的单元202B和232B。

切割图案228C和229C如图所示，以指示相对于相应的线图案216和246的切割意义。切割图案228C和229C位于PG图案252和线图案212和242上面，但仅限于相对于线图案(例如206、208、216、236、238和246)具有切割意义。PG图案252和线图案212和242不受相应切割图案228C和229C的影响。

在至少第三方面，例如，布局图200B表示布局图200A的改进，例如，在去除可能不需要的图2A的切割图案228A2至228A5、228B2至228B5、229A2至229A5和229B2至229B5的部分，以(至少部分地)实现相应单元202F和232F所代表的功能(其中，单元202F和232F再次是相应单元202B和232B的改进)。在改进的该点处，不清楚应该保留多少(如果有的话)线图案207、208、212、237、238和242。因此，在改进的该点处，已经去除了位于相应线图案207、208和212的端部上面的切割图案228A2至228A5和228B2至228B5，并且已经去除了图案229A2至229A5和229B2至229B5的位于相应线图案237、238和242的端部上面的部分。

图2C是根据一些实施例的布局图200B(图2B)的改进的布局图200C。

图2C的布局图200C类似于图2B的布局图200B。为简洁起见，布局图200C的讨论将集中于布局图200C相对于布局图200B的差异。

布局图200C表示布局图200B在多个方面的改进。在至少第一方面，例如，布局图200C表示布局图200B的改进，例如，在已经确定相应单元202B和232B中的哪些线图案207、208、212、236、238和242可能在不损害(至少部分地)实现相应单元202F和232F(其中单元202F和232F是相应单元202C和232C的改进)所代表的功能的情况下被去除。继续图2B的实例至图2C，确定线图案207和237不是必需的，以(至少部分地)实现相应单元202F和232F所表示的功能。因此，布局图200C示出了没有与轨道T(i-1)对准的线图案，这反映了线图案207和237已经被去除。

参照图2C，在至少第二方面，例如，布局图200C表示布局图200B的改进，例如，在已经确定相应线图案208、212、216A、216B、238、242、246A和246B的哪些部分可以在不损害(至少部分地)实现相应单元202F和232F(其中单元202F和232F是相应单元202C和232C的改进)所代表的功能的情况下被去除。进一步继续图2B的实例至图2C，确定可以去除相应线图案208、212、216A、216B、238、242、246A和246B的部分而不损害(至少部分地)实现相应单元202F和232F所代表的功能的能力，从而产生缩短的(在水平方向上)相应线图案208’、212’、216A’、216B’、238’、242’、246A’和246B’以及相应的间隙209、213A、213B、217A、217B、239、243和247。在改进的该点处，不清楚线图案208’、212’、216A’、216B’、238’、242’、246A’和246B’中的任何一个随后是否会在水平方向上延伸。因此，除了由相应的切割图案228C和229C(如上所述)产生的线图案的端部之外，在线图案208’、212’、216A’、216B’、238’、242’、246A’和246B’中的相应端部处未示出切割图案或伪图案(之后讨论的)。

图2D是根据一些实施例的布局图200C(图2C)的改进的布局图200D。

图2D的布局图200D类似于图2C的布局图200C。为简洁起见，布局图200D的讨论将集中于布局图200D相对于布局图200C的差异。

布局图200D至少在第一方面表示布局图200C的改进，例如，已经确定线图案208’、212’、216A’、216B’、238’、242’、246A’和246B’中的哪一个将横跨相应的单元侧边界选择性地延伸，以(至少部分地)实现相应的单元202F和232F(其中，单元202F和232F是单元202D和232D的相应改进)所代表的功能。继续图2C的实例至图2D，确定：线图案208’可以延伸至横穿侧边界204B，产生线图案208”(见图2E)，其在单元202D的周界外部突出到单元232D中；并且线图案246A’可以延伸以横穿侧边界234D，从而产生线图案246A”(见图2E)，其在单元232D的周界外部突出到单元202D中。在一些实施例中，布局布线(P&R)工具(例如，软件)用于确定线图案可以延伸为横穿边界，例如线图案208’可以延伸为横穿侧边界204B并且线图案246A’可以延伸为横穿侧边界234D。

更具体地，进一步继续图2C的实例至图2D，线图案208’和246A’中的每个都是引脚图案，该引脚图案表示半导体器件的相应单元区域中的引脚，半导体器件是基于包括图2F的布局图200F的较大布局图制造，其中，引脚(再次)是承载相应单元区域的功能的输入/输出(I/O)信号的一种类型导体。如上所述，引脚与单元内导体不同。在一些实施例中，线图案208’和/或线图案246A’是跨边界单元内线图案，其横跨单元的侧边界延伸。

在一些实施例中，确定将线图案208’(下文称为引脚图案208’)延伸到232D考虑了紧邻的上面的金属化层中的哪些导体图案可用于连接至引脚图案208’。进一步继续图2C的实例至图2D，回想引脚图案208’包括在金属化层M0中，紧邻的上面的层是金属化层M1。因此，图2D示出了包括在层M1中的线图案260A至260S。线图案260A至260S是矩形的。线图案260A至260S的长对称轴基本与相应的V-轨道(未示出)对准，其中，V-轨道在垂直方向上延伸。假设基于包括图2F的布局图200F(其中，布局图200F是布局图200A的改进)的较大布局图制造半导体器件的工艺节点使用双图案化光刻。因此，线图案260A、260C、260E、260G、260I、260K、260M、260O、260Q和260S如图所示，而线图案260B、260D、260F、260H、260J、260L、260N、260P和260R如图所示。

在图2C中，确定应当去除从侧边界204D朝向侧边界204B延伸并且部分地在线260F下面结束的引脚图案208’的部分。因此，在图2D中，确定引脚图案208’是否以及在何种程度上可以在水平方向上朝向并超出单元202D的侧边界204B延伸。在图2D中，假设线图案260F至260L与引脚图案208’以及单元202D的引脚图案208’和单元232D的线图案238’之间的水平方向上的间隙239重叠。如果线图案260F至260L中的一个或多个可以用于制成至引脚图案208’的连接，并且如果是，则用通孔图案(未示出)表示。这种通孔图案将代表层M0和M1之间的互连层(未示出)中的通孔(导电结构)。

进一步继续图2C的实例至图2D，相对于水平方向，引脚图案208’仅部分地与线图案260F重叠。在一些实施例中，M1层中的给定线图案(下文中，给定的M1图案)在M0层中的相应给定线图案(下文中，给定M0图案)(加上给定M0图案的延伸(相对于水平方向)超出给定M1图案的第一和第二侧中的每个的预定距离)上方的完全重叠(相对于水平方向)被认为是足够的重叠量，以在给定M0图案和相应的给定M1图案之间制成基于通孔的连接。因此，这里，确定引脚图案208’与线图案260F的重叠不足以在其间插入通孔图案，如相应的圆形反斜杠符号264A所示。由于提供最小端至端间隙220的第一设计规则，还认识到线图案208’不能足够远地延伸到单元232D中，以提供线图案260M的足够的重叠，从而制成它们之间的基于通孔的连接，如相应的圆形反斜杠符号264H所示。还假设线图案260G、260H、260I和260J中的每个都具有布线冲突，因此不能用于至引脚图案208’的连接，如相应的圆形反斜杠符号264B、264C、264D和264F所示。

又进一步继续图2C的实例至图2D，进一步假设线图案260J和260L都没有布线冲突，并且因此每个都可用于至引脚图案208’的连接，如相应的复选标记264E和264G所示。将引脚图案208’连接至线图案260L将需要将引脚图案208’进一步延伸到单元232D中，而不是将引脚图案208’连接至线图案260J。通常，较短的线图案长度在长度累积电阻、信号传播延迟等方面更好。因此，在布局图200D中，假设引脚图案208’延伸为连接至线图案260J。在一些实施例中，引脚图案208’延伸为连接至线图案260L。

类似地，在图2D中，参照引脚图案246A’，相对于水平方向，并且还继续图2C的实例至图2D，还假设线图案260I至260N与引脚图案246A’以及单元232D的引脚图案246A’和单元202D的线图案216B’之间的水平方向上的间隙217B重叠。由于提供最小端至端间隙220的第一设计规则，认识到线图案246A’不能足够远地延伸到单元202D中来提供线图案260I的在与线图案246A’之间制成基于通孔的连接的足够的下层重叠，如相应的圆形反斜杠符号266A所示。类似地，还认识到线图案246A’不能足够远地延伸到单元232D的侧边界234B来提供线图案260N在与线图案246A’之间制成基于通孔的连接的足够的下层重叠，如相应的圆形反斜杠符号266F所示。进一步继续图2C的实例至图2D，还假设线图案260K、260L和260M中的每个都具有布线冲突，并且因此不能用于至引脚图案246A’的连接，如相应的圆形反斜杠符号266C、266D和266E所示。进一步假设线图案260J不具有布线冲突，并且因此可用于至引脚图案246A’的连接，如相应的复选标记266B所示。

为了简化说明，已经假设线图案260J相对于制成至引脚图案208’和引脚图案246A’中的每个的基于通孔的连接都没有布线冲突。在一些实施例中，相应单元202F和232F所代表的功能(其中，单元202F和232F再次是单元202B和232B的相应改进)可以通过使用至线图案260J的相应的基于通孔的连接(见下面讨论的图2F)将引脚图案208’电连接至引脚图案246A’来(至少部分地)实现。在一些实施例中，为了(至少部分地)实现相应单元202F和232F所代表的功能，引脚图案208’不应通过线图案260J以及它们之间的相应的基于通孔的连接而电连接至引脚图案246A’；因此，在这样的实施例中，线图案260A、260C、260E、260G、260I、260K、260M、260O、260Q和260S特有的切割图案(未示出)位于线图案260J和轨道T(i+2)的交叉点上方。在一些实施例中，线图案260J将相对于制成至引脚图案208’的基于通孔的连接而不相对于引脚图案246A’具有布线冲突，而线图案260G、260H、260I和260J中的一个或多个将相对于制成至引脚图案208’的基于通孔的连接不具有布线冲突。在一些实施例中，线图案260J将相对于制成至引脚图案246A’的基于通孔的连接而不相对于引脚图案208’具有布线冲突，而线图案260K、260L和260M中的一个或多个将相对于制成至引脚图案246A’的基于通孔的连接而不具有布线冲突。

图2E是示出根据一些实施例的布局图200D(图2D)的改进的布局图200E。

图2E的布局图200E类似于图2D的布局图200D。为简洁起见，布局图200E的讨论将集中于布局图200E相对于布局图200D的差异。

布局图200E表示布局图200D在多个方面的改进。布局图200E至少在第一方面表示布局图200D的改进，例如，在显示上面在图2D的布局图200D的上下文中描述的确定的结果方面。继续图2D的实例至图2E，图2D的引脚图案208’已经延伸为横穿单元232E的侧边界234D，从而产生线图案208”，并且图2D的引脚图案246A’已经延伸为横穿单元202E的侧边界204B。引脚图案208”的部分208P延伸到单元232E中，从而使引脚图案208”可被描述为突出引脚(p-引脚)图案208”，并且单元202E可进一步描述为突出引脚(P-P)单元202E。引脚图案246A”的部分246AP延伸至单元202E中，从而使得引脚图案246A”可被描述为突出引脚(p-引脚)图案246A”，并且单元232E可进一步描述为P-P单元232E。基于较大布局图(包括诸如图2F的布局图200F)制造的半导体器件将包括对应于P-P单元202E和P-P单元232E的第一和第二P-P单元区域104。P-引脚图案208”在单元202E的周界外部突出到单元232E中，从而在p-引脚图案208”和线图案238’之间产生较小的间隙239’。P-引脚图案246A”在单元232E的周界外部突出到单元202E中，从而在线图案216B’和p-引脚图案246A”之间产生较小的间隙217B’。

布局图200E表示布局图200D在至少第二方面的改进，例如，在示出通孔图案224和244方面，通孔图案224和244表示层M1的线图案260J(图2E中未示出但是见图2D)和层M0的相应p-引脚图案208”和246A”之间的电连接。通孔图案224和244将表示层M0和M1之间的互连层(未示出)中的通孔(导电结构)。基于较大布局图(包括诸如图2E的布局图200E)制造的半导体器件将包括对应于通孔图案224和244的第一和第二通孔。

在至少第三方面，布局图200E表示布局图200D的改进，例如，在添加矩形的并且被称为穿通图案的线图案248方面。穿通图案248的长轴基本与H轨道T(i-1)对准。穿通图案248对应于半导体器件的层M0中的穿通导体，该半导体器件基于包括图2F的布局图200F(布局图200F是布局图200E的改进)的较大布局图制造。穿通导体(在水平方向上)延伸横跨整个至少一个单元区域(下文中，至少一个跨越单元区域)，以连接至少一个跨越单元区域的相对侧(相对于水平方向)上的第一和第二单元区域。

穿通图案248的部分249A在整个P-P单元202F的内部并且跨越(在水平方向上)整个P-P单元202F。穿通图案248的部分249B在整个P-P单元232F的内部并且跨越(在水平方向上)整个P-P单元232F。在一些实施例中，参照P-P单元202F，穿通图案248的第一端(在水平方向上)远离侧边界204B并且在侧边界204D的外部延伸，并且延伸至在侧边界204D处邻接P-P单元202F的第一外部单元(未示出)。在这样的实施例中，参照P-P单元232F，穿通图案248的第二端(在水平方向上)远离侧边界234D并且在侧边界234B的外部延伸，并且延伸至在侧边界234B邻接P-P单元232F的第二外部单元(未示出)。因此，在这样的实施例中，穿通图案248用于连接第一外部单元(未示出)和第二外部单元(未示出)。

图2F是根据一些实施例的布局图200E(图2E)的改进的布局图200F。

图2F的布局图200F类似于图2E的布局图200E。为简洁起见，布局图200F的讨论将集中于布局图200F相对于布局图200E的差异。

布局图200F表示布局图200E在多个方面的改进。在至少第一方面，布局图200F表示布局图200E的改进，例如，在未示出层M1的线图案260A至260S方面。为了简化说明，线图案260A至260S未在图2F中示出。

在至少第二方面，布局图200F表示布局图200E的改进，例如，在布局图200F中相对于布局图200E添加伪图案方面。继续图2E的实例至图2F，已经将伪图案209’、213A’、213B’和217A’添加至P-P单元202F，并且已经将伪图案239’、243’和247’添加到P-P单元232F。伪图案209’、213A’、213B’和217A’填充图2E的相应间隙209、213A、213B和217A。伪图案239’、243’和247’填充图2E的相应间隙239、243和247。每个伪图案207’、209’、213A’、213B’和217A’以及239’、243’和247’表示半导体器件的相应P-P单元区域的伪结构，该半导体器件基于较大布局图(包括图2F的布局图200F)制造。

在一些实施例中，伪结构具有看起来是导体但不导电的结构的形状和取向。在一些实施例中，导体形结构包括导电的导体部分和不导电的伪部分。在一些实施例中，在制造期间，首先导体形结构不导电，并且然后通过相应的掺杂工艺使导体形结构的导体部分导电，而伪部分被掩蔽并保持未掺杂。通常，沿着导体轨道用相应的伪图案替换空的空间使得伪填充的布局图表现出改善的图案密度。基于伪填充布局图(例如，图2F的布局图200F)制造的半导体器件表现出相应增加的结构密度。这种半导体器件可以更快地平坦化，例如，因为增加的结构密度减少了表面形貌的不规则性。

在一些实施例中，继续图2E的实例至图2F，尽管作为穿通图案248的可选方案，伪图案207’也被添加到P-P单元202F，并且伪图案237’也被添加到P-P单元232F。实际上，伪图案207’和237’代替图2B的线图案207和237(其中，在图2C的改进中已经相对于图2B去除了线图案207和237)。伪图案207’和237’中的每个均表示半导体器件的相应P-P单元区域中的伪结构，该半导体器件基于包括图2F的布局图200F的较大布局图制造。

布局图200F表示布局图200E在至少第三方面的改进，例如，在布局图200F中相对于布局图200E恢复了先前去除的一些切割图案方面。继续图2E的实例至图2F，已经在图2F中恢复切割图案228A2至228A5、228B2、228B4、229A2、229A4和229B2至229B5。

更具体地，在图2F中，已经恢复了切割图案228A3至228A5，以在P-P单元202F的侧边界204D与伪图案207’、209’、213A’和217A’的相应端部之间施加最小边界偏移221。切割图案228A3至228A5还在伪图案207’、209’、213A’和217A’的端部与邻接P-P单元202F的侧边界204D的P-P单元(未示出)中的相应的共轨对准线图案(未示出)的端部之间施加最小的端至端间隙220。已经恢复了切割图案228B4，以在P-P单元202F的侧边界204B和伪图案213B’的相应端之间施加最小边界偏移221。切割图案228B4还在伪图案213B’和共轨对准线图案242’的相应端部之间施加最小端至端间隙220。已经恢复了切割图案229A4，以在P-P单元232F的侧边界234D和线图案242’的相应端部之间施加最小边界偏移221。切割图案229A4还在线图案242’和共轨对准伪图案213B’的相应端部之间施加最小端至端间隙220。已经恢复了切割图案229B3至229B5，以在侧边界234B与线图案238’和伪图案243’和247’的相应端部之间施加最小边界偏移221。切割图案229B3至229B5还在线图案238’和伪图案243’和247’的端部和邻接P-P单元232F的侧边界234B的P-P单元(未示出)中的共轨对准线图案(未示出)的相应端部之间施加最小端至端间隙220。

参照布局图200F，在一些实施例中，对于给定的第一切割图案和第二切割图案对彼此紧邻(在水平方向上)，存在第三设计规则使给定对中的第一给定切割图案和第二给定切割图案的分隔开至少最小切割间隔(在水平方向上)。如果第一预期切割图案的预期位置相对于第二预期切割图案没有表现出最小切割间隔，则第一预期切割图案不能位于预期位置，除非预期的第二切割图案被适当地重新定位(假设这种重新定位本身是允许的)。

在图2F中，假设所有切割图案满足最小切割间隔。具体地，假设如下：切割图案228D相对于相应的切割图案228A5满足最小切割间隔；切割图案228D相对于每个相应切割图案228C和229C满足最小切割间隔；切割图案229D满足相对于切割图案229B3的最小切割间隔；并且切割图案229C相对于每个相应切割图案228D和229B5满足最小切割间隔。

在一些实施例中，继续图2E的实例至图2F，虽然在穿通图案248的可选替换的上下文中，已经恢复了切割图案228A2(未示出)、228B2(未示出)、229A2(未示出)和229B2(未示出)。更具体地，已经恢复了切割图案228A2(未示出)，以在P-P单元202F的侧边界204D和相应伪图案207’的端部之间施加最小边界偏移221。切割图案228A2还在伪图案207’和邻接P-P单元202F的侧边界204D的P-P单元(未示出)中的共轨对准线图案(未示出)的相应端部之间施加最小端至端间隙220。已经恢复了切割图案228B2，以在P-P单元202F的侧边界204B和伪图案207’的相应端部之间施加最小边界偏移221。切割图案228B2还在伪图案207’和共轨对准的伪图案237’的端部之间施加最小端至端间隙220。已经恢复了切割图案229A2，以在P-P单元232F的侧边界234D和伪图案237’的相应端部之间施加最小边界偏移221。切割图案229A2还在伪图案237’和共轨对准的伪图案207’的相应端部之间施加最小端至端间隙220。已经恢复了切割图案229B2，以在侧边界234B和伪图案237’的相应端部之间施加最小边界偏移221。切割图案229B2还在伪图案237’和邻接P-P单元232F的侧边界234B的P-P单元(未示出)中的共轨对准线图案(未示出)的相应端部之间施加最小端至端间隙220。

布局图200F表示布局图200E在至少第四方面的改进，例如，在布局图200F中相对于布局图200E添加了新的切割图案。继续图2E至图2F中，切割图案228D和229D已被添加到相应的P-P单元202F和232F。更具体地，添加了切割图案228D以在P-P单元202F的线图案216B’的相应端部和P-P单元232F的引脚图案246”之间施加最小端至端间隙220。已经添加切割图案229D，以在P-P单元202F的p-引脚图案208”和P-P单元232F的伪图案239’的相应端部之间施加最小端至端间隙220。

参照图2F，对于包括在半导体器件(例如，图1的半导体器件100)中的P-P单元区域(例如，P-P单元区域104)，该半导体器件基于包括布局图200F的较大布局图制造，组件(例如，在单元202F中对应于伪图案213B’、p-引脚图案208”和单元内线图案206的313B’、308”和306，以及在单元202F中对应于单元内线图案212’和216A’以及伪图案209’、213A’和217A’的组件(未示出))具有某种布置(未示出)。该布置使得虚拟周界可围绕基本所有组件绘制。这样的虚拟周界是矩形的并且包括第一虚拟侧边界(例如，侧边界204B)和第二虚拟侧边界(例如，侧边界204D)，它们基本平行并沿第一方向延伸。这种P-P单元区域的组件包括沿第一方向延伸的第一导体(例如，对应于p引脚图案208”的引脚308”)。第一导体的部分(例如，对应于p-引脚图案208”的部分208P)具有第一端，该第一端在第一虚拟侧边界外部延伸基本大于最小虚拟边界偏移(例如，对应于最小边界偏移221)的突出长度。

在一些实施例中，基于相应的较大布局图制造的半导体器件有利地表现出约20％的引脚可接近性改进，较大布局图包括诸如图2F的布局图200F并且因此包括诸如P-P单元202F和/或232F的P-P单元。在一些实施例中，基于相应的较大布局图制造的半导体器件有利地表现出约5％的利用率改进(例如，在功率性能区域(PPA)方面提高约5％)，较大布局图包括诸如图2F的布局图200F并且因此包括诸如P-P单元202F和/或232F的P-P单元。

在相应的图2A至图2C的布局图200A至200C中反映的改进的效果可以一起描述为从壳体开始，并且然后通过全部或部分地去除层M0中的一个或多个相应线图案的部分来扩展层M0的H轨道上的自由空间。在相应的图2D至图2E的布局图200D至200E中反映的改进的效果通常可以描述为布线，并且更具体地被描述为建立到至层M1中的相应线图案的连接的布线。在相应图2F的布局图200F中反映的改进的效果可以描述为用伪图案回填。总的来说，在相应的图2A至图2F的布局图200A至200F中反映的改进中表现出的方法可以描述为M0布线后伪回填。

图3A是根据一些实施例的半导体器件的P-P单元区域302A的截面图。

P-P单元区域302A是基于较大布局图制造的半导体器件的单元区域的实例，该较大布局图包括较小布局图，诸如本文公开的布局图，例如图2E的布局图200E。因此，P-P单元区域302A是图1的半导体器件100的单元区域104的实例。

P-P单元区域302A包括层361、365和367。层365形成在层361上。层367形成在层365上。层361表示其中形成晶体管的晶体管层。在一些实施例中，层361包括相应的子层(未示出)。子层包括对应于电路的组件(例如，晶体管)的组件图案(未示出)，该电路将由包括较小布局图的较大布局图产生，较小布局图例如图2E的布局图200E(其中，布局图200E是布局图200A至200D的改进)。

在图3A中，层365表示基于较大布局图制造的半导体器件中的第一金属化层M_1st，该较大布局图包括较小布局图，例如图2E的布局图200E。在一些实施例中，取决于制造这种半导体器件的相应工艺节点的编号惯例，第一(1st)金属化层M_1st是金属化层0(M0)或金属化层1(M1)。与图2A至图2F一致，在图3A中，假设M_1st为M0，从而使得层365表示金属化层M0。层367表示介于层365和金属化层M1(图3A中未示出)之间的互连层。

图3A的层365包括导体352、346A”、308”和350，以及层间电介质(ILD)364。导体352、346A”、308”和350对应于图2E的布局图200E中的PG图案252、p-引脚图案246A”、p引脚图案208”和PG图案250。层367包括通孔344和324，以及层间电介质(ILD)366。通孔344和324中的每个均是导电结构。通孔344和324对应于图2E的布局图200E中的通孔图案244和224。通孔344和324基本位于相应的导体346A”和308”的中心上方，以将导体346A”、308”电连接至层M1(再次，图3A中未示出)中的相应导体(未示出)。

图3B是根据一些实施例的半导体器件的P-P单元区域302B的截面图。

图3B的P-P单元区域302B的截面图类似于图3A的单元区域302A的截面图。为简洁起见，图3B的讨论将集中于图3B相对于图3A的差异。

P-P单元区域302B是基于较大布局图制造的半导体器件的单元区域的实例，该较大布局图包括较小布局图，诸如本文公开的布局图，例如图2F的布局图200F。因此，P-P单元区域302B是图1的半导体器件100的单元区域104的实例。

在图3B中，相对于图3A的层365，添加了伪结构313B’、导体348和导体306，从而产生层365’。伪结构313B’对应于图2F的布局图200F中的伪图案213B’。导体348对应于图2F的布局图200F中的穿通图案248。导体306对应于图2F的布局图200F中的单元内线图案206。

图4是根据一些实施例的布局图400。

布局图400表示较大布局图的部分。已经基于包括图4的布局图400的较大布局图制造的半导体器件的实例是图1的半导体器件100，其中，P-P单元区域104的实例对应于单元404。

在图4中，布局图400包括单元402、404和406。单元402、404和406中的每个均表示基于包括图4的布局图400的较大布局图制造的半导体器件的相应功能。在一些实施例中，单元402、404和406中的一个或多个的功能是相应的布尔逻辑功能。在一些实施例中，单元402、404和406中的一个或多个的功能是相应的存储功能。

在布局图400中，单元402、404和406中的每个均是矩形的。相对于第一方向，即图4中的水平方向，单元402和404邻接并且单元404和406邻接。在一些实施例中，第一方向是除水平方向之外的方向。单元402、404和406中的每个均包括各种第一类型线图案和各种第二类型线图案。各种第一类型线图案的长轴基本平行于水平方向。各种第二类型线图案的长轴基本平行于垂直方向。在一些实施例中，第一方向是除水平方向以外的方向，并且第二方向基本垂直于第一方向。

在图4中，对于基于包括较小布局图(例如布局图400)的较大布局图制造的半导体器件，各种第一类型线图案表示包括在第一金属化层M_1st中的相应导体。在一些实施例中。取决于制造这种半导体器件的相应工艺节点的编号惯例，第一(1st)金属化层M_1st是金属化层0(M0)或金属化层1(M1)。与图2A至图2F和图3A至图3B一致，在图4中，假设M_1st为M0，从而使得第一类型线图案表示金属化层M0中的导体，并且第二类型线图案表示金属化层M1中的线导体。

在图4中，第一类型线图案包括线图案408和412。具体地，线图案408包括在单元404中。线图案408是p-引脚图案的实例，并且因此单元404是P-P单元的实例。相对于水平方向，p-引脚图案408的部分410在P-P单元404外部延伸到单元402中。线图案412是穿通图案的实例。穿通图案412横跨整个P-P单元404延伸。相对于水平方向：穿通图案412的第一部分416延伸超出P-P单元404至单元402；并且穿通图案412的第二部分418延伸超出单元P-P404至单元406。

在一些实施例中，P-P单元404是M0布线后伪回填方法的实施例的示例性结果(如上所述，但也见图6至图7)。在一些实施例中，包含体穿通图案412是M0布线后伪回填方法的实施例的示例性结果(如上所述，但也见图6至图7)。

图5是根据一些实施例的生成布局图的方法500的流程图。

根据一些实施例，方法500可例如使用EDA系统800(图8，下面讨论的)实现。参照方法500，布局图的实例是图2F的布局图200F。

方法500包括块502至508。在块502处，生成表示电路的单元。单元包括第一和第二线图案。第一线图案是单元内线图案。该单元的实例是图2E的单元202E。单元包括第一和第二侧边界，第一和第二侧边界基本平行并沿第一方向延伸。第一方向的实例是垂直方向。第一和第二侧边界的实例是相应的侧边界204B和204D。单元内线图案的实例是单元内线图案206。第二线图案的实例是p-引脚图案208”。从块502，流程进入块504。

在块504处，配置单元内线图案，使得第一端基本位于第一侧边界内部的最小边界偏移处。最小边界偏移的实例是图2F的最小边界偏移221。在一些实施例中，对于基本共线的线图案，最小边界偏移基本是最小端至端间隔的一半。最小端至端间隔的实例是图2F的最小端至端间隙220。在一些实施例中，进一步配置单元内线图案，使得单元内线图案的第二端基本位于距离单元的第二侧边界的最小边界偏移处。

在一些实施例中，单元内线图案还被配置为在单元内线图案的第二端与单元的第二侧边界之间留下间隙。在一些实施例中，间隙在第二方向上的尺寸基本大于最小边界偏移。在这样的实施例中，单元的实例是图2F的单元232F，第二侧边界的实例是侧边界232B，单元内线图案的实例是图2F的线图案242’并且间隙的实例是图2E的间隙243。在一些实施例中，该方法还包括用伪图案基本填充间隙；配置伪图案使得其第一端基本邻接线图案的第二端；并且进一步配置伪图案，使得其第二端基本位于第二侧边界内部的最小边界偏移处。伪图案的实例是伪图案243’。

在一些实施例中，单元内线图案是第一单元内线图案，并且该方法还包括：向单元添加第三线图案，该第三线图案是第二单元内线图案并且沿第二方向延伸；以及向单元添加切割图案，该切割图案沿第一方向延伸，并且实际上将第二单元内线图案分成第一和第二部分。第二单元内线图案的第一和第二部分的第一端位于切割图案的近侧。在添加切割图案之前的第二单元内线图案的实例是图2A的线图案216。切割图案的实例是图2B的切割图案228C。第二线图案的第一和第二部分的实例是图2B的相应线图案216A和216B。在一些实施例中，第一部分具有第二端，该第二端位于切割图案的远侧；并且第二单元内线图案的第二部分被配置为在第二端和第二侧边界之间留下间隙(217A)。在一些实施例中，间隙(217A)在第二方向上的尺寸基本大于最小边界偏移。间隙的实例是图2C的间隙217A。在一些实施例中，该方法还包括用伪图案(217A’)基本填充间隙；配置伪图案使得其第一端基本邻接第二线图案的第二端；并且进一步配置伪图案，使得其第二端基本位于第二侧边界内部的最小边界偏移处。伪图案的实例是图2F的伪图案217A’。

从块504，流程进入到块506。在块506处，第二线图案被配置为使得其一部分具有第一端，该第一端在第一侧边界外部延伸基本大于最小边界偏移的突出长度。外部延伸的部分的实例是图2E的部分208P。在一些实施例中，第二线图案被配置为在其第二端和第二侧边界之间留下间隙。间隙在第二方向上的尺寸基本大于最小边界偏移。间隙的实例是图2C的间隙209。在一些实施例中，该方法还包括：用伪图案基本填充间隙；配置伪图案使得其第一端基本邻接第二线图案的第二端；并且进一步配置伪图案，使得其第二端基本位于第二侧边界内部的最小边界偏移处。伪图案的实例是伪图案209’。

从块506，流程进入块508。在块508处，基于布局图，制造(A)一个或多个半导体掩模或(B)半导体器件的层中的至少一个组件中的至少一个。见下面图7的讨论。

图6是根据一些实施例的生成布局图的方法600的流程图。

根据一些实施例，方法600可例如使用EDA系统800(图8，下面讨论的)实现。参照方法600，布局图的实例是图2F的布局图200F。

在图6中，方法600包括块602至612。在块602处，生成包括线图案的壳体。线图案包括第一金属化层。线图案具有默认布置，其相对于第一方向具有自由空间的第一量。壳体的实例是图2A的壳体202A。线图案的实例是图2A的线图案206、207、208、212和216。第一金属化层的实例是M0，如图2A至图2F所示。

线图案具有长轴，该长轴基本与沿第一方向延伸的相应轨道对准。第一方向的实例是水平方向。轨道的实例是H轨道T(i-2)、T(i-1)、T(i)、T(i+1)和T(i+2)。壳体包括第一和第二侧边界，第一和第二侧边界基本平行并沿第二方向延伸。第二方向的实例是垂直方向。第一和第二侧边界的实例是相应的侧边界204B和204D。从块602，流程进入块604。

在块604处，将壳体改进为单元。该单元的实例是图2F的单元202F。块604包括块608至612。在块604内，在块608处，线图案中的一个或多个在第一方向上选择性地收缩，从而产生自由空间的第二量。自由空间的第二量大于自由空间的第一量。缩小的一个或多个线图案的实例是图2A的线图案208、212和216，产生相应的间隙209、213A、213B、217A和217B以及图2C的相应的线图案208’、212’和216’。自由空间的第二量的实例是图2C的单元202C中的自由空间量，其(通过检查)大于图2A的壳体202A中的自由空间量。从块608，流程进入块610。

在块610处，在第一方向上增加一个或多个所选择的线图案(所选择的图案)，以便于至包括在第二金属化层中的相应的一个或多个线图案的连接。所选择的图案的实例是图2D的引脚图案208’。第二金属化层的实例是M1，如图2D所示。从块610，流程进入块612。在一些实施例中，所选择的图案的实例是跨边界单元内线图案。在一些实施例中，该方法还包括添加一个或多个通孔图案(224、244)，其相应地表示第一金属化层的相应的一个或多个所选择的图案与包括在第二金属化层中的相应的一个或多个线图案之间的一个或多个连接。通孔图案的实例是通孔图案224。

在一些实施例中，单元包括：第一(右＝204B)和第二(左＝204D)侧边界，其基本平行并沿第二方向(垂直)延伸。第二方向的实例是垂直方向。第一和第二侧边界的实例是相应的第一侧边界204B和第二侧边界204D。在一些实施例中，增加包括在第一方向(水平)上扩展所选择的图案中的给定一个，使得其部分具有第一端，该第一端在第一侧边界的外部延伸基本大于最小边界偏移的突出长度。所选择的图案的实例是图2D的引脚图案208’，从而产生图2E的p-引脚图案208”，其具有部分208P，该部分208P在单元202E的侧边界204B的外部延伸。

在块612处，利用伪图案回填自由空间(再次，相对于相应轨道)。伪图案的实例是伪图案209’、213A’、213B’、217A’和217B’，其基本填充相应的间隙209、213A、213B、217A和217B。从块612，流程离开块604。

在一些实施例中，改进还包括选择性地去除线图案(207、208、212、216、237、238、242和246)的整个一个(207)；以将相应的轨道留空；以及回填自由空间包括用线图案回填空轨道，线图案是沿第一方向横跨整个单元(202E)延伸以及在第一(右＝204B)和第二(左＝204D)侧边界的外部延伸的穿通图案。整体去除的线图案的实例是图2A的线图案207。穿通图案的实例是图2E的穿通图案248，从而产生图2E的p-引脚图案208”，其具有在侧边界204B的外部延伸并且在侧边界204D的外部延伸的部分。

从块604，流程进入块606。在块606，基于布局图，制造(A)一个或多个半导体掩模或(B)半导体器件的层中的至少一个组件中的至少一个。见下面图7的讨论。

图7是根据一些实施例的电子设计自动化(EDA)系统700的框图。

在一些实施例中，EDA系统700包括APR系统。例如，根据一些实施例，使用EDA系统700可实现表示布线布置的设计布局图的本文描述的方法。

在一些实施例中，EDA系统700是通用计算设备，其包括硬件处理器702和非暂时性计算机可读存储介质704。存储介质704等编码有，即存储计算机程序代码706，即，一组可执行指令。根据一个或多个实施例(下文中，所提及的工艺和/或方法)，硬件处理器702执行指令706表示(至少部分地)EDA工具，该EDA工具实现例如本文描述的方法的部分或全部。

处理器702经由总线708电耦合到计算机可读存储介质704。处理器702还通过总线708电耦合到I/O接口710。网络接口712还经由总线708电连接至处理器702。网络接口712连接至网络714，使得处理器702和计算机可读存储介质704能够经由网络714连接至外部元件。处理器702被配置为执行编码在计算机可读存储介质704中的计算机程序代码706，以使系统700可用于执行所提及的工艺和/或方法的部分或全部。在一个或多个实施例中，处理器702是中央处理单元(CPU)、多处理器、分布式处理系统、专用集成电路(ASIC)和/或合适的处理单元。

在一个或多个实施例中，计算机可读存储介质704是电子、磁、光学、电磁、红外和/或半导体系统(或装置或设备)。例如，计算机可读存储介质704包括半导体或固态存储器、磁带、可移动计算机磁盘、随机存取存储器(RAM)、只读存储器(ROM)、刚性磁盘和/或光盘。在使用光盘的一个或多个实施例中，计算机可读存储介质704包括光盘-只读存储器(CD-ROM)、光盘-读/写器(CD-R/W)和/或数字视频光盘(DVD)。

在一个或多个实施例中，存储介质704存储计算机程序代码706，其被配置为使系统700(其中这种执行表示(至少部分地)EDA工具)可用于实施所提及的工艺和/或方法的部分或全部。在一个或多个实施例中，存储介质704还存储有助于实施所提及的工艺和/或方法的部分或全部的信息。在一个或多个实施例中，存储介质704存储包括对应于本文所公开单元的这种标准单元的标准单元库707。

EDA系统700包括I/O接口710。I/O接口710耦合到外部电路。在一个或多个实施例中，I/O接口710包括键盘、小键盘、鼠标、跟踪球、触控板、触摸屏和/或光标方向键，以用于将信息和命令传送到处理器702。

EDA系统700还包括耦合到处理器702的网络接口712。网络接口712允许系统700与网络714通信，其中，一个或多个其它计算机系统连接至网络714。网络接口712包括无线网络接口，诸如BLUETOOTH、WIFI、WIMAX、GPRS或WCDMA；或有线网络接口，诸如ETHERNET、USB或IEEE-1364。在一个或多个实施例中，在两个或更多个系统700中实现所提及的工艺和/或方法的部分或全部。

EDA系统700被配置为通过I/O接口710接收信息。通过I/O接口710接收的信息包括指令、数据、设计规则、标准单元库和/或用于通过处理器702处理的其它参数中的一个或多个。经由总线708将信息传送到处理器702。EDA系统700被配置为通过I/O接口710接收与UI有关的信息。该信息作为用户界面(UI)742存储在计算机可读介质704中。

在一些实施例中，所提及的工艺和/或方法的部分或全部被实现为用于由处理器执行的独立软件应用程序。在一些实施例中，所提及的工艺和/或方法的部分或全部被实现为作为附加软件应用程序的一部分的软件应用程序。在一些实施例中，所提及的工艺和/或方法的部分或全部被实现为软件应用程序的插件。在一些实施例中，所提及的工艺和/或方法中的至少一个被实现为EDA工具的一部分的软件应用程序。在一些实施例中，所提及的工艺和/或方法的部分或全部被实现为EDA系统700使用的软件应用程序。在一些实施例中，使用诸如可用的(来自于CADENCE DESIGN SYSTEMS，Inc)或其它合适的布局生成工具的工具生成包括标准单元的布局。

在一些实施例中，该工艺被实现为存储在非暂时性计算机可读记录介质中的程序的功能。非暂时性计算机可读记录介质的实例包括但不限于外部/可移动和/或内部/内置存储器或存储器单元，例如，光盘(诸如DVD)、磁盘(诸如硬盘)、半导体存储器(诸如ROM、RAM、存储卡)等中的一个或多个。

图8是根据一些实施例的集成电路(IC)制造系统800以及与其相关联的IC制造流程的框图。

在一些实施例中，基于布局图，使用制造系统800制造(A)一个或多个半导体掩模或(B)半导体集成电路的层中的至少一个组件中的至少一个。

在图8中，IC制造系统800包括在设计、开发和制造周期中彼此交互的实体，诸如设计室820、掩模室830和IC制造厂/制造商(“fab”)850和/或与制造IC器件860有关的服务。系统800中的实体通过通信网络连接。在一些实施例中，通信网络是单个网络。在一些实施例中，通信网络是各种不同的网络，诸如内联网和因特网。通信网络包括有线和/或无线通信信道。每个实体与一个或多个其它实体交互，并向一个或多个其它实体提供服务和/或从一个或多个其它实体接收服务。在一些实施例中，设计室820、掩模室830和IC制造厂850中的两个或多个由单个较大的公司拥有。在一些实施例中，设计室820、掩模室830和IC制造厂850中的两个或多个共存于公共设施中并使用公共资源。

设计室(或设计团队)820生成IC设计布局822。IC设计布局822包括为IC器件860设计的各种几何图案。几何图案对应于构成要制造的IC器件860的各种组件的金属、氧化物或半导体层的图案。各个层结合形成各种IC部件。例如，IC设计布局822的部分包括形成在半导体衬底(诸如硅晶圆)中的各种IC部件，例如有源区、栅电极、源极和漏极、层间互连的金属线或通孔、以及用于接合焊盘的开口；以及设置在半导体衬底上的各个材料层。设计室820实现适当的设计程序以形成IC设计布局822。设计程序包括逻辑设计、物理设计或布局布线中的一个或多个。IC设计布局822呈现在具有几何图案的信息的一个或多个数据文件中。例如，可以以GDSII文件格式或DFII文件格式表示IC设计布局822。

掩模室830包括数据准备832和掩模制造844。掩模室830使用IC设计布局822来制造一个或多个掩模，以用于根据IC设计布局822制造IC器件860的各个层。掩模室830实施掩模数据准备832，其中IC设计布局822被转换为代表性数据文件(“RDF”)。掩模数据准备832向掩模制造844提供RDF。掩模制造844包括掩模写入器。掩模写入器将RDF转换为衬底上的图像，诸如掩模(中间掩模)或半导体晶圆。掩模数据准备832操纵设计布局以符合掩模写入器的特定特性和/或IC制造850的要求。在图8中，掩模数据准备832和掩模制造844被示为单独的元件。在一些实施例中，掩模数据准备832和掩模制造844可以统称为掩模数据准备。

在一些实施例中，掩模数据准备832包括光学邻近校正(OPC)，其使用光刻增强技术来补偿诸如可能由衍射、干涉、其它工艺效应等引起的图像误差。OPC调整IC设计布局822。在一些实施例中，掩模数据准备832包括进一步的分辨率增强技术(RET)，诸如离轴照射、子分辨率辅助部件、相移掩模、其它合适的技术等或它们的组合。在一些实施例中，还使用反向光刻技术(ILT)，其将OPC视为反向成像问题。

在一些实施例中，掩模数据制备832包括掩模规则检查器(MRC)，其中，该掩模规则检查器(MRC)利用包括特定的几何和/或连接限制的掩模创建规则组检查已经经历了OPC中的工艺的IC设计布局图，以确保足够的裕度，从而解决半导体制造工艺中的变化性等。在一些实施例中，MRC修改IC设计布局以补偿掩模制造844期间的限制，这可以取消OPC实施的部分修改以满足掩模创建规则。

在一些实施例中，掩模数据制备832包括光刻工艺检查(LPC)，其模拟将由IC制造厂850实施的处理以制造IC器件860。LPC基于IC设计布局822模拟该处理以创建诸如IC器件860的模拟制造的器件。LPC模拟中的处理参数可以包括与IC制造周期的各个工艺相关的参数，与用于制造IC的工具相关的参数和/或制造工艺的其它方面。LPC考虑了各种因素，诸如空间图像对比度、焦点深度(“DOF”)、掩模误差增强因子(“MEEF”)、其它合适因素等或它们的组合。在一些实施例中，在通过LPC创建模拟制造的器件之后，如果模拟器件的形状不够接近而无法满足设计规则，则将重复OPC和/或MRC以进一步改进IC设计布局822。

应当理解，为了简明，已经简化了掩模数据制备832的上述描述。在一些实施例中，数据制备832包括诸如逻辑操作(LOP)的额外的特征以根据制造规则修改IC设计布局。此外，可以以各种不同的顺序执行在数据制备832期间应用于IC设计布局822的工艺。

在掩模数据制备832之后并且在掩模制造844期间，基于修改的IC设计布局制造掩模或掩模组。在一些实施例中，电子束(e束)或多个电子束的机制用于基于修改的IC设计布局在掩模(光掩模或中间掩模)上形成图案。可以采用各种技术来形成掩模。在一些实施例中，使用二元技术形成掩模。在一些实施例中，掩模图案包括不透明区和透明区。用于曝光已经涂覆在晶圆上的图像敏感材料层(例如光刻胶)的辐射束(诸如紫外(UV)束)被不透明区阻挡并透过透明区。在一个实例中，二元掩模包括透明衬底(例如，石英玻璃)和涂覆在掩模的不透明区中的不透明材料(例如，铬)。在另一实例中，使用相移技术形成掩模。在相移掩模(PSM)中，形成在掩模上的图案中的各个部件配置为具有适当的相位差以提高分辨率和成像质量。在各个实例中，相移掩模可以是衰减型PSM或交替型PSM。通过掩模制造844所生成的掩模用于各个工艺中。例如，这种掩模可以用于离子注入工艺中以在半导体晶圆中形成各种掺杂区，用于蚀刻工艺中以在半导体晶圆中形成各种蚀刻区，和/或用于其它合适的工艺中。

IC制造厂850是IC制造企业，其包括用于制造各种不同IC产品的一个或多个制造设备。在一些实施例中，IC制造厂850是半导体代工厂。例如，可以存在用于多个IC产品的前段制造(前段制程(FEOL)制造)的制造设备，而第二制造设备可以提供用于IC产品的互连和封装的后段制造(后段制程(BEOL)制造)，以及第三制造设备可以为代工企业提供其它服务。

IC制造厂850使用由掩模室830制造的掩模(或多个掩模)来制造IC器件860。因此，IC制造厂850至少间接地使用IC设计布局图822来制造IC器件860。在一些实施例中，使用掩模(或多个掩模)由IC制造厂850制造半导体晶圆852以形成IC器件860。半导体晶圆852包括其上形成有材料层的硅衬底或其它适当的衬底。半导体晶圆852还包括各种掺杂区、介电部件、多层互连件等中的一个或多个(在后续的制造步骤中形成)。

例如，在以下专利中发现关于集成电路(IC)制造系统(例如，图8的系统800)以及与其相关联的IC制造流程的细节：于2016年2月9日授权的第9,256,709号美国专利、于2015年10月1日发表的美国预授权出版号为20150278429的美国专利、于2014年2月6日发表的美国预授权出版号为20140040838的美国专利以及于2007年8月21日授权的第7,260,442号美国专利，其每个专利的全部内容结合于此作为参考。本领域普通技术人员将容易看出，所公开的实施例中的一个或多个实现了上述一个或多个优势。在阅读了前述说明书之后，普通技术人员将能够影响本文广泛公开的各种变化、等同物的替换和各种其它实施方式。因此，本文所授予的保护仅限于所附权利要求及其等同物中包含的定义。

在实施例中，一种方法(生成布局图，该布局图存储在非暂时性计算机可读介质上)包括：生成表示电路的单元，该单元包括第一和第二侧边界，第一和第二侧边界基本平行并沿第一方向延伸，第一线图案是沿第二方向延伸并且表示电路内部的第一信号的导体的单元内线图案，第二方向基本垂直于第一方向，并且第二线图案沿第一方向延伸并表示电路的第二信号的导体；配置单元内线图案，使得其第一端基本位于第一侧边界内部的最小边界偏移处；并且配置第二线图案使得其部分具有第一端，该第一端在第一侧边界外部延伸基本大于最小边界偏移的突出长度。在实施例中，对于基本共线的线图案，最小边界偏移基本是最小端至端间隔的一半。在实施例中，该方法还包括：配置第二线图案以在其第二端和第二侧边界之间留下间隙，间隙在第二方向上的尺寸基本大于最小边界偏移。在实施例中，该方法还包括：用伪图案基本填充间隙；配置伪图案使得其第一端基本邻接第二线图案的第二端；并且进一步配置伪图案，使得其第二端基本位于第二侧边界内部的最小边界偏移处。在实施例中，该方法还包括进一步配置单元内线图案，使得单元内线图案的第二端基本位于距离单元的第二侧边界的最小边界偏移处。在实施例中，该方法还包括进一步配置单元内线图案以在单元内线图案的第二端与单元的第二侧边界之间留下间隙，间隙在第二方向上的尺寸基本大于最小边界偏移。在实施例中，单元内线图案是第一单元内线图案，并且该方法还包括：向单元添加第三线图案，该第三线图案是第二单元内线图案并且沿第二方向延伸；以及，向单元添加切割图案，该切割图案在第一方向上延伸，并且实际上将第二单元内线图案分成第一和第二部分。在实施例中，至少下列之一是正确的：第二线图案是沿第一方向延伸的引脚图案，并且还表示电路的输入/输出(I/O)端子；或者第二线图案是跨边界单元内线图案。在实施例中，该方法还包括基于布局图制造(A)一个或多个半导体掩模或(B)半导体器件的层中的至少一个组件中的至少一个。

在实施例中，方法(生成布局图，该布局图存储在非暂时性计算机可读介质上)包括：生成包括线图案的壳体，线图案包括第一金属化层，线图案具有与沿第一方向延伸的相应轨道基本对准的长轴，该线图案具有默认布置，该默认布置相对于相应轨道具有自由空间的第一量；并且将壳体改进成单元，改进包括在第一方向上选择性地收缩一个或多个线图案，从而产生自由空间的第二量，第二量大于第一量，在第一方向上增加一个或多个所选择的线图案(所选择的图案)，并用一个或多个至少一个伪图案或至少一个线图案回填自由空间。在实施例中，该方法还包括添加一个或多个通孔图案，该通孔图案相应地表示第一金属化层的一个或多个所选择的图案与包括在第二金属化层中的相应的一个或多个线图案之间的一个或多个连接。在实施例中，至少下列之一是正确的：所选择的图案中的至少一个是引脚图案；或者，所选择的图案中的至少一个是跨边界单元内线图案。在实施例中，单元包括第一和第二侧边界，第一和第二侧边界基本平行并沿第二方向延伸，第二方向基本垂直于第一方向；以及增加包括在第一方向上扩展所选择的图案中的给定一个，使得其一部分具有第一端，该第一端在第一侧边界的外部延伸基本大于最小边界偏移的突出长度。在实施例中，单元包括第一和第二侧边界，第一和第二侧边界基本平行并沿第二方向延伸，第二方向基本垂直于第一方向；并且，改进还包括选择性地去除整个一个线图案，以使相应的轨道留空；回填自由空间包括用线图案回填空轨道，线图案是沿第一方向横跨整个单元延伸以及在第一和第二侧边界外部延伸的穿通图案。在一个实施例中，该方法还包括基于布局图制造(A)一个或多个半导体掩模或(B)半导体器件的层中的至少一个组件中的至少一个。

在实施例中，半导体器件包括：单元区域，其包括表示电路的组件，这些组件被布置为使得虚拟周界可以围绕基本所有组件绘制，虚拟周界是矩形的并且包括第一和第二虚拟侧边界，第一和第二虚拟侧边界基本平行并沿第一方向延伸；其中，单元区域的组件包括：第一导体，第一导体是电路内部的第一信号的单元内导体；单元内导体沿第二方向延伸，第二方向基本垂直于第一方向，单元内导体的第一端基本位于第一虚拟侧边界内部的最小虚拟边界偏移处；以及电路的第二信号的第二导体，第二导体沿第一方向延伸，并且第二导体的部分具有第一端，第一端在第一虚拟侧边界外部延伸基本大于最小虚拟边界偏移的突出长度。在实施例中，最小虚拟边界偏移基本是基本共线导体的最小虚拟端至端间隔的一半。在实施例中，单元内导体的第二端基本位于距离单元区域的第二虚拟侧边界的最小虚拟边界偏移处。在实施例中，第二导体在第二方向上具有使得第二导体的第二端与第二虚拟侧边界之间产生间隙的长度，间隙在第二方向上的尺寸基本大于最小虚拟边界偏移；以及单元区域的组件还包括伪结构，伪结构与第二导体基本共线并且基本填充间隙，伪结构的第一端基本邻接线图案的第二端，以及伪结构的第二端基本位于第二虚拟侧边界内部的最小虚拟边界偏移处。在实施例中，单元内导体在第二方向上具有使得单元内导体的第二端与该区域的第二虚拟侧边界之间产生间隙的长度，间隙在第二方向上的尺寸基本大于最小边界偏移；以及单元区域的组件还包括伪结构，伪结构与单元内导体基本共线并且基本填充间隙，伪结构的第一端基本邻接单元内导体的第二端，以及伪结构的第二端基本位于第二虚拟侧边界内部的最小虚拟边界偏移处。

上面概述了若干实施例的特征，使得本领域人员可以更好地理解本发明的方面。本领域人员应该理解，它们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。

Claims (20)

1.一种生成布局图的方法，所述布局图存储在非暂时性计算机可读介质上，所述方法包括：

生成表示电路的单元，所述单元包括：

第一侧边界和第二侧边界，平行并且沿第一方向延伸；

第一线图案，所述第一线图案是沿第二方向延伸并且表示所述电路的内部的第一信号的导体的单元内线图案，所述第二方向垂直于所述第一方向；

第二线图案，沿所述第一方向延伸并表示所述电路的第二信号的导体；

配置所述单元内线图案，使得所述单元内线图案的第一端位于所述第一侧边界的内部的最小边界偏移处；以及

配置所述第二线图案，使得所述第二线图案的部分具有第一端，所述第一端在第一侧边界外部延伸远大于所述最小边界偏移的突出长度。

2.根据权利要求1所述的方法，其中：

对于共线的线图案，所述最小边界偏移是最小端至端间隔的一半。

3.根据权利要求1所述的方法，还包括：

配置所述第二线图案以在所述第二线图案的第二端和所述第二侧边界之间留下间隙，所述间隙在所述第二方向上的尺寸远大于所述最小边界偏移。

4.根据权利要求3所述的方法，还包括：

用伪图案填充所述间隙；

配置所述伪图案使得所述伪图案的第一端邻接所述第二线图案的第二端；以及

进一步配置所述伪图案，使得所述伪图案的第二端位于所述第二侧边界的内部的最小边界偏移处。

5.根据权利要求1所述的方法，还包括：

进一步配置单元内线图案，使得所述单元内线图案的第二端位于距离所述单元的第二侧边界的最小边界偏移处。

6.根据权利要求1所述的方法，还包括：

进一步配置所述单元内线图案，以在所述单元内线图案的第二端与所述单元的第二侧边界之间留下间隙，所述间隙在第二方向上的尺寸远大于所述最小边界偏移。

7.根据权利要求1所述的方法，其中：

所述单元内线图案是第一单元内线图案；以及

所述方法还包括：

向单元添加第三线图案，所述第三线图案是第二单元内线图案并且沿所述第二方向延伸；以及

向所述单元添加切割图案，所述切割图案在所述第一方向上延伸，并且实际上将所述第二单元内线图案分成第一部分和第二部分。

8.根据权利要求1所述的方法，其中，至少下列之一是正确的：

所述第二线图案是沿所述第一方向延伸并且还表示所述电路的输入/输出(I/O)端子的引脚图案；或

所述第二线图案是跨边界单元内线图案。

9.根据权利要求1所述的方法，还包括：

基于所述布局图，制造一个或多个半导体掩模或半导体器件的层中的至少一个组件中的至少一个。

10.一种生成布局图的方法，所述布局图存储在非暂时性计算机可读介质上，所述方法包括：

生成包括线图案的壳体，所述线图案包括第一金属化层，所述线图案具有与沿第一方向延伸的相应轨道对准的长轴；

所述线图案具有默认布置，所述默认布置相对于所述相应轨道具有自由空间的第一量；以及

将所述壳体改进成单元，所述改进包括：

在所述第一方向上选择性地收缩一个或多个线图案，从而产生自由空间的第二量，所述第二量大于所述第一量；

在所述第一方向上增加一个或多个所选择的线图案；以及

用一个或多个至少一个伪图案或至少一个线图案回填所述自由空间。

11.根据权利要求10所述的方法，还包括：

添加一个或多个通孔图案，所述通孔图案相应地表示所述第一金属化层的一个或多个所选择的线图案与包括在第二金属化层中的相应的一个或多个线图案之间的一个或多个连接。

12.根据权利要求10所述的方法，其中，至少下列之一是正确的：

所选择的线图案中的至少一个是引脚图案；或

所选择的线图案中的至少一个是跨边界单元内线图案。

13.根据权利要求10所述的方法，其中，

所述单元包括：

第一侧边界和第二侧边界，平行并沿第二方向延伸，所述第二方向垂直于所述第一方向；以及

所述增加包括：

在所述第一方向上扩展所选择的线图案中的给定一个，使得所述给定一个的部分具有第一端，所述第一端在所述第一侧边界的外部延伸远大于最小边界偏移的突出长度。

14.根据权利要求10所述的方法，其中：

所述单元包括：

第一侧边界和第二侧边界，平行并沿第二方向延伸，所述第二方向垂直于所述第一方向；以及

所述改进还包括

选择性地去除整个所述线图案的一个，以使相应的轨道留空；以及

回填所述自由空间包括：

用所述线图案回填空轨道，所述线图案是沿所述第一方向横跨整个单元延伸以及在所述第一侧边界和所述第二侧边界的外部延伸的穿通图案。

15.根据权利要求10所述的方法，还包括：

基于布局图，制造一个或多个半导体掩模或半导体器件的层中的至少一个组件中的至少一个。

16.一种半导体器件，包括：

单元区域，包括表示电路的组件，所述组件被布置为使得虚拟周界围绕所有组件绘制，所述虚拟周界是矩形的并且包括：

第一虚拟侧边界和第二虚拟侧边界，平行并沿第一方向延伸；

其中，所述单元区域的组件包括：

第一导体，是所述电路的内部的第一信号的单元内导体；

所述单元内导体沿第二方向延伸，所述第二方向垂直于所述第一方向；以及

所述单元内导体的第一端位于所述第一虚拟侧边界的内部的最小虚拟边界偏移处；以及

所述电路的第二信号的第二导体；

所述第二导体沿所述第一方向延伸；以及

所述第二导体的部分具有第一端，所述第一端在所述第一虚拟侧边界的外部延伸远大于所述最小虚拟边界偏移的突出长度。

17.根据权利要求16所述的半导体器件，其中：

所述最小虚拟边界偏移是共线导体的最小虚拟端至端间隔的一半。

18.根据权利要求16所述的半导体器件，其中：

所述单元内导体的第二端位于距离所述单元区域的所述第二虚拟侧边界的所述最小虚拟边界偏移处。

19.根据权利要求16所述的半导体器件，其中：

所述第二导体在第二方向上具有使得所述第二导体的第二端与所述第二虚拟侧边界之间产生间隙的长度，所述间隙在第二方向上的尺寸远大于所述最小虚拟边界偏移；以及

所述单元区域的组件还包括：

伪结构，与所述第二导体共线并且填充所述间隙；

所述伪结构的第一端邻接线图案的第二端；以及

所述伪结构的第二端位于所述第二虚拟侧边界的内部的所述最小虚拟边界偏移处。

20.根据权利要求16所述的半导体器件，其中：

所述单元内导体在所述第二方向上具有使得所述单元内导体的第二端与所述单元区域的所述第二虚拟侧边界之间产生间隙的长度，所述间隙在所述第二方向上的尺寸远大于所述最小虚拟边界偏移；以及

所述单元区域的组件还包括：

伪结构，与所述单元内导体共线并且填充所述间隙；

所述伪结构的第一端邻接所述单元内导体的第二端；以及

所述伪结构的第二端位于所述第二虚拟侧边界的内部的所述最小虚拟边界偏移处。