CN111816656A - Ic器件及其形成方法和生成ic布局图的方法 - Google Patents

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Abstract

一种IC器件包括：栅极结构，包括与栅电极横向相邻的隔离层；晶体管，包括第一S/D结构、第二S/D结构，以及延伸穿过栅电极的沟道；第三S/D结构，位于第一S/D结构上面；第四S/D结构，位于第二S/D结构上面；以及导电结构，位于隔离层上面并且被配置为将第三S/D结构电连接至第四S/D结构。本发明的实施例还涉及形成IC器件的方法和生成IC布局图的方法。

Description

IC器件及其形成方法和生成IC布局图的方法
技术领域
本发明的实施例涉及IC器件及其形成方法和生成IC布局图的方法。
背景技术
集成电路(IC)通常包括根据一个或多个IC布局图制造的多个IC器件。IC器件有时包括互补场效应晶体管(CFET)器件，其中，上部FET在包括共享栅电极的堆叠配置中位于下部FET上面。
发明内容
本发明的一些实施例提供了一种集成电路(IC)器件，包括：栅极结构，包括与栅电极横向相邻的隔离层；晶体管，包括第一源极/漏极(S/D)结构、第二源极/漏极结构，以及延伸穿过所述栅电极的沟道；第三源极/漏极结构，位于所述第一源极/漏极结构上面；第四源极/漏极结构，位于所述第二源极/漏极结构上面；以及导电结构，位于所述隔离层上面并且被配置为将所述第三源极/漏极结构电连接至所述第四源极/漏极结构。
本发明的另一些实施例还提供了一种形成集成电路(IC)器件的方法，所述方法包括：通过去除第一晶体管的沟道的至少部分和所述栅电极的部分来产生凹槽，其中，所述栅电极对于所述第一晶体管和下面的第二晶体管是共用的；用介电材料填充所述凹槽以形成隔离层；以及在所述隔离层上面构造槽通孔。
本发明的又一些实施例提供了一种生成集成电路(IC)布局图的方法，包括：使集成电路布局中的互补场效应晶体管(CFET)的上部晶体管的沟道区域与所述互补场效应晶体管的栅极区域重叠，从而限定沟道重叠区域；在所述集成电路布局中定位隔离区域，所述隔离区域包括整个所述沟道重叠区域；使所述隔离区域与导电区域相交；以及基于所述集成电路布局生成集成电路布局图。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该指出，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1A至图1D是根据一些实施例的IC器件的图。
图2是根据一些实施例的制造IC器件的方法的流程图。
图3A至图3G是根据一些实施例的处于各个制造阶段的IC器件的图。
图4是根据一些实施例的生成IC布局图的方法的流程图。
图5示出了根据一些实施例的IC布局图。
图6A1示出了根据一些实施例的IC布局图。
图6A2是根据一些实施例的IC器件的示意图。
图6A3是根据一些实施例的IC器件的图。
图6B1示出了根据一些实施例的IC布局图。
图6B2是根据一些实施例的IC器件的示意图。
图6B3是根据一些实施例的IC器件的图。
图6C1示出了根据一些实施例的IC布局图。
图6C2是根据一些实施例的IC器件的示意图。
图6C3和图6C4是根据一些实施例的IC器件的图。
图7是根据一些实施例的电子设计自动化(EDA)系统的框图。
图8是根据一些实施例的IC制造系统以及与其相关联的IC制造流程的框图。
具体实施方式
以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件、值、操作、材料、布置等的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。包含其它组件、值、操作、材料、布置等。例如，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实施例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
而且，为便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)原件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其它方式定向(旋转90度或在其它方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。
在各个实施例中，CFET器件的栅电极包括由导电结构跨越的隔离层，从而使得上部FET结构的源极/漏极(S/D)结构彼此电连接并与下部FET结构中包括的栅电极隔离。通过包括横跨隔离层的导电结构，CFET器件能够在不使用上面金属层(例如第一金属层)的段的情况下提供与CFET器件相邻的电路元件之间的电连接。与其中CFET器件不包括横跨栅极的隔离的导电结构的方法相比，包括这种CFET器件的电路和电路布局由此需要更少的布线资源并且具有改进的布线灵活性。
图1A至图1D是根据一些实施例的包括位于隔离层114上面的导电结构138的IC器件100的图。在各个实施例中，通过执行方法200和/或400的一些或全部操作来形成IC器件100，和/或基于以下参照图4至图6C4讨论的IC布局图500、600A、600B或600C来配置IC器件100，在一些实施例中，IC器件100也称为修改的CFET器件。在一些实施例中，IC器件100包括在由以下参照图8讨论的IC制造商/制造厂(“fab”)850制造的IC器件860中。
图1A示出了包括X、Y和Z方向的IC器件100的立体图。图1B示出了包括X方向和Y方向、沿X方向与平面A-A’相交以及沿Y方向与平面B-B’相交的IC器件100的平面图。图1C示出了沿平面A-A’的包括X和Z方向的IC器件100的截面图，并且图1D示出了沿平面B-B’的包括Y和Z方向的IC器件100的截面图。
IC器件100包括位于衬底100B上面的栅极结构110、位于衬底100B上面的下部结构120和位于下部结构120上面的上部结构130。基于第一元件的至少部分在正Z方向上与第二元件的至少部分对准，第一元件被认为位于第二元件上面。
栅极结构110包括沿Y方向延伸的栅电极112、位于栅电极112内的隔离层114和位于栅电极112上面的栅极通孔116。下部结构120包括在X方向上对准的S/D结构122和124和沟道126。上部结构130包括在X方向上对准的S/D结构132和134以及沟道部分136A和136B，以及沿X方向延伸并且位于S/D结构132和134以及沟道部分136A和136B上面的导电结构138。
沟道126电连接至S/D结构122和124中的每个，并延伸穿过栅电极112，并且栅电极112电连接至栅极通孔116。下部结构120和栅极结构110由此被配置为FET 125，该FET 125包括对应于S/D结构122和124的S/D端子，以及对应于栅极通孔116的栅极端子，如下文进一步讨论的。
沟道部分136A电连接至S/D结构132，沟道部分136B电连接至S/D结构134；沟道部分136A和136B通过隔离层114彼此电隔离并且与栅电极112电隔离；并且导电结构138电连接至S/D结构132和134中的每个。上部结构130和栅极结构110由此被配置为与FET 125电隔离，并且包括对应于S/D结构132和134的端子的导电器件135，如下文进一步讨论的。
为了清楚起见，简化了图1A至图1D中的IC器件100的描述。图1A至图1D示出了具有包括、排除或具有简化的尺寸、形状和/或与其它部件具有对准关系的各个部件的IC器件100的视图，以便于下面的讨论。在各个实施例中，除了图1A至图1D中示出的元件之外，IC器件100还包括一个或多个部件(未示出)，例如，接触件、介电层、通孔、金属段或电源轨、金属互连件、晶体管元件、阱、隔离结构等。
衬底100B是适合于形成一个或多个IC器件的半导体晶圆的部分，例如，下面参照图8讨论的半导体晶圆853。在各个实施例中，衬底100B包括包含一种或多种供体掺杂剂(例如，磷(P)或砷(As))的n型硅(Si)，或者包含一种或多种受体掺杂剂(例如，硼(B)或铝(Al))的p型硅。
沟道126和沟道部分136A和136B(统称为沟道部分136A/136B)中的每个是沿X方向延伸的一个或多个半导体结构，该一个或多个半导体结构包括一种或多种半导体材料并且可用作FET器件的组件。在各个实施例中，沟道126或沟道部分136A/136B的一个或两个包括Si、磷化铟(InP)、锗(Ge)、砷化镓(GaAs)、硅锗(SiGe)、砷化铟(InAs)、碳化硅(SiC)或其它合适的半导体材料中的一种或多种。
在各个实施例中，沟道126或沟道部分136A/136B的一个或两个包括外延层、纳米片或其它合适的半导体结构中的一个或多个。术语“纳米片”是指基本二维的材料，其是单个单层厚度或若干单层厚度，从而在一些实施例中具有在从1纳米(nm)至100nm范围内的厚度，并且具有例如从几百纳米到大于一微米的横向尺寸。在一些实施例中，纳米片或纳米片堆叠件限定金属类限定(MD)段。
在各个实施例中，MD段包括至少一个金属层的部分，例如，铜(Cu)、银(Ag)、钨(W)、钛(Ti)、镍(Ni)、锡(Sn)、铝(Al)中的一种或多种，或适合于在IC结构元件之间提供低电阻电连接的其它金属或材料，即，低于预定阈值的电阻水平，预定阈值对应于基于电阻对电路性能影响的一个或多个公差水平。
在各个实施例中，MD段包括半导体衬底和/或外延层的具有足以使该段具有低电阻水平的掺杂水平(例如基于注入工艺)的部分。在各个实施例中，掺杂的MD段包括Si、SiGe、SiC、B、P、As、Ga、如上所述的金属或适合于提供低电阻水平的其它材料中的一种或多种。在一些实施例中，MD段包括掺杂浓度为约1*1016每立方厘米(cm-3)或更高的掺杂剂。
在一些实施例中，沟道126或沟道部分136A/136B中的一个包括包含一种或多种供体掺杂剂的n型半导体材料，而沟道126或沟道部分136A/136B中的另一个包括包含一种或多种受体掺杂剂的p型半导体材料，沟道126和沟道部分136A/136B由此包括不同类型的半导体材料。在一些实施例中，沟道126和沟道部分136A/136B中的每个包括相同的n型或p型半导体材料。
S/D结构122和124是配置为具有与沟道126相反的掺杂类型的半导体结构，并且S/D结构132和134是配置为具有与沟道部分136A/136B相反的掺杂类型的半导体结构。在一些实施例中，S/D结构122、124、132或134中的一个或多个被配置为比相应的沟道126或沟道部分136A/136B具有更低的电阻率。在一些实施例中，S/D结构122、124、132和134包括掺杂浓度大于相应的沟道126或沟道部分136A/136B中存在的一种或多种掺杂浓度的一个或多个部分。在各个实施例中，S/D结构122、124、132或134中的一个或多个包括半导体材料的外延区域，半导体材料例如Si、SiGe和/或碳化硅SiC。在各个实施例中，S/D结构122、124、132或134中的一个或多个包括一个或多个MD段。
栅电极112是包括基本由一个或多个介电层(未示出)围绕的一种或多种导电材料的卷，该介电层包括被配置为将一种或多种导电材料与上面、下面和/或相邻结构(例如，沟道126)电隔离的一种或多种介电材料。
导电材料包括多晶硅、铜(Cu)、铝(Al)、钨(W)、钴(Co)、钌(Ru)或一种或多种其它金属中的一种或多种和/或一种或多种其它合适的材料。介电材料包括二氧化硅(SiO2)、氮化硅(Si3N4)和/或高k介电材料中的一种或多种，高k介电材料例如k值大于3.8或7.0的介电材料，诸如氧化铝(Al2O3)、氧化铪(HfO2)、五氧化钽(Ta2O5)或氧化钛(TiO2)或其它合适的材料。
在图1A至图1D示出的实施例中，栅电极112围绕沟道126，包括通过一个或多个介电层与沟道126分隔开的一种或多种导电材料，并且由此被配置为控制施加到沟道126的电场强度。在各个实施例中，栅电极112以其它方式配置(例如，不包括沟道126下方的部分)，以完全围绕沟道126，从而能够控制施加到沟道126的电场强度。
通过上述配置，下部结构120的S/D结构122和124和沟道126，以及栅极结构110的栅电极112被布置为FET 125的组件，其中栅电极112上的电压能够通过沟道126控制S/D结构122和124之间的导通。在一些实施例中，FET 125的组件被布置为NMOS晶体管。在一些实施例中，FET 125的组件被布置为PMOS晶体管。
在图1A至图1D示出的实施例中，FET 125的沟道126包括位于S/D结构122和栅电极112之间的部分、位于栅电极112内的部分以及位于栅电极112和S/D结构124之间的部分。在各个实施例中，S/D结构122或124的一个或两个与栅电极112相邻，从而使得FET 125的沟道126不包括位于S/D结构122与栅电极112之间的部分或位于栅电极112与S/D结构124之间的部分中的相应一个或两个。
为了说明的目的，简化了图1A至图1D中示出的FET 125的布置。在各个实施例中，除了图1A至图1D所示的那些之外，FET 125还包括一个或多个元件(未示出)和/或S/D结构122或124中的一个或两个在X和/或Y方向上延伸以便于电连接。
栅极通孔116是包括一种或多种导电材料的IC结构，该导电材料被配置为将栅电极112电连接至上面金属段(未示出)，并由此被配置为FET 125的栅极端子。在图1A至图1D所示的实施例中，IC器件100包括电连接至栅电极112并在正Y方向上远离导电结构138定位的单个栅极通孔116。在各个实施例中，IC器件100除了栅极通孔116之外还包括一个或多个栅极通孔(未示出)，该栅极通孔电连接至栅电极112，并且在正或负Y方向中的一个或两个上远离导电结构138定位，并且栅极通孔(包括栅极通孔116)由此被共同配置为FET 125的栅极端子。
隔离层114是一个或多个介电层，其包括被配置为将沟道部分136A和136B彼此电隔离并且与栅电极112电隔离的一种或多种介电材料。因此，隔离层114在X方向上的尺寸D1等于或大于栅电极112在X方向上的尺寸D2，在Y方向上的尺寸D3等于或大于沟道部分136A和136B在Y方向上的尺寸D4，以及在Z方向上的尺寸D5等于或大于沟道部分136A和136B在Z方向上的尺寸D6。
在图1A至图1D示出的实施例中，隔离层114的尺寸D1等于栅电极112的尺寸D2，尺寸D3大于沟道部分136A和136B的尺寸D4，并且尺寸D5大于沟道部分136A和136B的尺寸D6，并由此被配置为将沟道部分136A和136B彼此电隔离并与栅电极112电隔离。在各个实施例中，隔离层114具有与相应尺寸D4、D5或D6有关的尺寸D1、D2或D3中的一个或多个，并且由此被配置为将沟道部分136A和136B彼此电隔离并且与栅电极112电隔离。
在图1A至图1D示出的实施例中，隔离层114定位在栅电极112内，从而使得栅电极112在正和负Y方向上与隔离层114横向相邻。在一些实施例中，隔离层114在正或负Y方向的一个上沿整个栅电极112延伸，从而使得栅电极112仅在正或负Y方向中的另一个上与隔离层114横向相邻。
在图1A至图1D示出的实施例中，隔离层114的上表面114S与栅电极112的上表面112S共面。在各个实施例中，上表面114S的一些或全部在正或负Z方向上偏离上表面112S的一些或全部。
导电结构138是包括一种或多种导电材料的IC结构，该导电材料被配置为将S/D结构132电连接至S/D结构134。因此，导电结构138沿X方向延伸并在Z方向上位于S/D结构132和134的每个的至少部分上面。在各个实施例中，导电结构138直接接触隔离层114以及S/D结构132和134中的每个，或者IC器件100包括位于导电结构138与相应的一个或多个隔离层114或S/D结构132或134之间的一个或多个附加层(未示出)。
在图1A至图1D示出的实施例中，S/D结构132在负X方向上延伸超出导电结构138，并且S/D结构134在正X方向上延伸超出导电结构138。在各个实施例中，导电结构138在负X方向上与S/D结构132共同延伸或延伸超出S/D结构132，和/或导电结构138在正X方向上与S/D结构134共同延伸或延伸超出S/D结构134。
在图1A至图1D示出的实施例中，S/D结构132在正和负Y方向的每个方向上延伸超出导电结构138，并且S/D结构134在正和负Y方向的每个方向上延伸超出导电结构138。在各个实施例中，导电结构138在正或负Y方向中的一个或两个上与S/D结构132共同延伸或延伸超出S/D结构132，和/或导电结构138在正或负Y方向中的一个或两个上与S/D结构134共同延伸或延伸超出S/D结构134。
在图1A至图1D示出的实施例中，导电结构138在Y方向上的尺寸(未标记)小于沟道部分136A/136B的尺寸D4，并且在Y方向上的尺寸D4内居中。在一些实施例中，导电结构138在Y方向上的尺寸等于或大于尺寸D4。在一些实施例中，导电结构138在Y方向上偏离尺寸D4的中心。在一些实施例中，导电结构138在Y方向上部分或全部定位在尺寸D4的外部。
在图1A至图1D示出的实施例中，导电结构138在Z方向上的尺寸D7等于栅极通孔116在Z方向上的尺寸D8。在各个实施例中，导电结构138的尺寸D7大于或小于尺寸D8。
通过以上讨论的配置，上部结构130的S/D结构132和134、沟道部分136A/136B和导电结构138以及栅极结构110的隔离层114被布置为导电器件135的组件，其中，通过上面的导电结构138在S/D结构132和134之间提供电连接。在图1A至图1D示出的实施例中，导电器件135包括位于S/D结构132和隔离层114之间的沟道部分136A以及位于隔离层114和S/D结构134之间的沟道部分136B。在各个实施例中，S/D结构132或134中的一个或两个与隔离层114横向相邻，从而使得导电器件135不包括位于S/D结构132和隔离层114之间的沟道部分136A或位于隔离层114和S/D结构134之间的沟道部分136B中相应的一个或两个。
为了说明的目的，简化了图1A至图1D中示出的导电器件135的布置。在各个实施例中，导电器件135除了图1A至图1D中示出的那些元件之外还包括一个或多个元件(未示出)，和/或S/D结构132或134中的一个或两个在X和/或Y方向上延伸以便于电连接。在一些实施例中，导电器件135包括位于源极漏极结构132或134、沟道部分136A或136B或导电结构138中的一个或多个上面的一个或多个介电层(未示出)，从而将导电器件135被配置为将位于导电器件135之上、之下和/或与导电器件135相邻的一个或多个元件(未示出)电隔离。
如上所述，包括隔离层114和导电结构138的IC器件100被配置为通过与FET 125隔离的导电器件135的S/D结构132和134提供电连接。通过将该电连接应用于与IC器件100相邻的电路元件，能够在不使用上面金属层(例如第一金属层)的段的情况下进行电路连接。与其中CFET器件不包括横跨栅极的隔离的导电结构的方法相比，包括IC器件100的电路和电路布局由此需要更少的布线资源并且具有改进的布线灵活性。
图2是根据一些实施例的形成改进的CFET器件(例如，以上参照图1A至图1D讨论的IC器件100)的方法200的流程图。图3A至图3G是根据一些实施例的在对应于方法200的操作的各个制造阶段处的包括IC器件100和相邻CFET 300C的IC器件300的图。图3A至图3G的每个包括从左到右的第一图和第二图，其分别对应于相应图1B和图1C中示出的IC器件100的平面图和截面图。为了便于说明各个部件，图3A至图3G中示出的平面图省略了各个器件元件的部分或全部，器件元件例如介电层、间隔件等。
图2中示出的方法200的操作的顺序仅用于说明；方法200的操作能够同时实施或以与图2所示的顺序不同的顺序实施。在一些实施例中，除了图2中示出的那些操作之外，还在图2中示出的操作之前、之间、期间和/或之后实施一些操作。
在操作210中，在一些实施例中，在栅电极中形成位于下部沟道上面的上部沟道。在一些实施例中，在栅电极中形成位于下部沟道上面的上部沟道对应于形成与栅电极中位于沟道126上面的沟道部分136A/136B相对应的沟道136，并且在图3A中示出，该栅电极包括以上参照图1A至图1D讨论的栅电极112。
在一些实施例中，在栅电极中形成上部沟道或下部沟道中的一个或两个包括形成半导体材料的一个或多个外延和/或纳米片层。在一些实施例中，在栅电极中形成上部沟道或下部沟道中的一个或两个包括沉积Si、InP、Ge、GaAs、SiGe、InAs、SiC或其它合适的半导体材料中的一种或多种。
在各个实施例中，沉积工艺包括化学气相沉积(CVD)、等离子体增强CVD(PECVD)、原子层沉积(ALD)或适合于沉积一个或多个材料层的其它工艺。
在各个实施例中，在栅电极中形成上部沟道或下部沟道包括形成栅电极的部分或全部。在一些实施例中，在栅极结构中形成上部沟道或下部沟道包括形成上部沟道或下部沟道的多个层以及位于多个层之间的栅电极的至少部分。
在各个实施例中，形成栅电极的部分或全部包括沉积一种或多种导电材料(例如多晶硅、Cu、Al、W、Co、Ru)，和/或一种或多种介电材料，例如SiO2、Si3N4、Al2O3、HfO2、Ta2O5或TiO2。
在一些实施例中，栅电极是多个栅电极中的一个栅电极，并且形成位于下部沟道上面的上部沟道是形成位于相应的多个下部沟道的一个下部沟道上面的相应的多个上部沟道的一个上部沟道的一部分。在图3A所示的实施例中，形成IC器件100的上部沟道136是其中在CFET 300C的栅电极312中形成位于下部沟道326上面的上部沟道336的操作的一部分。
在操作220中，在一些实施例中，邻近上部沟道沉积外延和/或MD层。邻近上部沟道沉积外延和/或MD层包括或是邻近上部沟道形成S/D结构的一部分。在一些实施例中，邻近上部沟道沉积外延和/或MD层对应于以上参照图1A至图1D讨论的邻近沟道136形成S/D结构132和134，并且在图3B中示出。
在一些实施例中，沉积外延和/或MD层包括邻近上部沟道沉积至少一个外延层，随后邻近至少一个外延层沉积至少一个MD层。在一些实施例中，沉积外延和/或MD层包括沉积外延层132E，随后沉积MD层132MD，从而形成S/D结构132，以及沉积外延层134E，随后沉积MD层134MD，从而形成S/D结构134，如图3B所示。
在一些实施例中，邻近上部沟道沉积外延和/或MD层包括邻近下部沟道沉积外延和/或MD层。在一些实施例中，邻近下部沟道沉积外延和/或MD层对应于以上参照图1A至图1D讨论的邻近沟道126形成S/D结构122和124，并且在图3B中示出。
在一些实施例中，邻近上部沟道沉积外延和/或MD层包括沉积Cu、Ag、W、Ti、Ni、Sn、Al中的一种或多种。在各个实施例中，邻近上部沟道沉积外延和/或MD层包括实施掺杂操作，例如注入工艺。在各个实施例中，实施掺杂操作包括使用Si、SiGe、SiC、B、P、As、Ga、金属中的一种或多种或适合于提供低电阻水平的其它材料。在一些实施例中，实施掺杂操作包括掺杂到约1×1016每立方厘米(cm-3)或更高的掺杂浓度。
在一些实施例中，上部沟道是多个上部沟道中的一个上部沟道，并且邻近上部沟道沉积外延和/或MD层是邻近多个上部沟道的每个上部沟道沉积外延和/或MD层的一部分，在图3B所示的实施例中，邻近上部沟道136沉积外延和/或MD层是其中邻近CFET 300C的上部沟道沉积外延和/或MD层的操作的一部分，从而形成与IC器件100共享的S/D结构132以及CFET 300C的附加S/D结构334。
在操作230中，通过去除上部沟道的至少部分和栅电极的部分来产生凹槽。如下所述，去除上部沟道的至少部分和栅电极的部分包括产生具有在每个方向上定位和足够大尺寸的凹槽，以将S/D结构彼此电隔离，如以下讨论的。
在X方向上，凹槽的位置和尺寸(例如，上面参照图1B讨论的尺寸D1)被配置为使得凹槽至少延伸横跨栅电极的相应尺寸，例如以上参照图1B讨论的尺寸D2。
在Y方向上，凹槽的位置和尺寸(例如，以上参照图1B讨论的尺寸D3)被配置为使得凹槽至少延伸横跨上部沟道的相应尺寸(例如，以上参照图1B讨论的尺寸D4)，或在一些实施例中，延伸横跨一个或两个S/D结构的相应尺寸。在一些实施例中，凹槽在Y方向上的位置和尺寸被配置为使得凹槽在正或负Y方向中的一个或两个上延伸超出一个或两个S/D结构的相应尺寸。
在Z方向上，凹槽的位置和尺寸(例如，以上参照图1C讨论的尺寸D5)被配置为使得凹槽至少延伸横跨上部沟道的相应尺寸(例如，以上参照图1C讨论的尺寸D6)或在一些实施例中，横跨一个或两个S/D结构的相应尺寸。
在各个实施例中，将S/D结构彼此电隔离包括将上部沟道分成邻近凹槽的两个电隔离部分，将上部沟道减小为邻近凹槽的单个部分，或者去除整个上部沟道。将上部沟道减少为单个部分对应于邻近一个S/D结构产生凹槽，并且去除整个上部沟道对应于邻近每个S/D结构产生凹槽。
在一些实施例中，将上部沟道分成两个电隔离部分包括将上部沟道(例如，沟道136)分成以上参照图1A至图1D所讨论的沟道部分136A和136B。在图3C所示的实施例中，产生凹槽包括通过去除整个沟道136来产生邻近每个S/D结构132和134的凹槽114R。
在一些实施例中，产生凹槽包括去除上部沟道的至少部分和栅电极的部分，而不去除下部沟道的部分或全部。
在一些实施例中，产生凹槽包括施加掩模并去除由掩模暴露的上部沟道的至少部分和栅电极的部分。在一些实施例中，产生凹槽包括施加图3C中示出的掩模M1。
在一些实施例中，去除上部沟道的至少部分和栅电极的部分包括实施一个或多个蚀刻操作。在各个实施例中，实施蚀刻操作包括使用一种或多种蚀刻工艺，诸如湿蚀刻、干蚀刻、溅射蚀刻或其它合适的去除工艺。在各个实施例中，使用蚀刻工艺包括使用一种或多种蚀刻剂材料，例如，Cl2、SF6、HBr、HCl、CF4、CHF3、C2F6、C4F8中的一种或多种，或其它合适的蚀刻剂材料。
在一些实施例中，产生凹槽包括去除掩模，例如掩模M1。
在操作240中，用介电材料填充凹槽以形成隔离层。用介电材料填充凹槽包括形成具有与上述凹槽的尺寸相对应的尺寸的介电层。在一些实施例中，用介电材料填充凹槽以形成隔离层包括形成以上参照图1A至图1D讨论的隔离层114，并且在图3D中示出。在一些实施例中，用介电材料填充凹槽以形成隔离层包括填充图3C所示的凹槽114R。
在一些实施例中，填充凹槽包括使用沉积工艺。在一些实施例中，填充凹槽包括填充所有凹槽直至栅电极的上表面，例如，以上参照图1A至图1D讨论的上表面112S，或者所有凹槽加上邻近凹槽的上表面之上的体积(未示出)。
在一些实施例中，填充凹槽包括实施平坦化工艺。在各个实施例中，平坦化工艺包括化学机械抛光(CMP)或适合于在给定制造阶段生产平坦化的顶面的其它工艺。在一些实施例中，实施平坦化工艺包括使隔离层114的上表面114S与栅电极112的上表面112S共面，如上面参照图1A至图1D所讨论的。
在操作250中，在隔离层上面构造槽通孔。构造槽通孔包括根据一种或多种掩模沉积一种或多种导电材料。在各个实施例中，构造槽通孔包括直接在隔离层上或在隔离层上面的层(未示出)上沉积一种或多种导电材料。在一些实施例中，构造槽通孔包括构造在上面参照图1A至图1D讨论的在Z方向上具有尺寸D7并且位于隔离层114上面的导电结构138的部分或全部。
构造槽通孔包括将槽通孔定位和构造为在X方向(未标记)上具有至少延伸横跨隔离层的相应尺寸(例如，以上参照图1B讨论的尺寸D1)的尺寸(未标记)。在一些实施例中，构造槽通孔包括构造在对应于隔离层的沿X方向的边缘的位置之间延伸的槽通孔，例如，构造延伸至图3E中示出的隔离层114的边缘的槽通孔138VG。
在一些实施例中，构造槽通孔包括构造在正或负X方向中的一个或两个方向上延伸超出隔离通孔的边缘的槽通孔，槽通孔由此位于一个或两个S/D结构的至少部分上面。在各个实施例中，构造槽通孔包括将一种或多种导电材料直接沉积在一个或两个S/D结构至少部分上。
在一些实施例中，槽通孔是多个栅极通孔中的栅极通孔，并且构造槽通孔是构造多个栅极通孔的一部分。在一些实施例中，构造多个栅极通孔包括构造在X方向上的尺寸(未标记)小于槽通孔在X方向上的尺寸的栅极通孔，例如图3E所示的栅极通孔300VG。在一些实施例中，构造多个栅极通孔包括构造以上参照图1A至图1D讨论并且在图3E至图3G中示出的栅极通孔116。
在操作260中，在一些实施例中，至少一个S/D通孔被构造为位于外延和/或MD层中的至少一个上面并且与槽通孔相邻。构造至少一个S/D通孔包括根据一个或多个掩模沉积一种或多种导电材料。在一些实施例中，构造至少一个S/D通孔包括在相应S/D结构132或134的至少一个上面构造导电结构138的一个或多个部分，如上面参照图1A至图1D讨论的。
构造与槽通孔相邻的至少一个S/D通孔包括构造电连接至槽通孔的至少一个S/D通孔。在一些实施例中，构造与槽孔相邻的至少一个S/D通孔包括：在S/D结构132上面构造与槽通孔138VG相邻的S/D通孔138D2，以及在S/D结构134上面构造与槽通孔138VG相邻的S/D通孔138D4，从而形成以上参照图1A至图1D讨论并且在图3F中示出的导电结构138。
在一些实施例中，至少一个S/D通孔是多个S/D通孔中的至少一个S/D通孔，并且构造至少一个S/D通孔是构造多个S/D通孔的一部分。在一些实施例中，构造多个S/D通孔包括构造图3F中示出的S/D通孔300SD。
在操作270中，在一些实施例中，在槽通孔和至少一个S/D通孔(如果存在)上面沉积介电材料。在槽通孔和至少一个S/D通孔(如果存在)上面沉积介电材料包括在槽通孔和至少一个S/D通孔的整个上表面上形成绝缘层，从而将槽通孔和至少一个S/D通孔与上面的导电结构(例如，第一金属层的导电段)电隔离。
在一些实施例中，在槽通孔和至少一个S/D通孔上面沉积介电材料包括在图3G中示出的槽通孔138VG和S/D通孔138SD2和138SD4的整个上表面(未标记)上形成绝缘层138D。
在一些实施例中，在槽通孔和至少一个S/D通孔上面沉积介电材料是其中形成包括位于一个或多个附加通孔(例如，栅极通孔300VG或S/D通孔300SD的一个或两个)之上的的开口的绝缘层(未示出)，从而实现从一个或多个附加通孔至一个或多个上面导电结构(例如第一金属层的一个或多个导电段)的电连接。
方法200的操作可用于形成包括由导电结构跨越的隔离层的修改的CFET器件，例如，以上参照图1A至图1D讨论的包括隔离层114和导电结构138的IC器件100，修改的CFET器件由此被配置为通过与下部FET(例如FET 125)隔离的S/D结构提供电连接。通过将该电连接应用于与修改的CFET器件相邻的电路元件(例如，使用S/D结构134作为相邻CFET 300C的上部晶体管的S/D端子)，能够在不使用上面的金属层的段情况下进行电路连接。与不包括形成隔离层和导电结构的方法相比，方法200可用于形成具有改进的布线灵活性的IC器件，如以上参照IC器件100讨论的。
图4是根据一些实施例的生成IC布局图的方法400的流程图。在一些实施例中，生成IC布局图包括生成下面讨论的IC布局图500、600A、600B或600C中的一个或多个，其对应于基于生成的IC布局图制造的包括隔离层和导电结构的IC器件，例如，包括以上参照图1A至图3G并且以下参照图6A3、图6B3、图6C3和图6C4讨论的隔离层114和导电结构138的IC器件100。IC器件的非限制性示例包括存储电路、逻辑器件、处理器件、信号处理电路等。
在一些实施例中，方法400中的一些或全部由计算机的处理器执行。在一些实施例中，方法400的一些或全部由EDA系统700的处理器702(如下面参照图7讨论的)执行。
在一些实施例中，方法400的一个或多个操作是形成IC器件的方法的操作的子集。在一些实施例中，方法400的一个或多个操作是IC制造流程的操作的子集，例如，以下参照制造系统800和图8讨论的IC制造流程。
在一些实施例中，方法400的操作以图4中示出的顺序实施。在一些实施例中，方法400的操作同时和/或以与图4中示出的顺序不同的顺序实施。在一些实施例中，在实施方法400的一个或多个操作之前、之间、期间和/或之后实施一个或多个操作。
图5、图6A1、图6B1和图6C1是在一些实施例中通过执行方法400的一个或多个操作而生成的相应IC布局图500、600A、600B和600C的非限制性示例的图示。除了IC布局图500、600A、600B或600C之外，图5、图6A1、图6B1和图6C1中的每个均包括X和Y方向，如以上参照图1A至图3G讨论的。
图6A2是对应于IC布局图600A和图6A3中示出的IC器件100A以及以上参照图1A至图3G讨论的X、Y和Z方向的示意图600AS。图6B2是对应于IC布局图600B和图6B3中示出的IC器件100B以及X、Y和Z方向的示意图600BS。图6C2是对应于IC布局图600C和图6C3和图6C4中示出的IC器件100C以及X、Y和Z方向的示意图600CS。以下进一步讨论示意图600AS、600BS和600CS以及IC器件100A、100B和100C。
IC布局图500、600A、600B和600C中的每个均包括对应于修改的CFET器件的布局部件，该修改的CFET器件包括隔离层和导电结构，例如，以上关于图1A至图3G讨论的隔离层114和导电结构138。IC布局图500对应于修改的CFET器件，IC布局图600A对应于被配置为相邻晶体管之间的桥的修改的CFET器件，IC布局图600B对应于被配置为晶体管和桥的修改的CFET器件，以及IC布局图600C对应于配置为传输门的晶体管和桥的修改的CFET器件。
为清楚起见，简化了IC布局图500、600A、600B和600C。在各个实施例中，IC布局图500、600A、600B或600C中的一个或多个包括除了图图5、图6A1、图6B1和图6C1所示的那些之外的部件，例如，一个或多个晶体管元件、电源轨、隔离结构、阱、导电元件等。在各个实施例中，IC布局图500、600A、600B和600C中的每个示出对应于CFET器件的一个或多个上部FET或基于FET的器件的部件，并且包括对应于CFET器件的一个或多个下部FET的部件，为了清楚起见，这些不一定被示出或仅被部分地示出。
如图5所示，IC布局图500包括在Y方向上延伸的栅极区域512、位于栅极区域512内的隔离区域514、通孔区域516、S/D区域532和534、在X方向上延伸的沟道区域536以及在X方向上延伸的导电区域538。沟道重叠区域500CO对应于栅极区域512与沟道区域536的重叠。
如图6A1所示，IC布局图600A包括栅极区域512、隔离区域514、S/D区域532和534、沟道区域536、导电区域538和沟道重叠区域500CO(阴影)，并且不包括通孔区域516。图600A还包括与栅极区域512平行的栅极区域612A和612B、通孔区域616A和616B、S/D区域622和624，在X方向上与沟道区域536对准的沟道区域636A和636C，以及在X方向上延伸的导电区域641。
如图6B1所示，IC布局图600B包括栅极区域512、612A和612B、隔离区域514、通孔区域516和616A、S/D区域532、534、622和624、沟道区域536、636A和636C、导电区域538和641、沟道重叠区域500CO(阴影)和在X方向上延伸的导电区域642。
如图6C1所示，IC布局图600C包括栅极区域512、612A、612B和612C、隔离区域514、通孔区域516、616A、617A-617E、618和619、S/D区域532、534、622、624、625、627、635和637、沟道区域536、636A和636C、导电区域538、641和642、沟道重叠区域500CO(阴影)以及在X方向上延伸的导电区域643-647。
栅极区域(例如栅极区域512、612A、612B或612C中的一个)是在IC布局图中包括在制造工艺中，作为包括导电材料或介电材料中的至少一种的IC器件中限定栅极结构的一部分的区域。在各个实施例中，对应于栅极区域的一个或多个栅极结构包括位于至少一种介电材料上面和/或围绕至少一种介电材料的至少一种导电材料。在各个实施例中，栅极区域512包括在制造工艺中，作为限定以上参考图1A至图3G讨论的相应栅极结构110的一部分。
隔离区域(例如隔离区域514)是IC布局图中包括在制造工艺中，作为在IC器件中限定一个或多个介电材料层的一部分的区域。在各个实施例中，隔离区域514包括在制造工艺中，作为上面参考图1A至图3G讨论的限定隔离层114的一部分。
通孔区域(例如通孔区域516、616A、616B、617A-617E、618或619中的一个)是IC布局图中包含在制造工艺中，作为限定包括IC器件中的一个或多个导电层的一个或多个段的通孔的一部分的区域，该IC器件中的一个或多个导电层的一个或多个段被配置为在一个或多个下面接触件、导电段或栅极结构与一个或多个上面导电段之间形成电连接。在各个实施例中，通孔区域516包括在制造工艺中，作为限定以上参照图1A至图3G讨论的通孔116的一部分。
S/D区域(例如S/D区域532、534、622、624、625、627、635或637中的一个)是IC布局图中包含在制造工艺中，作为限定位于半导体衬底上的S/D结构的一部分的区域，S/D结构在一些实施例中也称为外延和/或MD层。在各个实施例中，S/D区域532、534、622或624中的一个或多个包括在制造工艺中，作为限定以上参照图1A至图3G讨论的S/D结构122、124、132或134中的一个或多个的一部分。
沟道区域(例如沟道区域536、636A或636C的一个)是IC布局图中包含在制造工艺中，作为限定CFET器件的一个或多个沟道的一部分的区域。在各个实施例中，沟道区域536包括在制造工艺中，作为限定以上参照图1A至图3G讨论的沟道136以及沟道部分136A和136B的一部分。
导电区域(例如导电区域538或641-647中的一个)是IC布局图中包含在制造工艺中，作为限定IC器件中的导电层的一个或多个导电(例如，金属)段的一部分的区域。在各个实施例中，导电区域对应于IC器件中的MD层、通孔层、第一金属层(在一些实施例中也称为金属零层)或第二或更高金属层中的一个或多个。在各个实施例中，导电区域538包括在制造工艺中，作为限定以上参照图1A至图3G讨论的导电结构138的一部分。在一些实施例中，一个或多个导电区域641-647包括在制造工艺中，作为限定第一金属段的一部分。
在图5、图6A1、图6B1和图6C1所示的实施例中，IC布局图500、600A、600B和600C的每个均包括与隔离区域114和S/D区域532和534的每个重叠的导电区域538，并且由此被配置为限定跨越定位在栅电极内的隔离层的导电结构。导电区域538、隔离区域514以及S/D区域532和534由此对应于导电器件，例如以上参照图1A至图3G讨论的导电器件135，其中S/D结构彼此电连接并且与修改的CFET器件的下部FET电隔离。因此，IC布局图500、600A、600B和600C中的每个都可用于形成具有以上参照IC器件100讨论的益处，例如，改进的布线灵活性。
在各个实施例中，IC布局图500、600A、600B或600C中的一个或多个包括在对应于一个或多个IC器件(例如，逻辑器件、传输门、锁存电路等)的一个或多个IC布局图中，其中，至CFET和一个或多个修改的CFET的电连接通过第一金属层中的导电段，并且基于改进的布线灵活性进行布线，导电段对应于相邻电源轨(未在图5、图6A1、图6B1和图6C1中示出)之间的总共四个或更少的第一金属层轨道的间隔。
IC布局图500、600B和600C中的每个还包括与栅极区域512重叠的通孔区域516，并且由此被配置为限定电连接至由栅极区域112限定的栅电极的通孔。通孔区域516和栅极区域512由此对应于修改的CFET器件的下部FET的栅极端子。
IC布局图500还包括由隔离区域514相交的沟道区域536，并且由此被配置为限定以上参照图1A至图3G讨论的沟道部分136A和136B。
IC布局图600A还包括下部FET的S/D区域622和624以及对应于第一金属层的第一金属段的导电区域641。S/D区域622与通孔区域616A和导电区域641重叠，并且S/D区域624与通孔区域616B和导电区域641重叠；IC布局图600A由此被配置为限定导电结构，该导电结构包括对应于由S/D区域622和624限定的S/D结构的端子，S/D区域622和624通过由导电区域641的限定的第一金属段彼此电连接。
IC布局图600A还包括与栅极区域612A相交并且与S/D区域532和622相邻的沟道区域636A，并且由此被配置为限定与由IC布局图500限定的修改的CFET器件相邻的第一CFET，并且包括与栅极区域612B相交并与S/D区域534和624相邻的沟道区域636C，并由此被配置为限定与修改的CFET器件相邻的第二CFET。
如上所述，IC布局图600A由此被配置为限定IC器件，该IC器件包括由修改的CFET器件桥接的第一CFET和第二CFET，其中，第一CFET和第二CFET的上部FET通过由导电区域538、隔离层514以及S/D区域532和534限定的导电结构桥接，并且第一和第二CFET的下部FET通过由导电区域641、通孔区域616A和616B以及S/D区域622和624限定的导电结构桥接。IC布局图600A由此被配置为限定修改的CFET器件，该修改的CFET器件通过包括第一金属层的单个金属段来将第一CFET的上部和下部FET的每个电连接至第二CFET的上部和下部FET的每个。与使用多于第一金属层的单个段来电连接第一和第二CFET的上部和下部FET的布局相比，IC布局图600A可用于形成具有改进的布线灵活性的IC器件，如上所述。
在由示意图600AS表示的非限制性实例中，IC布局图600A用于限定IC器件100A，其中，通过导电结构138桥接上部PMOS部件，并且通过基于导电区域641的导电段141桥接下部NMOS。
如图6A2的示意图600AS所示，PMOS晶体管P1对应于栅极区域612A和用于限定S/D结构132的S/D区域532，并且PMOS晶体管P2对应于栅极区域612B和用于限定S/D结构134的S/D区域534。PMOS晶体管P1和P2通过基于导电区域538的导电结构138桥接，并且与基于栅极区域512的栅电极112电隔离。
NMOS晶体管N1对应于栅极区域612A和用于限定S/D结构122的S/D区域622，并且NMOS晶体管N2对应于栅极区域612B和用于限定S/D结构124的S/D区域624。NMOS晶体管N1和N2通过基于导电区域641的导电段141以及基于相应的通孔区域616A和616B的通孔116A和116B桥接。
如图6A3所示，IC器件100A包括通过导电结构138将S/D结构132电连接至S/D结构134，并且通过通孔116A、导电结构141和通孔116B将S/D结构122电连接至S/D结构124。
与IC布局图600A相比，IC布局图600B不包括通孔区域616B，并且还包括对应于第一金属层的第二金属段的通孔区域516和导电区域642。通孔区域516与栅极区域512和导电区域642重叠，并且IC布局图600B由此被配置为限定下部FET，该下部FET包括对应于由电连接至由导电区域641限定的第一金属段的S/D区域622限定的S/D结构的第一端子、对应于由导电区域642限定的S/D结构的第二端子，以及对应于由电连接至由导电区域642限定的第二金属段的栅极区域512限定的栅极结构的栅极端子。
通过还包括与栅极区域612A相交并与S/D区域532和622相邻的沟道区域636A，IC布局图600B被配置为限定与由IC布局图500限定的修改的CFET器件相邻的第一和第二CFET，如以上参照图6A讨论的。
如上所述，IC布局图600B由此被配置为限定包括由修改的CFET器件桥接的第一CFET和第二CFET的IC器件，其中第一和第二CFET的上部FET通过由导电区域538、隔离层514以及S/D区域532和534限定的导电结构桥接，并且第一和第二CFET的下部FET通过由导电区域641和642、通孔区域516和616A以及S/D区域622和624限定的导电结构桥接。IC布局图600B由此被配置为限定修改的CFET器件，该修改的CFET器件包括通过第一金属层的两个金属段至下部FET的电连接，以及在不使用第一金属层的附加单个金属段的情况下将第一CFET的上部FET电连接至第二CFET的上部FET。与使用第一金属层的附加金属段来电连接第一和第二CFET的上部FET的布局相比，IC布局图600B可用于形成具有改进的布线灵活性的IC器件，如上所述。
在由示意图600BS表示的非限制性实例中，IC布局图600B用于限定IC器件100B，其中，上部PMOS部件通过导电结构138桥接，并且下部NMOS通过基于导电区域641的导电段141以及基于导电区域642的导电段142电连接。
如图6B2的示意图600BS所示并且如以上参照图6A2和图6A3讨论的，PMOS晶体管P1和P2通过基于导电区域538的导电结构138桥接，并且与基于栅极区域512的栅电极112电隔离。
如在示意图600BS中进一步示出的，将基于S/D区域622的S/D结构122、基于S/D区域624的S/D结构124和基于栅极区域512的栅电极112配置为NMOS晶体管N3。S/D结构122可以通过基于通孔区域616A的通孔116A和基于导电区域641的导电段141电访问，并且基于栅极区域512的栅电极112可以通过基于通孔区域516的栅极通孔116和基于导电区域642的导电段142电访问。由于NMOS晶体管N1和N3共享S/D结构122，并且NMOS晶体管N2和N3共享S/D结构124，因此NMOS晶体管N1通过NMOS晶体管N3选择性地耦接至NMOS晶体管N2。
如图6B3所示，IC器件100B包括通过导电结构138电连接至S/D结构134的S/D结构132、通过通孔116A电连接至S/D结构141的S/D结构122，以及通过栅极通孔116电连接至导电结构142的栅电极112。图6B3进一步示出了隔离层114以及沟道部分136A和136B，每个都在以上参照图1A至图3G讨论。
如图6C1中示出的，IC布局图600C除了上面参照图6B1至图6B3讨论的IC布局图600B的部件之外，还包括栅极区域612C、S/D区域625、627、635和637、通孔区域617A-617E、618和619以及导电区域643-647。由于IC布局图600C包括如以上参照图6B1讨论的那样布置的IC布局图600B的部件，因此与使用第一金属层的附加金属段来电连接第一和第二CFET的上部FET的布局相比，IC布局图600C可用于形成具有改进的布线灵活性的IC器件，如以上参照IC布局图600B讨论的。
IC布局图600C的附加部件对应于传输门，例如，由图6C2的示意图600CS表示的传输门，并且对应于图6C3和图6C4所示的IC器件100C。为了说明的目的，图6C3和图6C4示出了附加部件的子集的重叠。
由示意图600CS表示的传输门包括PMOS晶体管P3和P4、NMOS晶体管N3(如以上参照图6B1至图6B3讨论的)以及NMOS晶体管N4。PMOS晶体管P3的栅极A1电连接至NMOS晶体管N4的栅极A2，PMOS晶体管P4的栅极B1电连接至NMOS晶体管N3的栅极B2，由PMOS晶体管P3和P4共享的S/D端子通过导电路径Z电连接至由NMOS晶体管N3和N4共享的S/D端子，并且PMOS晶体管P3的S/D端子S’电连接至S/D端子S。
示意图600CS中的虚线框对应于用于限定相应栅电极112的IC布局600C的栅极区域512、S/D区域532、534、622和624、沟道区域536、通孔区域516和617A，以及导电区域538、641和642、图6C3和图6C4所示的IC器件100C的S/D结构132、134、122和124、沟道部分136A和136B、栅极通孔116、通孔117A以及导电结构138、141和142。
因此，如图6C1至图6C4所示，栅极B2对应于基于栅极区域512的栅电极112，S/D端子S对应于基于S/D区域532的S/D结构132，并且S/D端子S’对应于基于S/D区域534的S/D结构134。S/D端子S通过基于导电区域538的导电结构138电连接至S/D端子S’。
PMOS晶体管P3对应于基于栅极区域612B的栅电极112B、基于S/D区域534的S/D结构134和基于S/D区域635且与PMOS晶体管P4共享的S/D结构135。PMOS晶体管P4还对应于基于栅极区域612C的栅电极112C和基于S/D区域637的S/D结构137。
NMOS晶体管N4对应于基于栅极区域612B的栅电极112B、基于S/D区域624并与晶体管N3共享的S/D结构124和基于S/D区域625的S/D结构125。
如图6C4所示，PMOS晶体管P3的栅极A1通过基于栅极区域612B的共享栅电极112B电连接至NMOS晶体管N4的栅极A2。NMOS晶体管N3的栅极B2通过基于通孔区域617A的通孔117A、基于导电区域642的导电结构142、基于通孔区域617的通孔117、基于导电区域645的导电结构145，以及一个或多个附加导电结构(未示出)电连接至PMOS晶体管P4的栅极B1。
如图6C3所示，由PMOS晶体管P3和P4共享的S/D结构135通过基于通孔区域617C的通孔117C、基于导电区域644的导电结构144以及基于通孔区域617B的通孔117B电连接至由NMOS晶体管N3和N4共享的S/D结构124，从而对应于导电路径Z。
如图6C3和图6C4所示，IC器件100C还包括基于S/D区域637的S/D结构127，该S/D结构127通过基于通孔区域617E的通孔117E、基于导电区域643的导电结构143和基于通孔区域617D的通孔117D电连接至S/D结构125。
在操作410中，在一些实施例中，IC布局中的CFET的上部晶体管的沟道区域与CFET的栅极区域重叠，从而限定沟道重叠区域。沟道区域可在制造工艺中用作限定一个或多个沟道结构的一部分，而栅极区域可在制造工艺中用作限定相应的栅电极的一部分，例如，包括对应于以上参照图1A至图3G讨论的栅电极112的沟道部分136A/136B的沟道136。
使CFET的沟道区域与栅极区域重叠包括：使在第一方向上延伸的沟道区域与在垂直于第一方向的第二方向上延伸的栅极区域重叠。使CFET的沟道区域与栅极区域重叠包括限定包括部分或全部沟道区域和部分栅极区域的沟道重叠区域。在一些实施例中，使沟道区域与栅极区域重叠包括使在X方向上延伸的沟道区域536与在Y方向上延伸的栅极区域512重叠，从而限定以上参照图5至图6C4讨论的沟道重叠区域500CO。
在一些实施例中，限定沟道重叠区域包括限定第一和第二S/D区域之间的沟道重叠区域。第一和第二S/D区域可在制造工艺中用作限定对应于一个或多个沟道结构的第一和第二S/D结构的一部分，例如，以上参照图1A至图3G讨论的S/D结构132和134。在一些实施例中，限定第一和第二S/D区域之间的沟道重叠区域包括限定以上参照图5至图6C4讨论的S/D区域532和534之间的沟道重叠区域。
在操作420中，隔离区域定位在IC布局中，该隔离区域包括整个重叠区域。隔离区域可在制造工艺中用作限定隔离层的一部分，例如，以上参照图1A至图3G讨论的隔离层114。
在各个实施例中，定位隔离区域包括：在第一方向上使隔离区域的宽度等于或大于重叠区域的宽度；和/或在第二方向上使隔离区域的长度等于或大于重叠区域的长度。在一些实施例中，定位隔离区域包括以上参照图5至图6C4讨论的定位隔离区域514。
在操作430中，隔离区域与导电区域相交。导电区域可在制造工艺中用作限定一个或多个导电结构的一部分，例如，以上参照图1A至图3G讨论的导电结构138。
使隔离区域与导电区域相交包括使导电区域在第一方向上至少延伸横跨整个隔离区域。在一些实施例中，导电区域是多个导电区域中的一个导电区域，例如，多个通孔区域，并且使隔离区域与导电区域相交包括使隔离区域与多个导电区域相交，该多个导电区域在第一方向上至少延伸横跨整个隔离区域。
在一些实施例中，使隔离区域与导电区域相交包括使隔离区域与导电区域的栅极通孔区域重叠，并且使每个S/D区域与导电区域重叠包括使每个S/D区域与邻近栅极通孔区域的S/D通孔区域的重叠。栅极和S/D通孔区域可在制造工艺中用作限定一个或多个导电结构的一部分，例如，以上参照图2至图3G讨论的槽通孔138VG和S/D通孔138SD2和138SD4。
在一些实施例中，使隔离区域与导电区域相交包括使以上参照图5至图6C4讨论的隔离区域514与导电区域538相交。
在一些实施例中，使隔离区域与导电区域相交包括使每个S/D区域与导电区域重叠，例如，该导电区域与以上参照图5至图6C4讨论的S/D区域532和534相交。
在一些实施例中，使隔离区域与导电区域相交包括将导电区域与沟道区域分隔开。在一些实施例中，使隔离区域与导电区域相交包括使沟道区域与导电区域重叠。在一些实施例中，使隔离区域与导电区域相交包括使以上参照图5至图6C4讨论的沟道区域536与导电区域538重叠。
在操作440中，在一些实施例中，栅极区域与栅极通孔区域重叠。栅极通孔区域可在制造工艺中用作限定一个或多个导电结构的一部分，例如，以上参照图1A至图3G讨论的栅极通孔116。在一些实施例中，使栅极区域与栅极通孔区域重叠包括使以上参照图5至图6C4讨论的栅极区域512与栅极通孔区域516重叠。
使栅极区域与栅极通孔区域重叠包括使栅极通孔区域偏离沟道重叠区域。在一些实施例中，栅极通孔区域是多个栅极通孔区域中的一个栅极通孔区域，并且使栅极区域与栅极通孔区域重叠包括使栅极区域与多个栅极通孔区域重叠，每个栅极通孔区域偏离沟道重叠区域。在一些实施例中，使栅极区域与栅极通孔区域重叠包括使以上参照图5至图6C4讨论的栅极通孔区域516偏离沟道重叠区域500CO。
在操作450中，在一些实施例中，IC布局图存储在存储器件中。在各个实施例中，将IC布局图存储在存储器件中包括将IC布局图存储在非易失性计算机可读存储器或例如数据库的单元库中，和/或通过网络存储IC布局图。在一些实施例中，将IC布局图存储在存储器件中包括通过以下参照图7讨论的EDA系统700的网络714存储IC布局图。
在操作460中，在一些实施例中，基于IC布局图制造一个或多个半导体掩模，或半导体IC的层中的至少一个组件中的至少一个。下面参照图8讨论制造一个或多个半导体掩模或半导体IC的层中的至少一个组件。
在操作470中，在一些实施例中，基于IC布局图实施一个或多个制造操作。在一些实施例中，实施一个或多个制造操作包括基于IC布局图实施一个或多个光刻曝光。下面参考图8讨论基于IC布局图实施一个或多个制造操作，例如一个或多个光刻曝光。
通过实施方法400的一些或全部操作，生成包括CFET的IC布局图，例如IC布局图500、600A、600B或600C，该CFET包括与导电区域相交的隔离区域，从而被配置为在基于IC布局图制造的修改的CFET器件中形成由导电结构跨越的隔离层。与不包括配置隔离区域和导电区域以形成隔离层和导电结构的方法相比，方法400可用于生成具有如上参照IC器件100讨论的改进的布线灵活性的IC布局图和器件，从而支持IC布局和器件，其中相邻电源轨之间的间隔对应于与信号迹线相对应的总共四个或更少的金属区域。
图7是根据一些实施例的电子设计自动化(EDA)系统700的框图。
在一些实施例中，EDA系统700包括APR系统。例如，根据一些实施例，使用EDA系统700可实现根据一个或多个实施例的表示布线布置的本文描述的设计布局图的方法。
在一些实施例中，EDA系统700是通用计算设备，其包括硬件处理器702和非暂时性计算机可读存储介质704(在一些实施例中也称为存储器704)。计算机可读存储介质704等编码有，即存储计算机程序代码706(在一些实施例中也称为指令706)，即，一组可执行指令。处理器702执行计算机程序代码706表示(至少部分地)EDA工具，该EDA工具实现根据实施例的方法(例如上面参照图4描述的方法400)(下文中，所提及的工艺和/或方法)的部分或全部。
处理器702经由总线708电耦合到计算机可读存储介质704。处理器702还通过总线708电耦合到I/O接口710。网络接口712还经由总线708电连接至处理器702。网络接口712连接到网络714，使得处理器702和计算机可读存储介质704能够经由网络714连接到外部元件。处理器702被配置为执行编码在计算机可读存储介质704中的计算机程序代码706，以使系统700可用于执行所提及的工艺和/或方法的部分或全部。在一个或多个实施例中，处理器702是中央处理单元(CPU)、多处理器、分布式处理系统、专用集成电路(ASIC)和/或合适的处理单元。
在一个或多个实施例中，计算机可读存储介质704是电子、磁、光学、电磁、红外和/或半导体系统(或装置或设备)。例如，计算机可读存储介质704包括半导体或固态存储器、磁带、可移动计算机磁盘、随机存取存储器(RAM)、只读存储器(ROM)、刚性磁盘和/或光盘。在使用光盘的一个或多个实施例中，计算机可读存储介质704包括光盘-只读存储器(CD-ROM)、光盘-读/写器(CD-R/W)和/或数字视频光盘(DVD)。
在一个或多个实施例中，计算机可读存储介质704存储计算机程序代码706，其被配置为使系统700(其中这种执行表示(至少部分地)EDA工具)可用于实施所提及的工艺和/或方法的部分或全部。在一个或多个实施例中，计算机可读存储介质704还存储有助于实施所提及的工艺和/或方法的部分或全部的信息。在一个或多个实施例中，计算机可读存储介质704存储包括如本文所公开的IC布局图(例如，上面参照图5至图6C4讨论的IC布局图500、600A、600B和/或600C)的IC布局图707。
EDA系统700包括I/O接口710。I/O接口710耦合到外部电路。在一个或多个实施例中，I/O接口710包括键盘、小键盘、鼠标、跟踪球、触控板、触摸屏和/或光标方向键，以用于将信息和命令传送到处理器702。
EDA系统700还包括耦合到处理器702的网络接口712。网络接口712允许系统700与网络714通信，其中，一个或多个其它计算机系统连接到网络714。网络接口712包括无线网络接口，诸如BLUETOOTH、WIFI、WIMAX、GPRS或WCDMA；或有线网络接口，诸如ETHERNET、USB或IEEE-1364。在一个或多个实施例中，在两个或更多个系统700中实现所提及的工艺和/或方法的部分或全部。
系统700被配置为通过I/O接口710接收信息。通过I/O接口710接收的信息包括指令、数据、设计规则、标准单元库和/或用于通过处理器702处理的其它参数中的一个或多个。经由总线708将信息传送到处理器702。EDA系统700被配置为通过I/O接口710接收与UI有关的信息。该信息作为用户界面(UI)742存储在计算机可读介质704中。
在一些实施例中，所提及的工艺和/或方法的部分或全部被实现为用于由处理器执行的独立软件应用程序。在一些实施例中，所提及的工艺和/或方法的部分或全部被实现为作为附加软件应用程序的一部分的软件应用程序。在一些实施例中，所提及的工艺和/或方法的部分或全部被实现为软件应用程序的插件。在一些实施例中，所提及的工艺和/或方法中的至少一个被实现为EDA工具的一部分的软件应用程序。在一些实施例中，所提及的工艺和/或方法的部分或全部被实现为EDA系统700使用的软件应用程序。在一些实施例中，使用诸如可用的
Figure BDA0002446025810000281
(来自于CADENCE DESIGN SYSTEMS，Inc)或其它合适的布局生成工具的工具生成包括标准单元的布局图。
在一些实施例中，该工艺被实现为存储在非暂时性计算机可读记录介质中的程序的功能。非暂时性计算机可读记录介质的实例包括但不限于外部/可移动和/或内部/内置存储器或存储器单元，例如，光盘(诸如DVD)、磁盘(诸如硬盘)、半导体存储器(诸如ROM、RAM、存储卡)等中的一个或多个。
图8是根据一些实施例的集成电路(IC)制造系统800及其相关联的IC制造流程的框图。在一些实施例中，基于布局图，使用制造系统800制造(A)一个或多个半导体掩模或(B)半导体集成电路的层中的至少一个组件中的至少一个。
在图8中，IC制造系统800包括在设计、开发和制造周期中彼此交互的实体，诸如设计室820、掩模室830和IC制造厂/制造商(“fab”)850和/或与制造IC器件860有关的服务。系统800中的实体通过通信网络连接。在一些实施例中，通信网络是单个网络。在一些实施例中，通信网络是各种不同的网络，诸如内联网和因特网。通信网络包括有线和/或无线通信信道。每个实体与一个或多个其它实体交互，并向一个或多个其它实体提供服务和/或从一个或多个其它实体接收服务。在一些实施例中，设计室820、掩模室830和IC制造厂850中的两个或多个由单个较大的公司拥有。在一些实施例中，设计室820、掩模室830和IC制造厂850中的两个或更多个共存于公共设施中并使用公共资源。
设计室(或设计团队)820生成IC设计布局822。IC设计布局822包括为IC器件860(例如，上面参照图1A至图3G讨论的IC器件100)设计的各种几何图案(例如，上面参照图5和图6C4讨论的IC布局图500、600A、600B或600C)。几何图案对应于构成要制造的IC器件860的各种组件的金属、氧化物或半导体层的图案。各个层结合形成各种IC部件。例如，IC设计布局822的部分包括形成在半导体衬底(诸如硅晶圆)中的各种IC部件，例如有源区域、栅电极、源极和漏极、层间互连的金属线或通孔、以及用于接合焊盘的开口；以及设置在半导体衬底上的各个材料层。设计室820实现适当的设计程序以形成IC设计布局822。设计程序包括逻辑设计、物理设计或布局布线中的一个或多个。IC设计布局822呈现在具有几何图案的信息的一个或多个数据文件中。例如，可以以GDSII文件格式或DFII文件格式表示IC设计布局822。
掩模室830包括数据准备832和掩模制造844。掩模室830使用IC设计布局图822来制造一个或多个掩模，以用于根据IC设计布局822制造IC器件860的各个层。掩模室830实施掩模数据准备832，其中IC设计布局图822被转换为代表性数据文件(“RDF”)。掩模数据准备832向掩模制造844提供RDF。掩模制造844包括掩模写入器。掩模写入器将RDF转换为衬底上的图像，诸如掩模(中间掩模)845或半导体晶圆853。掩模数据准备832操纵设计布局图822以符合掩模写入器的特定特性和/或IC制造850的要求。在图8中，掩模数据准备832和掩模制造844被示为单独的元件。在一些实施例中，掩模数据准备832和掩模制造844可以统称为掩模数据准备。
在一些实施例中，掩模数据准备832包括光学邻近校正(OPC)，其使用光刻增强技术来补偿诸如可能由衍射、干涉、其它工艺效应等引起的图像误差。OPC调整IC设计布局图822。在一些实施例中，掩模数据准备832包括进一步的分辨率增强技术(RET)，诸如离轴照射、子分辨率辅助部件、相移掩模、其它合适的技术等或它们的组合。在一些实施例中，还使用反向光刻技术(ILT)，其将OPC视为反向成像问题。
在一些实施例中，掩模数据准备832包括掩模规则检查器(MRC)，其中，该掩模规则检查器(MRC)利用包括特定的几何和/或连接限制的掩模产生规则组检查已经经历了OPC中的工艺的IC设计布局图822，以确保足够的裕度，从而解决半导体制造工艺中的变化性等。在一些实施例中，MRC修改IC设计布局图822以补偿掩模制造844期间的限制，这可以取消OPC实施的部分修改以满足掩模产生规则。
在一些实施例中，掩模数据准备832包括光刻工艺检查(LPC)，其模拟将由IC制造厂850实施的处理以制造IC器件860。LPC基于IC设计布局图822模拟该处理以产生诸如IC器件860的模拟制造的器件。LPC模拟中的处理参数可以包括与IC制造周期的各个工艺相关的参数，与用于制造IC的工具相关的参数和/或制造工艺的其它方面。LPC考虑了各种因素，诸如空间图像对比度、焦深(“DOF”)、掩模误差增强因子(“MEEF”)、其它合适因素等或它们的组合。在一些实施例中，在通过LPC产生模拟制造的器件之后，如果模拟器件的形状不够接近而无法满足设计规则，则将重复OPC和/或MRC以进一步改进IC设计布局图822。
应当理解，为了简明，已经简化了掩模数据准备832的上述描述。在一些实施例中，数据准备832包括诸如逻辑操作(LOP)的额外的特征以根据制造规则修改IC设计布局图822。此外，可以以各种不同的顺序执行在数据准备832期间应用于IC设计布局图822的工艺。
在掩模数据准备832之后并且在掩模制造844期间，基于修改的IC设计布局图822制造掩模845或掩模组845。在一些实施例中，掩模制造844基于IC设计布局图822来实施一个或多个光刻曝光。在一些实施例中，电子束(e束)或多个电子束的机制用于基于修改的IC设计布局图822在掩模(光掩模或中间掩模)845上形成图案。可以采用各种技术来形成掩模845。在一些实施例中，使用二元技术形成掩模845。在一些实施例中，掩模图案包括不透明区域和透明区域。用于曝光已经涂覆在晶圆上的图像敏感材料层(例如光刻胶)的辐射束(诸如紫外(UV)束)被不透明区域阻挡并透过透明区域。在一个实例中，二元掩模845包括透明衬底(例如，石英玻璃)和涂覆在二元掩模的不透明区域中的不透明材料(例如，铬)。在另一实例中，使用相移技术形成掩模845。在掩模845的相移掩模(PSM)版本中，形成在相移掩模上的图案中的各个部件配置为具有适当的相位差以提高分辨率和成像质量。在各个实例中，相移掩模可以是衰减型PSM或交替型PSM。通过掩模制造844所生成的掩模用于各个工艺中。例如，这种掩模可以用于离子注入工艺中以在半导体晶圆853中形成各种掺杂区域，用于蚀刻工艺中以在半导体晶圆853中形成各种蚀刻区域，和/或用于其它合适的工艺中。
IC制造厂850是IC制造企业，其包括用于制造各种不同IC产品的一个或多个制造设备。在一些实施例中，IC制造厂850是半导体代工厂。例如，可以存在用于多个IC产品的前段制造(前段制程(FEOL)制造)的制造设备，而第二制造设备可以提供用于IC产品的互连和封装的后段制造(后段制程(BEOL)制造)，以及第三制造设备可以为代工企业提供其它服务。
IC制造厂850包括晶圆制造工具852，其被配置为对制造晶圆853执行各个制造操作，从而根据掩模(例如，掩模845)来制造IC器件860。在各个实施例中，制造工具852包括晶圆步进机、离子注入机、光刻胶涂布机、处理室(例如CVD室或LPCVD炉)、CMP系统、等离子蚀刻系统、晶圆清洁系统或其它能够实施如本文讨论的一个或多个合适的制造工艺的其它制造设备中的一个或多个。
IC制造厂850使用由掩模室830制造的掩模(或多个掩模)845来制造IC器件860。因此，IC制造厂850至少间接地使用IC设计布局图822来制造IC器件860。在一些实施例中，使用掩模(或多个掩模)845由IC制造厂850制造半导体晶圆853以形成IC器件860。在一些实施例中，IC制造包括至少间接地基于IC设计布局图822实施一个或多个光刻曝光。半导体晶圆853包括其上形成有材料层的硅衬底或其它适当的衬底。半导体晶圆852还包括各种掺杂区域、介电部件、多层互连件等中的一个或多个(在后续的制造步骤中形成)。
例如，在以下专利中发现关于集成电路(IC)制造系统(例如，图8的系统800)及其相关联的IC制造流程的细节：于2016年2月9日授权的第9,256,709号美国专利、于2015年10月1日发表的美国预授权出版号为20150278429的美国专利、于2014年2月6日发表的美国预授权出版号为20140040838的美国专利以及于2007年8月21日授权的第7,260,442号美国专利，其每个专利的全部内容结合于此作为参考。
在一些实施例中，IC器件包括：栅极结构，包括与栅电极横向相邻的隔离层；晶体管，包括第一S/D结构、第二S/D结构，以及延伸穿过所述栅电极的沟道；第三S/D结构，位于第一S/D结构上面；第四S/D结构，位于第二S/D结构上面；以及导电结构，位于隔离层上面并且被配置为将第三S/D结构电连接至第四S/D结构。在一些实施例中，隔离层的上表面与栅电极的上表面共面。在一些实施例中，栅电极在隔离层的两侧上与隔离层横向相邻。在一些实施例中，导电结构直接接触隔离层以及第三和第四S/D区域中的每个。在一些实施例中，隔离层沿导电结构的长度的尺寸与栅电极沿沟道的尺寸大致相同。在一些实施例中，第三和第四S/D结构中的每个均与隔离层横向相邻。在一些实施例中，IC器件包括位于第三S/D结构和隔离层之间的第一沟道部分以及位于第四S/D结构和隔离层之间的第二沟道部分。在一些实施例中，IC器件包括位于栅电极上面并电连接至栅电极的栅极通孔。在一些实施例中，该晶体管是NMOS晶体管。
在一些实施例中，形成IC器件的方法包括通过去除第一晶体管的沟道的至少一部分和栅电极的一部分来形成凹槽，其中该栅电极对于第一晶体管和下面的第二晶体管是共用的，用介电材料填充凹槽以形成隔离层，以及在隔离层上面构造槽通孔。在一些实施例中，产生凹槽包括在第一晶体管的第一和第二S/D结构之间产生凹槽，并且该方法还包括在每个S/D结构上构造与槽通孔相邻的S/D通孔。在一些实施例中，该方法包括在每个槽和S/D通孔上面沉积介电材料。在一些实施例中，去除第一晶体管的沟道的至少一部分包括去除整个沟道。在一些实施例中，该方法包括在第二晶体管的沟道上面形成第一晶体管的沟道，其中形成第一晶体管的沟道是包括形成与第一晶体管相邻的第三晶体管的沟道的操作的一部分。
在一些实施例中，生成IC布局图的方法包括：使IC布局中的CFET的上部晶体管的沟道区域与CFET的栅极区域重叠，从而限定沟道重叠区域，在IC布局中定位隔离区域，隔离区域包括整个重叠区域，使隔离区域与导电区域相交，并基于IC布局生成IC布局图。在一些实施例中，限定沟道重叠区域包括在第一和第二S/D区域之间限定沟道重叠区域，并且使隔离区域与导电区域相交包括使每个S/D区域与导电区域重叠。在一些实施例中，使隔离区域与导电区域相交包括使隔离区域与导电区域的栅极通孔区域重叠，并且使每个S/D区域与导电区域重叠包括使每个S/D区域与邻近栅极通孔区域的S/D通孔区域重叠。在一些实施例中，使隔离区域与导电区域相交包括使沟道区域与导电区域重叠。在一些实施例中，定位隔离区域包括使隔离区域的宽度等于重叠区域的宽度。在一些实施例中，该方法包括使栅极区域与栅极通孔区域重叠，该栅极通孔区域偏离沟道重叠区域。
上面概述了若干实施例的部件，使得本领域人员可以更好地理解本发明的方面。本领域人员应该理解，它们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。

Claims (10)

1.一种集成电路(IC)器件，包括：
栅极结构，包括与栅电极横向相邻的隔离层；
晶体管，包括第一源极/漏极(S/D)结构、第二源极/漏极结构，以及延伸穿过所述栅电极的沟道；
第三源极/漏极结构，位于所述第一源极/漏极结构上面；
第四源极/漏极结构，位于所述第二源极/漏极结构上面；以及
导电结构，位于所述隔离层上面并且被配置为将所述第三源极/漏极结构电连接至所述第四源极/漏极结构。
2.根据权利要求1所述的集成电路器件，其中，所述隔离层的上表面与所述栅电极的上表面共面。
3.根据权利要求1所述的集成电路器件，其中，所述栅电极在所述隔离层的两侧上与所述隔离层横向相邻。
4.根据权利要求1所述的集成电路器件，其中，所述导电结构直接接触所述隔离层以及所述第三源极/漏极结构和所述第四源极/漏极结构中的每个。
5.根据权利要求1所述的集成电路器件，其中，所述隔离层沿所述导电结构的长度的尺寸与所述栅电极沿所述沟道的尺寸相同。
6.根据权利要求1所述的集成电路器件，其中，所述第三源极/漏极结构和所述第四源极/漏极结构中的每个均与所述隔离层横向相邻。
7.根据权利要求1所述的集成电路器件，还包括：
第一沟道部分，位于所述第三源极/漏极结构和所述隔离层之间；以及
第二沟道部分，位于所述第四源极/漏极结构和所述隔离层之间。
8.根据权利要求1所述的集成电路器件，还包括：位于所述栅电极上面并且电连接至所述栅电极的栅极通孔。
9.一种形成集成电路(IC)器件的方法，所述方法包括：
通过去除第一晶体管的沟道的至少部分和所述栅电极的部分来产生凹槽，其中，所述栅电极对于所述第一晶体管和下面的第二晶体管是共用的；
用介电材料填充所述凹槽以形成隔离层；以及
在所述隔离层上面构造槽通孔。
10.一种生成集成电路(IC)布局图的方法，包括：
使集成电路布局中的互补场效应晶体管(CFET)的上部晶体管的沟道区域与所述互补场效应晶体管的栅极区域重叠，从而限定沟道重叠区域；
在所述集成电路布局中定位隔离区域，所述隔离区域包括整个所述沟道重叠区域；
使所述隔离区域与导电区域相交；以及
基于所述集成电路布局生成集成电路布局图。
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