DE102019115533A1 - Zellregionen mit der höhe einer ungeraden finnenanzahl, halbleiter, der diese aufweist und verfahren zum erzeugen eines layoutdiagramms, das diesen entspricht - Google Patents

Zellregionen mit der höhe einer ungeraden finnenanzahl, halbleiter, der diese aufweist und verfahren zum erzeugen eines layoutdiagramms, das diesen entspricht Download PDF

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DE102019115533A1
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semiconductor device
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DE102019115533.9A
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Hui-Zhong ZHUANG
Ting-Wei Chiang
Chung-Te Lin
Lee-Chung Lu
Li-Chun Tien
Ting Yu CHEN
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Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Abstract

Eine Halbleitervorrichtung enthält Finnen, die sich im Wesentlichen parallel zu einer ersten Richtung erstrecken, wobei mindestens eine der Finnen eine Dummy-Finne ist; und mindestens eine der Finnen eine aktive Finne ist; und mindestens eine Gatestruktur, die über entsprechenden der Finnen geformt ist und sich im Wesentlichen parallel zu einer zweiten Richtung erstreckt, wobei die zweite Richtung im Wesentlichen rechtwinklig zur ersten Richtung ist; wobei sich die Finnen und die mindestens eine Gatestruktur in einer Zellenregion befinden, die eine ungerade Anzahl Finnen enthält. In einer Ausführungsform ist die Zellenregion im Wesentlichen rechteckig und weist erste und zweite Kanten auf, die im Wesentlichen parallel zur ersten Richtung stehen; und keine der ersten und zweite Kanten überlappen eine der Finnen.

Description

  • PRIORITÄTSANSPRUCH
  • Diese Anmeldung beansprucht die Priorität der provisorischen U.S.-Anmeldung Nr. 62/691,602 , eingereicht am 28. Juni 2018, die hierin durch Verweis vollständig eingeschlossen ist.
  • ALLGEMEINER STAND DER TECHNIK
  • Eine Halbleitervorrichtung, von der eine oder mehr in einer integrierten Schaltung (IC) enthalten sind, enthält eine Anzahl elektronischer Vorrichtungen. Eine Möglichkeit, eine Halbleitervorrichtung darzustellen, ist ein Planansichtsdiagramm, das als Layoutdiagramm bezeichnet wird (nachfolgend: Layout). Ein Layout ist hierarchisch und in Module aufgebrochen, die Funktionen auf höherer Ebene ausführen, wie durch die Designvorgaben der Halbleitervorrichtung angegeben.
  • Für ein bestimmtes Projekt mit einem halbangepassten Design (SCD) wird eine angepasste Zelle mit einer Anordnung entworfen, die für das bestimmte SCD-Projekt spezifisch ist, um (im Betrieb) eine Logikfunktion auf höherer Ebene bereitzustellen, die für das SCD-Projekt spezifisch ist. Im Gegensatz dazu ist die Bibliothek der Standardzellen ohne Blick auf ein bestimmtes Projekt entworfen, und enthält Standardzellen, die (im Betrieb) gemeinsame Logikfunktionen auf niedriger Ebene bereitstellen. Mit Blick auf einen Grundriss in einem Layout (in Draufsicht), sind angepasste Zellen größer (typischerweise viel größer) als Standardzellen. Weiterhin weisen für eine bestimmte Bibliothek alle Standardzellen mindestens eine Dimension auf, die dieselbe Größe (typischerweise eine Größe, die ein Vielfaches einer bibliotheksspezifisch festgelegten Dimension ist) aufweist, um die Platzierung der Standardzellen in einem Layout zu erleichtern. Typischerweise ist die Richtung der festen Dimension parallel zu der vertikalen Richtung oder Y-Achse. So sind Standardzellen beschrieben als bezüglich eines bestimmten SCD-Projekts vordefiniert. Angepasste Zellen können, müssen aber nicht mindestens eine Dimension aufweisen, die dieselbe Größe aufweist, wie die entsprechende Dimension der Standardzellen.
  • Figurenliste
  • Eine oder mehr Ausführungsformen sind beispielhaft und nicht einschränkend in den Figuren der beiliegenden Zeichnungen illustriert, wobei Element mit denselben Referenzziffernbezeichnungen durchgehend gleiche Elemente darstellen. Die Zeichnungen sind nicht maßstabsgetreu, wenn nicht anders offenbart.
    • 1 ist ein Blockdiagramm einer Halbleitervorrichtung nach mindestens einer Ausführungsform dieser Offenbarung.
    • 2A ist ein Layoutdiagramm einer Höhe einer ungeraden Finnenanzahl, Standardzelle, nach einigen Ausführungsformen.
    • 2B ist ein Layoutdiagramm einer Höhe einer ungeraden Finnenanzahl, Standardzelle, nach einigen Ausführungsformen.
    • 2C ist ein Layoutdiagramm einer Halbleitervorrichtung nach einigen Ausführungsformen.
    • 3A ist ein Querschnitt einer Zellenregion einer Halbleitervorrichtung nach einigen Ausführungsformen.
    • 3B ist ein Querschnitt einer Halbleitervorrichtung nach einigen Ausführungsformen.
    • 4A ist ein Layoutdiagramm nach einigen Ausführungsformen.
    • 4B ist ein Layoutdiagramm nach einigen Ausführungsformen.
    • 4C ist ein Layoutdiagramm einer Halbleitervorrichtung nach einigen Ausführungsformen.
    • 5A ist ein Layoutdiagramm nach einigen Ausführungsformen.
    • 5B ist ein Layoutdiagramm nach einigen Ausführungsformen.
    • 5C ist ein Layoutdiagramm einer Halbleitervorrichtung nach einigen Ausführungsformen.
    • 6 ist ein Ablaufdiagramm eines Verfahrens zur Erzeugung eines Layouts nach einigen Ausführungsformen.
    • 7A bis 7C sind entsprechende Layoutdiagramme nach einigen Ausführungsformen.
    • 8 ist ein Ablaufdiagramm eines Verfahrens zur Erzeugung eines Layoutdiagramms einer Standardzelle nach einigen Ausführungsformen.
    • 9 ist ein Blockdiagramm einer elektronischen Designautomatisierungs-(EDA) Systems nach einigen Ausführungsformen.
    • 10 ist ein Blockdiagramm eines Systems für die Herstellung einer integrierten Schaltung (IC) und ein IC-Herstellungsablauf, der damit assoziiert ist, nach einigen Ausführungsformen.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Die folgende Offenbarung stellt viele verschiedene Ausführungsformen oder Beispiele zur Umsetzung verschiedener Funktionen des dargelegten Inhalts bereit. Spezifische Beispiele von Komponenten, Materialien, Werten, Schritten, Operationen, Anordnungen oder dergleichen sind nachfolgend beschrieben, um die vorliegende Offenbarung zu vereinfachen. Diese sind natürlich nur Beispiele und sind nicht als einschränkend vorgesehen. Andere Komponenten, Werte, Operationen, Materialien, Anordnung oder dergleichen werden betrachtet. Beispielsweise kann die Formung eines ersten Merkmals oder eines zweiten Merkmals in der folgenden Beschreibung Ausführungsformen enthalten, bei denen die ersten und zweiten Merkmale in direktem Kontakt geformt sind, und sie kann außerdem Ausführungsformen enthalten, in denen weitere Merkmale zwischen dem ersten und zweiten Merkmal geformt werden können, sodass die ersten und zweiten Merkmale nicht in direktem Kontakt stehen müssen. Weiterhin kann die vorliegende Offenbarung Referenzziffern und/oder Buchstaben in den verschiedenen Beispielen wiederholen. Diese Wiederholung dient der Einfachheit und Klarheit und diktiert nicht für sich eine Beziehung zwischen den verschiedenen besprochenen Ausführungsformen und/oder Konfigurationen.
  • Ferner können räumlich relative Begriffe wie „unter“, „darunter“, „unterer“, „über“, „oberer“ und ähnliches hierin für eine einfachere Beschreibung verwendet werden, um die Beziehung eines Elements oder Merkmals zu einem oder mehreren anderen Element(en) oder Merkmal(en) wie in den Figuren illustriert zu beschreiben. Die räumlich relativen Begriffe sollten zusätzlich zu der Ausrichtung, die in den Figuren dargestellt ist, verschiedene Ausrichtungen der Vorrichtung in Verwendung oder Betrieb umfassen. Die Vorrichtung kann anders ausgerichtet sein (um 90 Grad gedreht oder in anderen Ausrichtungen) und die räumlich relativen Bezeichner, die hierin verwendet werden, können ebenfalls entsprechend ausgelegt werden. Wie hierin verwendet sollte in Begriffen wie „im Wesentlichen parallel“, „im Wesentlichen dasselbe“, „im Wesentlichen zweimal so viel wie“, „im Wesentlichen kollinear“ oder dergleichen das Adverb „im Wesentlichen“ verstanden werden, als den Begriff erweiternde, dessen Teil „im Wesentlichen“ ist, sodass der Begriff einen Umfang bezeichnet, der Variationen einschließt, die aus Herstellungsprozesstoleranzen entstehen. Z. B. enthält der Begriff „im Wesentlichen parallel“ nicht nur parallel an sich, sondern auch Abweichungen von parallel, die aus Herstellungsprozesstoleranzen entstehen. Ebenso sollte der Begriff „im Wesentlichen anders“ so verstanden werden, dass er Unterschiede beschreibt, die mindestens einen größeren Umfang aufweisen als reine Variationen durch Herstellungsprozesstoleranzen.
  • In einigen Ausführungsformen bezieht sich der Begriff „Standardzelle“ auf einen standardisierten Baustein, der in einer Bibliothek verschiedener Standardzellen enthalten ist. In einigen Ausführungsformen werden verschiedene Standardzellen aus einer Bibliothek davon gewählt und als Komponenten in einem Layoutdiagramm verwendet, das eine Schaltung darstellt.
  • Wie hierin verwendet, ergibt eine aktive Finnenstruktur in einem Layoutdiagramm aufgrund der Herstellung einer entsprechenden Halbleitervorrichtung eine aktive Finne, wobei eine aktive Finne eine Finne ist, die in einem aktiven/bedienbaren FinFET-Transistor enthalten ist. Im Gegensatz dazu ist eine Dummy-Finnenstruktur eine Finnenstruktur, die nicht eine aktive Finnenstruktur ist. Wie hierin verwendet, ergibt eine Dummy-Finnenstruktur in einem Layoutdiagramm aufgrund der Herstellung einer entsprechenden Halbleitervorrichtung eine Dummyfinne, wobei eine Dummyfinne eine Finne ist, die nicht in einem aktiven/bedienbaren FinFET-Transistor verwendet wird. In einigen Ausführungsformen ist eine Dummy-Finnenstruktur weder für die PMOS-Konfiguration noch für die NMOS-Konfiguration vorgesehen. In einigen Ausführungsformen ist eine Dummy-Finnenstruktur für die PMOS-Konfiguration oder NMOS-Konfiguration vorgesehen, während sie auch zur Entfernung während der Herstellung einer Halbleitervorrichtung vorgesehen ist, z. B. durch Abdeckung/Überlagerung mit einem Schnittmuster, sodass die Dummy-Finnenstruktur keine aktive Finne ergibt.
  • In einigen Ausführungsformen erscheinen in einem zweidimensionalen Kontext, für den eine erste Richtung die horizontale Richtung ist und eine zweite Richtung die vertikale Richtung ist, und in dem Finnenstrukturen eines FinFET im Wesentlichen parallel zu einer ersten (z. B. horizontalen) Richtung liegen, die Begriffe ‚pan-stapelbar‘ und ‚hetero-stapelbar‘ im Kontext der Stapelung auf, wobei die Stapelung in der ersten Richtung erfolgt und die Stapelung einer ersten Zelle auf eine zweite Zelle sich auf die Platzierung/Positionierung der ersten Zelle auf der zweiten Zelle in einem Layoutdiagramm bezieht, ohne, dass eine dritte Zelle zwischen der ersten und der zweiten Zellen in der zweiten Richtung eingesetzt ist. Genauer zeigt der Begriff ‚pan-stapelbar‘ verwendet im zweidimensionalen Kontext und mit Verweis auf eine erste Zelle an, (A) dass die erste Zelle auf einer zweiten Zelle gestapelt platziert/positioniert sein kann (wobei sich die zweite Zelle von der ersten Zelle unterscheidet), und (B) dass die ersten und zweiten Instanzen der ersten Zelle in der vertikalen Richtung aufeinander gestapelt werden können. Außerdem zeigt der Begriff ‚hetero-stapelbar‘, verwendet im zweidimensionalen Kontext und mit Verweis auf eine Zelle, genauer an, dass die ersten und zweite Instanzen einer solchen Zelle in der vertikalen Richtung nicht direkt aufeinandergestapelt werden können.
  • In einigen Ausführungsformen enthält eine Standardzelle zur Verwendung in einem Layoutdiagramm einer Halbleitervorrichtung: Finnenstrukturen, die sich im Wesentlichen parallel zu einer ersten (z. B. horizontalen) Richtung erstrecken, wobei mindestens eine der Finnenstrukturen eine Dummyfinne ist und mindestens eine der Finnenstrukturen eine aktive Finne ist; und mindestens eine Gatestruktur, die über entsprechenden der Finnen geformt ist und sich im Wesentlichen parallel zu einer zweiten (z. B. vertikalen) Richtung erstreckt, wobei die zweite Richtung im Wesentlichen rechtwinklig zur ersten Richtung liegt; wobei sich die Finnenstrukturen und die mindestens eine Gatestruktur in einer Zelle befinden, die eine ungerade Anzahl Finnen enthält. In einigen Ausführungsformen enthält die Zelle 5 Finnenstrukturen und weist in der zweiten (z. B. vertikalen) Richtung eine Größe von 5 Finnenstrukturen auf. In einigen Ausführungsformen, in denen die Zelle 5 Finnenstrukturen enthält und eine in der zweiten (z. B. vertikalen) Richtung eine Größe von 5 Finnenstrukturen aufweist, sind 2 der 5 Finnenstrukturen aktive Finnenstrukturen und die Zelle ist pan-stapelbar. In einigen Ausführungsformen, in denen die Zelle 5 Finnenstrukturen enthält und eine in der zweiten (z. B. vertikalen) Richtung eine Größe von 5 Finnenstrukturen aufweist, sind 4 der 5 Finnenstrukturen aktive Finnen und die Zelle ist hetero-stapelbar.
  • 1 ist ein Blockdiagramm einer Halbleitervorrichtung 100 nach mindestens einer Ausführungsform dieser Offenbarung.
  • In 1 enthält die Halbleitervorrichtung 100 unter anderem ein Schaltungsmakro (nachfolgend: Makro) 102. In einigen Ausführungsformen ist das Makro 102 ein SRAM-Makro. In einigen Ausführungsformen ist das Makro 102 ein anderes Makro als ein SRAM-Makro. Das Makro 102 enthält unter anderem eine oder mehr Zellenregionen 104A mit niedriger Kapazität und eine oder mehr Zellenregionen 104B mit höherer Kapazität. Die Stromkapazität von Zellenregion 104A ist geringer als die Stromkapazität von Zellenregion 104B, sodass die Zellenregion 104A als Zellenregion mit niedrigerer Stromkapazität bezeichnet wird. Die Stromkapazität von Zellenregion 104B ist höher als die Stromkapazität von Zellenregion 104A, sodass die Zellenregion 104B als Zellenregion mit höherer Stromkapazität bezeichnet wird. In einigen Ausführungsformen ist jede Zellenregion 104A basierend auf einer Zelle 200A umgesetzt (siehe 2A, nachfolgend erklärt). In einigen Ausführungsformen ist jede Zellenregion 104B basierend auf einer Zelle 200B umgesetzt (siehe 2B, nachfolgend erklärt).
  • 2A ist ein Layoutdiagramm einer Höhe einer ungeraden Finnenanzahl, Standardzelle 200A, nach einigen Ausführungsformen.
  • Wie nachfolgend genauer erklärt, wird Zelle 200A als pan-stapelbar bezeichnet. Erneut zeigt der Begriff ‚pan-stapelbar‘ verwendet in einem zweidimensionalen Kontext und mit Verweis auf eine erste Zelle an, (A) dass die erste Zelle auf einer zweiten Zelle gestapelt platziert/positioniert sein kann (wobei sich die zweite Zelle von der ersten Zelle unterscheidet), und (B) dass die ersten und zweiten Instanzen der ersten Zelle in der vertikalen Richtung aufeinandergestapelt werden können.
  • In 2A ist die Zelle 200A bezüglich eines Gitters von im Wesentlichen parallelen Spuren angeordnet, von denen einige dieser Spuren in 2A dargestellt sind, namentlich Spur(i-1), Spur(i), ..., Spur(i+5), wobei i eine ganze Zahl ist und i ≥ 1. Die Spuren sind im Wesentlichen parallel zu einer ersten Richtung, die die horizontale (oder X-Achsen-) Richtung in 2A ist. Eine zweite Richtung ist im Wesentlichen rechtwinklig zur ersten Richtung, sodass in 2A die zweite Richtung die vertikale (oder Y-Achsen-) Richtung ist. In einigen Ausführungsformen entsprechend die ersten und zweiten Richtungen anderen Richtungen als der horizontalen und vertikalen. Ein Abstand der Spuren (nachfolgend: ‚Spurabstand‘) wird nach den Layoutdesignregeln und dem Prozess-/Technologieknoten bestimmt, durch dein eine Halbleitervorrichtung, die dem Layoutdiagramm entspricht, das Zelle 200A enthält, hergestellt wird.
  • In 2A ist Zelle 200A für eine CMOS-Konfiguration vorgesehen, sodass eine Halbleitervorrichtung, die basierend auf einem Layoutdiagramm hergestellt wurde, das Zelle 200A enthält, eine CMOS-Vorrichtung wäre. Ein Beispiel einer CMOS-Halbleitervorrichtung, das aus einem Layoutdiagramm entsteht, das Zelle 200A enthält, ist eine Halbleitervorrichtung 100 aus 1, wobei die Zellenregion 104A der Halbleitervorrichtung 100 aus Zelle 200A entsteht. Da sie für die CMOS-Konfiguration vorgesehen ist, ist Zelle 200A in einen Bereich 219AP organisiert, der für die PMOS-Konfiguration (nachfolgend: ‚für PMOS vorgesehener Bereich‘ 219AP) vorgesehen ist und einen Bereich 219AN, der für die NMOS-Konfiguration vorgesehen ist (nachfolgend: ‚für NMOS vorgesehener Bereich‘ 219AN) organisiert. Details zur CMOS-Konfiguration und der entsprechenden Herstellung finden sich z. B. in U.S.-Patent Nr. 8,786,019 , erteilt am 22. Juli 2014, dessen Gesamtheit hierin durch Verweis eingeschlossen ist. In einigen Ausführungsformen ist die Zelle 200A für die PMOS-Konfiguration und nicht für die CMOS-Konfiguration vorgesehen. In einigen Ausführungsformen ist die Zelle 200A für die NMOS-Konfiguration und nicht für die CMOS-Konfiguration vorgesehen.
  • Zelle 200A enthält eine ungerade Anzahl Finnenstrukturen 204P, 204N und 206 und eine Gatestruktur 208A. Eine Größe, S20X, in der zweiten Richtung (die die vertikale Richtung in 2A ist) jeder der Finnenstrukturen 204P, 204N und 206 ist nach Layoutdesignregeln und dem Prozess/Technologieknoten bestimmt, durch den eine Halbleitervorrichtung, die dem Layoutdiagramm entspricht, das Zelle 200A enthält, hergestellt werden wird.
  • Für eine Halbleitervorrichtung, die (siehe 3A) basierend auf einem Layoutdiagramm hergestellt wird, das Zelle 200A enthält, enthält die Halbleitervorrichtung Finnen, die Finnenstrukturen 204P, 204N und 206 entsprechen, und eine Gateelektrode, die der Gatestruktur 208 entspricht. Relativ zu einer langen Achse jeder Finnenstruktur sind die Finnenstrukturen 204P, 204N und 206 im Wesentlichen mit (nachfolgend: ‚an‘) den entsprechenden Spuren ausgerichtet und erstrecken sich so im Wesentlichen parallel zur ersten Richtung (die die horizontal Richtung in 2A ist). Insbesondere enthält Zelle 200A aus 2A 5 Finnenstrukturen. In einigen Ausführungsformen enthält Zelle 200A eine ungerade Anzahl Finnenstrukturen, die nicht 5 ist. Insbesondere enthält Zelle 200A: eine Dummy-Finnenstruktur 206 an Spur(i); eine aktive Finnenstruktur 204N an Spur(i+1); eine Dummy-Finnenstruktur 206 an Spur(i+2); eine aktive Finnenstruktur 204P an Spur(i+3); und eine Dummy-Finnenstruktur 206 an Spur(i+4). Eine lange Achse der Gatestruktur 208A erstreckt sich im Wesentlichen parallel zur zweiten Richtung (die die vertikale Richtung in 2A ist). Die Gatestruktur 208A überlagert Dummy-Finnenstruktur 206 an Spur(i), die aktive Finnenstruktur 204N an Spur(i+1), die Dummy-Finnenstruktur 206 an Spur(i+2), die aktive Finnenstruktur 204P an Spur(i+3) und die Dummy-Finnenstruktur 206 an Spur(i+4).
  • Da die Zelle 200A für die CMOS-Konfiguration vorgesehen ist, enthält der für PMOS vorgesehene Bereich 219AP die aktive Finnenstruktur 204P an Spur(i+3) die für die PMOS-Konfiguration vorgesehen ist. Ähnlich enthält der für NMOS vorgesehene Bereich 219AN die aktive Finnenstruktur 204N an Spur(i+1), die für die PMOS-Konfiguration vorgesehen ist. Die Dummy-Finnenstruktur 206 an Spur(i+2) stellt eine Unterbrechung zwischen dem für PMOS vorgesehenen Bereich 219AP und dem für NMOS vorgesehenen Bereich 219AN bereit. Da der für PMOS vorgesehene Bereich 219AP und der für NMOS vorgesehene Bereich 219AN jeweils eine aktive Finnenstruktur enthält, wird Zelle 200A als eine Zelle von 1-Finnentyp bezeichnet.
  • In 2A weist Zelle 200A eine im Wesentlichen rechteckige Grenze 210A auf, die die Kanten 212A, 214A, 216A und 218A enthält. Eine Größe der Zelle 200A, SHC , in der zweiten Richtung (die die vertikale Richtung in 2A ist) beträgt 5 Spuren/Finnenstrukturen, sodass die Zelle 200A als eine Zelle mit einer Höhe/Größe von 5 Finnen bezeichnet wird. In einigen Ausführungsformen ist die Größe SHC der Zelle 200A in der zweiten Richtung eine ungerade Anzahl Spuren/Finnenstrukturen, die nicht 5 Spuren/Finnenstrukturen ist. Bezüglich der zweiten Richtung (die die vertikale Richtung in 2A ist) überlappt weder die obere Kante 214A noch die untere Kante 218A eine der aktiven Finnenstrukturen 204P oder 204N oder Dummy-Finnenstrukturen 206. Bezüglich der ersten Richtung (die die horizontale Richtung in 2A ist) überlappt weder die rechte Kante 212A noch die linke Kante 216A eine der aktiven Finnenstrukturen 204P oder 204N oder Dummy-Finnenstrukturen 206. In einigen Ausführungsformen erstrecken sich bezüglich der ersten Richtung eine oder mehr der aktiven Finnenstrukturen 204P oder 204N oder Dummy-Finnenstrukturen 206 zu einer oder mehr der rechten Kante 212A oder linken Kante 216A und überlappt daher Kante 212A oder 216A. Bezüglich der zweiten Richtung erstreckt sich die Gatestruktur 208A zu jeder der oberen Kante 214A und unteren Kante 218A und überlappt daher die Kanten 214A und 218A. In einigen Ausführungsformen überlappt die Gatestruktur 208A bezüglich der zweiten Richtung eine oder mehr der Kanten 214A oder 218A nicht.
  • In einigen Ausführungsformen ist eine Größe, Sw in der ersten Richtung zwischen der linken Kante 216A und der rechten Kante 212A ein vorgegebenes positives ganzes Vielfaches eines Abstands zwischen Polysiliziumleitungen (nachfolgend: ‚Polyabstand‘), Pp, für den Prozess-/Technologieknoten, durch den eine Halbleitervorrichtung, die dem Layoutdiagramm entspricht, das Zelle 200A enthält, hergestellt wird. Dementsprechend ist die Größe in der ersten Richtung zwischen der linken Kante 216A und der rechten Kante 212A der Zelle 200A Sw = m*Pp ist, wobei m eine ganze Zahl ist und m≥1. Ein Beispiel einer Polysiliziumleitung in einer Halbleitervorrichtung, die zu einem Layoutdiagramm führt, das die Gatestruktur 208 in Zelle 200A enthält, ist eine Gateelektrode (siehe 3A).
  • In einigen Ausführungsformen zeigt die Zelle 200A zum Erleichtern der Stapelung der pan-stapelbaren Zelle 200A auf eine hetero-stapelbare Zelle (z. B. hetero-stapelbare Zelle 200B aus 2B, nachfolgend erklärt), oder umgekehrt, eine Asymmetrie und verschiedene Proportionen. Genauer unterscheidet sich in einigen Ausführungsformen eine Distanz, Lücke 25, in der zweiten Richtung (die in 2A die vertikale Richtung ist)) zwischen der Dummy-Finnenstruktur 206 an Spur(i) und der oberen Kante 214A von einer Distanz, Lücke 27, in der zweiten Richtung zwischen der Dummy-Finnenstruktur 206 an Spur(i+4) und der unteren Kante 218A, sodass Lücke 25 < Lücke 27, was dadurch eine Asymmetrie darstellt. In einigen Ausführungsformen zeigt die Zelle 200A keine Asymmetrie in der Lücke 25 und Lücke 27, sondern Lücke 25 ist zumindest im Wesentlichen gleich Lücke 27. Direkt angrenzende der Finnenstrukturen 204N, 204P und 206 sind in der zweiten Richtung durch eine Distanz, Lücke 23 getrennt. Die Dummy-Finnenstruktur 206 an Spur(i) ist in der zweiten Richtung von der Dummy-Finnenstruktur 206 an Spur(i+4) durch eine Distanz, Lücke 21 getrennt. Relativ zueinander sind die Finnenstrukturen 204N, 204P und 206 in der zweiten Richtung gleichmäßig verteilt, sodass Lücke 21 = 3*S20X + 4*Lücke 23. In einigen Ausführungsformen weist Zelle 200A eine andere Asymmetrie und/oder andere Proportionen auf, als in 4A dargestellt sind. Während die Finnenstrukturen 204N, 204P und 206 in der zweiten Richtung in Bezug zueinander gleichmäßig verteilt sind, ist die Dummy-Finnenstruktur 206 an Spur(i+2) im Wesentlichen nicht kollinear mit einer Mittellinie 210A der Zelle 200A. So sind solche Finnenstrukturen 204N, 204P und 206 in der zweiten Richtung bezüglich Zelle 200A nicht gleichmäßig verteilt und stellen daher eine Asymmetrie dar.
  • 2B ist ein Layoutdiagramm einer Höhe einer ungeraden Finnenanzahl, Standardzelle 200B, nach einigen Ausführungsformen.
  • Wie nachfolgend genauer erklärt, wird Zelle 200B als hetero-stapelbar bezeichnet. Erneut zeigt der Begriff ‚hetero-stapelbar‘, verwendet in einem zweidimensionalen Kontext und mit Verweis auf eine Zelle an, dass die ersten und zweite Instanzen einer solchen Zelle in der vertikalen Richtung nicht direkt aufeinandergestapelt werden können.
  • Zelle 200B aus 2B ist ähnlich wie Zelle 200A aus 2A. Um die Kürze Willen konzentriert sich die Erklärung der Zelle 200B auf Unterschiede der Zelle 200B von der Zelle 200A. Ein Beispiel einer CMOS-Halbleitervorrichtung, das aus einem Layoutdiagramm entsteht, das Zelle 200B enthält, ist eine Halbleitervorrichtung 100 aus 1, wobei die Zellenregion 104B der Halbleitervorrichtung 100 aus Zelle 200B entsteht. Während Zelle 200B für die CMOS-Konfiguration vorgesehen ist, ist Zelle 200B in einigen Ausführungsformen für die PMOS-Konfiguration statt für die CMOS-Konfiguration vorgesehen. In einigen Ausführungsformen ist die Zelle 200B für die NMOS-Konfiguration und nicht für die CMOS-Konfiguration vorgesehen.
  • Während Zelle 200A als pan-stapelbar bezeichnet wird, wird Zelle 200B als hetero-stapelbar bezeichnet, wie nachfolgend genauer erklärt.
  • Statt Dummy-Finnenstrukturen an Spur(i) und Spur(i+4) einzubeziehen, wie in Zelle 200A, enthält Zelle 200B: eine aktive Finnenstruktur 205P an Spur(i+4), die für PMOS-Konfiguration vorgesehen ist; und eine aktive Finnenstruktur 205N an Spur(i), die für NMOS-Konfiguration vorgesehen ist. Dementsprechend ist der für PMOS vorgesehene Bereich 219BP in Zelle 200B, der Finnenstrukturen 204P und 205P enthält, größer als der für PMOS vorgesehene Bereich 219AP der Zelle 200A. Ähnlich ist der für NMOS vorgesehener Bereich 219BN in Zelle 200B, der die Finnenstrukturen 204N und 205N enthält, größer als der für NMOS vorgesehene Bereich 219AN der Zelle 200A. Die Gatestruktur 208B überlagert die aktive Finnenstruktur 205P, die aktive Finnenstruktur 204P, die Dummy-Finnenstruktur 206 an Spur(i+2), die aktive Finnenstruktur 204N und die aktive Finnenstruktur 205P. Da der für PMOS vorgesehene Bereich 219BP und der für NMOS vorgesehene Bereich 219BN jeweils zwei aktive Finnenstrukturen enthält, wird Zelle 200B als eine Zelle von 2-Finnentyp bezeichnet.
  • In 2B weist Zelle 200B eine im Wesentlichen rechteckige Grenze 210B auf, die die Kanten 212B, 214B, 216B und 218B enthält. Eine Größe der Zelle 200B, SHC , in der zweiten Richtung (die die vertikale Richtung in 2B ist) beträgt 5 Spuren/Finnenstrukturen, sodass die Zelle 200B als eine Zelle mit einer Höhe/Größe von 5 Finnen bezeichnet wird. So weist Zelle 200B in der zweiten Richtung dieselbe Größe SHC auf wie Zelle 200A. In einigen Ausführungsformen ist die Größe SHC der Zelle 200B in der zweiten Richtung eine ungerade Anzahl Spuren/Finnenstrukturen, die nicht 5 Spuren/Finnenstrukturen ist. Bezüglich der zweiten Richtung (die die vertikale Richtung in 2B ist) überlappt weder die obere Kante 214B noch die untere Kante 218B eine der aktiven Finnenstrukturen 204P, 205P, 204N oder 205N oder die Dummy-Finnenstruktur 206. Bezüglich der ersten Richtung (die die horizontale Richtung in 2B ist) überlappt weder die rechte Kante 212B noch die linke Kante 216B eine der aktiven Finnenstrukturen 204P, 205P, 204N oder 205N oder die Dummy-Finnenstruktur 206. In einigen Ausführungsformen erstrecken sich bezüglich der ersten Richtung eine oder mehr der aktiven Finnenstrukturen 204P, 205P, 204N oder 205N oder die Dummy-Finnenstruktur 206 zu einer oder mehr der rechten Kante 212B oder linken Kante 216B und überlappt daher Kante 212B oder 216B. In einigen Ausführungsformen ist die Größe, Sw, in der ersten Richtung zwischen der linken Kante 216B und der rechten Kante 212B der Zelle 200B Sw = m*Pp, was dieselbe Größe ist wie für Zelle 200A.
  • Wie angemerkt, enthält die Zelle 200B die aktive Finnenstruktur 205P und die aktive Finnenstruktur 205N, statt der Dummy-Finnenstrukturen 206 (wie in Zelle 200A) an der entsprechenden Spur(i+4) und Spur(i). In einem Layoutdiagramm würde eine Stapelung einer ersten Instanz der Zelle 200B auf einer zweiten Instanz der Zelle 200B dazu führen, dass sich die aktive Finnenstruktur 205P (in der ersten Instanz der Zelle 200B) direkt neben der aktiven Finnenstruktur 205N (in der zweiten Instanz der Zelle 200B) befindet. Wenn sie sich direkt nebeneinander befinden, würde die aktive Finnenstruktur 205P (in der ersten Instanz der Zelle 200B) in der zweiten Richtung aktive Finnenstruktur 205N (in der zweiten Instanz der Zelle 200B) durch eine Distanz getrennt, die weniger ist als eine Mindesttrenngrenze für aktive Finnenstrukturen, was eine Designregelverletzung darstellen würde. Dementsprechend darf, um eine Verletzung der Designregel zu vermeiden, eine erste Instanz der Zelle 200B nicht auf eine zweite Instanz der Zelle 200B gestapelt werden. Im Gegensatz dazu darf die Zelle 200B auf Zelle 200A gestapelt werden und die Zelle 200A darf auf die Zelle 200B gestapelt werden. Dementsprechend wird die Zelle 200B ist als hetero-stapelbar gezeichnet.
  • In einigen Ausführungsformen zeigt, um die Stapelung der hetero-stapelbaren Zelle 200B auf die pan-stapelbare Zelle 200A, oder umgekehrt, zu erleichtern, die Zelle 200B eine Asymmetrie und verschiedene Proportionen. Genauer stellt in einigen Ausführungsformen die Lücke 25 die Distanz (in der zweiten Richtung) zwischen der aktiven Finnenstruktur 205N und der oberen Kante 214A dar, und die Lücke 27 stellt die Distanz (in der zweiten Richtung) zwischen der aktiven Finne 205P und der unteren Kante 218B dar. Lücke 25 unterscheidet sich von Lücke 27 Lücke 25 < Lücke 27, und stellt daher eine Asymmetrie dar. In einigen Ausführungsformen zeigt die Zelle 200A keine Asymmetrie in der Lücke 25 und Lücke 27, sondern Lücke 25 ist zumindest im Wesentlichen gleich Lücke 27. Direkt angrenzende der Finnenstrukturen 204N, 204P, 205N, 205P und 206 sind in der zweiten Richtung durch eine Distanz, Lücke 23 getrennt. Die aktive Finnenstruktur 205N ist in der zweiten Richtung von der aktiven Finnenstruktur 205P durch Lücke 21 getrennt. Relativ zueinander sind die Finnenstrukturen 204N, 204P, 205N, 205P und 206 in der zweiten Richtung gleichmäßig verteilt, sodass Lücke 21 = 3*S20X + 4*Lücke 23. In einigen Ausführungsformen weist Zelle 200A eine andere Asymmetrie und/oder andere Proportionen auf, als in 4A dargestellt sind. Während die Finnenstrukturen 204N, 204P, 205N, 205P und 206 in der zweiten Richtung in Bezug zueinander gleichmäßig verteilt sind, ist die Dummy-Finnenstruktur 206 an Spur(i+2) im Wesentlichen nicht kollinear mit einer Mittellinie 210B der Zelle 200B. So sind solche Finnenstrukturen 204N, 204P, 205N, 205P und 206 in der zweiten Richtung bezüglich Zelle 200B nicht gleichmäßig verteilt und stellen daher eine Asymmetrie dar.
  • Wieder bezogen auf 2A, enthält Zelle 200A wie angemerkt Dummy-Finnenstrukturen 206 statt der aktiven Finnenstruktur 205P und der aktiven Finnenstruktur 205N (wie in Zelle 200B) an der entsprechenden Spur(i+4) und Spur(i). In einem Layoutdiagramm würde die Stapelung einer ersten Instanz der Zelle 200A auf eine zweite Instanz der Zelle 200A dazu führen, dass eine Dummy-Finnenstruktur 206 an Spur(i+4) in der ersten Instanz der Zelle 200A sich direkt neben einer Dummy-Finnenstruktur 206 an Spur(i) in der zweiten Instanz der Zelle 200A befindet, was dazu führen würde, dass aktive Finnenstrukturen in der zweiten Richtung (die die vertikale Richtung in 2A ist) durch eine Distanz getrennt wären, die gleich oder größer ist als die Mindesttrenngrenze für aktive Finnenstrukturen, und damit der Designregel entspricht. Außerdem würde in einem Layoutdiagramm die Stapelung von Zelle 200A auf Zelle 200B dazu führen, dass eine Dummy-Finnenstruktur 206 an Spur(i+4) in der Zelle 200A sich direkt neben der aktiven Finnenstruktur 205N in Zelle 200B befindet, was dazu führt, dass aktive Finnenstrukturen in der zweiten Richtung durch eine Distanz getrennt sind, die gleich oder größer der Mindesttrenngrenze für aktive Finnenstrukturen ist, und damit die Designregel einhalten. Weiter würde in einem Layoutdiagramm die Stapelung von Zelle 200B auf Zelle 200A dazu führen, dass die aktive Finnenstruktur 205P der Zelle 200B direkt neben der Dummy-Finnenstruktur 206 an Spur(i) in der Zelle 200A platziert wäre, was dazu führt, dass aktive Finnenstrukturen in der zweiten Richtung durch eine Distanz getrennt sind, die gleich oder größer der Mindesttrenngrenze für aktive Finnenstrukturen ist, und damit die Designregel einhalten. Dementsprechend wird Zelle 200A als pan-stapelbar bezeichnet.
  • Wieder bezogen auf 2B ist, wie angemerkt, ein Beispiel einer Zellenregion in einer Halbleitervorrichtung, die aus einem Layoutdiagramm entsteht, das Zelle 200B enthält, die Zellenregion 104B der Halbleitervorrichtung 100 aus 1. Ebenfalls wie angemerkt ist die Stromkapazität von Zellenregion 104B höher als die Stromkapazität von Zellenregion 104A, sodass die Zellenregion 104B als Zellenregion mit höherer Stromkapazität bezeichnet wird. Die höhere Stromkapazität von Zellenregion 104B liegt daran, dass die Zellenregion 104B 4 aktive Finnen enthält (siehe Erklärung aus 3B), was daraus folgt, dass Zelle 200B 4 aktive Finnenstrukturen enthält, nämlich die aktiven Finnenstrukturen 204P, 204N, 205P und 205N.
  • Wieder bezogen auf 2A ist, wie angemerkt, ein Beispiel einer Zellenregion in einer Halbleitervorrichtung, die aus einem Layoutdiagramm entsteht, das Zelle 200A enthält, die Zellenregion 104A der Halbleitervorrichtung 100 aus 1. Außerdem ist, wie angemerkt, die Stromkapazität von Zellenregion 104A geringer als die Stromkapazität von Zellenregion 104B, sodass die Zellenregion 104A als Zellenregion mit niedrigerer Stromkapazität bezeichnet wird. Die niedrigere Stromkapazität von Zellenregion 104A liegt daran, dass die Zellenregion 104A 2 aktive Finnen enthält (siehe Erklärung aus 3B), was daraus folgt, dass Zelle 200A 2 aktive Finnenstrukturen enthält, nämlich die aktiven Finnenstrukturen 204P und 204N.
  • Wieder bezogen auf 2B stellt die Zelle 200B wie angemerkt eine Zelle vom 2-Finnen-Typ mit einer Höhe/Größe von 5 Finnen bereit. Nach einem Ansatz ist eine Zelle vom 2-Finnen-Typ in einer Zelle bereitgestellt, die 6 Finnenstrukturen und eine Zelle mit einer Höhe/Größe von 6 Finnen aufweist (nachfolgend: die ‚6&6-Zelle‘). Bezüglich der zweiten Richtung (die die vertikale Richtung in 2B ist) überlappt die obere Kante und die untere Kante der 6&6-Zelle jeweils eine Dummy-Finnenstruktur, sodass die 6&6-Zelle pan-stapelbar ist. Nach anderen Ansätzen ist eine Zelle vom 1-Finnen-Typ ebenfalls in einer 6&6-Zelle bereitgestellt und ebenso pan-stapelbar. Im Gegensatz dazu ist bezüglich auf den Bereich/Grundriss ein Vorteil der Zelle 200B, dass die Zelle 200B 1/6 kleiner ist als die 6&6-Zelle und Zelle 200B dennoch dieselbe höhere Stromkapazität wie die 6&6-Zelle bereitstellt. In anderen Worten, ein Vorteil der Zelle 200B ist, dass die Zelle 200B 5/6 der Größe der 6&6-Zelle aufweist.
  • 2C ist ein Layoutdiagramm 200C einer Halbleitervorrichtung nach einigen Ausführungsformen.
  • Das Layoutdiagramm 200C enthält Instanzen der Zelle 200A und Zelle 200B. Ein Beispiel einer CMOS-Halbleitervorrichtung, das aus dem Layoutdiagramm 200C entsteht, ist eine Halbleitervorrichtung 100 aus 1, wobei Zellenregionen 104A der Halbleitervorrichtung 100 aus Zelle 200A entstehen und Zellenregionen 104B der Halbleitervorrichtung 100 aus Zellen 200B entstehen.
  • Das Layoutdiagramm 200C ist in einem ersten Gitter von Reihen (von denen einige in 2C dargestellt sind), und einem zweiten Gitter von Spalten organisiert (von denen einige in 2C dargestellt sind). Einige der Zeilen des ersten Gitters, namentlich Zeile(i)-Zeile(i+3), wobei i eine ganze Zahl ist und i ≥ 1, sind in 2C dargestellt. Einige der Spalten des zweiten Gitters, namentlich Spalte(j)-Spalte(j+15), wobei j eine ganze Zahl ist und j ≥ 1, sind in 2C dargestellt.
  • In 2C sind Zeilen in dem ersten Gitter im Wesentlichen parallel zur ersten Richtung (die in 2A bis 2C die horizontale Richtung ist). In 2C gibt es in der zweiten Richtung (die in 2A bis 2C die vertikale Richtung ist) eine Größe von Zeilen, wobei jede Zeile zumindest im Wesentlichen einer ersten Größe in der zweiten Richtung entspricht, und wobei die ersten Größe ausreicht, um die Zelle 200A und Zelle 200B jeweils aufzunehmen. Daher zeigt 2C die erste Größe als 5 Spuren/Finnenstrukturen.
  • In 2C sind spalten in dem zweiten Gitter im Wesentlichen parallel zur zweiten Richtung (die in 2A bis 2C die vertikale Richtung ist). In einigen Ausführungsformen ist eine Größe, SCOL , jeder Spalte in der ersten Richtung ein ganzzahliges Vielfaches der Größe Sw jeder der Zellen 200A und 200B, sodass SCOL = n*SW = m*(n*Pp), wobei n eine ganze Zahl ist und n≥1. In 2C gilt n=1 sodass SCOL = Sw = m*Pp. In einigen Ausführungsformen ist n eine positive ganze Zahl außer 1.
  • In Layoutdiagramm 200C gilt unter anderen Platzierungen der Zellen: eine erste Instanz der hetero-stapelbaren Zelle 200B ist am Schnittpunkt von Zeile(i+2) und Spalte(j) platziert/positioniert; eine erste Instanz der pan-stapelbaren Zelle 200A ist am Schnittpunkt von Zeile(i+1) und Spalte(j) platziert/positioniert; eine zweite Instanz der hetero-stapelbaren Zelle 200B ist am Schnittpunkt von Zeile(i) und Spalte(j) platziert/positioniert; und eine zweite Instanz der pan-stapelbaren Zelle 200A ist am Schnittpunkt von Zeile(i+3) und Spalte(j) platziert/positioniert.
  • In einigen Ausführungsformen können sich Größen in der zweiten Richtung (die in 2A bis 2C die vertikale Richtung ist) der entsprechenden Zeilen unterscheiden. In einigen Ausführungsformen (nicht dargestellt) gibt es in der zweiten Richtung zwei Zeilengrößen. In einigen Ausführungsformen (nicht dargestellt) ist jede ungerade Zeile zumindest im Wesentlichen gleich einer ersten Größe in der zweiten Richtung, wobei die erste Größe gleich einer ersten Anzahl Spuren (ebenfalls nicht dargestellt) ist, und jede gerade Zeile ist zumindest im Wesentlichen gleich einer zweite Größe in der zweiten Richtung, wobei die zweite Größe gleich einer zweiten Anzahl Spuren (ebenfalls nicht dargestellt) ist, und die zweite Zahl sich von der ersten Zahl unterscheidet. Beispielsweise würde in einigen Ausführungsformen eine Variation (nicht dargestellt) des Layoutdiagramms 200C aus 2C die Größe in der zweiten Richtung der Zeile(i) als 5 Spuren/Finnenstrukturen beibehalten, aber die Größe in der zweiten Richtung von Zeile(i+1) ist eine ungerade ganze Zahl, Q, Anzahl von Spuren (ebenfalls nicht dargestellt), wobei Q > 5. In einer solchen Ausführungsform hätten Versionen der Zellen 200A und 200B eine Größe, um zu der Größe von Zeile(i+1) zu passen, sodass solche Versionen der Zellen 200A und 200B Q Finnen enthalten würden.
  • In einigen Ausführungsformen gibt es in der zweiten Richtung drei Zeilengrößen. In einigen Ausführungsformen (nicht dargestellt) ist jede der Zeile(i), Zeile(i+3, Zeile(i+6), ..., zumindest im Wesentlichen gleich einer ersten Größe in der zweiten Richtung, wobei die erste Größe gleich einer ersten Zahl (S1) Spuren (ebenfalls nicht dargestellt) ist, jede aus Zeile(i+1), Zeile((i+1)+3), Zeile((i+i)+6), ..., ist zumindest im Wesentlichen gleich einer zweite Größe in der zweiten Richtung, wobei die zweite Größe gleich einer zweiten Zahl (S2) Spuren (ebenfalls nicht dargestellt) ist, und jede aus Zeile(i+2), Zeile((i+2)+3), Zeile((i+2)+6), ..., ist zumindest im Wesentlichen gleich einer dritten Größe in der zweiten Richtung, wobei die dritte Größe gleich einer dritten Zahl (S3) Spuren (ebenfalls nicht dargestellt) ist, wobei jede aus S1, S2 und S3 eine positive ganze Zahl ist und S1≠S2, S1≠S3 und S2≠S3. In einigen Ausführungsformen (nicht dargestellt) gibt es mehr als drei Größen in der zweiten Richtung der Zeilen.
  • 3A ist ein Querschnitt einer Zellenregion 300A einer Halbleitervorrichtung nach einigen Ausführungsformen.
  • Die Zellenregion 300A ist ein Beispiel einer Zellenregion einer Halbleitervorrichtung, die basierend auf einem Layoutdiagramm hergestellt wurde, das die pan-stapelbare Zelle 200A aus 2A enthält. So ist die Zellenregion 300A ein Beispiel für Zellenregion 104A einer Halbleitervorrichtung 100 aus 1.
  • Die Halbleitervorrichtung 300A enthält eine Lage 331A, 333A und 335A. Lage 333A ist auf Lage 331A geformt. Lage 335A ist auf Lage 333A geformt.
  • Lage 331A enthält: aktive Finnen 304P und 304N, die den Finnenstrukturen 204P und 204N der Zelle 200A entsprechen; Dummy-Finnen 306, die den Dummy-Finnenstrukturen 206 an Spur(i), Spur(i(+2) und Spur(i+4) entsprechen; und ein Zwischenlagendielektrikum (ILD) 352. Lage 333A enthält: Durchkontaktierungen 309, die entsprechend über die aktiven Finnen 304P und 304N, und über die Dummy-Finnen 306 ausgerichtet sind; und ein ILD 354. In einigen Ausführungsformen sind Durchkontaktierungen 309 nicht über Dummy-Finnen 306 geformt. Lage 335A enthält eine Gateelektrode 308, die der Gatestruktur 208 in Zelle 200A entspricht.
  • 3B ist ein Querschnitt einer Halbleitervorrichtung 300B nach einigen Ausführungsformen.
  • Die Halbleitervorrichtung 300B aus 3A ist ähnlich wie die Halbleitervorrichtung 300A aus 3A. Um der Kürze Willen konzentriert sich die Erklärung der Halbleitervorrichtung 300B auf Unterschiede der Halbleitervorrichtung 300B bezüglich Halbleitervorrichtung 300A.
  • Die Zellenregion 300B ist ein Beispiel einer Zellenregion einer Halbleitervorrichtung, die basierend auf einem Layoutdiagramm hergestellt wurde, das die hetero-stapelbare Zelle 200B aus 2B enthält. So ist die Zellenregion 300B ein Beispiel für Zellenregion 104B einer Halbleitervorrichtung 100 aus 1.
  • Im Gegensatz zur Lage 331A der Halbleitervorrichtung 300A, die Dummy-Finnen enthält, die Finnenstrukturen 206 an Spur(i+4) und Spur(i) entsprechen, enthält Lage 331B der Halbleitervorrichtung 300B enthält die Finnen 305P und 305N. Die Finnen 305P und 305N entsprechen den Finnenstrukturen 205P und 205N der Zelle 200B.
  • 4A ist ein Layoutdiagramm 420A nach einigen Ausführungsformen.
  • Ein Beispiel einer CMOS-Halbleitervorrichtung, das aus einem größeren Layoutdiagramm entsteht, das Layoutdiagramm 420A enthält, ist eine Halbleitervorrichtung 100 aus 1, wobei die Zellenregion 104A der Halbleitervorrichtung 100 aus Layoutdiagramm 420A entsteht. Während Layoutdiagramm 420A für die CMOS-Konfiguration vorgesehen ist, weil Zelle 200A darin enthalten ist, ist Layoutdiagramm 420A in einigen Ausführungsformen für die PMOS-Konfiguration statt für die CMOS-Konfiguration vorgesehen. In einigen Ausführungsformen ist das Layoutdiagramm 420A für die NMOS-Konfiguration und nicht für die CMOS-Konfiguration vorgesehen.
  • Layoutdiagramm 420B enthält: Zelle 200A; und leitende Segmente einer q-ten Lage der ‚Metallisierung‘, die Zelle 200B überlagert, wobei q eine ganze Zahl ist und q≥0. In einigen Ausführungsformen ist die q-te Lage die erste Lage der Metallisierung über Zelle 200A, in welchem Fall q=0 oder q=1, abhängig von der Nummerierungskonvention der entsprechenden Designregeln. Die leitfähigen Segmente enthalten: Leistungsgitter- (PG) Segmente 422A und 424A, die Abschnitte längerer entsprechender Leistungsgitterleitungen; und Signalsegmente 426A, 428A, 430A und 432A, die Abschnitte längerer Signalleitungen sind. Dementsprechend sind die PG-Segmente 422A bis 424A und Signalsegmente 426A bis 432A als sich außerhalb der Zelle 200A in der ersten Richtung erstreckend dargestellt (dies ist für Einheitlichkeit mit 2A die horizontale Richtung aus 4A). In einigen Ausführungsformen ist PG-Segment 422A für eine Spannung VDD vorgesehen. In einigen Ausführungsformen ist das PG-Segment 424A für eine Spannung VSS vorgesehen.
  • In 4A, ist eine Größe in der zweiten Richtung (dies ist für Einheitlichkeit mit 2A die vertikale Richtung in 4A) jedes der PG-Segmente 422A und 424A SPG4 . Eine Größe jedes der Signalsegmente 426A, 428A, 430A und 432A in der zweiten Richtung ist S42X . Ein Abstand zwischen PG-Segmente 422A und 424A ist PPG4A . Das PG-Segment 422A ist in der zweiten Richtung von dem PG-Segment 424A durch eine Distanz Lücke 41 getrennt, sodass Lücke 41 = PPG4A - SPG4. Das PG-Segment 422A ist in der zweiten Richtung vom Signalsegment 426A durch eine Distanz Lücke 43. Ähnlich ist PG-Segment 424A in der zweiten Richtung von Signalsegment 432A durch die Distanz Lücke 43 getrennt. Die Signalsegmente 426A bis 432A sind in der zweiten Richtung voneinander durch eine Distanz, Lücke 45, getrennt. Größen von SPG4 , S42X , PPG4A , Lücke 41, Lücke 43 und Lücke 45 sind abhängig von dem entsprechenden Halbleiterprozesstechnologieknoten.
  • Um die Stapelung der pan-stapelbaren Zelle 200A (die in Layoutdiagramm 420A enthalten ist) auf die hetero-stapelbare Zelle 200B (die in Layoutdiagramm 420B enthalten ist, das nachfolgend erklärt wird) oder umgekehrt zu erleichtern, zeigt Layoutdiagramm 420A Asymmetrie und verschiedene Proportionen. Genauer weist eine Mittellinie des PG-Segments 422A eine Beziehung (in der zweiten Richtung) zur oberen Kante 214A auf, die sich von einer Beziehung (in der zweiten Richtung) der Mittellinie des PG-Segments 424A zur unteren Kante 218A unterscheidet. Eine Mittellinie des PG-Segments 424A richtet sich im Wesentlichen an der unteren Kante 218A der Zelle 200A aus, sodass sich PG-Segment 424A erstreckt (in der zweiten Richtung) um eine Größe/Distanz ½(SPG4 ) außerhalb von Zelle 200A erstreckt, während eine Mittellinie des PG-Segments 422A sich im Wesentlichen nicht an der oberen Kante 214A der Zelle 200A ausrichtet, sodass sich PG-Segment 422A (in der zweiten Richtung) um eine Größe/Distanz SOFF4 in der Zelle 200A erstreckt, wobei ½(SPG4) < SOFF4, und daher eine Asymmetrie dar stellt. Innerhalb der Distanz Lücke 41 (durch die PG-Segment 422A in der zweiten Richtung vom PG-Segment 424A getrennt ist), sind Signalsegmente 426A bis 432A in der zweiten Richtung verteilt, sodass Lücke 41 = 4*S42X + 3*Lücke 45 +2*Lücke 43. In einigen Ausführungsformen weist Layoutdiagramm 420A eine andere Asymmetrie und/oder andere Proportionen auf, als in 4A dargestellt sind.
  • 4B ist ein Layoutdiagramm 420B nach einigen Ausführungsformen.
  • Layoutdiagramm 420B aus 4B ist ähnlich wie Layoutdiagramm 420A aus 4A. Um der Kürze Willen konzentriert sich die Erklärung des Layoutdiagramms 420B auf Unterschiede von Layoutdiagramm 420B und Layoutdiagramm 420A. Ein Beispiel einer CMOS-Halbleitervorrichtung, das aus einem größeren Layoutdiagramm entsteht, das Layoutdiagramm 420B enthält, ist eine Halbleitervorrichtung 100 aus 1, wobei die Zellenregion 104B der Halbleitervorrichtung 100 aus Layoutdiagramm 420B entsteht. Während Layoutdiagramm 420B für die CMOS-Konfiguration vorgesehen ist, weil Zelle 200B darin enthalten ist, ist Layoutdiagramm 420B in einigen Ausführungsformen für die PMOS-Konfiguration statt für die CMOS-Konfiguration vorgesehen. In einigen Ausführungsformen ist das Layoutdiagramm 420B für die NMOS-Konfiguration und nicht für die CMOS-Konfiguration vorgesehen.
  • Layoutdiagramm 420B enthält: Zelle 200B; und leitende Segmente einer q-ten Lage der ‚Metallisierung‘, die über Zelle 200B liegt, wobei q eine ganze Zahl ist und q≥0. In einigen Ausführungsformen ist die q-te Lage die erste Lage der Metallisierung über Zelle 200B, in welchem Fall q=0 oder q=1, abhängig von der Nummerierungskonvention der entsprechenden Designregeln. Die leitfähigen Segmente enthalten: Leistungsgitter- (erneut PG) Segmente 422B und 424B, die Abschnitte längerer entsprechender Leistungsgitterleitungen; und Signalsegmente 426B, 428B, 430B und 432B, die Abschnitte längerer Signalleitungen sind.
  • In 4B, ist eine Größe in der zweiten Richtung (dies ist für Einheitlichkeit mit 2B die vertikale Richtung in 4A) jedes der PG Segmente 422B und 424B SPG4 , was dieselbe Größe ist wie die PG-Segmente 422A bis 424A des Layoutdiagramms 420A aus 4A. Eine Größe jedes der Signalsegmente 426B, 428B, 430B und 432B in der zweiten Richtung iss S42X , was dieselbe Größe ist wie Signalsegmente 426A bis 432A aus Layoutdiagramm 420A. Ein Abstand zwischen PG-Segmente 422B und 424B ist PPG4B , wobei PPG4B > PPG4A, und wobei PPG4A der Abstand der PG-Segmente 422A bis 422B des Layoutdiagramms 420A ist. Das PG-Segment 422B ist in der zweiten Richtung vom PG-Segment 424B durch eine Distanz Lücke 47 getrennt, sodass Lücke 47 = PPG4B - SPG4, und Lücke 47 > Lücke 41. Das PG-Segment 422B ist in der zweiten Richtung vom Signalsegment 426B durch eine Distanz Lücke 49 getrennt, wobei Lücke 49 > Lücke 43, und wobei Lücke 43 die Distanz in der zweiten Richtung zwischen PG-Segment 422A und Signalsegment 426A in Layoutdiagramm 420A ist. Ähnlich ist das PG-Segment 424A in der zweiten Richtung durch die Distanz Lücke 49 vom Signalsegment 432A getrennt. Die Signalsegmente 426A bis 432A sind in der zweiten Richtung voneinander durch eine Distanz, Lücke 45, getrennt, was dieselbe Größe ist wie die Lücke zwischen den Signalsegmenten 426A bis 432A von Layoutdiagramm 420A. Größen der Lücke 47 und Lücke 49 sind von dem entsprechenden Halbleiterprozesstechnologieknoten abhängig.
  • Um die Stapelung der pan-stapelbaren Zelle 200A (die in Layoutdiagramm 420A enthalten ist) auf die hetero-stapelbare Zelle 200B (die in Layoutdiagramm 420B enthalten ist) oder umgekehrt zu erleichtern, zeigt Layoutdiagramm 420B Asymmetrie und verschiedene Proportionen. Genauer weist eine Mittellinie des PG-Segments 422B eine Beziehung (in der zweiten Richtung) zur oberen Kante 214B auf, die sich von einer Beziehung (in der zweiten Richtung) der Mittellinie des PG-Segments 424B zur unteren Kante 218B unterscheidet, wobei eine Mittellinie des PG-Segments 422B im Wesentlichen an der oberen Kante 214B der Zelle 200B ausgerichtet ist, sodass sich PG-Segment 422B (in der zweiten Richtung) um eine Größe/Distanz ½(SPG4 ) außerhalb der Zelle 200B erstreckt und daher eine Asymmetrie darstellt. Eine Mittellinie des PG-Segments 424B richtet sich im Wesentlichen nicht an der unteren 218B der Zelle 200B aus, sodass sich das PG-Segment 424B (in der zweiten Richtung) um eine Größe/Distanz SOFF4 außerhalb der Zelle 200B erstreckt, wobei ½(SPG4) < SOFF4. Innerhalb der Distanz Lücke 47 (durch die PG-Segment 422B in der zweiten Richtung vom PG-Segment 424B getrennt ist), sind Signalsegmente 426B bis 432B in der zweiten Richtung verteilt, sodass Lücke 41 = 4*S42X + 3*Lücke 47 +2*Lücke 49. In einigen Ausführungsformen weist Layoutdiagramm 420B eine andere Asymmetrie und/oder andere Proportionen auf, als in 4B dargestellt sind.
  • 4C ist ein Layoutdiagramm 420C einer Halbleitervorrichtung nach einigen Ausführungsformen.
  • Layoutdiagramm 420C enthält Instanzen von Layoutdiagramm 420A und 420B. Ein Beispiel einer CMOS-Halbleitervorrichtung, das aus dem Layoutdiagramm 420C entsteht, ist eine Halbleitervorrichtung 100 aus 1.
  • Das Layoutdiagramm 420C ist in einem ersten Gitter von Reihen (von denen einige in 4C dargestellt sind), und einem zweiten Gitter von Spalten organisiert (von denen einige in 4C dargestellt sind). Einige der Zeilen des ersten Gitters, namentlich Zeile(i)-Zeile(i+1), wobei i eine ganze Zahl ist und i ≥ 1, sind in 4C dargestellt. Einige der Spalten des zweiten Gitters, namentlich Spalte(j)-Spalte(j+3), wobei j eine ganze Zahl ist und j ≥ 1, sind in 4C dargestellt.
  • In 4C sind Zeilen in dem ersten Gitter im Wesentlichen parallel zur ersten Richtung (die in 2A bis 2C und 4A bis 4C ist die horizontale Richtung). Eine Größe in der zweiten Richtung (die in 2A bis 2C und 4A bis 4C die vertikale Richtung ist) jeder Zeile ist ausreichend, um Zelle 200A (im Layoutdiagramm 420A enthalten) oder Zelle 200B (im Layoutdiagramm 420B enthalten) aufzunehmen. Daher ist die Größe jeder Zeile in der zweiten Richtung 5 Spuren/Finnenstrukturen.
  • In 4C sind Spalten in dem zweiten Gitter im Wesentlichen parallel zur zweiten Richtung (die in 2A bis 2C und 4A bis 4C die vertikale Richtung ist). In einigen Ausführungsformen ist eine Größe, SCOL , jeder Spalte in der ersten Richtung (die in 2A bis 2C und 4A bis 4C ist die horizontale Richtung) ein ganzzahliges Vielfaches der Größe Sw jeder der Zellen 200A und 200B ist, sodass SCOL = n*SW = m*(n*Pp), wobei n eine ganze Zahl ist und n≥1. In 2C gilt n=1 sodass SCOL = SW = m*Pp. In einigen Ausführungsformen ist n eine positive ganze Zahl außer 1.
  • Im Layoutdiagramm 420C gilt unter anderen Platzierungen: Instanzen des Layoutdiagramms 420A befinden sich an/sind an den Schnittstellen von Zeile(i) und der entsprechenden Spalte(j)-Spalte(j+3) platziert; und Instanzen des Layoutdiagramms 420B befinden sich an/sind an Schnittstellen von Zeile(i+1) und der entsprechende Spalte(j)-Spalte(j+3) platziert. Als Vorteil erleichtern die Asymmetrien in jedem der Layoutdiagramme 420A und 420B, wie oben besprochen die Stapelung von Layoutdiagramm 420A auf Layoutdiagramm 420B und umgekehrt. Durch die Asymmetrien in jedem der Layoutdiagramme 420A und 420B, wie oben besprochen, und auf Grundlage von Spalte zu Spalte, richtet sich PG-Segment 424A in jeder Instanz des Layoutdiagramms 420A in jeder Instanz des Layoutdiagramms 420B im Wesentlichen an PG-Segment 422B aus. In 4C sind die überlappenden Instanzen der PG-Segmente 424A und 422B für Spannung VSS vorgesehen. In 4C sind die Instanzen des PG-Segments 422A im Layoutdiagramm 420A und PG-Segment 424B im Layoutdiagramm 420B für Spannung VDD vorgesehen. In einigen Ausführungsformen sind die überlappenden Instanzen der PG-Segmente 424A und 422B für andere Spannung als VSS vorgesehen. In 4C sind die Instanzen der PG-Segmente 422A und 424B im Layoutdiagramm 420B für Spannung VDD vorgesehen. In einigen Ausführungsformen sind Instanzen des Layoutdiagramms 420B auf entsprechende Instanzen des Layoutdiagramms 420A gestapelt.
  • In einigen Ausführungsformen können sich als Größe in der zweiten Richtung (die in 2A bis 2C und 4A bis 4C die vertikale Richtung ist) der Zeilen unterscheiden. Beispielsweise können die Größe in der zweiten Richtung von Zeile(i+1) eine ungerade ganze Zahl, Q, Anzahl von Spuren (nicht dargestellt) sein, wobei Q > 5. In einer solchen Ausführungsform hätte eine Version der Zelle 200B (die in Layoutdiagramm 420B enthalten ist), eine Größe, um zu der Größe von Zeile(i+1) zu passen, sodass eine solche Version der Zelle 200B Q Finnen enthalten würde.
  • 5A ist ein Layoutdiagramm 520A nach einigen Ausführungsformen.
  • Ein Beispiel einer CMOS-Halbleitervorrichtung, das aus einem größeren Layoutdiagramm entsteht, das Layoutdiagramm 520A enthält, ist eine Halbleitervorrichtung 100 aus 1, wobei die Zellenregion 104A der Halbleitervorrichtung 100 aus Layoutdiagramm 520A entsteht. Während Layoutdiagramm 520A für die CMOS-Konfiguration vorgesehen ist, weil Zelle 200A darin enthalten ist, ist Layoutdiagramm 520A in einigen Ausführungsformen für die PMOS-Konfiguration statt für die CMOS-Konfiguration vorgesehen. In einigen Ausführungsformen ist das Layoutdiagramm 520A für die NMOS-Konfiguration und nicht für die CMOS-Konfiguration vorgesehen.
  • Layoutdiagramm 520B enthält: Zelle 200A; und leitende Segmente einer q-ten Lage der ‚Metallisierung‘, die Zelle 200B überlagert, wobei q eine ganze Zahl ist und q≥0. In einigen Ausführungsformen ist die q-te Lage die erste Lage der Metallisierung über Zelle 200A, in welchem Fall q=o oder q=1, abhängig von der Nummerierungskonvention der entsprechenden Designregeln. Die leitfähigen Segmente enthalten: PG-Segmente 522A und 524A, die Abschnitte längerer entsprechender Leistungsgitterleitungen sind; und Signalsegmente 526A, 528A und 530A, die Abschnitte längerer Signalleitungen sind. Dementsprechend sind die PG-Segmente 522A bis 524A und die Signalsegmente 526A bis 530A als sich in der ersten Richtung außerhalb der Zelle 200A erstreckend dargestellt (für Einheitlichkeit mit 2A die horizontale Richtung aus 5A). In einigen Ausführungsformen ist PG-Segment 522A für VDD vorgesehen. In einigen Ausführungsformen PG-Segment 524A für VSS vorgesehen.
  • In 5A, ist eine Größe in der zweiten Richtung (dies ist für Einheitlichkeit mit 2A die vertikale Richtung in 5A) jedes der PG-Segmente 522A und 524A SPG5 . Es wird angemerkt, dass SPG5 aus 5A größer ist als SPG4 aus 4A bis 4B, sodass SPG5 > SPG4. Eine Größe jedes der Signalsegmente 528A, 528A und 530A in der zweiten Richtung ist S52X . Es wird angemerkt, dass S52X aus 5A ist gleich S42X aus 4A bis 4B, sodass S52X = S42X. In einigen Ausführungsformen, dass S52X ≠ S42X. Ein Abstand zwischen PG-Segmente 522A und 524A ist PPG5A . Das PG-Segment 522A ist in der zweiten Richtung von dem PG-Segment 524A durch eine Distanz Lücke 51 getrennt, sodass Lücke 51 = PPG5A - SPG5. Das PG-Segment 522A ist in der zweiten Richtung vom Signalsegment 526A durch eine Distanz Lücke 53. Ebenso ist das PG-Segment 524A in der zweiten Richtung von Signalsegment 530A durch die Distanz Lücke 53 getrennt. Die Signalsegmente 526A bis 530A sind in der zweiten Richtung voneinander durch eine Distanz, Lücke 55, getrennt. Größen von SPG5 , S52X und PPG5A , Lücke 51, Lücke 53 und Lücke 55 sind abhängig von dem entsprechenden Halbleiterprozesstechnologieknoten.
  • Um die Stapelung der pan-stapelbaren Zelle 200A (die in Layoutdiagramm 520A enthalten ist) auf die hetero-stapelbare Zelle 200B (die in Layoutdiagramm 520B enthalten ist, das nachfolgend erklärt wird) oder umgekehrt zu erleichtern, zeigt Layoutdiagramm 520A Asymmetrie und verschiedene Proportionen. Genauer weist eine Mittellinie des PG-Segments 522A eine Beziehung in der zweiten Richtung (die für Einheitlichkeit mit 2A bis 2C, die vertikale Richtung in 5A ist) zur oberen Kante 214A auf, die sich von einer Beziehung (in der zweiten Richtung) der Mittellinie des PG-Segments 524A zur unteren Kante 218A unterscheidet und daher eine Asymmetrie darstellt. Eine Mittellinie des PG-Segments 524A richtet sich im Wesentlichen an der unteren Kante 218A der Zelle 200A aus, sodass sich PG-Segment 524A (in der zweiten Richtung) um eine Größe/Distanz ½(SPG5 ) außerhalb der Zelle 200A erstreckt. Eine Mittellinie des PG-Segments 522A richtet sich nicht im Wesentlichen an der oberen Kante 214A der Zelle 200A aus, sodass sich PG-Segment 522A (in der zweiten Richtung) um eine Größe/Distanz SOFF5 in der Zelle 200A erstreckt, wobei ½(SPG5) < SOFF5. Innerhalb der Distanz Lücke 51 (durch die PG-Segment 522A in der zweiten Richtung vom PG-Segment 524A getrennt ist), sind Signalsegmente 526A bis 530A in der zweiten Richtung verteilt, sodass Lücke 51 = 3*S52X + 2*Lücke 55 +2*Lücke 53. In einigen Ausführungsformen weist Layoutdiagramm 520A eine andere Asymmetrie und/oder andere Proportionen auf, als in 5A dargestellt sind.
  • 5B ist ein Layoutdiagramm 520B nach einigen Ausführungsformen.
  • Layoutdiagramm 520B aus 5B ist ähnlich wie Layoutdiagramm 520A aus 5A. Um der Kürze Willen konzentriert sich die Erklärung des Layoutdiagramms 520B auf Unterschiede von Layoutdiagramm 520B und Layoutdiagramm 520A. Ein Beispiel einer CMOS-Halbleitervorrichtung, das aus einem größeren Layoutdiagramm entsteht, das Layoutdiagramm 520B enthält, ist eine Halbleitervorrichtung 100 aus 1, wobei die Zellenregion 104B der Halbleitervorrichtung 100 aus Layoutdiagramm 520B entsteht. Während Layoutdiagramm 520B für die CMOS-Konfiguration vorgesehen ist, weil Zelle 200B darin enthalten ist, ist Layoutdiagramm 520B in einigen Ausführungsformen für die PMOS-Konfiguration statt für die CMOS-Konfiguration vorgesehen. In einigen Ausführungsformen ist das Layoutdiagramm 520B für die NMOS-Konfiguration und nicht für die CMOS-Konfiguration vorgesehen.
  • Layoutdiagramm 520B enthält: Zelle 200B; und leitende Segmente einer q-ten Lage der ‚Metallisierung‘, die Zelle 200B überlagert, wobei q eine ganze Zahl ist und q≥0. In einigen Ausführungsformen ist die q-te Lage die erste Lage der Metallisierung über Zelle 200B, in welchem Fall q=o oder q=1, abhängig von der Nummerierungskonvention der entsprechenden Designregeln. Die leitfähigen Segmente enthalten: PG-Segmente 522B und 524B, die Abschnitte längerer entsprechender Leistungsgitterleitungen sind; und Signalsegmente 526B, 528B und 530B, die Abschnitte längerer Signalleitungen sind.
  • In 5B, ist eine Größe in der zweiten Richtung (dies ist für Einheitlichkeit mit 2B die vertikale Richtung in 5B) jedes der PG Segmente 522B und 524B SPG,5, was dieselbe Größe ist wie die PG-Segmente 522A bis 524A des Layoutdiagramms 520A aus 5A. Eine Größe jedes der Signalsegmente 526B, 528B, 530B und 532B in der zweiten Richtung iss S52X, was dieselbe Größe ist wie Signalsegmente 526A bis 530A aus Layoutdiagramm 520A. Ein Abstand zwischen PG-Segmente 522B und 524B ist PPG5B , wobei PPG5B > PPG5A, und wobei PPG5A dargestellt in 5A ist. Das PG-Segment 522B ist in der zweiten Richtung vom PG-Segment 524B durch eine Distanz Lücke 57 getrennt, sodass Lücke 57 = PPG5B - SPG5, und Lücke 57 > Lücke 51, wobei (erneut) Lücke 51 dargestellt ist in 5A. Das PG-Segment 522B ist in der zweiten Richtung durch eine Distanz Lücke 59 vom Signalsegment 526B getrennt, wobei Lücke 59 > Lücke 53, und wobei Lücke 53 dargestellt ist in 5A. Ähnlich ist das PG-Segment 524B in der zweiten Richtung durch die Distanz Lücke 59 vom Signalsegment 530B getrennt. Die Signalsegmente 526B bis 530B sind in der zweiten Richtung voneinander durch eine Distanz, Lücke 61, getrennt, was dieselbe Größe ist wie die Lücke zwischen den Signalsegmenten 526A bis 530A von Layoutdiagramm 520A. In einigen Ausführungsformen gilt Lücke 59 = Lücke 61. Größen von Lücke 57, Lücke 59 und Lücke 61 hängen von dem entsprechenden Halbleiterprozesstechnologieknoten ab.
  • Um die Stapelung der pan-stapelbaren Zelle 200B (die in Layoutdiagramm 520A enthalten ist) auf die hetero-stapelbare Zelle 200B (die in Layoutdiagramm 520A enthalten ist) oder umgekehrt zu erleichtern, zeigt Layoutdiagramm 520B Asymmetrie und verschiedene Proportionen. Genauer weist eine Mittellinie des PG-Segments 522B eine Beziehung in der zweiten Richtung (die für Einheitlichkeit mit 2A bis 2C und 5A die vertikale Richtung in 5A ist) zur oberen Kante 214B auf, die sich von einer Beziehung (in der zweiten Richtung) der Mittellinie des PG-Segments 524B zur unteren Kante 218B unterscheidet. Eine Mittellinie des PG-Segments 522B richtet sich im Wesentlichen an der oberen Kante 214B der Zelle 200B aus, sodass sich PG-Segment 522B (in der zweiten Richtung) um eine Größe/Distanz ½ (SPG5 ) außerhalb der Zelle 200B erstreckt. Eine Mittellinie des PG-Segments 524B richtet sich im Wesentlichen nicht an der unteren 218B der Zelle 200B aus, sodass sich das PG-Segment 524B (in der zweiten Richtung) um eine Größe/Distanz SOFF5 außerhalb der Zelle 200B erstreckt, wobei ½(SPG5) < SOFF5. Innerhalb der Distanz Lücke 57 (durch die PG-Segment 522B in der zweiten Richtung vom PG-Segment 524B getrennt ist), sind Signalsegmente 526B bis 532B in der zweiten Richtung verteilt, sodass Lücke 57 = 4*S52X + 3*Lücke 61 +2*Lücke 59. In einigen Ausführungsformen weist Layoutdiagramm 520B eine andere Asymmetrie und/oder andere Proportionen auf, als in 5B dargestellt sind.
  • Bei Betrachtung als ein Paar Layoutdiagramme kontrastiert die Paarung der Layoutdiagramme 520A bis 520B mit der Paarung der Layoutdiagramme 420A bis 420B, und umgekehrt. Beispielsweise erleichtert die Paarung der Layoutdiagramme 520A bis 520B eher die Verwendung größerer PG-Segmente als die Paarung der Layoutdiagramme 420A bis 420B, wobei SPG5 > SPG4. Außerdem erleichtert beispielsweise die Paarung der Layoutdiagramme 420A bis 420B die Signalroutbarkeit besser als die Paarung der Layoutdiagramme 520A bis 520B, weil beide Layoutdiagramme 420A und 420B vier Signalsegmente (Signalsegmente 426A, 428A, 430A und 432A in Layoutdiagramm 420A und Signalsegmente 426B, 428B, 430B und 432B in Layoutdiagramm 420B) aufnehmen, während Layoutdiagramm 520B vier Signalsegmente 526B, 528B, 530B und 532B aufnimmt, aber Layoutdiagramm 520A drei Signalsegmente 526A, 528A und 530A aufnimmt.
  • 5C ist ein Layoutdiagramm 520C einer Halbleitervorrichtung nach einigen Ausführungsformen.
  • Layoutdiagramm 520C enthält Instanzen von Layoutdiagramm 520A und 520B. Ein Beispiel einer CMOS-Halbleitervorrichtung, das aus dem Layoutdiagramm 520C entsteht, ist eine Halbleitervorrichtung 100 aus 1.
  • Das Layoutdiagramm 520C ist in einem ersten Gitter von Reihen (von denen einige in 5C dargestellt sind), und einem zweiten Gitter von Spalten organisiert (von denen einige in 5C dargestellt sind). Einige der Zeilen des ersten Gitters, namentlich Zeile(i)-Zeile(i+1), wobei i eine ganze Zahl ist und i ≥ 1, sind in 5C dargestellt. Einige der Spalten des zweiten Gitters, namentlich Spalte(j)-Spalte(j+3), wobei j eine ganze Zahl ist und j ≥ 1, sind in 5C dargestellt.
  • In 5C sind Zeilen in dem ersten Gitter im Wesentlichen parallel zur ersten Richtung (die in 2A bis 2C und 5A bis 5C die horizontal Richtung ist). Eine Größe in der zweiten Richtung (die in 2A bis 2C und 5A bis 5C die vertikale Richtung ist) jeder Zeile ist ausreichend, um Zelle 200A (im Layoutdiagramm 520A enthalten) oder Zelle 200B (im Layoutdiagramm 520B enthalten) aufzunehmen. Daher ist die Größe jeder Zeile in der zweiten Richtung 5 Spuren/Finnenstrukturen.
  • In 5C sind Spalten in dem zweiten Gitter im Wesentlichen parallel zur zweiten Richtung (die in 2A bis 2C und 5A bis 5C die vertikale Richtung ist). In einigen Ausführungsformen ist eine Größe, SCOL , jeder Spalte in der ersten Richtung (die in 2A bis 2C und 5A bis 5C ist die horizontale Richtung) ein ganzzahliges Vielfaches der Größe Sw jeder der Zellen 200A und 200B ist, sodass SCOL = n*SW = m*(n*Pp), wobei n eine ganze Zahl ist und n≥1. In 2C gilt n=1 sodass SCOL = SW = m*Pp. In einigen Ausführungsformen ist n eine positive ganze Zahl außer 1.
  • Im Layoutdiagramm 520C gilt unter anderen Platzierungen: Instanzen des Layoutdiagramms 520A befinden sich an/sind an den Schnittstellen von Zeile(i) und der entsprechenden Spalte(j)-Spalte(j+3) platziert; und Instanzen des Layoutdiagramms 520B befinden sich an/sind an Schnittstellen von Zeile(i+1) und der entsprechende Spalte(j)-Spalte(j+3) platziert. Als Vorteil erleichtern die Asymmetrien in jedem der Layoutdiagramme 520A und 520B, wie oben besprochen die Stapelung von Layoutdiagramm 520A auf Layoutdiagramm 520B und umgekehrt. Durch die Asymmetrien in jedem der Layoutdiagramme 520A und 520B, wie oben besprochen, und auf Grundlage von Spalte zu Spalte, richtet sich PG-Segment 524A in jeder Instanz des Layoutdiagramms 520A in jeder Instanz des Layoutdiagramms 520B im Wesentlichen an PG-Segment 522B aus. In 5C sind die überlappenden Instanzen der PG-Segmente 524A und 522B für Spannung VSS vorgesehen. In 5C sind die Instanzen des PG-Segments 522A im Layoutdiagramm 520A und PG-Segment 524B im Layoutdiagramm 520B für Spannung VDD vorgesehen. In einigen Ausführungsformen sind die überlappenden Instanzen der PG-Segmente 524A und 522B für andere Spannung als VSS vorgesehen. In 5C sind die Instanzen der PG-Segmente 522A und 524B im Layoutdiagramm 520B für Spannung VDD vorgesehen. In einigen Ausführungsformen sind Instanzen des Layoutdiagramms 520B auf entsprechende Instanzen des Layoutdiagramms 520A gestapelt.
  • In einigen Ausführungsformen können sich als Größe in der zweiten Richtung (die in 2A bis 2C und 5A bis 5C die vertikale Richtung ist) der Zeilen unterscheiden. Beispielsweise können die Größe in der zweiten Richtung von Zeile(i+1) eine ungerade ganze Zahl, Q, Anzahl von Spuren (nicht dargestellt) sein, wobei Q > 5. In einer solchen Ausführungsform hätte eine Version der Zelle 200B (die in Layoutdiagramm 520B enthalten ist), eine Größe, um zu der Größe von Zeile(i+1) zu passen, sodass eine solche Version der Zelle 200B Q Finnen enthalten würde.
  • 6 ist ein Ablaufdiagramm eines Verfahrens 600 zur Erzeugung eines Layouts nach einigen Ausführungsformen. In einigen Ausführungsformen wird das Verfahren 600 verwendet, um eine Instanz von Layoutdiagramm 200C, 420C, 520C oder dergleichen zu erzeugen. Verfahren 600 gilt für die Erzeugung anderer Instanzen von Layoutdiagrammen, die Zellen 200A bis 200B enthalten. Verfahren 600 ist nach einigen Ausführungsformen beispielsweise unter Verwendung des EDA-Systems 1000 umsetzbar (10).
  • 7A bis 7C sind entsprechende Layoutdiagramme 702 bis 706 nach einigen Ausführungsformen. Layoutdiagramm 704 aus 7B ist eine Version von Layoutdiagramm 702 aus 7A, die mit einigen Zellen befüllt wurde. Layoutdiagramm 706 aus 7C ist eine Version von Layoutdiagramm 704 aus 7B, die mit weiteren Zellen befüllt wurde. 7A bis 7C werden im Kontext der Erklärung aus 6 ausführlicher besprochen.
  • Wieder bezogen auf 6 enthält das Verfahren 600 Blocks 602 bis 606. In Block 602 ist ein Layoutdiagramm in ein Gitter gerader und ungerader einzellenhoher Zeilen organisiert, die im Wesentlichen parallel zu einer ersten Richtung (z. B. der horizontalen Richtung) stehen, wobei für Zeile(i), i eine ganze Zahl ist und i ≥ 1. Ein Beispiel eines solchen Layoutdiagramms ist da Layoutdiagramm 702 aus 7A. Es wird angemerkt, dass das Layoutdiagramm 702 um der Einfachheit und Kürze der Beschreibung Willen vereinfacht wird. In einigen Ausführungsformen enthält das Layoutdiagramm 702 eine unterschiedliche Anzahl Zeilen. In einigen Ausführungsformen weist jede der Zeilen im Layoutdiagramm 702 eine Größe in der ersten Richtung auf, die sich von der aus 7A unterscheidet. In einigen Ausführungsformen weist jede der Zeilen im Layoutdiagramm 702 eine Größe in der zweiten Richtung auf, die sich von der aus 7A unterscheidet. Vom Block 602 aus geht der Ablauf bei Block 604 weiter.
  • In Block 604 werden eine oder mehr hetero-stapelbare Zellen an entsprechenden Orten in entsprechenden Zeilen des Gitters gestapelt. Insbesondere die eine oder mehr Zellen sind so platziert, dass für eine bestimmte hetero-stapelbare Zelle in Zeile(i+1), keine hetero-stapelbare Zelle in Zeile(i) oder Zeile(i+2) vorhanden ist, die relativ zu einer zweiten Richtung (z. B. der vertikalen Richtung), die gegebene hetero-stapelbare Zelle überlappt. Beispiele für hetero-stapelbare Zellen sind die hetero-stapelbaren Zellen 700B in 7B. Hetero-stapelbare Zellen 700B entsprechen z. B. den hetero-stapelbaren Zellen 200B aus 2B. In 7B ist eine Instanz der hetero-stapelbaren Zelle 700B in Zeile 2 platziert, wenn auch ohne, dass eine andere Instanz der hetero-stapelbaren Zelle 700B in Zeile 1 oder Zeile 3 platziert ist. Außerdem sind in 7B zwei Instanzen der hetero-stapelbaren Zelle 700B in Zeile 4 direkt nebeneinander platziert, wenn auch ohne, dass eine andere Instanz der hetero-stapelbaren Zelle 700B in Zeile 3 oder Zeile 5 platziert ist. Wenn eine weitere Instanz der hetero-stapelbaren Zelle 700B z. B. in Zeile 3 platziert würde, sollte die weitere Instanz der hetero-stapelbaren Zelle 700B an einem Ort in Zeile 3 platziert sein, sodass die weitere Instanz der hetero-stapelbaren Zelle 700B bezüglich der zweiten Richtung die eine Instanz der hetero-stapelbaren Zelle 700B in Zeile 2 und die zwei Instanzen der hetero-stapelbaren Zelle 700B in Zeile 4 nicht überlappt. Vom Block 604 aus geht der Ablauf bei Block 606 weiter.
  • In Block 606 werden eine oder mehr pan-stapelbare Zellen an entsprechenden Orten in entsprechenden Zeilen des Gitters gestapelt. Beispiele für pan-stapelbare Zellen sind die pan-stapelbaren Zellen 700A in 7C. Pan-stapelbare Zellen 700A entsprechen z. B. den pan-stapelbaren Zellen 200A aus 2A. Weil sie pan-stapelbar ist, kann eine Instanz der Zelle 700A in einer Zeile platziert werden, sodass sie bezüglich der zweiten Richtung, eine andere Instanz der pan-stapelbaren Zelle 700A oder eine Instanz der hetero-stapelbaren Zelle 700B überlappt. In 7C ist eine Instanz der pan-stapelbaren Zelle 700A in Zeile 3 platziert, sodass bezüglich der zweiten Richtung die eine Instanz der pan-stapelbaren Zelle 700A in Zeile 3 eine Instanz der hetero-stapelbaren Zelle 700B in Zeile 2, eine Instanz der pan-stapelbaren Zelle 700A in Zeile 2, zwei Instanzen der hetero-stapelbaren Zelle 700B in Zeile 4 und eine Instanz der pan-stapelbaren Zelle 700A in Zeile 4 überlappt.
  • 8 ist ein Ablaufdiagramm eines Verfahrens 800 zur Erzeugung eines Layoutdiagramms einer Standardzelle nach einigen Ausführungsformen.
  • Verfahren 600 ist nach einigen Ausführungsformen beispielsweise unter Verwendung des EDA-Systems 1000 umsetzbar (10). In einigen Ausführungsformen wird Verfahren 800 verwendet, um ein Layoutdiagramm einer pan-stapelbaren Zelle zu erzeugen. In einigen Ausführungsformen wird Verfahren 800 verwendet, um ein Layoutdiagramm einer pan-stapelbaren Standard-Zelle mit der Höhe einer ungeraden Finnenanzahl zu erzeugen. Ein Beispiel einer pan-stapelbaren Standard-Zelle mit einer Höhe einer ungeraden Finnenanzahl ist Zelle 200A aus 2A. In einigen Ausführungsformen wird Verfahren 800 verwendet, um ein Layoutdiagramm einer hetero-stapelbaren Zelle zu erzeugen. In einigen Ausführungsformen wird Verfahren 800 verwendet, um ein Layoutdiagramm einer hetero-stapelbaren Standard-Zelle mit der Höhe einer ungeraden Finnenanzahl zu erzeugen. Ein Beispiel einer hetero-stapelbaren Standard-Zelle mit einer Höhe einer ungeraden Finnenanzahl ist Zelle 200B aus 2B. In einigen Ausführungsformen wird Verfahren 800 verwendet, um ein Layoutdiagramm einer anderen Standard-Zelle zu erzeugen.
  • In 8 enthält Verfahren 800 die Blocks 822 bis 836. In Block 822 werden Finnenstrukturen erzeugt. Beispiele für Finnenstrukturen in einer pan-stapelbaren Zelle sind Finnenstrukturen 204N, 204P und 206 in der pan-stapelbaren Zelle 200A. Beispiele für Finnenstrukturen in einer hetero-stapelbaren Zellen sind Finnenstrukturen 204N, 204P, 205N, 205P und 206 in Zelle 200B. Vom Block 822 aus geht der Ablauf bei Block 824 weiter. In Block 824 sind die Finnenstrukturen im Wesentlichen parallel zu einer ersten Richtung angeordnet. In den Beispielen für pan-stapelbare Zelle 200A in 2A und hetero-stapelbaren Zelle 200B in 2B ist die erste Richtung horizontal. Vom Block 824 aus geht der Ablauf bei einem Block 826 weiter. In Block 826 ist mindestens eine der Finnenstrukturen als eine Dummy-Finnenstruktur bezeichnet. In dem Beispiel der pan-stapelbaren Zelle 200A sind Finnenstrukturen 206 an Spur(i), Spur(i+2) und Spur((i+4) Dummy-Finnenstrukturen. In dem Beispiel der hetero-stapelbaren Zelle 200B in 2B ist die Finnenstruktur 206 an Spur(i+2) eine Dummy-Finnenstruktur. Vom Block 826 aus geht der Ablauf bei Block 827 weiter.
  • In Block 827 aus 8 ist mindestens eine der Finnenstrukturen als eine aktive Finnenstruktur bezeichnet. In dem Beispiel der pan-stapelbare Zelle 200A in 2A sind die Finnenstrukturen 204N und 204P aktive Finnenstrukturen. In dem Beispiel der hetero-stapelbaren Zelle 200B in 2B sind Finnenstrukturen 204N, 204P, 205N und 205P als aktive Finnenstrukturen bezeichnet. Vom Block 827 aus geht der Ablauf bei Block 828 weiter. In Block 828 wird die Erzeugung (828) von mindestens einer Gatestruktur erzeugt. Beispiele für Gatestrukturen sind Gatestruktur 208A in der pan-stapelbaren Zelle 200A und Gatestruktur 208B in der hetero-stapelbaren Zelle 200B.
  • Vom Block 828 aus geht der Ablauf bei Block 830 weiter. In Block 830 ist die mindestens eine Gatestruktur im Wesentlichen parallel mit einer zweiten Richtung angeordnet, wobei die zweite Richtung im Wesentlichen rechtwinklig zur ersten Richtung ist. In den Beispielen für pan-stapelbare Zelle 200A in 2A und hetero-stapelbaren Zelle 200B in 2B ist die zweite Richtung vertikal. Vom Block 830 aus geht der Ablauf bei Block 832 weiter. In Block 832 ist in dem Beispiel der pan-stapelbaren Zelle 200A die Gatestruktur 208A über den Finnenstrukturen 204N, 204P und 206 platziert. In dem Beispiel der hetero-stapelbaren Zelle 200B ist die Gatestruktur 208A über den Finnenstrukturen 204N, 204P, 205N, 205P und 206 platziert. Vom Block 832 aus geht der Ablauf bei Block 834 weiter. In Block 834 ist eine Zelle als eine ungerade Anzahl Finnenstrukturen enthaltend definiert. Jedes der Beispiele der Zelle 200A und Zelle 200B enthält eine ungerade Anzahl Finnenstrukturen. Vom Block 834 aus geht der Ablauf bei Block 836 weiter. In Block 836 wird basierend auf dem Layout mindestens eine der (A) einen oder mehr Halbleitermasken oder (B) mindestens eine Komponente in einer Lage einer unvollständigen integrierten Halbleiterschaltung hergestellt. Siehe Erklärung aus 10 unten.
  • In einigen Ausführungsformen enthält Block 834 aus 8: Einstellen einer Platzierungs-und-Routing- (PR) Grenze der Zelle, um im Wesentlichen rechteckig zu sein; Anordnung erster und zweiter Kanten der PR-Grenze, um im Wesentlichen parallel zur ersten Richtung; zu sein, und Platzierung der ersten und zweite Kanten, sodass keine der ersten und zweiten Kanten eine der Finnenstrukturen überlappt. Beispiele für die PR-Grenze enthalten die PR-Grenze 210A der Zelle 200A aus 2A und die PR-Grenze 210B der Zelle 200B aus 2B. Beispiele für die ersten und zweite Kanten enthalten die obere Kante 214A und die untere Kante 218A der PR-Grenze 210A der Zelle 200A, und die obere Kante 214B und die untere Kante 218B der PR-Grenze 210B der Zelle 200B. In dem Beispiel der Zelle 200A überlappt keine der Finnen 204N, 204P und 206 die obere Kante 214A oder die untere Kante 218A. In dem Beispiel der Zelle 200B überlappt keine der Finnen 204N, 204P, 205N, 205P und 206 die obere Kante 214B oder die untere Kante 218B.
  • In einigen Ausführungsformen enthält Block 834 aus 8 enthält die Konfiguration der Zelle, um 5 Finnenstrukturen zu enthalten. Jedes der Beispiele der Zelle 200A aus 2A und Zelle 200B aus 2B enthält 5 Finnenstrukturen. In einigen Ausführungsformen enthält Block 834 ferner: Bezeichnung von mindestens 2 der 5 Finnenstrukturen als aktive Finnenstrukturen. In dem Beispiel der Zelle 200A sind die Finnenstrukturen 204N und 204P als aktive Finnenstrukturen bezeichnet. In einigen Ausführungsformen enthält Block 834 ferner: Bezeichnung von mindestens 4 der 5 Finnenstrukturen als aktive Finnenstrukturen. In dem Beispiel von Zelle 200B sind Finnenstrukturen 204N, 204P, 205N und 205P als aktive Finnenstrukturen bezeichnet.
  • In einigen Ausführungsformen enthält Block 834 aus 8 enthält die Konfiguration der Zelle bezüglich der Stapelung in der zweiten Richtung, um pan-stapelbar zu sein. Das Beispiel der Zelle 200A aus 2A ist pan-stapelbar.
  • In einigen Ausführungsformen enthält Block 834 aus 8 enthält die Konfiguration der Zelle bezüglich der Stapelung in der zweiten Richtung, um hetero-stapelbar zu sein. Das Beispiel der Zelle 200B aus 2B ist hetero-stapelbar.
  • 9 ist ein Blockdiagramm einer elektronischen Designautomatisierungs-(EDA) Systems 900 nach einigen Ausführungsformen.
  • In einigen Ausführungsformen enthält das EDA-System 900 enthält ein APR-System. Das Verfahren 600 aus 6 und/oder Verfahren 800 aus 8 ist beispielsweise unter Verwendung des EDA-Systems 900 nach einigen Ausführungsformen umsetzbar.
  • In einigen Ausführungsformen ist ein EDA-System 900 eine Allgemeinzweckrechnervorrichtung, die einen Hardwareprozessor 902 und ein nichttransitorisches computerlesbares Speichermedium 904 enthält. Das Speichermedium 904 ist unter anderem mit d. h. Speichern, Computerprogrammcode 906, d. h. einem Satz ausführbarer Anweisungen codiert. Die Ausführung von Anweisungen 906 durch den Hardwareprozessor 902 stellt (mindestens teilweise) ein EDA-Tool dar, das einen Abschnitt oder alles von z. B. dem Verfahren aus 5 nach einer oder mehr Ausführungsformen darstellt (nachfolgend: die benannten Prozesse und/oder Verfahrens).
  • Der Prozessor 902 ist elektrisch mit dem computerlesbaren Speichermedium 904 über einen Bus 908 gekoppelt. Der Prozessor 902 ist außerdem über den Bus 908 elektrisch mit einer E/A-Schnittstelle 910 gekoppelt. Eine Netzwerkschnittstelle 912 ist außerdem über Bus 908 elektrisch mit dem Prozessor 902 verbunden. Die Netzwerkschnittstelle 912 ist mit einem Netzwerk 914 verbunden, sodass der Prozessor 902 und das computerlesbare Speichermedium 904 in der Lage sind, sich über Netzwerk 914 mit externen Elementen zu verbinden. Prozessor 902 ist konfiguriert, Computerprogrammcode 906 auszuführen, der in dem computerlesbaren Speichermedium 904 codiert ist, um das System 900 zur Durchführung eines Abschnitts oder aller der benannten Prozesse und/oder Verfahren verwendbar zu machen. In einer oder mehr Ausführungsformen ist der Prozessor 902 eine zentrale Prozessoreinheit (CPU), ein Multiprozessor, ein verteiltes Prozessorsystem, eine anwendungsspezifisch integrierte Schaltung (ASIC) und/oder eine geeignete Prozessoreinheit.
  • In einer oder mehr Ausführungsformen ist das computerlesbare Speichermedium 904 ist ein elektronisches, magnetisches, optisches, elektromagnetisches, infrarotes und/oder ein Halbleitersystem (oder ein solcher Apparat oder eine solche Vorrichtung). Beispielsweise enthält das computerlesbare Speichermedium 904 einen Halbleiter- oder Solid-State-Speicher, ein Magnetband, eine entfernbare Computerdiskette, einen Direktzugriffsspeicher (RAM), einen Read-Only-Speicher (ROM), eine steife Magnetscheibe und/oder eine optische Scheibe. In eine oder mehr Ausführungsformen, die optische Scheiben verwendet, enthält das computerlesbare Speichermedium 904 eine „Compact Disk-Read Only Memory“ (CD-ROM), eine „Compact Disk-Read/Write“ (CD-R/W) und/oder eine „Digital Video Disc“ (DVD).
  • In einer oder mehr Ausführungsformen speichert das Speichermedium 904 Computerprogrammcode 906, der konfiguriert ist, das System 900 zu veranlassen, zur Ausführung eines Abschnitts oder aller der benannten Prozesse und/oder Verfahren verwendet zu werden (wobei eine solche Ausführung (mindestens teilweise) das EDA-Tool darstellt). In einer oder mehr Ausführungsformen speichert das Speichermedium 904 auch Informationen, die die Durchführung eines Abschnitts oder aller der benannten Prozesse und/oder Verfahren erleichtert. In einer oder mehr Ausführungsformen speichert das Speichermedium 904 eine Bibliothek 907 von Standardzellen, die solche Standardzellen enthalten, wie hierin offenbart.
  • Das EDA-System 900 enthält die E/A-Schnittstelle 910. Die E/A-Schnittstelle 910 ist mit den externen Schaltkreisen gekoppelt. In einer oder mehr Ausführungsformen enthält die E/A-Schnittstelle 910 eine Tastatur, einen Zifferblock, eine Maus, einen Trackball, ein Trackpad, einen Touchscreen, und/oder Cursorrichtungstasten für die Übermittlung von Informationen und Befehlen an den Prozessor 902.
  • Das EDA-System 900 enthält außerdem die Netzwerkschnittstelle 912, die an den Prozessor 902 gekoppelt ist. Die Netzwerkschnittstelle 912 erlaubt dem System 900 die Kommunikation mit dem Netzwerk 914, mit dem ein oder mehr andere Computersysteme verbunden sind. Die Netzwerkschnittstelle 912 enthält drahtlose Netzwerkschnittstellen wie BLUETOOTH, WIFI, WIMAX, GPRS oder WCDMA; oder verkabelte Netzwerkschnittstellen wie ETHERNET, USB oder IEEE-1364. In einer oder mehr Ausführungsformen sind ein Abschnitt oder aller der benannten Prozesse und/oder Verfahrens in zwei oder mehr Systemen 900 umgesetzt.
  • System 900 ist konfiguriert, Informationen durch die E/A-Schnittstelle 910 aufzunehmen. Die durch die E/A-Schnittstelle 910 aufgenommenen Informationen enthalten eine oder mehr aus Anweisungen, Daten, Designregeln, Bibliotheken von Standardzellen und/oder andere Parameter für die Verarbeitung durch den Prozessor 902. Die Informationen werden über Bus 908 an den Prozessor 902 übertragen. Das EDA-System 900 ist konfiguriert, Informationen bezüglich einer UI durch die E/A-Schnittstelle 910 er empfangen. Die Informationen werden in dem computerlesbaren Medium 904 als Benutzerschnittstelle (UI) 942 gespeichert.
  • In einigen Ausführungsformen werden ein Abschnitt oder alle der benannten Prozesse und/oder Verfahren als Standalone-Softwareanwendung für die Ausführung durch einen Prozessor umgesetzt. In einigen Ausführungsformen werden ein Abschnitt oder alle der benannten Prozesse und/oder Verfahrens als eine Softwareanwendung umgesetzt, die ein Abschnitt einer weiteren Softwareanwendung ist. In einigen Ausführungsformen werden ein Abschnitt oder alle der benannten Prozesse und/oder Verfahren als ein Plug-in für eine Softwareanwendung umgesetzt. In einigen Ausführungsformen wird mindestens einer der benannten Prozesse und/oder Verfahren als eine a Softwareanwendung umgesetzt, die ein Abschnitt eines EDA-Tools ist. In einigen Ausführungsformen werden ein Abschnitt oder alle der benannten Prozesse und/oder Verfahren als eine Softwareanwendung umgesetzt, die durch EDA-System 900 verwendet wird. In einigen Ausführungsformen wird ein Layout, das Standardzellen enthält, unter Verwendung eines Tools wie VIRTUOSO®, das von CADENCE DESIGN SYSTEMS, Inc., erhältlich ist, oder eines anderen geeigneten Layouterzeugungstools erzeugt.
  • In einigen Ausführungsformen werden die Prozesse als Funktionen eines Programms umgesetzt, das in einem nichttransitorischen computerlesbaren Aufzeichnungsmedium gespeichert ist. Beispiele für ein nichttransitorisches computerlesbares Aufzeichnungsmedium enthalten unter anderem eine externe/entfernbare und/oder interne/eingebaut Speicher- oder Speicherplatzeinheit, z. B. eine oder mehr aus einer optischen Scheibe wie etwa einer DVD, einer magnetischen Scheibe, wie etwa einer Festplatte, einem Halbleiterspeicher, wie etwa einem ROM, einem RAM, einer Speicherkarte und dergleichen.
  • 10 ist ein Blockdiagramm eines Systems 1000 für die Herstellung einer integrierten Schaltung (IC) und ein IC-Herstellungsablauf, der damit assoziiert ist, nach einigen Ausführungsformen. In einigen Ausführungsformen wird basierend auf einem Layoutdiagramm mindestens eine der (A) einen oder mehr Halbleitermasken oder (B) mindestens eine Komponente in einer Lage einer unvollständigen integrierten Halbleiterschaltung unter Verwendung des Herstellungssystems 1000 hergestellt.
  • In 10 enthält das IC-Herstellungssystem 1000 Entitäten wie ein Designhaus 1020, ein Maskenhaus 1030 und einen IC-Hersteller/Fabrikator („Fab“) 1050, die in den Design-, Entwicklungs- und Herstellungszyklen und/oder Diensten, die mit der Herstellung einer IC-Vorrichtung 1060 verbunden sind, miteinander interagieren. Die Entitäten in dem System 1000 sind mit einem Kommunikationsnetzwerk miteinander verbunden. In einigen Ausführungsformen ist das Kommunikationsnetzwerk ein einzelnes Netzwerk. In einigen Ausführungsformen ist das Kommunikationsnetzwerk eine Vielzahl verschiedener Netzwerke, wie etwa ein Intranet und das Internet. Das Kommunikationsnetzwerk enthält verkabelte und/oder drahtlose Kommunikationskanäle. Jede Entität interagiert mit einer oder mehr der anderen Entitäten und stellt Dienste für eine oder mehr der anderen Entitäten bereit und/oder empfängt Dienste davon. In einigen Ausführungsformen befinden sich zwei oder mehr aus dem Designhaus 1020, Maskenhaus 1030 und IC-Fab 1050 im Eigentum eines einzelnen größeren Unternehmens. In einigen Ausführungsformen koexistieren zwei oder mehr des Designhaus 1020, Maskenhaus 1030 und IC-Fab 1050 in einer gemeinsamen Einrichtung und verwenden gemeinsame Ressourcen.
  • Das Designhaus (oder Designteam) 1020 erzeugt ein IC-Designlayout 1022. Das IC-Designlayout 1022 enthält verschiedene geometrische Strukturen, die für eine IC-Vorrichtung 1060 entworfen wurden. Die geometrischen Strukturen entsprechen Mustern aus Metall-, Oxid- oder Halbleiterlagen, die die verschiedenen Komponenten der IC-Vorrichtung 1060 darstellen, die hergestellt werden soll. Die verschiedenen Lagen kombinieren sich, um verschiedene IC-Merkmale zu bilden. Beispielsweise enthält ein Abschnitt des IC-Designlayouts 1022 verschiedene IC-Merkmale, wie etwa eine aktive Region, Gateelektrode, Source und Drain, Metallleitungen oder Durchkontaktierungen einer Zwischenlagenzwischenverbindung und Öffnungen für Bondingpads, die in einem Halbleitersubstrat (wie etwa einem Siliziumwafer) geformt werden sollen, und verschiedene Materiallagen, die an dem Halbleitersubstrat angeordnet sind. Das Designhaus 1020 setzt ein ordnungsgemäßes Designverfahren um, um das IC-Designlayout 1022 zu bilden. Das Designverfahren enthält eines oder mehr aus Logikdesign, physischem Design oder Platzierung und Routing. Das IC-Designlayout 1022 wird in einer oder mehr Datendateien dargestellt, die Informationen zu den geometrischen Strukturen aufweisen. Beispielsweise kann das IC-Designlayout 1022 in einem GDSII-Dateiformat oder einem DFII-Dateiformat ausgedrückt werden.
  • Das Maskenhaus 1030 enthält die Datenvorbereitung 1032 und Maskenfabrikation 1044. Das Maskenhaus 1030 verwendet das IC-Designlayout 1022 zur Herstellung einer oder mehr Masken, die zur Fabrikation der verschiedenen Lagen der IC-Vorrichtung 1060 nach dem IC-Designlayout 1022 verwendet werden sollen. Das Maskenhaus 1030 führt die Maskendatenvorbereitung 1032 aus, wobei das IC-Designlayout 1022 in eine repräsentative Datendatei („RDF“) übersetzt wird. Die Maskendatenvorbereitung 1032 stellt die RDF für die Maskenfabrikation 1044 bereit. Die Maskenfabrikation 1044 enthält einen Maskenschreiber. Ein Maskenschreiber konvertiert die RDF in ein Bild auf einem Substrat, wie etwa einer Maske (Strichplatte) oder einem Halbleiterwafer. Das Designlayout wird durch die Maskendatenvorbereitung 1032 manipuliert, um bestimmten Eigenschaften des Maskenschreibers und/oder Anforderungen des IC-Fab 1050 zu entsprechen. In 10 sind die Maskendatenvorbereitung 1032 und Maskenfabrikation 1044 als separate Elemente illustriert. In einigen Ausführungsformen können die Maskendatenvorbereitung 1032 und Maskenfabrikation 1044 kollektiv als Maskendatenvorbereitung bezeichnet werden.
  • In einigen Ausführungsformen enthält die Maskendatenvorbereitung 1032 eine optische Nähenkorrektur (OPC), die Lithographieverbesserungstechniken verwendet, um Bildfehler auszugleichen, wie etwa denen, die aus Diffraktion, Störung, anderen Prozesswirkungen und dergleichen entstehen können. OPC passt das IC-Designlayout 1022 an. In einigen Ausführungsformen enthält die Maskendatenvorbereitung 1032 ferner Auflösungsverbesserungstechniken (RET), wie Beleuchtung außerhalb der Achse, Unterauflösungshilfseigenschaften, Phasenverschiebungsmasken, andere geeignete Techniken und dergleichen oder Kombinationen davon. In einigen Ausführungsformen wird auch eine invertierte Lithographietechnologie (ILT) verwendet, die OPC als ein Problem der invertierten Bildgebung behandelt.
  • In einigen Ausführungsformen enthält die Maskendatenvorbereitung 1032 einen Maskenregelprüfer (MRC), der das IC-Designlayout, das Prozessen im OPC unterzogen wurde, mit einem Satz Maskenerstellungsregeln prüft, die bestimmte geometrische und/oder Konnektivitätseinschränkungen enthalten, um ausreichende Margen sicherzustellen, um eine Variabilität der Halbleiterherstellungsprozesse und dergleichen in Betracht zu ziehen. In einigen Ausführungsformen modifiziert der MRC das IC-Designlayout zum Kompensieren von Einschränkungen während der Maskenfabrikation 1044, die einen Teil der Änderungen rückgängig machen können, die durch den OPC durchgeführt wurden, um die Maskenerstellungsregeln zu erfüllen.
  • In einigen Ausführungsformen enthält die Maskendatenvorbereitung 1032 eine Lithographieprozessprüfung (LPC), die die Verarbeitung simuliert, die durch IC-Fab 1050 umgesetzt wird, um die IC-Vorrichtung 1060 zu fabrizieren. LPC simuliert die Verarbeitung basierend auf dem IC-Designlayout 1022 zum Erzeugen einer simulierten hergestellten Vorrichtung, wie etwa der IC-Vorrichtung 1060. Die Verarbeitungsparameter in der LPC-Simulation können Parameter enthalten, die mit verschiedenen Prozessen des IC-Herstellungszyklus assoziiert sind, Parameter, die mit Werkzeugen für die Herstellung des IC assoziiert sind und/oder anderen Aspekten des Herstellungsprozesses. LPC zieht verschiedene Faktoren in Betracht, wie etwa Luftbildkontrast, Tiefenschärfe („DOF“), Maskenfehlerverbesserungsfaktor („MEEF“), andere geeignete Faktoren und dergleichen, oder Kombinationen davon. In einigen Ausführungsformen werden, nachdem die simulierte Vorrichtung durch LPC erzeugt wurde, wenn die simulierte Vorrichtung in der Form nicht genau genug entspricht, um die Designregeln zu erfüllen, die OPC und/oder MRC wiederholt, um das IC-Designlayout 1022 weiter zu verfeinern.
  • Es ist zu verstehen, dass die obige Beschreibung der Maskendatenvorbereitung 1032 um der Klarheit Willen vereinfacht wurde. In einigen Ausführungsformen enthält die Datenvorbereitung 1032 weitere Eigenschaften wie eine Logikoperation (LOP) zur Änderung des IC-Designlayouts nach Herstellungsregeln. Weiterhin können die Prozesse, die während der Datenvorbereitung 1032 auf das IC-Designlayout 1022 angewendet werden, in einer Vielzahl verschiedener Reihenfolgen ausführt werden.
  • Nach der Maskendatenvorbereitung 1032 und während der Maskenfabrikation 1044 wird eine Maske oder eine Gruppe Masken auf dem geänderten IC-Designlayout basierend hergestellt. In einigen Ausführungsformen wird ein Elektronenstrahl (E-Strahl) oder ein Mechanismus mehrerer E-Strahlen verwendet, um ein Muster auf einer Maske (Photomaske oder Strichplatte) basierend auf dem geänderten IC-Designlayout zu formen. Die Maske kann mit verschiedenen Techniken geformt werden. In einigen Ausführungsformen wird die Maske unter Verwendung binärer Technologie geformt. In einigen Ausführungsformen enthält eine Maskenstruktur undurchsichtige Regionen und transparente Regionen. Ein Strahlungsstrahl, wie etwa ein ultravioletter (UV) Strahl, der verwendet wird, um die bildsensitive Materiallage (z. B. Photoresist) offenzulegen, die auf einen Wafer aufgetragen wurde, wird durch die undurchsichtige Region blockiert und dringt durch die transparenten Regionen. In einem Beispiel enthält eine binäre Maske transparentes Substrat (z. B. Quarzglas) und ein undurchsichtiges Material (z. B. Chrom), mit dem die undurchsichtigen Regionen der Maske beschichtet sind. In einem andern Beispiel wird die Maske unter Verwendung einer Phasenverschiebungstechnologie geformt. In der Phasenverschiebungsmaske (PSM) sind verschiedene Eigenschaften in dem Muster, das auf der Maske geformt ist, konfiguriert, einen korrekten Phasenunterschied aufzuweisen, um die Auflösung und Bildgebungsqualität zu verbessern. In verschiedenen Beispielen kann die Phasenverschiebungsmaske eine angeglichene PSM oder eine alternierende PSM sein. Die Maske(n), die durch die Maskenfabrikation 1044 erzeugt wird, wird in einer Vielzahl von Prozessen verwendet. Beispielsweise wird eine solche Maske(n) in einem Ionenimplantierungsprozess, um verschiedene dotierte Regionen in dem Halbleiterwafer in einem Ätzprozess zu formen, um verschieden Ätzregionen in dem Halbleiterwafer zu formen, und/oder in anderen geeigneten Prozessen verwendet.
  • IC-Fab 1050 ist ein IC-Fabrikationsunternehmen, das eine oder mehr Herstellungseinrichtungen für die Fabrikation einer Vielzahl verschiedener IC-Produkte enthält. In einigen Ausführungsformen ist das IC-Fab 1050 eine Halbleitergießerei. Beispielsweise kann es eine Herstellungseinrichtung für die Frontend-Fabrikation mehrerer IC-Produkte („FrontEnd-of-Line“- (FEOL) Fabrikation), geben, während eine zweite Herstellungseinrichtung die Backend-Fabrikation für die Zwischenverbindung und Verpackung der IC-Produkte bereitstellt („Back-End-of-Line“- (BEOL) Fabrikation), und eine dritte Herstellungseinrichtung kann andere Dienste für das Gießereigeschäft bereitstellen.
  • Das IC-Fab 1050 verwendet die Maske (oder Masken), die durch das Maskenhaus 1030 hergestellt wurde/n zur Herstellung der IC-Vorrichtung 1060. So verwendet das IC-Fab 1050 mindestens indirekt das IC-Designlayout 1022 zur Herstellung der IC-Vorrichtung 1060. In einigen Ausführungsformen wird ein Halbleiterwafer 1052 durch das IC-Fab 1050 unter Verwendung der Maske (oder Masken) zum Formen der IC-Vorrichtung 1060 hergestellt. Der Halbleiterwafer 1052 enthält ein Siliziumsubstrat oder ein anderes geeignetes Substrat, auf dem Materiallagen geformt sind. Der Halbleiterwafer enthält ferner eine oder mehr aus verschiedenen dotierten Regionen, dielektrischen Eigenschaften, mehrlagige Zwischenverbindungen und dergleichen (in aufeinanderfolgenden Herstellungsschritten geformt).
  • Details zu einem Herstellungssystem für eine integrierten Schaltung (IC) (z. B. System 1000 aus 10) und einem IC-Herstellungsablauf, der damit assoziiert ist, finden sich z. B. in U.S. Patent Nr. 9,256,709 , erteilt am 9. Februar 2016, U.S.-Vorerteilungsveröffentlichung Nr. 20150278429 , veröffentlicht am 1. Oktober 2015, U.S.-Vorerteilungsveröffentlichung Nr. 20140040838 , veröffentlicht am 6. Februar 2014 und U.S.-Patent Nr. 7,260,442 , erteilt am 21. August 2007, die jeweils in ihrer Gesamtheit durch Verweis hierein eingeschlossen sind.
  • In einer Ausführungsform, umfasst eine Halbleitervorrichtung: Finnen, die sich im Wesentlichen parallel zu einer ersten Richtung erstrecken, wobei mindestens eine der Finnen eine Dummy-Finne ist; und mindestens eine der Finnen eine aktive Finne ist; und mindestens eine Gatestruktur, die über entsprechenden der Finnen geformt ist und sich im Wesentlichen parallel zu einer zweiten Richtung erstreckt, wobei die zweite Richtung im Wesentlichen rechtwinklig zur ersten Richtung ist; wobei sich die Finnen und die mindestens eine Gatestruktur in einer Zellenregion befinden, die eine ungerade Anzahl Finnen enthält. In einer Ausführungsform ist die Zellenregion im Wesentlichen rechteckig und weist erste und zweite Kanten auf, die im Wesentlichen parallel zur ersten Richtung stehen; und keine der ersten und zweite Kanten überlappen eine der Finnen. In einer Ausführungsform, 3. Die Halbleitervorrichtung aus Anspruch 1, wobei: die Zellenregion 5 Finnen enthält; und die Zellenregion in der zweiten Richtung eine Größe von 5 Finnen aufweist. In einer Ausführungsform sind mindestens 2 der 5 Finnen aktive Finnen. In einer Ausführungsform sind 4 der 5 Finnen aktive Finnen. In einer Ausführungsform ist die Zellenregion bezüglich der Stapelung in der zweiten Richtung pan-stapelbar. In einer Ausführungsform ist die Zellenregion bezüglich der Stapelung in der zweiten Richtung hetero-stapelbar.
  • In einer Ausführungsform umfasst eine Halbleitervorrichtung: Zellenregionen, wobei jede der Zellenregionen Finnen enthält, die sich im Wesentlichen parallel zu einer ersten Richtung erstrecken, wobei mindestens eine der Finnen eine Dummy-Finne ist und mindestens eine der Finnen eine aktive Finne ist; und Gatestrukturen, die über entsprechenden der Finnen geformt sind und sich im Wesentlichen parallel zu einer zweiten Richtung erstrecken, wobei die zweite Richtung im Wesentlichen rechtwinklig zur ersten Richtung ist; wobei bezüglich der Stapelung in der zweiten Richtung mindestens eine erste der Zellenregionen eine hetero-stapelbare Konfiguration aufweist. In einer Ausführungsform ist die Halbleitervorrichtung organisiert in: ein erstes Zeilengitter, wobei jede Zeile im Wesentlichen parallel zur ersten Richtung steht und jede Zeile im Wesentlichen eine erste Größe in der zweiten Richtung aufweist; und ein zweites Spaltengitter, wobei jede Spalte im Wesentlichen parallel zur zweiten Richtung steht und jede Spalte im Wesentlichen eine zweite Größe in der ersten Richtung aufweist; wobei die Zellenregionen in entsprechenden Zeilen platziert sind, sodass jede Zellenregion im Wesentlichen die erste Größe in der zweiten Richtung aufweist, und in entsprechenden Spalten, sodass jede Zellenregion eine dritte Größe aufweist, die im Wesentlichen ein positives ganzes Vielfaches der zweiten Größe ist; eine zweite der Zellenregionen weist eine hetero-stapelbare Konfiguration auf; die ersten und zweiten Zellenregionen sind im Wesentlichen in derselben Spalte platziert; und die ersten und zweite Zellenregionen sind im Wesentlichen in entsprechenden ersten und zweite Zeilen platziert, die durch mindestens eine dritte Zeile getrennt sind. In einer Ausführungsform ist die Zellenregion im Wesentlichen rechteckig und weist erste und zweite Kanten auf, die im Wesentlichen parallel zur ersten Richtung stehen; und keine der ersten und zweite Kanten überlappen eine der Finnen. In einer Ausführungsform enthält die Zellenregion 5 Finnen; eine ganze Zahl X der Finnen, die aktiv sind, ist 2 ≤ X ≤ 4; und die Zellenregion weist in der zweiten Richtung eine Größe von 5 Finnen auf. In einer Ausführungsform sind mindestens eine zweite und eine dritte der Zellenregionen pan-stapelbar; die erste Zellenregion ist auf die zweite Zellenregion gestapelt; und die dritte Zellenregion ist auf die erste Zellenregion gestapelt. Region. In einer Ausführungsform ist mindestens eine vierte der Zellenregionen pan-stapelbar; und mindestens eines der folgenden ist wahr: die zweite Zellenregion ist auf die vierte Zellenregion gestapelt; oder die vierte Zellenregion ist auf die dritte Zellenregion gestapelt.
  • In einer Ausführungsform umfasst ein Verfahren zur Erzeugung eines Layoutdiagramms (wobei das Layoutdiagramm auf einem nichttransitorischen computerlesbaren Medium gespeichert ist): Erzeugung von Finnenstrukturen; Anordnung der Finnenstrukturen im Wesentlichen parallel zu einer ersten Richtung; Bezeichnung von mindestens einer der Finnenstrukturen als eine Dummy-Finnenstruktur; Bezeichnung von mindestens einer der Finnenstrukturen als eine aktive Finnenstruktur; Erzeugung von mindestens einer Gatestruktur; Anordnung der mindestens einen Gatestruktur, um im Wesentlichen parallel zu einer zweiten Richtung zu sein, wobei die zweite Richtung im Wesentlichen rechtwinklig zur ersten Richtung steht; Platzierung der mindestens einen Gatestruktur über entsprechenden der Finnenstrukturen; und Definition einer Zelle als eine ungerade Anzahl Finnenstrukturen enthaltend; wobei mindestens ein Aspekt des Verfahrens durch einen Prozessor eines Computers ausgeführt wird. In einer Ausführungsform enthält die Definition: Einstellen einer Platzierungs-und-Routing- (PR) Grenze der Zelle, um im Wesentlichen rechteckig zu sein; Anordnung erster und zweiter Kanten der PR-Grenze, um im Wesentlichen parallel zur ersten Richtung; zu sein, und Platzierung der ersten und zweite Kanten, sodass keine der ersten und zweiten Kanten eine der Finnenstrukturen überlappt. In einer Ausführungsform enthält die Definition: Konfiguration der Zelle, um 5 Finnenstrukturen zu enthalten. In einer Ausführungsform enthält die Definition: Bezeichnung von mindestens 2 der 5 Finnenstrukturen als aktive Finnenstrukturen. In einer Ausführungsform enthält die Definition: Bezeichnung von mindestens 4 der 5 Finnenstrukturen als aktive Finnenstrukturen. In einer Ausführungsform enthält die Definition: Konfiguration der Zelle relativ zur Stapelung in der zweiten Richtung, um pan-stapelbar zu sein. In einer Ausführungsform enthält die Definition: Konfiguration der Zelle bezüglich der Stapelung in der zweiten Richtung, um hetero-stapelbar zu sein. In einer Ausführungsform umfasst das Verfahren ferner: Herstellung mindestens einer der (A) einen oder mehr Halbleitermasken oder (B) mindestens einer Komponente in einer Lage einer unvollständigen integrierten Halbleiterschaltung basierend auf dem Layout.
  • Es ist durch einen gewöhnlichen Fachmann auf dem Gebiet leicht zu sehen, dass eine oder mehr der offenbarten Ausführungsformen einen oder mehr der oben dargelegten Vorteile erfüllen. Nach dem Lesen der obigen Spezifikation ist ein gewöhnlicher Fachmann in der Lage, verschiedene Änderungen, Ersetzungen von Äquivalenten und verschiedene andere Ausführungsformen vorzunehmen, die hierin weitgefasst offenbart sind. Es ist daher vorgesehen, dass der Schutz, der hierauf gewährt wird, nur durch die Definition aus den anhängenden Ansprüchen und deren Äquivalente beschränkt wird.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
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Claims (21)

  1. BEANSPRUCHT WIRD:
  2. Halbleitervorrichtung, umfassend: Finnen, die sich im Wesentlichen parallel zu einer ersten Richtung erstrecken; wobei mindestens eine der Finnen eine Dummy-Finne ist; und mindestens eine der Finnen eine aktive Finne ist; und mindestens eine Gatestruktur über entsprechenden Finnen geformt ist und sich im Wesentlichen parallel zu einer zweiten Richtung erstreckt, wobei die zweite Richtung im Wesentlichen rechtwinklig zur ersten Richtung ist; und wobei sich die Finnen und die mindestens eine Gatestruktur in einer Zellenregion befinden, die eine ungerade Anzahl Finnen enthält.
  3. Halbleitervorrichtung nach Anspruch 1, wobei: die Zellenregion im Wesentlichen rechteckig ist und erste und zweite Kanten aufweist, die im Wesentlichen parallel zur ersten Richtung sind; und weder die erste noch die zweite Kante eine der Finnen überlappt.
  4. Halbleitervorrichtung nach Anspruch 1 oder 2, wobei: Die Zellenregion fünf Finnen enthält; und die Zellenregion in der zweiten Richtung eine Größe von fünf Finnen aufweist.
  5. Halbleitervorrichtung nach Anspruch 3, wobei: mindestens zwei der fünf Finnen aktive Finnen sind.
  6. Halbleitervorrichtung nach Anspruch 4, wobei: 4 der 5 Finnen aktive Finnen sind.
  7. Halbleitervorrichtung nach einem der in Ansprüche, wobei: die Zellenregion bezüglich der Stapelung in der zweiten Richtung pan-stapelbar ist.
  8. Halbleitervorrichtung nach einem der vorhergehenden Ansprüche, wobei: die Zellenregion bezüglich der Stapelung in der zweiten Richtung hetero-stapelbar ist.
  9. Halbleitervorrichtung, umfassend: Zellenregionen, wobei jede der Zellenregionen enthält: Finnen, die sich im Wesentlichen parallel zu einer ersten Richtung erstrecken; wobei mindestens eine der Finnen eine Dummy-Finne ist; und mindestens eine der Finnen eine aktive Finne ist; und Gatestrukturen, die über entsprechenden der Finnen und sich im Wesentlichen parallel zu einer zweiten Richtung erstreckend geformt sind, wobei die zweite Richtung im Wesentlichen rechtwinklig zur ersten Richtung ist; und wobei: bezüglich der Stapelung in der zweiten Richtung mindestens eine erste der Zellenregionen eine hetero-stapelbare Konfiguration aufweist.
  10. Halbleitervorrichtung nach Anspruch 8, wobei: die Halbleitervorrichtung organisiert ist in: ein erstes Gitter von Zeilen; wobei jede Zeile im Wesentlichen parallel zur ersten Richtung ist; und jede Zeile im Wesentlichen eine erste Größe in der zweiten Richtung aufweist; und ein zweites Gitter von Spalten; wobei jede Spalte im Wesentlichen parallel zur zweiten Richtung ist; und jede Spalte im Wesentlichen eine zweite Größe in der ersten Richtung aufweist; die Zellenregionen platziert sind: in entsprechenden Zeilen, sodass jede Zellenregion im Wesentlichen die erste Größe in der zweiten Richtung aufweist; und in entsprechenden Spalten, sodass jede Zellenregion eine dritte Größe aufweist, die im Wesentlichen ein positives ganzes Vielfaches der zweiten Größe ist; eine zweite der Zellenregionen eine hetero-stapelbare Konfiguration aufweist; die ersten und zweite Zellenregionen im Wesentlichen in derselben Spalte angeordnet sind; und die ersten und zweite Zellenregionen im Wesentlichen in entsprechenden ersten und zweite Zeilen angeordnet sind, die durch mindestens eine dritte Zeile getrennt sind.
  11. Halbleitervorrichtung nach Anspruch 8 oder 9, wobei: jede Zellenregion im Wesentlichen rechteckig ist und erste und zweite Kanten aufweist, die im Wesentlichen parallel zur ersten Richtung sind; und weder die erste noch die zweite Kante eine der Finnen überlappt.
  12. Halbleitervorrichtung nach einem der Ansprüche 8 bis 10, wobei: jede Zellenregion 5 Finnen enthält; eine ganze Zahl X der Finnen, die aktiv sind, 2 ≤ X ≤ 4 ist; und jede Zellenregion in der zweiten Richtung eine Größe von 5 Finnen aufweist.
  13. Halbleitervorrichtung nach einem der Ansprüche 8 bis 11, wobei: mindestens eine zweite und eine dritte der Zellenregionen pan-stapelbar sind; die erste Zellenregion auf die zweite Zellenregion gestapelt ist; und die dritte Zellenregion auf die erste Zellenregion gestapelt ist. Region.
  14. Halbleitervorrichtung nach Anspruch 12, wobei: mindestens eine vierte der Zellenregionen pan-stapelbar ist; und mindestens eines der folgenden wahr ist: die zweite Zellenregion ist auf die vierte Zellenregion gestapelt; und die vierte Zellenregion ist auf die dritte Zellenregion gestapelt.
  15. Verfahren zur Erzeugung eines Layoutdiagramms, wobei das Layoutdiagramm auf einem nichttransitorischen computerlesbaren Medium gespeichert ist, das Verfahren umfassend: Erzeugung von Finnenstrukturen; Anordnung der Finnenstrukturen im Wesentlichen parallel zu einer ersten Richtung; Bezeichnung mindestens einer der Finnenstrukturen als Dummy-Finnenstruktur; Bezeichnung mindestens einer der Finnenstrukturen als aktive Finnenstruktur; Erzeugung mindestens einer Gatestruktur; Anordnung der mindestens einen Gatestruktur im Wesentlichen parallel mit einer zweiten Richtung, wobei die zweite Richtung im Wesentlichen rechtwinklig zur ersten Richtung ist; Platzierung der mindestens einen Gatestruktur über entsprechenden der Finnenstrukturen; und Definition einer Zelle als eine ungerade Anzahl Finnenstrukturen enthaltend; und wobei mindestens ein Aspekt des Verfahrens durch einen Prozessor eines Computers ausgeführt wurde.
  16. Verfahren nach Anspruch 14, wobei: die Definition enthält: Einstellung einer Platzierungs-und-Routing- (PR) Grenze der Zelle, sodass diese im Wesentlichen rechteckig ist; Anordnung der ersten und zweite Kanten der PR-Grenze, sodass diese im Wesentlichen parallel zur ersten Richtung ist; und Platzierung der ersten und zweite Kanten, sodass keine der ersten und zweiten Kanten eine der Finnenstrukturen überlappt.
  17. Verfahren nach Anspruch 14 oder 15, wobei die Definition enthält: Konfiguration der Zelle, sodass diese 5 Finnenstrukturen enthält.
  18. Verfahren nach Anspruch 16, wobei die Definition ferner enthält: Bezeichnung von mindestens 2 der 5 Finnenstrukturen als aktive Finnenstrukturen.
  19. Verfahren nach Anspruch 17, die Bezeichnung enthält: Bezeichnung von mindestens 4 der 5 Finnenstrukturen als aktive Finnenstrukturen.
  20. Verfahren nach einem der Ansprüche 14 bis 18, wobei die Definition eines der folgenden enthält: Konfiguration der Zelle bezüglich der Stapelung in der zweiten Richtung, sodass diese pan-stapelbar ist; oder Konfiguration der Zelle bezüglich der Stapelung in der zweiten Richtung, sodass diese hetero-stapelbar ist.
  21. Verfahren nach einem der Ansprüche 14 bis 19, ferner umfassend: Fabrikation mindestens einer der (A) einen oder mehr Halbleitermasken oder (B) mindestens einer Komponente in einer Lage einer unvollständigen integrierten Halbleiterschaltung basierend auf dem Layoutdiagramm.
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