KR102387001B1 - 홀수 개 핀 높이 셀 영역, 그것을 구비한 반도체 디바이스, 및 그것에 대응하는 레이아웃 다이어그램을 생성하는 방법 - Google Patents

홀수 개 핀 높이 셀 영역, 그것을 구비한 반도체 디바이스, 및 그것에 대응하는 레이아웃 다이어그램을 생성하는 방법 Download PDF

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Abstract

반도체 디바이스는: 제1 방향에 실질적으로 평행하게 연장되는 핀 - 핀 중 적어도 하나는 더미 핀이고; 핀 중 적어도 하나는 액티브 핀임 - ; 및 핀 중 대응하는 핀 위에 형성되고 제2 방향 - 제2 방향은 제1 방향에 실질적으로 수직임 - 에 실질적으로 평행하게 연장되는 적어도 하나의 게이트 구조체를 포함하고; 핀 및 적어도 하나의 게이트 구조체는, 홀수 개수의 핀을 포함하는 셀 영역에 배치된다. 일 실시형태에서, 셀 영역은 실질적으로 직사각형이며 제1 방향에 실질적으로 평행한 제1 및 제2 에지를 구비하며; 제1 및 제2 에지 중 어느 것도 핀 중 임의의 핀과 중첩하지 않는다.

Description

홀수 개 핀 높이 셀 영역, 그것을 구비한 반도체 디바이스, 및 그것에 대응하는 레이아웃 다이어그램을 생성하는 방법{ODD-FIN HEIGHT CELL REGIONS, SEMICONDUCTOR DEVICE HAVING THE SAME, AND METHOD OF GENERATING A LAYOUT DIAGRAM CORRESPONDING TO THE SAME}
우선권 주장
본 출원은 2018년 6월 28일자로 출원된 미국 가출원 제62/691,602호의 우선권을 주장하는데, 상기 가출원은 참조에 의해 그 전체가 본원에 통합된다.
하나 이상이 집적 회로(integrated circuit; IC)에 포함되는 반도체 디바이스는 다수의 전자 디바이스를 포함한다. 반도체 디바이스를 표현하는 하나의 방식은 레이아웃 다이어그램(이하, 레이아웃)으로 칭해지는 평면도 다이어그램과 함께 한다. 레이아웃은 계층적이며, 반도체 디바이스의 설계 명세에 의해 나타내어지는 바와 같이 더 높은 레벨의 기능을 수행하는 모듈로 분해된다.
주어진 반 주문형 설계(semi-custom design; SCD) 프로젝트의 경우, SCD 프로젝트에 고유한 더 높은 레벨의 로직 기능을 (동작 중에) 제공하기 위해, 주어진 SCD 프로젝트에 고유한 배열을 갖는 커스텀 셀(custom cell)이 설계된다. 대조적으로, 표준 셀의 라이브러리는 어떤 특별한 프로젝트도 염두에 두지 않고 설계되며 일반적인 더 낮은 레벨의 로직 기능을 (동작 중에) 제공하는 표준 셀을 포함한다. (평면도 관점에서) 레이아웃 내의 풋프린트의 면에서, 커스텀 셀은 표준 셀보다 더 크다(통상적으로, 훨씬 더 크다). 또한, 주어진 라이브러리의 경우, 모든 표준 셀은, 레이아웃으로의 표준 셀의 배치를 용이하게 하기 위해 동일한 사이즈(통상적으로, 라이브러리 고유의 고정된 치수의 배수인 사이즈)인 적어도 하나의 치수를 갖는다. 통상적으로, 고정된 치수의 방향은 수직 방향 또는 Y 축에 평행하다. 그와 같이, 표준 셀은 주어진 SCD 프로젝트와 관련하여 미리 정의되어 있는 것으로 설명된다. 커스텀 셀은, 표준 셀의 대응하는 치수와 동일한 사이즈인 적어도 하나의 치수를 가질 수도 있거나 또는 가지지 않을 수도 있다.
하나 이상의 실시형태가 첨부하는 도면 중의 도면에서 제한으로서가 아니라 예로서 예시되는데, 동일한 참조 번호 지정을 갖는 엘리먼트는 전체에 걸쳐 동일한 엘리먼트를 나타낸다. 도면은, 달리 개시되지 않는 한, 일정 비율이 아니다.
도 1은, 본 개시의 적어도 하나의 실시형태에 따른, 반도체 디바이스의 블록도이다.
도 2a는, 몇몇 실시형태에 따른, 홀수 개 핀 높이의 표준 셀(odd-fin height, standard cell)의 레이아웃 다이어그램이다.
도 2b는, 몇몇 실시형태에 따른, 홀수 개 핀 높이의 표준 셀의 레이아웃 다이어그램이다.
도 2c는, 몇몇 실시형태에 따른, 반도체 디바이스의 레이아웃 다이어그램이다.
도 3a는, 몇몇 실시형태에 따른, 반도체 디바이스의 셀 영역의 단면도이다.
도 3b는, 몇몇 실시형태에 따른, 반도체 디바이스의 단면도이다.
도 4a는, 몇몇 실시형태에 따른, 레이아웃 다이어그램이다.
도 4b는, 몇몇 실시형태에 따른, 레이아웃 다이어그램이다.
도 4c는, 몇몇 실시형태에 따른, 반도체 디바이스의 레이아웃 다이어그램이다.
도 5a는, 몇몇 실시형태에 따른 레이아웃 다이어그램이다.
도 5b는, 몇몇 실시형태에 따른, 레이아웃 다이어그램이다.
도 5c는, 몇몇 실시형태에 따른, 반도체 디바이스의 레이아웃 다이어그램이다.
도 6은, 몇몇 실시형태에 따른, 레이아웃을 생성하는 방법의 플로우차트이다.
도 7a 내지 도 7c는, 몇몇 실시형태에 따른, 대응하는 레이아웃 다이어그램이다.
도 8은, 몇몇 실시형태에 따른, 표준 셀의 레이아웃 다이어그램을 생성하는 방법의 플로우차트이다.
도 9는, 몇몇 실시형태에 따른, 전자 설계 자동화(electronic design automation; EDA) 시스템의 블록도이다.
도 10은, 몇몇 실시형태에 따른, 집적 회로(IC) 제조 시스템, 및 그와 관련되는 IC 제조 플로우의 블록도이다.
하기의 개시는, 제공된 주제의 상이한 피쳐를 구현하기 위한 많은 상이한 실시형태, 또는 예를 제공한다. 본 개시를 간단하게 하기 위해, 컴포넌트, 재료, 값, 단계, 동작, 배열, 또는 등등의 특정한 예가 하기에서 설명된다. 이들은, 물론, 예에 불과하며 제한하도록 의도되는 것은 아니다. 다른 컴포넌트, 값, 동작, 재료, 배열, 또는 등등도 고려된다. 예를 들면, 후속하는 설명에서 제2 피쳐 위에 또는 상에 제1 피쳐를 형성하는 것은, 제1 및 제2 피쳐가 직접 접촉하여 형성되는 실시형태를 포함할 수도 있고, 또한 제1 및 제2 피쳐가 직접 접촉하지 않을 수도 있도록 제1 피쳐와 제2 피쳐 사이에 추가적인 피쳐가 형성될 수도 있는 실시형태를 포함할 수도 있다. 게다가, 본 개시는 다양한 예에서 참조 번호 및/또는 참조 문자를 반복할 수도 있다. 이 반복은 간략화 및 명확화의 목적을 위한 것이며, 그 자체로는, 논의되는 다양한 실시형태 및/또는 구성 사이의 관계를 지시하는 것은 아니다.
또한, 도면에서 예시되는 바와 같은 다른 엘리먼트(들) 또는 피쳐(들)에 대한 하나의 엘리먼트 또는 피쳐의 관계를 설명하는 설명의 용이성을 위해, "밑에(beneath)", "아래에(below)", "하부의(lower)", "위에(above)", "상부의(upper)" 및 등등과 같은 공간적으로 상대적인 용어가 본원에서 사용될 수도 있다. 공간적으로 상대적인 용어는, 도면에 묘사된 방위 외에, 사용 또는 동작에서 디바이스의 상이한 방위를 포괄하도록 의도된다. 장치는 다르게 배향될 수도 있고(90 도 회전될 수도 있거나 또는 다른 방향에 있을 수도 있고), 본원에서 사용되는 공간적으로 상대적인 서술어(descriptor)는 마찬가지로 그에 따라 해석될 수도 있다. 본원에서 "실질적으로 평행한", "실질적으로 동일한", "실질적으로 두 배의", "실질적으로 동일 선상의" 또는 등등과 같은 어구에서 사용될 때, 부사 "실질적으로"는, "실질적으로"가 일부인 어구를, 그 어구가 제조 프로세스 허용 오차로부터 유래하는 변동을 포함하는 범위를 나타내도록, 예를 들면, 어구 "실질적으로 평행한"이 본질적으로 평행한 것뿐만 아니라, 제조 프로세스 허용 오차로부터 유래하는, 평행한 것으로부터의 변화도 또한 포함하도록, 확장하는 것으로 이해되어야 한다. 마찬가지로, 어구 "실질적으로 상이한"은, 적어도, 제조 프로세스 허용 오차로부터 유래하는 단순한 변동보다 크기에서 더 큰 차이를 설명하는 것으로 이해되어야 한다.
몇몇 실시형태에서, 용어 "표준 셀"은 다양한 표준 셀의 라이브러리에 포함되는 표준화된 빌딩 블록을 가리킨다. 몇몇 실시형태에서, 다양한 표준 셀은, 그 라이브러리로부터 선택되고, 회로를 나타내는 레이아웃 다이어그램의 컴포넌트로서 사용된다.
본원에서 사용될 때, 레이아웃 다이어그램에서의 액티브 핀 패턴(active fin pattern)은, 대응하는 반도체 디바이스의 제조에 의해, 액티브 핀을 산출할 것인데, 액티브 핀은 액티브/동작 가능한 finFET 트랜지스터에 포함되는 핀이다. 대조적으로, 더미 핀 패턴은 액티브 핀 패턴이 아닌 핀 패턴이다. 본원에서 사용될 때, 레이아웃 다이어그램에서의 더미 핀 패턴은, 대응하는 반도체 디바이스의 제조에 의해, 더미 핀을 산출할 것인데, 더미 핀은 액티브/동작 가능한 finFET 트랜지스터에서 사용되지 않는 핀이다. 몇몇 실시형태에서, 더미 핀 패턴은 PMOS 구성을 위해서도 또는 NMOS 구성을 위해서도 지정되지 않는다. 몇몇 실시형태에서, 더미 핀 패턴은, 예를 들면, 커트 패턴(cut-pattern)으로 피복 또는 오버레이되는 것에 의해, 반도체 디바이스의 제조 동안 제거를 위해서도 또한 지정되면서 PMOS 구성 또는 NMOS 구성을 위해 지정되고, 그 결과, 더미 핀 패턴은 액티브 핀을 산출하지 않을 것이다.
제1 방향이 수평 방향이고 제2 방향이 수직 방향이며, finFET의 핀 패턴이 제1(예를 들면, 수평) 방향에 실질적으로 평행한 이차원 컨텍스트의 몇몇 실시형태에서, 용어 '팬 적층 가능(pan-stackable)' 및 '헤테로 적층 가능(hetero-stackable)'은 적층의 맥락에서 발생하는데, 적층은 제1 방향에 관련되며, 제2 셀 상에서의 제1 셀의 적층은, 제2 방향에서 제1 셀과 제2 셀 사이에 개재되는 제3 셀 없이, 레이아웃 다이어그램에서 제2 셀 상에 제1 셀을 배치/위치 결정하는 것을 가리킨다. 더 구체적으로는, 용어 '팬 적층 가능'은, 이차원 컨텍스트에서 그리고 제1 셀과 관련하여 사용될 때, (A) 제1 셀이 제2 셀 상에 배치/위치 결정되어 적층될 수 있다는 것(이 경우 제2 셀은 제1 셀과는 상이함), 및 (B) 제1 셀의 제1 및 제2 인스턴스가 수직 방향에서 서로 상에 적층될 수 있다는 것을 나타낸다. 또한 더 구체적으로, 용어 '헤테로 적층 가능'은, 이차원 컨텍스트에서 그리고 셀과 관련하여 사용될 때, 그러한 셀의 제1 및 제2 인스턴스가 수직 방향에서 서로 상에 직접적으로 적층될 수 없다는 것을 나타낸다.
몇몇 실시형태에서, 반도체 디바이스의 레이아웃 다이어그램에서 사용하기 위한 표준 셀은: 제1(예를 들면, 수평) 방향에 실질적으로 평행하게 연장되는 핀 패턴 - 핀 패턴 중 적어도 하나는 더미 핀이고, 핀 패턴 중 적어도 하나는 액티브 핀임 - ; 및 핀 중 대응하는 핀 위에 형성되며 제2(예를 들면, 수직) 방향 - 제2 방향은 제1 방향에 실질적으로 수직임 - 에 실질적으로 평행하게 연장되는 적어도 하나의 게이트 패턴을 포함하고; 핀 패턴 및 적어도 하나의 게이트 패턴은, 홀수 개수의 핀을 포함하는 셀에 배치된다. 몇몇 실시형태에서, 셀은 5 개의 핀 패턴을 포함하고 제2(예를 들면, 수직) 방향에서 5 개의 핀 패턴의 사이즈를 갖는다. 셀이 5 개의 핀 패턴을 포함하고 제2(예를 들면, 수직) 방향에서 5 개의 핀 패턴의 사이즈를 갖는 몇몇 실시형태에서, 5 개의 핀 패턴 중 2 개는 액티브 핀 패턴이고 셀은 팬 적층 가능하다. 셀이 5 개의 핀 패턴을 포함하고 제2(예를 들면, 수직) 방향에서 5 개의 핀 패턴의 사이즈를 갖는 몇몇 실시형태에서, 5 개의 핀 패턴 중 4 개는 액티브 핀이고 셀은 헤테로 적층 가능하다.
도 1은, 본 개시의 적어도 하나의 실시형태에 따른, 반도체 디바이스(100)의 블록도이다.
도 1에서, 반도체 디바이스(100)는, 다른 것 중에서도, 회로 매크로(이하, 매크로)(102)를 포함한다. 몇몇 실시형태에서, 매크로(102)는 SRAM 매크로이다. 몇몇 실시형태에서, 매크로(102)는 SRAM 매크로 이외의 매크로이다. 매크로(102)는, 다른 것 중에서도, 하나 이상의 더 낮은 전류 용량 셀 영역(104A) 및 하나 이상의 더 높은 전류 용량 셀 영역(104B)을 포함한다. 셀 영역(104A)의 전류 용량은 셀 영역(104B)의 전류 용량보다 더 낮고, 그러므로, 셀 영역(104A)은 더 낮은 전류 용량 셀 영역으로 칭해진다. 셀 영역(104B)의 전류 용량은 셀 영역(104A)의 전류 용량보다 더 높고, 그러므로, 셀 영역(104B)은 더 높은 전류 용량 셀 영역으로 칭해진다. 몇몇 실시형태에서, 각각의 셀 영역(104A)은 셀(200A)에 기초하여 구현된다(하기에서 논의되는 도 2a 참조). 몇몇 실시형태에서, 각각의 셀 영역(104B)은 셀(200B)에 기초하여 구현된다(하기에서 논의되는 도 2b 참조).
도 2a는, 몇몇 실시형태에 따른, 홀수 개 핀 높이의 표준 셀(200A)의 레이아웃 다이어그램이다.
하기에서 더 상세히 논의되는 바와 같이, 셀(200A)은 팬 적층 가능으로 칭해진다. 다시, 용어 '팬 적층 가능'은, 이차원 컨텍스트에서 그리고 제1 셀과 관련하여 사용될 때, (A) 제1 셀이 제2 셀 상에 배치/위치 결정되어 적층될 수 있다는 것(이 경우 제2 셀은 제1 셀과는 상이함), 및 (B) 제1 셀의 제1 및 제2 인스턴스가 수직 방향에서 서로 상에 적층될 수 있다는 것을 나타낸다.
도 2a에서, 셀(200A)은 실질적으로 평행한 트랙의 그리드에 관련하여 배열되는데, 트랙 중 일부, 즉 track(i-1), track(i), ..., track(i+5)이 도 2a에서 도시되며, i는 정수이고 i ≥ 1이다. 트랙은, 도 2a의 수평(또는 X 축) 방향인 제1 방향에 실질적으로 평행하다. 제2 방향은 제1 방향에 실질적으로 수직이며, 그 결과, 도 2a에서, 제2 방향은 수직(또는 Y 축) 방향이다. 몇몇 실시형태에서, 제1 및 제2 방향은 수평 및 수직 이외의 방향에 대응한다. 셀(200A)을 포함하는 레이아웃 다이어그램에 대응하는 반도체 디바이스가 제조될 레이아웃 설계 룰(layout design rule) 및 프로세스/기술 노드에 따라, 트랙의 피치(이하, '트랙 피치')가 결정된다.
도 2a에서, 셀(200A)은 CMOS 구성을 위해 지정되고, 그 결과 셀(200A)을 포함하는 레이아웃 다이어그램에 기초하여 제조되는 반도체 디바이스는 CMOS 디바이스일 것이다. 셀(200A)을 포함하는 레이아웃 다이어그램으로부터 유래하는 CMOS 반도체 디바이스의 예는 도 1의 반도체 디바이스(100)인데, 반도체 디바이스(100)의 셀 영역(104A)은 셀(200A)로부터 유래한다. CMOS 구성을 위해 지정되는 것에 기인하여, 셀(200A)은 PMOS 구성을 위해 지정되는 영역(219AP)(이하, 'PMOS 지정 영역'(219AP)) 및 NMOS 구성을 위해 지정되는 영역(219AN)(이하, 'NMOS 지정 영역'(219AN))으로 편제된다. CMOS 구성 및 대응하는 제조에 관한 세부 사항은, 예를 들면, 2014년 7월 22일자로 허여된 미국 특허 제8,786,019호에서 발견될 수 있는데, 이 미국 특허의 전체 내용은 참조에 의해 본원에 통합된다. 몇몇 실시형태에서, 셀(200A)은 CMOS 구성을 위해서가 아니라 PMOS 구성을 위해 지정된다. 몇몇 실시형태에서, 셀(200A)은 CMOS 구성을 위해서가 아니라 NMOS 구성을 위해 지정된다.
셀(200A)은 홀수 개수의 핀 패턴(204P, 204N, 206) 및 게이트 패턴(208A)을 포함한다. 각각의 핀 패턴(204P, 204N, 및 206)의 제2 방향(이것은 도 2a에서 수직 방향임)에서의 사이즈 S20X는, 셀(200A)을 포함하는 레이아웃 다이어그램에 대응하는 반도체 디바이스가 제조될 레이아웃 설계 룰 및 프로세스/기술 노드에 따라 결정된다.
셀(200A)을 포함하는 레이아웃 다이어그램에 기초하여 제조되는 반도체 디바이스(도 3a 참조)의 경우, 반도체 디바이스는 핀 패턴(204P, 204N 및 206)에 대응하는 핀 및 게이트 패턴(208)에 대응하는 게이트 전극을 포함할 것이다. 각각의 핀 패턴의 장축과 관련하여, 핀 패턴(204P, 204N 및 206)은 대응하는 트랙과(이하, 대응하는 트랙 '상에서') 실질적으로 정렬되고, 따라서, 제1 방향(이것은 도 2a에서 수평 방향임)에 실질적으로 평행하게 연장된다. 특히, 도 2a의 셀(200A)은 5 개의 핀 패턴을 포함한다. 몇몇 실시형태에서, 셀(200A)은 5 이외의 홀수 개수의 핀 패턴을 포함한다. 특히, 셀(200A)은 다음을 포함한다: track(i) 상의 더미 핀 패턴(206); track(i+1) 상의 액티브 핀 패턴(204N); track(i+2) 상의 더미 핀 패턴(206); track(i+3) 상의 액티브 핀 패턴(204P); 및 track(i+4) 상의 더미 핀 패턴(206). 게이트 패턴(208A)의 장축은 제2 방향(이것은 도 2a에서 수직 방향임)에 실질적으로 평행하게 연장된다. 게이트 패턴(208A)은, track(i) 상의 더미 핀 패턴(206), track(i+1) 상의 액티브 핀 패턴(204N), track(i+2) 상의 더미 핀 패턴(206), track(i+3) 상의 액티브 핀 패턴(204P) 및 track(i+4) 상의 더미 핀 패턴(206)을 오버레이한다.
셀(200A)이 CMOS 구성을 위해 지정되기 때문에, PMOS 지정 영역(219AP)은, PMOS 구성을 위해 지정되는 track(i+3) 상의 액티브 핀 패턴(204P)을 포함한다. 마찬가지로, NMOS 지정 영역(219AN)은, PMOS 구성을 위해 지정되는 track(i+1) 상의 액티브 핀 패턴(204N)을 포함한다. track(i+2) 상의 더미 핀 패턴(206)은, PMOS 지정 영역(219AP)과 NMOS 지정 영역(219AN) 사이에서 단절을 제공한다. PMOS 지정 영역(219AP) 및 NMOS 지정 영역(219AN)의 각각이 하나의 액티브 핀 패턴을 포함하기 때문에, 셀(200A)은 1 핀 타입의 셀로 칭해진다.
도 2a에서, 셀(200A)은, 에지(212A, 214A, 216A 및 218A)를 포함하는 실질적으로 직사각형인 경계(210A)를 갖는다. 제2 방향(이것은 도 2a에서 수직 방향임)에서의 셀(200A)의 사이즈인 SHC는 5 개의 트랙/핀 패턴 이며, 그러므로, 셀(200A)은 5 핀 높이/사이즈 셀(5 fin height/size cell)로 칭해진다. 몇몇 실시형태에서, 제2 방향에서의 셀(200A)의 사이즈인 SHC는, 5 개의 트랙/핀 패턴 이외의 홀수 개수의 트랙/핀 패턴이다. 제2 방향(이것은 도 2a에서 수직 방향임)과 관련하여, 상부 에지(214A)도 하부 에지(218A)도 액티브 핀 패턴(204P 또는 204N) 또는 더미 핀 패턴(206) 중 어느 것과도 중첩하지 않는다. 제1 방향(이것은 도 2a에서 수평 방향임)과 관련하여, 우측 에지(212A)도 좌측 에지(216A)도 액티브 핀 패턴(204P 또는 204N) 또는 더미 핀 패턴(206) 중 어느 것과도 중첩하지 않는다. 몇몇 실시형태에서, 제1 방향과 관련하여, 액티브 핀 패턴(204P 또는 204N) 또는 더미 핀 패턴(206) 중 하나 이상은, 우측 에지(212A) 또는 좌측 에지(216A) 중 하나 이상으로 연장되고 그에 의해 에지(212A 또는 216A)와 중첩한다. 제2 방향과 관련하여, 게이트 패턴(208A)은 상부 에지(214A) 및 하부 에지(218A)의 각각으로 연장되고, 그에 의해, 에지(214A 및 218A)와 중첩한다. 몇몇 실시형태에서, 제2 방향과 관련하여, 게이트 패턴(208A)은 에지(214A 또는 218A) 중 하나 이상과 중첩하지 않는다.
몇몇 실시형태에서, 좌측 에지(216A)와 우측 에지(212A) 사이의 제1 방향에서의 사이즈인 SW는, 셀(200A)을 포함하는 레이아웃 다이어그램에 대응하는 반도체 디바이스가 제조될 프로세스/기술 노드에 대한 폴리실리콘 라인 사이의 피치(이하, '폴리 피치')인 Pp의 미리 결정된 양의 정수배이다. 따라서, 셀(200A)의 좌측 에지(216A)와 우측 에지(212A) 사이의 제1 방향에서의 사이즈는 SW = m * Pp인데, 여기서 m은 정수이고 m ≥ 1이다. 셀(200A) 내에 게이트 패턴(208)을 포함하는 레이아웃 다이어그램으로부터 유래하는 반도체 디바이스에서의 폴리실리콘 라인의 예는 게이트 전극이다(도 3a 참조).
몇몇 실시형태에서, 헤테로 적층 가능 셀(예를 들면, 하기에서 논의되는 도 2b의 헤테로 적층 가능 셀(200B)) 상으로 팬 적층 가능 셀(200A)을 적층하는 것, 또는 그 반대로 하는 것을 용이하게 하기 위해, 셀(200A)은 비대칭성 및 다양한 비율을 나타낸다. 더 구체적으로, 몇몇 실시형태에서, track(i) 상의 더미 핀 패턴(206)과 상부 에지(214A) 사이의 제2 방향(이 것은, 도 2a에서, 수직 방향임)에서의 거리인 gap25는, track(i+4) 상의 더미 핀 패턴(206)과 하부 에지(218A) 사이의 제2 방향에서의 거리인 gap27과는, gap25 < gap27이도록, 그에 의해 비대칭성을 나타내도록, 상이하다. 몇몇 실시형태에서, 셀(200A)은 gap25 및 gap27에서 비대칭성을 나타내지 않고, 대신, gap25은 gap27과 적어도 실질적으로 동일하다. 핀 패턴(204N, 204P 및 206) 중 바로 인접한 핀 패턴은 제2 방향에서 거리 gap23만큼 분리되어 있다. track(i) 상의 더미 핀 패턴(206)은 track(i+4) 상의 더미 핀 패턴(206)으로부터 거리 gap21만큼 제2 방향에서 분리되어 있다. 서로와 관련하여, 핀 패턴(204N, 204P 및 206)은, gap21 = 3 * S20X + 4 * gap23이도록, 제2 방향에서 균등하게 분포된다. 몇몇 실시형태에서, 셀(200A)은 도 4a에서 도시되는 것과는 상이한 비대칭성 및/또는 상이한 비율을 갖는다. 핀 패턴(204N, 204P 및 206)이 서로에 대해 제2 방향에서 균등하게 분포되지만, track(i+2) 상의 더미 핀 패턴(206)은 셀(200A)의 중심선(m210A)과 실질적으로 동일 선상에 있지 않다. 그와 같이, 핀 패턴(204N, 204P 및 206)은 셀(200A)에 대해 제2 방향에서 균등하게 분포되지 않고, 그에 의해, 비대칭성을 나타낸다.
도 2b는, 몇몇 실시형태에 따른, 홀수 개 핀 높이의 표준 셀(200B)의 레이아웃 다이어그램이다.
하기에서 더 상세히 논의되는 바와 같이, 셀(200B)은 헤테로 적층 가능한 것으로 칭해진다. 다시, 용어 '헤테로 적층 가능'은, 이차원 컨텍스트에서 그리고 셀과 관련하여 사용될 때, 그러한 셀의 제1 및 제2 인스턴스가 수직 방향에서 서로 상에 직접적으로 적층될 수 없다는 것을 나타낸다.
도 2b의 셀(200B)은 도 2a의 셀(200A)과 유사하다. 간결하게 하기 위해, 셀(200B)의 논의는 셀(200A)에 대한 셀(200B)의 차이에 초점을 맞출 것이다. 셀(200B)을 포함하는 레이아웃 다이어그램으로부터 유래하는 CMOS 반도체 디바이스의 예는, 반도체 디바이스(100)의 셀 영역(104B)이 셀(200B)로부터 유래하는 도 1의 반도체 디바이스(100)이다. 셀(200B)이 CMOS 구성을 위해 지정되지만, 몇몇 실시형태에서, 셀(200B)은 CMOS 구성을 위해서가 아니라 PMOS 구성을 위해 지정된다. 몇몇 실시형태에서, 셀(200B)은 CMOS 구성을 위해서가 아니라 NMOS 구성을 위해 지정된다.
셀(200A)이 팬 적층 가능인 것으로 칭해지는 반면, 셀(200B)은, 하기에서 더 상세히 논의되는 바와 같이, 헤테로 적층 가능한 것으로 칭해진다.
셀(200A)에서와 같이 track(i) 및 track(i+4) 상에 더미 핀 패턴을 포함하는 대신, 셀(200B)은 다음을 포함한다: PMOS 구성을 위해 지정되는 track(i+4) 상의 액티브 핀 패턴(205P); 및 NMOS 구성을 위해 지정되는 track(i) 상의 액티브 핀 패턴(205N)을 포함한다. 따라서, 핀 패턴(204P 및 205P)을 포함하는 셀(200B) 내의 PMOS 지정 영역(219BP)은 셀(200A)의 PMOS 지정 영역(219AP)보다 더 크다. 마찬가지로, 핀 패턴(204N 및 205N)을 포함하는 셀(200B) 내의 NMOS 지정 영역(219BN)은 셀(200A)의 NMOS 지정 영역(219AN)보다 더 크다. 게이트 패턴(208B)은, 액티브 핀 패턴(205P), 액티브 핀 패턴(204P), track(i+2) 상의 더미 핀 패턴(206), 액티브 핀 패턴(204N) 및 액티브 핀 패턴(205P)을 오버레이한다. PMOS 지정 영역(219BP) 및 NMOS 지정 영역(219BN)의 각각이 두 개의 액티브 핀 패턴을 포함하기 때문에, 셀(200B)은 2 핀 타입의 셀로 칭해진다.
도 2b에서, 셀(200B)은 에지(212B, 214B, 216B 및 218B)를 포함하는 실질적으로 직사각형의 경계(210B)를 갖는다. 제2 방향(이것은 도 2b에서 수직 방향임)에서의 셀(200B)의 사이즈 SHC는 5 개의 트랙/핀 패턴 이고, 그러므로, 셀(200B)은 5 핀 높이/사이즈 셀로 칭해진다. 그와 같이, 셀(200B)은, 제2 방향에서, 셀(200A)과 동일한 사이즈(SHC)이다. 몇몇 실시형태에서, 제2 방향에서의 셀(200B)의 사이즈인 SHC는, 5 개의 트랙/핀 패턴 이외의 홀수 개수의 트랙/핀 패턴이다. 제2 방향(이것은 도 2b에서 수직 방향임)과 관련하여, 상부 에지(214B)도 하부 에지(218B)도 액티브 핀 패턴(204P, 205P, 204N 또는 205N) 또는 더미 핀 패턴(206) 중 어느 것과도 중첩하지 않는다. 제1 방향(이것은 도 2b에서 수평 방향임)과 관련하여, 우측 에지(212B)도 좌측 에지(216B)도 액티브 핀 패턴(204P, 205P, 204N 또는 205N) 또는 더미 핀 패턴(206) 중 어느 것과도 중첩하지 않는다. 몇몇 실시형태에서, 제1 방향과 관련하여, 액티브 핀 패턴(204P, 205P, 204N 또는 205N) 또는 더미 핀 패턴(206) 중 하나 이상은, 우측 에지(212B) 또는 좌측 에지(216B) 중 하나 이상으로 연장되고 그에 의해 에지(212B 또는 216B)와 중첩한다. 몇몇 실시형태에서, 셀(200B)의 좌측 에지(216B)와 우측 에지(212B) 사이의 제1 방향에서의 사이즈인 SW는 SW = m * Pp인데, 이것은 셀(200A)에 대한 것과 동일한 사이즈이다.
언급한 바와 같이, 셀(200B)은, 대응하는 track(i+4) 및 track(i) 상에서, (셀(200A)에서와 같이) 더미 핀 패턴(206)보다는, 액티브 핀 패턴(205P) 및 액티브 핀 패턴(205N)을 포함한다. 레이아웃 다이어그램에서, 셀(200B)의 제2 인스턴스 상에 셀(200B)의 제1 인스턴스를 적층하는 것은, (셀(200B)의 제1 인스턴스에서의) 액티브 핀 패턴(205P)이, (셀(200B)의 제2 인스턴스에서의) 액티브 핀 패턴(205N) 바로 옆에 배치되는 것으로 나타날 것이다. 서로의 바로 옆에 배치되면, (셀(200B)의 제1 인스턴스에서의) 액티브 핀 패턴(205P)은, 설계 룰 위반을 나타낼, 액티브 핀 패턴에 대한 최소 분리 임계치 미만인 거리만큼, (셀(200B)의 제2 인스턴스에서의) 액티브 핀 패턴(205N)으로부터 제2 방향에서 분리될 것이다. 따라서, 디자인 룰을 위반하는 것을 방지하기 위해, 셀(200B)의 제1 인스턴스는 셀(200B)의 제2 인스턴스 상에 적층되도록 허용되지 않는다. 대조적으로, 셀(200B)은 셀(200A) 상에 적층되도록 허용되고, 셀(200A)은 셀(200B) 상에 적층되도록 허용된다. 따라서, 셀(200B)은 헤테로 적층 가능한 것으로 칭해진다.
몇몇 실시형태에서, 팬 적층 가능 셀(200A) 상으로 헤테로 적층 가능 셀(200B)을 적층하는 것, 또는 그 반대로 하는 것을 용이하게 하기 위해, 셀(200B)은 비대칭성 및 다양한 비율을 나타낸다. 더 구체적으로는, 몇몇 실시형태에서, gap25는, 액티브 핀 패턴(205N)과 상부 에지(214A) 사이의 (제2 방향에서의) 거리를 나타내고, gap27은 액티브 핀(205P)과 하부 에지(218B) 사이의 (제2 방향에서의) 거리를 나타낸다. gap25는 gap27과는 상이하고, 즉 gap25 < gap27이고, 그에 의해, 비대칭성을 나타낸다. 몇몇 실시형태에서, 셀(200A)은 gap25 및 gap27에서 비대칭성을 나타내지 않고, 대신, gap25은 gap27과 적어도 실질적으로 동일하다. 핀 패턴(204N, 204P, 205N, 205P 및 206) 중 바로 인접한 핀 패턴은 제2 방향에서 거리 gap23만큼 분리되어 있다. 액티브 핀 패턴(205N)은 제2 방향에서 액티브 핀 패턴(205P)으로부터 gap21만큼 분리되어 있다. 서로와 관련하여, 핀 패턴(204N, 204P, 205N, 205P 및 206)은, gap21 = 3 * S20X + 4 * gap23이 되도록, 제2 방향에서 균등하게 분포된다. 몇몇 실시형태에서, 셀(200A)은 도 4a에서 도시되는 것과는 상이한 비대칭성 및/또는 상이한 비율을 갖는다. 핀 패턴(204N, 204P, 205N, 205P 및 206)이 서로에 대해 제2 방향에서 균등하게 분포되지만, track(i+2) 상의 더미 핀 패턴(206)은 셀(200B)의 중심선(m210B)과 실질적으로 동일 선상에 있지 않다. 그와 같이, 핀 패턴(204N, 204P, 205N, 205P 및 206)은 셀(200B)에 대해 제2 방향에서 균등하게 분포되지 않고, 그에 의해, 비대칭성을 나타낸다.
도 2a로 돌아가서, 언급한 바와 같이, 셀(200A)은, 대응하는 track(i+4) 및 track(i) 상에서, (셀(200B)에서와 같이) 액티브 핀 패턴(205P) 및 액티브 핀 패턴(205N)보다는, 더미 핀 패턴(206)을 포함한다. 레이아웃 다이어그램에서, 셀(200A)의 제1 인스턴스를 셀(200A)의 제2 인스턴스 상에 적층하는 것은, 셀(200A)의 제1 인스턴스에서의 track(i+4) 상의 더미 핀 패턴(206)이, 셀(200A)의 제2 인스턴스에서의 track(i) 상의 더미 핀 패턴(206) 바로 옆에 배치되는 것으로 나타날 것이고, 그에 의해, 액티브 핀 패턴이 제2 방향(이것은 도 2a에서 수직 방향임)에서, 액티브 핀 패턴에 대한 최소 분리 임계치 이상인 거리만큼, 분리되는 것으로 나타날 것이고, 그리고 그에 의해, 디자인 룰의 준수를 나타낼 것이다. 또한, 레이아웃 다이어그램에서, 셀(200A)을 셀(200B) 상에 적층하는 것은, 셀(200A)에서의 track(i+4) 상의 더미 핀 패턴(206)이, 셀(200B)에서의 액티브 핀 패턴(205N) 바로 옆에 배치되는 것으로 나타날 것이고, 그에 의해, 액티브 핀 패턴이 제2 방향에서, 액티브 핀 패턴에 대한 최소 분리 임계치 이상인 거리만큼 분리되는 것으로 나타날 것이고, 그리고, 디자인 룰의 준수를 나타낼 것이다. 더구나, 레이아웃 다이어그램에서, 셀(200B)을 셀(200A) 상에 적층하는 것은, 셀(200B)에서의 액티브 핀 패턴(205P)이 셀(200A)에서의 track(i) 상의 더미 핀 패턴(206) 바로 옆에 배치되는 것으로 나타날 것이고, 그에 의해, 그에 의해, 액티브 핀 패턴이 제2 방향에서, 액티브 핀 패턴에 대한 최소 분리 임계치 이상인 거리만큼 분리되는 것으로 나타날 것이고, 그리고, 디자인 룰의 준수를 나타낼 것이다. 따라서, 셀(200A)은 팬 적층 가능한 것으로 칭해진다.
도 2b로 돌아가서, 언급한 바와 같이, 셀(200B)을 포함하는 레이아웃 다이어그램으로부터 유래하는 반도체 디바이스에서의 셀 영역의 예는, 도 1의 반도체 디바이스(100)의 셀 영역(104B)이다. 또한, 언급한 바와 같이, 셀 영역(104B)의 전류 용량은 셀 영역(104A)의 전류 용량보다 더 높고, 그러므로, 셀 영역(104B)은 더 높은 전류 용량 셀 영역으로 칭해진다. 셀 영역(104B)의 더 높은 전류 용량은, 4 개의 액티브 핀 패턴, 즉 액티브 핀 패턴(204P, 204N, 205P 및 205N)을 포함하는 셀(200B)로부터 유래하는 4 개의 액티브 핀 패턴을 포함하는 셀 영역(104B)에 기인한다(도 3b의 논의를 참조).
도 2a로 돌아가서, 언급한 바와 같이, 셀(200A)을 포함하는 레이아웃 다이어그램으로부터 유래하는 반도체 디바이스에서의 셀 영역의 예는, 도 1의 반도체 디바이스(100)의 셀 영역(104A)이다. 또한, 언급한 바와 같이, 셀 영역(104A)의 전류 용량은 셀 영역(104B)의 전류 용량보다 더 낮고, 그러므로, 셀 영역(104A)은 더 낮은 전류 용량 셀 영역으로 칭해진다. 셀 영역(104A)의 더 낮은 전류 용량은, 2 개의 액티브 핀 패턴, 즉 액티브 핀 패턴(204P 및 204N)을 포함하는 셀(200A)로부터 유래하는 2 개의 액티브 핀 패턴을 포함하는 셀 영역(104A)에 기인한다(도 3a의 논의를 참조).
도 2b로 돌아가서, 언급한 바와 같이, 셀(200B)은 5 핀 높이/사이즈를 갖는 2 핀 타입 셀을 제공한다. 다른 접근법에 따르면, 6 핀 패턴 및 6 핀 높이/사이즈 셀(이하, '6&6 셀')을 갖는 셀에서 2 핀 타입 셀이 제공된다. 제2 방향(이것은 도 2b에서 수직 방향임)과 관련하여, 6&6 셀의 상부 에지 및 하부 에지의 각각은 더미 핀 패턴과 중첩하고, 그 결과, 6&6 셀은 팬 적층 가능하다. 다른 접근법에 따르면, 1핀 타입 셀이 또한 6&6 셀에서 제공되며 마찬가지로 팬 적층 가능하다. 대조적으로, 면적/풋프린트의 면에서, 셀(200B)의 이점은, 셀(200B)이 6&6 셀보다 1/6 더 작지만, 그럼에도, 셀(200B)이 6&6 셀과 동일한 더 높은 전류 용량을 제공한다는 것이다. 다시 말하면, 셀(200B)의 이점은, 셀(200B)이 6&6 셀의 5/6 사이즈이다는 것이다.
도 2c는, 몇몇 실시형태에 따른, 반도체 디바이스의 레이아웃 다이어그램(200C)이다.
레이아웃 다이어그램(200C)은 셀(200A) 및 셀(200B)의 인스턴스를 포함한다. 레이아웃 다이어그램(200C)으로부터 유래하는 CMOS 반도체 디바이스의 예는 도 1의 반도체 디바이스(100)인데, 반도체 디바이스(100)의 셀 영역(104A)은 셀(200A)로부터 유래하고 반도체 디바이스(100)의 셀 영역(104B)은 셀(200B)로부터 유래한다.
레이아웃 다이어그램(200C)은, 로우(row)의 제1 그리드(로우 중 일부가 도 2c에서 도시됨) 및 컬럼의 제2 그리드(컬럼 중 일부가 도 2c에서 도시됨)로 편제된다. 제1 그리드의 로우 중 일부, 즉, row(i) 내지 row(i+3)이 도 2c에서 도시되는데, 여기서 i는 정수이고 i ≥ 1이다. 제2 그리드의 칼럼 중 일부, 즉, col(j) 내지 col(j+15)가 도 2c에서 도시되는데, 여기서 j는 정수이고 j ≥ 1이다.
도 2c에서, 제1 그리드에서의 로우는 제1 방향(이것은 도 2a 내지 도 2c에서 수평 방향임)에 실질적으로 평행하다. 도 2c에서는, 제2 방향(이것은 도 2a 내지 도 2c에서 수직 방향임)에서, 하나의 사이즈의 로우가 존재하는데, 각각의 로우는 제2 방향에서 제1 사이즈와 적어도 실질적으로 동일하고, 제1 사이즈는 셀(200A) 및 셀(200B)의 각각을 수용하기에 충분하다. 그러므로, 도 2c는 5 개의 트랙/핀 패턴 인 제1 사이즈를 도시한다.
도 2c에서, 제2 그리드에서의 칼럼은 제2 방향(이것은 도 2a 내지 도 2c에서 수직 방향임)에 실질적으로 평행하다. 몇몇 실시형태에서, 제1 방향에서의 각각의 칼럼의 사이즈인 SCOL은 셀(200A 및 200B)의 각각의 사이즈(SW)의 정수배이고, 그 결과, SCOL = n * SW = m * (n * Pp)인데, n은 정수이고 n ≥ 1이다. 도 2c에서, n = 1이고, 그 결과, SCOL = SW = m * Pp이다. 몇몇 실시형태에서, n은 1 이외의 양의 정수이다.
레이아웃 다이어그램(200C)에서, 셀의 다른 배치 중에서: 헤테로 적층 가능 셀(200B)의 제1 인스턴스는 row(i+2)와 col(j)의 교차점에 배치/위치 결정되고; 팬 적층 가능 셀(200A)의 제1 인스턴스는 row(i+1)와 col(j)의 교차점에 배치/위치 결정되고; 헤테로 적층 가능 셀(200B)의 제2 인스턴스는 row(i)와 col(j)의 교차점에 배치/위치 결정되고; 그리고 팬 적층 가능 셀(200A)의 제2 인스턴스는 row(i+3)과 col(j)의 교차점에 배치/위치 결정된다.
몇몇 실시형태에서, 대응하는 로우의 제2 방향(이것은 도 2a 내지 도 2c에서 수직 방향임)에서의 사이즈는 상이할 수도 있다. 몇몇 실시형태(도시되지 않음)에서는, 제2 방향에서, 두 개의 사이즈의 로우가 존재한다. 몇몇 실시형태(도시되지 않음)에서, 각각의 홀수 번째 로우는 제2 방향에서의 제1 사이즈 - 제1 사이즈는 제1 개수의 트랙(역시, 도시되지 않음)과 동일함 - 와 적어도 실질적으로 동일하고, 각각의 짝수 번째 로우는 상기 제2 방향에서의 제2 사이즈 - 상기 제2 사이즈는 제2 개수의 트랙(역시, 도시되지 않음)과 동일하고, 제2 개수는 제1 개수와는 상이함 - 와 적어도 실질적으로 동일하다. 예를 들면, 몇몇 실시형태에서, 도 2c의 레이아웃 다이어그램(200C)의 변형예(도시되지 않음)는, row(i)의 제2 방향에서의 사이즈를 5 개의 트랙/핀 패턴으로서 유지하지만, 그러나, row(i+1)의 제2 방향에서의 사이즈는 홀수 정수인 Q 개수의 트랙(역시 도시되지 않음)인데, 여기서 Q > 5이다. 그러한 실시형태에서, 셀(200A 및 200B)의 버전은 row(i+1)의 사이즈에 적합하도록 사이즈가 정해질 것이고, 그 결과로서 당연히 셀(200A 및 200B)의 그러한 버전은 Q 개의 핀을 포함할 것이다.
몇몇 실시형태에서는, 제2 방향에서, 세 개의 사이즈의 로우가 존재한다. 몇몇 실시형태(도시되지 않음)에서, row(i), row(i+3), row(i+6), ...의 각각은 제2 방향에서 제1 사이즈 - 제1 사이즈는 제1 개수의(S1 개의) 트랙(역시, 도시되지 않음)과 동일함 - 와 적어도 실질적으로 동일하고, row(i+1), row((i+1)+3), row((i+1)+6), ...의 각각은 제2 방향에서 제2 사이즈 - 제2 사이즈는 제2 개수의(S2 개의) 트랙(역시, 도시되지 않음)과 동일함 - 와 적어도 실질적으로 동일하고, 그리고 row(i+2), row((i+2)+3), row((i+2)+6), ...의 각각은 제2 방향에서 제3 사이즈 - 제3 사이즈는 제3 개수의(S3 개의) 트랙(역시, 도시되지 않음)과 동일함 - 와 적어도 실질적으로 동일한데, 여기서, S1, S2 및 S3의 각각은 양의 정수이고, S1≠S2이고, S1≠S3이고, S2≠S3이다. 몇몇 실시형태(도시되지 않음)에서는, 로우의 제2 방향에서, 세 개보다 더 많은 사이즈가 존재한다.
도 3a는, 몇몇 실시형태에 따른, 반도체 디바이스의 셀 영역(300A)의 단면도이다.
셀 영역(300A)은, 도 2a의 팬 적층 가능 셀(200A)을 포함하는 레이아웃 다이어그램에 기초하여 제조되는 반도체 디바이스의 셀 영역의 예이다. 그와 같이, 셀 영역(300A)은 도 1의 반도체 디바이스(100)의 셀 영역(104A)의 예이다.
반도체 디바이스(300A)는 레이어(331A, 333A 및 335A)를 포함한다. 레이어(333A)는 레이어(331A) 상에 형성된다. 레이어(335A)는 레이어(333A) 상에 형성된다.
레이어(331A)는 다음을 포함한다: 셀(200A)의 핀 패턴(204P 및 204N)에 대응하는 액티브 핀(304P 및 304N); track(i), track(i+2) 및 track(i+4) 상의 더미 핀 패턴(206)에 대응하는 더미 핀(306); 및 레이어간 유전체(interlayer dielectric; ILD)(352)를 포함한다. 레이어(333A)는 다음을 포함한다: 액티브 핀(304P 및 304N) 위에서, 그리고 더미 핀(306) 위에서 대응하여 정렬되는 비아(309); 및 ILD(354). 몇몇 실시형태에서, 비아(309)는 더미 핀(306) 위에 형성되지 않는다. 레이어(335A)는 셀(200A) 내의 게이트 패턴(208)에 대응하는 게이트 전극(308)을 포함한다.
도 3b는, 몇몇 실시형태에 따른, 반도체 디바이스(300B)의 단면도이다.
도 3a의 반도체 디바이스(300B)는 도 3a의 반도체 디바이스(300A)와 유사하다. 간결하게 하기 위해, 반도체 디바이스(300B)의 논의는, 반도체 디바이스(300A)에 대한 반도체 디바이스(300B)의 차이에 초점을 맞출 것이다.
셀 영역(300B)은, 도 2b의 헤테로 적층 가능 셀(200B)을 포함하는 레이아웃 다이어그램에 기초하여 제조되는 반도체 디바이스의 셀 영역의 예이다. 그와 같이, 셀 영역(300B)은 도 1의 반도체 디바이스(100)의 셀 영역(104B)의 예이다.
track(i+4) 및 track(i) 상의 핀 패턴(206)에 대응하는 더미 핀을 포함하는 반도체 디바이스(300A)의 레이어(331A)와는 대조적으로, 반도체 디바이스(300B)의 레이어(331B)는 핀(305P 및 305N)을 포함한다. 핀(305P 및 305N)은 셀(200B)의 핀 패턴(205P 및 205N)에 대응한다.
도 4a는, 몇몇 실시형태에 따른, 레이아웃 다이어그램(420A)이다.
레이아웃 다이어그램(420A)을 포함하는 더 큰 레이아웃 다이어그램으로부터 유래하는 CMOS 반도체 디바이스의 예는 도 1의 반도체 디바이스(100)인데, 반도체 디바이스(100)의 셀 영역(104A)은 레이아웃 다이어그램(420A)으로부터 유래한다. 레이아웃 다이어그램(420A)이, 셀(200A)이 그 안에 포함되기 때문에, CMOS 구성을 위해 지정되지만, 몇몇 실시형태에서, 레이아웃 다이어그램(420A)은 CMOS 구성을 위해서가 아니라 PMOS 구성을 위해 지정된다. 몇몇 실시형태에서, 레이아웃 다이어그램(420A)은 CMOS 구성을 위해서가 아니라 NMOS 구성을 위해 지정된다.
레이아웃 다이어그램(420A)은: 셀(200A); 및 셀(200A)을 오버레이하는 '금속화(metallization)'의 q 번째 레이어의 전도성 세그먼트를 포함하는데, 여기서 q는 정수이고 q ≥ 0이다. 몇몇 실시형태에서, q 번째 레이어는 셀(200A) 위의 금속화의 제1 레이어인데, 이 경우, 대응하는 설계 룰의 번호 지정 규칙(numbering convention)에 따라 q = 0이거나 또는 q = 1이다. 도전성 세그먼트는 다음을 포함한다: 더 긴 대응하는 전력 그리드 라인의 일부인 전력 그리드(power grid; PG) 세그먼트(422A 및 424A); 및 더 긴 신호 라인의 일부인 신호 세그먼트(426A, 428A, 430A 및 432A). 따라서, PG 세그먼트(422A-424A) 및 신호 세그먼트(426A-432A)는 제1 방향(이것은, 도 2a와의 일관성을 위해, 도 4a에서 수평 방향임)에서 셀(200A)의 외측으로 연장되는 것으로 도시된다. 몇몇 실시형태에서, PG 세그먼트(422A)는 전압 VDD를 위해 지정된다. 몇몇 실시형태에서, PG 세그먼트(424A)는 전압 VSS를 위해 지정된다.
도 4a에서, PG 세그먼트(422A 및 424A)의 각각의 제2 방향(이것은, 도 2a와의 일관성을 위해, 도 4a에서 수직 방향임)에서의 사이즈는 SPG4이다. 신호 세그먼트(426A, 428A, 430A 및 432A)의 각각의 제2 방향에서의 사이즈는 S42X이다. PG 세그먼트(422A 및 424A) 사이의 피치는 PPG4A이다. PG 세그먼트(422A)는, gap41 = PPG4A-SPG4이도록, 제2 방향에서 거리 gap41만큼 PG 세그먼트(424A)로부터 분리되어 있다. PG 세그먼트(422A)는 제2 방향에서 거리 gap43만큼 신호 세그먼트(426A)로부터 분리되어 있다. 마찬가지로, PG 세그먼트(424A)는 제2 방향에서 거리 gap43만큼 신호 세그먼트(432A)로부터 분리되어 있다. 신호 세그먼트(426A-432A)는 제2 방향에서 거리 gap45만큼 서로 분리되어 있다. SPG4, S42X, PPG4A, gap41, gap43 및 gap45의 크기는 대응하는 반도체 프로세스 기술 노드에 의존한다.
헤테로 적층 가능 셀(200B)(이것은, 하기에서 논의되는 레이아웃 다이어그램(420B)에 포함됨) 상으로 팬 적층 가능 셀(200A)(이것은 레이아웃 다이어그램(420A)에 포함됨)을 적층하는 것, 또는 그 반대로 하는 것을 용이하게 하기 위해, 레이아웃 다이어그램(420A)은 비대칭성 및 다양한 비율을 나타낸다. 더 구체적으로는, PG 세그먼트(422A)의 중심선은, 하부 에지(218A)에 대한 PG 세그먼트(424A)의 중심선의 (제2 방향에서의) 관계와는 상이한, 상부 에지(214A)에 대한 (제2 방향에서의) 관계를 갖는다. PG 세그먼트(424A)의 중심선은, PG 세그먼트(424A)가 (제2 방향에서) 사이즈/거리 1/2(SPG4)만큼 셀(200A) 외측으로 연장되도록, 셀(200A)의 하부 에지(218A)와 실질적으로 정렬하고, 반면 PG 세그먼트(422A)의 중심선은, PG 세그먼트(422A)가 (제2 방향에서) 사이즈/거리 SOFF4만큼 셀(200A) 내측으로 연장되도록, 그에 의해 비대칭성을 나타내도록, 셀(200A)의 상부 에지(214A)와 실질적으로 정렬하지 않는데, 여기서 1/2(SPG4) < SOFF4이다. 거리 gap41(이것만큼 PG 세그먼트(422A)는 제2 방향에서 PG 세그먼트(424A)로부터 분리됨) 이내에서, 신호 세그먼트(426A-432A)는, gap41 = 4 * S42X + 3 * gap45 + 2 * gap43이도록, 제2 방향에서 분포된다. 몇몇 실시형태에서, 레이아웃 다이어그램(420A)은, 도 4a에서 도시되는 것과는 상이한 비대칭성 및/또는 상이한 비율을 갖는다.
도 4b는, 몇몇 실시형태에 따른, 레이아웃 다이어그램(420B)이다.
도 4b의 레이아웃 다이어그램(420B)은 도 4a의 레이아웃 다이어그램(420A)과 유사하다. 간결하게 하기 위해, 레이아웃 다이어그램(420B)의 논의는 레이아웃 다이어그램(420A)에 대한 레이아웃 다이어그램(420B)의 차이에 초점을 맞출 것이다. 레이아웃 다이어그램(420B)을 포함하는 더 큰 레이아웃 다이어그램으로부터 유래하는 CMOS 반도체 디바이스의 예는 도 1의 반도체 디바이스(100)인데, 반도체 디바이스(100)의 셀 영역(104B)은 레이아웃 다이어그램(420B)으로부터 유래한다. 레이아웃 다이어그램(420B)이, 셀(200B)이 그 안에 포함되기 때문에, CMOS 구성을 위해 지정되지만, 몇몇 실시형태에서, 레이아웃 다이어그램(420B)은 CMOS 구성을 위해서가 아니라 PMOS 구성을 위해 지정된다. 몇몇 실시형태에서, 레이아웃 다이어그램(420B)은 CMOS 구성을 위해서가 아니라 NMOS 구성을 위해 지정된다.
레이아웃 다이어그램(420B)은: 셀(200B); 및 셀(200B)을 오버레이하는 '금속화'의 q 번째 레이어의 전도성 세그먼트를 포함하는데, 여기서 q는 정수이고 q ≥ 0이다. 몇몇 실시형태에서, q 번째 레이어는 셀(200B) 위의 금속화의 제1 레이어인데, 이 경우, 대응하는 설계 룰의 번호 지정 규칙에 따라 q = 0이거나 또는 q = 1이다. 도전성 세그먼트는 다음을 포함한다: 더 긴 대응하는 전력 그리드 라인의 일부인 전력 그리드(PG) 세그먼트(422B 및 424B); 및 더 긴 신호 라인의 일부인 신호 세그먼트(426B, 428B, 430B 및 432B).
도 4b에서, PG 세그먼트(422B 및 424B)의 각각의 제2 방향(이것은, 도 2b와의 일관성을 위해, 도 4b에서 수직 방향임)의 사이즈는, 도 4a의 레이아웃 다이어그램(420A)의 PG 세그먼트(422A-424A)와 동일한 사이즈인 SPG4이다. 제2 방향에서의 신호 세그먼트(426B, 428B, 430B 및 432B)의 각각의 사이즈는 S42X인데, 이것은 레이아웃 다이어그램(420A)의 신호 세그먼트(426A-432A)와 동일한 사이즈이다. PG 세그먼트(422B 및 424B) 사이의 피치는 PPG4B인데, 여기서 PPG4B > PPG4A이고, PPG4A는 레이아웃 다이어그램(420A)의 PG 세그먼트(422A-422B)의 피치이다. PG 세그먼트(422B)는 제2 방향에서, gap47 = PPG4B - SPG4이도록, 거리 gap47만큼 PG 세그먼트(424B)로부터 분리되어 있고, gap47 > gap41이다. PG 세그먼트(422B)는 제2 방향에서 신호 세그먼트(426B)로부터 거리 gap49만큼 분리되어 있는데, 여기서 gap49 > gap43이고, gap43은, 레이아웃 다이어그램(420A)에서 신호 세그먼트(426A)와 PG 세그먼트(422A) 사이의 제2 방향에서의 거리이다. 마찬가지로, PG 세그먼트(424B)는 제2 방향에서 거리 gap49만큼 신호 세그먼트(432B)로부터 분리되어 있다. 신호 세그먼트(426B-432B)는 제2 방향에서, 레이아웃 다이어그램(420A)의 신호 세그먼트(426A-432A) 사이의 갭과 동일한 사이즈인 거리 gap45만큼 서로로부터 분리되어 있다. gap47 및 gap49의 크기는, 대응하는 반도체 프로세스 기술 노드에 의존한다.
헤테로 적층 가능 셀(200B)(이것은 레이아웃 다이어그램(420B)에 포함됨) 상으로 팬 적층 가능 셀(200A)(이것은 레이아웃 다이어그램(420A)에 포함됨)을 적층하는 것, 또는 그 반대로 하는 것을 용이하게 하기 위해, 레이아웃 다이어그램(420B)은 비대칭성 및 다양한 비율을 나타낸다. 더 구체적으로는, PG 세그먼트(422B)의 중심선은 (제2 방향에서), 하부 에지(218B)에 대한 PG 세그먼트(424B)의 중심선의 (제2 방향에서의) 관계와는 상이한, 상부 에지(214B)에 대한 관계를 가지며, 반면, PG 세그먼트(422B)의 중심선은, PG 세그먼트(422B)가 (제2 방향에서) 사이즈/거리 1/2(SPG4)만큼 셀(200B) 외측으로 연장되도록, 그에 의해 비대칭성을 나타내도록, 셀(200B)의 상부 에지(214B)와 실질적으로 정렬된다. PG 세그먼트(424B)의 중심선은, PG 세그먼트(424B)가 (제2 방향에서) 사이즈/거리 SOFF4만큼 셀(200B) 외측으로 연장되도록, 셀(200B)의 하부 에지(218B)와 실질적으로 정렬되지 않는데, 여기서 1/2(SPG4) < SOFF4이다. 거리 gap47(이것만큼 PG 세그먼트(422B)는 제2 방향에서 PG 세그먼트(424B)로부터 분리됨) 이내에서, 신호 세그먼트(426B-432B)는, gap47 = 4 * S42X + 3 * gap45 + 2 * gap49이도록, 제2 방향에서 분포된다. 몇몇 실시형태에서, 레이아웃 다이어그램(420B)은 도 4b에서 도시되는 것과는 상이한 비대칭성 및/또는 상이한 비율을 갖는다.
도 4c는, 몇몇 실시형태에 따른, 반도체 디바이스의 레이아웃 다이어그램(420C)이다.
레이아웃 다이어그램(420C)은 레이아웃 다이어그램(420A 및 420B)의 인스턴스를 포함한다. 레이아웃 다이어그램(420C)으로부터 유래하는 CMOS 반도체 디바이스의 예는 도 1의 반도체 디바이스(100)이다.
레이아웃 다이어그램(420C)은 로우의 제1 그리드(로우 중 일부가 도 4c에서 도시됨) 및 컬럼의 제2 그리드(컬럼 중 일부가 도 4c에서 도시됨)로 편제된다. 제1 그리드의 로우 중 일부, 즉 row(i)-row(i+1)이 도 4c에서 도시되는데, 여기서 i는 정수이고 i ≥ 1이다. 제2 그리드의 칼럼 중 일부, 즉, col(j)-col(j+3)이 도 4c에서 도시되는데, 여기서 j는 정수이고 j ≥ 1이다.
도 4c에서, 제1 그리드에서의 로우는 제1 방향(이것은 도 2a 내지 도 2c 및 도 4a 내지 4c에서 수평 방향임)에 실질적으로 평행하다. 각각의 로우의 제2 방향(이것은 도 2a 내지 도 2c 및 도 4a 내지 도 4c에서 수직 방향임)에서의 사이즈는 (레이아웃 다이어그램(420A)에 포함되는) 셀(200A) 또는 (레이아웃 다이어그램(420B)에 포함되는) 셀(200B)을 수용하기에 충분하다. 그러므로, 제2 방향에서의 각각의 로우의 사이즈는 5 개의 트랙/핀 패턴이다.
도 4c에서, 제2 그리드에서의 칼럼은 제2 방향(이것은 도 2a 내지 도 2c 및 도 4a 내지 도 4c에서 수직 방향임)에 실질적으로 평행하다. 몇몇 실시형태에서, 제1 방향(이것은 도 2a 내지 도 2c 및 도 4a 내지 도 4c에서 수평 방향임)에서의 각각의 칼럼의 사이즈인 SCOL은 셀(200A 및 200B)의 각각의 사이즈(SW)의 정수배이고, 그 결과, SCOL = n * SW = m * (n * Pp)인데, 여기서 n은 정수이고 n ≥ 1이다. 도 2c에서, n = 1이고, 그 결과, SCOL = SW = m * Pp이다. 몇몇 실시형태에서, n은 1 이외의 양의 정수이다.
레이아웃 다이어그램(420C)에서, 다른 배치 중에서도: 레이아웃(420A)의 인스턴스는 row(i) 및 대응하는 col(j)-col(j+3)의 교차점에 배치/위치 결정되고; 레이아웃 다이어그램(420B)의 인스턴스는 row(i+1) 및 대응하는 col(j)-cool(j+3)의 교차점에 배치/위치 결정된다. 이점으로서, 상기에서 논의되는 레이아웃 다이어그램(420A 및 420B)의 각각에서의 비대칭성은, 레이아웃 다이어그램(420B) 상에 레이아웃 다이어그램(420A)을 적층하는 것을 용이하게 하고, 그 반대도 용이하게 한다. 상기에서 논의되는 레이아웃 다이어그램(420A 및 420B)의 각각에서의 비대칭성에 기인하여, 그리고 칼럼 단위 기반으로, 레이아웃 다이어그램(420A)의 각각의 인스턴스에서의 PG 세그먼트(424A)는 레이아웃 다이어그램(420B)의 각각의 인스턴스에서의 PG 세그먼트(422B)와 실질적으로 정렬된다. 도 4c에서, PG 세그먼트(424A 및 422B)의 중첩하는 인스턴스는 전압 VSS를 위해 지정된다. 도 4c에서, 레이아웃 다이어그램(420A)에서의 PG 세그먼트(422A) 및 레이아웃 다이어그램(420B)에서의 PG 세그먼트(424B)의 인스턴스는 전압 VDD를 위해 지정된다. 몇몇 실시형태에서, PG 세그먼트(424A 및 422B)의 중첩하는 인스턴스는 VSS 이외의 전압을 위해 지정된다. 도 4c에서, 레이아웃 다이어그램(420B)에서의 PG 세그먼트(422A 및 424B)의 인스턴스는 전압 VDD를 위해 지정된다. 몇몇 실시형태에서, 레이아웃 다이어그램(420B)의 인스턴스는 레이아웃 다이어그램(420A)의 대응하는 인스턴스 상에 적층된다.
몇몇 실시형태에서, 로우의 제2 방향(이것은 도 2a 내지 도 2c 및 도 4a 내지 도 4c에서 수직 방향임)에서의 사이즈는 상이할 수도 있다. 예를 들면, row(i+1)의 제2 방향에서의 사이즈는 홀수 정수인 Q 개수의 트랙(도시되지 않음)일 수도 있을 것인데, 여기서, Q > 5이다. 그러한 실시형태에서, 셀(200B)(이것은 레이아웃 다이어그램(420B)에 포함됨)의 한 버전은 row(i+1)의 사이즈에 적합하도록 사이즈가 정해질 것이고, 그 결과로서 당연히 셀(200B)의 그러한 버전은 Q 개의 핀을 포함할 것이다.
도 5a는, 몇몇 실시형태에 따른, 레이아웃 다이어그램(520A)이다.
레이아웃 다이어그램(520A)을 포함하는 더 큰 레이아웃 다이어그램으로부터 유래하는 CMOS 반도체 디바이스의 예는 도 1의 반도체 디바이스(100)인데, 반도체 디바이스(100)의 셀 영역(104A)은 레이아웃 다이어그램(520A)으로부터 유래한다. 레이아웃 다이어그램(520A)이, 셀(200A)이 그 안에 포함되기 때문에, CMOS 구성을 위해 지정되지만, 몇몇 실시형태에서, 레이아웃 다이어그램(520A)은 CMOS 구성을 위해서가 아니라 PMOS 구성을 위해 지정된다. 몇몇 실시형태에서, 레이아웃 다이어그램(520A)은 CMOS 구성을 위해서가 아니라 NMOS 구성을 위해 지정된다.
레이아웃 다이어그램(520A)은: 셀(200A); 및 셀(200A)을 오버레이하는 '금속화'의 q 번째 레이어의 전도성 세그먼트를 포함하는데, 여기서 q는 정수이고 q ≥ 0이다. 몇몇 실시형태에서, q 번째 레이어는 셀(200A) 위의 금속화의 제1 레이어인데, 이 경우, 대응하는 설계 룰의 번호 지정 규칙(numbering convention)에 따라 q = 0이거나 또는 q = 1이다. 도전성 세그먼트는 다음을 포함한다: 더 긴 대응하는 전력 그리드 라인의 일부인 PG 세그먼트(522A 및 524A); 및 더 긴 신호 라인의 일부인 신호 세그먼트(526A, 528A 및 530A). 따라서, PG 세그먼트(522A-524A) 및 신호 세그먼트(526A-530A)는 제1 방향(이것은, 도 2a와의 일관성을 위해, 도 5a에서 수평 방향임)에서 셀(200A)의 외측으로 연장되는 것으로 도시된다. 몇몇 실시형태에서, PG 세그먼트(522A)는 VDD를 위해 지정된다. 몇몇 실시형태에서, PG 세그먼트(524A)는 VSS를 위해 지정된다.
도 5a에서, PG 세그먼트(522A 및 524A)의 각각의 제2 방향(이것은, 도 2a와의 일관성을 위해, 도 5a에서 수직 방향임)에서의 사이즈는 SPG5이다. 도 5a의 SPG5는 도 4a 및 도 4b의 SPG4보다 더 크고, 그 결과 SPG5 > SPG4이다는 것을 유의한다. 신호 세그먼트(526A, 528A 및 530A)의 각각의 제2 방향에서의 사이즈는 S52X이다. 도 5a의 S52X는 도 4a 및 도 4b의 S42X와 동일하고, 그 결과 , S52X = S42X이다는 것을 유의한다. 몇몇 실시형태에서, S52X≠S42X이다. PG 세그먼트(522A 및 524A) 사이의 피치는 PPG5A이다. PG 세그먼트(522A)는 제2 방향에서 거리 gap51만큼 PG 세그먼트(524A)로부터 제2 방향으로 분리되어 있고, 그 결과, gap51 = PPG5A-SPG5이다. PG 세그먼트(522A)는 제2 방향에서 거리 gap53만큼 신호 세그먼트(526A)로부터 분리되어 있다. 마찬가지로, PG 세그먼트(524A)는 제2 방향에서 거리 gap53만큼 신호 세그먼트(530A)로부터 분리되어 있다. 신호 세그먼트(526A-530A)는 제2 방향에서 거리 gap55만큼 서로로부터 분리되어 있다. SPG5, S52X 및 PPG5A, gap51, gap53 및 gap55의 크기는, 대응하는 반도체 프로세스 기술 노드에 의존한다.
헤테로 적층 가능 셀(200B)(이것은, 하기에서 논의되는 레이아웃 다이어그램(520B)에 포함됨) 상으로 팬 적층 가능 셀(200A)(이것은 레이아웃 다이어그램(520A)에 포함됨)을 적층하는 것, 또는 그 반대로 하는 것을 용이하게 하기 위해, 레이아웃 다이어그램(520A)은 비대칭성 및 다양한 비율을 나타낸다. 더 구체적으로는, PG 세그먼트(522A)의 중심선은 제2 방향(이것은, 도 2a 내지 도 2c와의 일관성을 위해, 도 5a에서 수직 방향임)에서, 하부 에지(218A)에 대한 PG 세그먼트(524A)의 중심선의 (제2 방향에서의) 관계와는 상이한, 상부 에지(214A)에 대한 관계를 가지며, 그에 의해 비대칭성을 나타낸다. PG 세그먼트(524A)의 중심선은, PG 세그먼트(524A)가 (제2 방향에서) 사이즈/거리 1/2(SPG5)만큼 셀(200A) 외측으로 연장되도록, 셀(200A)의 하부 에지(218A)와 실질적으로 정렬된다. PG 세그먼트(522A)의 중심선은, PG 세그먼트(522A)가 (제2 방향에서) 사이즈/거리 SOFF5만큼 셀(200A) 내측으로 연장되도록, 셀(200A)의 상부 에지(214A)와 실질적으로 정렬되지 않는데, 여기서, 1/2(SPG5) < SOFF5이다. 거리 gap51(이것만큼 PG 세그먼트(522A)는 제2 방향에서 PG 세그먼트(524A)로부터 분리됨) 이내에서, 신호 세그먼트(526A-530A)는, gap51 = 3 * S52X + 2 * gap55 + 2 * gap53이도록, 제2 방향에서 분포된다. 몇몇 실시형태에서, 레이아웃 다이어그램(520A)은 도 5a에서 도시되는 것과는 상이한 비대칭성 및/또는 상이한 비율을 갖는다.
도 5b는, 몇몇 실시형태에 따른, 레이아웃 다이어그램(520B)이다.
도 5b의 레이아웃 다이어그램(520B)은 도 5a의 레이아웃 다이어그램(520A)과 유사하다. 간결하게 하기 위해, 레이아웃 다이어그램(520B)의 논의는 레이아웃 다이어그램(520A)에 대한 레이아웃 다이어그램(520B)의 차이에 초점을 맞출 것이다. 레이아웃 다이어그램(520B)을 포함하는 더 큰 레이아웃 다이어그램으로부터 유래하는 CMOS 반도체 디바이스의 예는 도 1의 반도체 디바이스(100)인데, 반도체 디바이스(100)의 셀 영역(104B)은 레이아웃 다이어그램(520B)으로부터 유래한다. 레이아웃 다이어그램(520B)이, 셀(200B)이 그 안에 포함되기 때문에, CMOS 구성을 위해 지정되지만, 몇몇 실시형태에서, 레이아웃 다이어그램(520B)은 CMOS 구성을 위해서가 아니라 PMOS 구성을 위해 지정된다. 몇몇 실시형태에서, 레이아웃 다이어그램(520B)은 CMOS 구성을 위해서가 아니라 NMOS 구성을 위해 지정된다.
레이아웃 다이어그램(520B)은: 셀(200B); 및 셀(200B)을 오버레이하는 '금속화'의 q 번째 레이어의 전도성 세그먼트를 포함하는데, 여기서 q는 정수이고 q ≥ 0이다. 몇몇 실시형태에서, q 번째 레이어는 셀(200B) 위의 금속화의 제1 레이어인데, 이 경우, 대응하는 설계 룰의 번호 지정 규칙에 따라 q = 0이거나 또는 q = 1이다. 도전성 세그먼트는 다음을 포함한다: 더 긴 대응하는 전력 그리드 라인의 일부인 PG 세그먼트(522B 및 524B); 및 더 긴 신호 라인의 일부인 신호 세그먼트(526B, 528B 및 530B).
도 5b에서, PG 세그먼트(522B 및 524B)의 각각의 제2 방향(이것은, 도 2b와의 일관성을 위해, 도 5b에서 수직 방향임)의 사이즈는, 도 5a의 레이아웃 다이어그램(520A)의 PG 세그먼트(522A-524A)와 동일한 사이즈인 SPG5이다. 제2 방향에서의 신호 세그먼트(526B, 528B, 530B 및 532B)의 각각의 사이즈는 S52X인데, 이것은 레이아웃 다이어그램(520A)의 신호 세그먼트(526A-530A)와 동일한 사이즈이다. PG 세그먼트(522B 및 524B) 사이의 피치는 PPG5B인데, 여기서 PPG5B > PPG5A이고, PPG5A는 도 5a에서 도시된다. PG 세그먼트(522B)는 제2 방향에서, gap57 = PPG5B - SPG5이고 gap57 > gap51이도록, 거리 gap57만큼 PG 세그먼트(524B)로부터 분리되는데, 여기서 gap51은 (역시) 도 5a에서 도시된다. PG 세그먼트(522B)는 제2 방향에서 거리 gap59에 의해 신호 세그먼트(526B)로부터 분리되는데, 여기서, gap59 > gap53이고 gap53은 도 5a에서 도시된다. 마찬가지로, PG 세그먼트(524B)는 제2 방향에서 거리 gap59만큼 신호 세그먼트(530B)로부터 분리되어 있다. 신호 세그먼트(526B-532B)는 제2 방향에서, 레이아웃 다이어그램(520A)의 신호 세그먼트(526A-530A) 사이의 gap55과 동일한 사이즈인 거리 gap61만큼 서로로부터 분리되어 있다. 몇몇 실시형태에서, gap59 = gap61이다. gap57, gap59 및 gap61의 크기는 대응하는 반도체 프로세스 기술 노드에 의존한다.
헤테로 적층 가능 셀(200B)(이것은 레이아웃 다이어그램(520B)에 포함됨) 상으로 팬 적층 가능 셀(200A)(이것은 레이아웃 다이어그램(520A)에 포함됨)을 적층하는 것, 또는 그 반대로 하는 것을 용이하게 하기 위해, 레이아웃 다이어그램(520B)은 비대칭성 및 다양한 비율을 나타낸다. 더 구체적으로는, PG 세그먼트(522B)의 중심선은 제2 방향(이것은 도 2a 내지 도 2c 및 5a와의 일관성을 위해, 도 5a에서 수직 방향임)에서, 하부 에지(218B)에 대한 PG 세그먼트(524B)의 중심선의 (제2 방향에서의) 관계와는 상이한, 상부 에지(214B)에 대한 관계를 갖는다. PG 세그먼트(522B)의 중심선은, PG 세그먼트(522B)가 (제2 방향에서) 사이즈/거리 1/2(SPG5)만큼 셀(200B) 외측으로 연장되도록, 셀(200B)의 상부 에지(214B)와 실질적으로 정렬된다. PG 세그먼트(524B)의 중심선은, PG 세그먼트(524B)가 (제2 방향에서) 사이즈/거리 SOFF5만큼 셀(200B) 외측으로 연장되도록, 셀(200B)의 하부 에지(218B)와 실질적으로 정렬되지 않는데, 여기서 1/2(SPG5) < SOFF5이다. 거리 gap57(이것만큼 PG 세그먼트(522B)는 제2 방향에서 PG 세그먼트(524B)로부터 분리됨) 이내에서, 신호 세그먼트(526B-532B)는, gap57 = 4 * S52X + 3 * gap61 + 2 * gap59이도록, 제2 방향에서 분포된다. 몇몇 실시형태에서, 레이아웃 다이어그램(520B)은 도 5b에서 도시되는 것과는 상이한 비대칭성 및/또는 상이한 비율을 갖는다.
레이아웃 다이어그램의 쌍으로서 고려될 때, 레이아웃 다이어그램(520A520B)의 페어링은 레이아웃 다이어그램(420A-420B)의 페어링과 대조되며, 그 반대도 마찬가지이다. 예를 들면, 레이아웃 다이어그램(520A-520B)의 페어링은, SPG5 > SPG4이기 때문에, 레이아웃 다이어그램(420A-420B)의 페어링보다 더 큰 PG 세그먼트의 사용을 용이하게 한다. 또한, 예를 들면, 레이아웃 다이어그램(420A 및 420B) 둘 모두가 네 개의 신호 세그먼트(레이아웃(420A)에서 신호 세그먼트(426A, 428A, 430A 및 432A) 및 레이아웃(420B)에서 신호 세그먼트(426B, 428B, 430B 및 432B))를 수용하고, 반면 레이아웃 다이어그램(520B)이 네 개의 신호 세그먼트(526B, 528B, 530B 및 532B)를 수용하지만 그러나 레이아웃 다이어그램(520A)이 세 개의 신호 세그먼트(526A, 528A 및 530A)를 수용하기 때문에, 레이아웃 다이어그램(420A-420B)의 페어링은 레이아웃(520A-520B)의 페어링보다 신호 라우터빌러티(routability)를 더 용이하게 한다.
도 5c는, 몇몇 실시형태에 따른, 반도체 디바이스의 레이아웃 다이어그램(520C)이다.
레이아웃 다이어그램(520C)은 레이아웃 다이어그램(520A 및 520B)의 인스턴스를 포함한다. 레이아웃 다이어그램(520C)으로부터 유래하는 CMOS 반도체 디바이스의 예는 도 1의 반도체 디바이스(100)이다.
레이아웃 다이어그램(520C)은, 로우의 제1 그리드(로우 중 일부가 도 5c에서 도시됨) 및 컬럼의 제2 그리드(컬럼 중 일부가 도 5c에서 도시됨)로 편제된다. 제1 그리드의 로우 중 일부, 즉 row(i)-row(i+1)이 도 5c에서 도시되는데, 여기서 i는 정수이고 i ≥ 1이다. 제2 그리드의 칼럼 중 일부, 즉, col(j)-col(j+3)이 도 5c에서 도시되는데, 여기서 j는 정수이고 j ≥ 1이다.
도 5c에서, 제1 그리드에서의 로우는 제1 방향(이것은 도 2a 내지 도 2c 및 도 5a 내지 5c에서 수평 방향임)에 실질적으로 평행하다. 각각의 로우의 제2 방향(이것은 도 2a 내지 도 2c 및 도 5a 내지 도 5c에서 수직 방향임)에서의 사이즈는 (레이아웃 다이어그램(520A)에 포함되는) 셀(200A) 또는 (레이아웃 다이어그램(520B)에 포함되는) 셀(200B)을 수용하기에 충분하다. 그러므로, 제2 방향에서의 각각의 로우의 사이즈는 5 개의 트랙/핀 패턴이다.
도 5c에서, 제2 그리드에서의 칼럼은 제2 방향(이것은 도 2a 내지 도 2c 및 도 5a 내지 도 5c에서 수직 방향임)에 실질적으로 평행하다. 몇몇 실시형태에서, 제1 방향(이것은 도 2a 내지 도 2c 및 도 5a 내지 도 5c에서 수평 방향임)에서의 각각의 칼럼의 사이즈인 SCOL은 셀(200A 및 200B)의 각각의 사이즈(SW)의 정수배이고, 그 결과, SCOL = n * SW = m * (n * Pp)인데, 여기서 n은 정수이고 n ≥ 1이다. 도 2c에서, n = 1이고, 그 결과, SCOL = SW = m * Pp이다. 몇몇 실시형태에서, n은 1 이외의 양의 정수이다.
레이아웃 다이어그램(520C)에서, 다른 배치 중에서도: 레이아웃(520A)의 인스턴스는 row(i) 및 대응하는 col(j)-col(j+3)의 교차점에 배치/위치 결정되고; 레이아웃 다이어그램(520B)의 인스턴스는 row(i+1) 및 대응하는 col(j)-cool(j+3)의 교차점에 배치/위치 결정된다. 이점으로서, 상기에서 논의되는 레이아웃 다이어그램(520A 및 520B)의 각각에서의 비대칭성은, 레이아웃 다이어그램(520B) 상에 레이아웃 다이어그램(520A)을 적층하는 것을 용이하게 하고, 그 반대도 용이하게 한다. 상기에서 논의되는 레이아웃 다이어그램(520A 및 520B)의 각각에서의 비대칭성에 기인하여, 그리고 칼럼 단위 기반으로, 레이아웃 다이어그램(520A)의 각각의 인스턴스에서의 PG 세그먼트(524A)는 레이아웃 다이어그램(520B)의 각각의 인스턴스에서의 PG 세그먼트(522B)와 실질적으로 정렬된다. 도 5c에서, PG 세그먼트(524A 및 522B)의 중첩하는 인스턴스는 전압 VSS를 위해 지정된다. 도 5c에서, 레이아웃 다이어그램(520A)에서의 PG 세그먼트(522A) 및 레이아웃 다이어그램(520B)에서의 PG 세그먼트(524B)의 인스턴스는 전압 VDD를 위해 지정된다. 몇몇 실시형태에서, PG 세그먼트(524A 및 522B)의 중첩하는 인스턴스는 VSS 이외의 전압을 위해 지정된다. 도 5c에서, 레이아웃 다이어그램(520B)에서의 PG 세그먼트(522A 및 524B)의 인스턴스는 전압 VDD를 위해 지정된다. 몇몇 실시형태에서, 레이아웃 다이어그램(520B)의 인스턴스는 레이아웃 다이어그램(520A)의 대응하는 인스턴스 상에 적층된다.
몇몇 실시형태에서, 로우의 제2 방향(이것은 도 2a 내지 도 2c 및 도 5a 내지 도 5c에서 수직 방향임)에서의 사이즈는 상이할 수도 있다. 예를 들면, row(i+1)의 제2 방향에서의 사이즈는 홀수 정수인 Q 개수의 트랙(도시되지 않음)일 수도 있을 것인데, 여기서, Q > 5이다. 그러한 실시형태에서, 셀(200B)(이것은 레이아웃 다이어그램(520B)에 포함됨)의 한 버전은 row(i+1)의 사이즈에 적합하도록 사이즈가 정해질 것이고, 그 결과로서 당연히 셀(200B)의 그러한 버전은 Q 개의 핀을 포함할 것이다.
도 6은, 몇몇 실시형태에 따른, 레이아웃을 생성하는 방법(600)의 플로우차트이다. 몇몇 실시형태에서, 방법(600)은 레이아웃 다이어그램(200C, 420C, 520C, 또는 등등)의 인스턴스를 생성하기 위해 사용된다. 방법(600)은 셀(200A-200B)을 포함하는 레이아웃 다이어그램의 다른 인스턴스를 생성하는 데 적용 가능하다. 방법(600)은, 몇몇 실시형태에 따라, 예를 들면, EDA 시스템(1000)(도 10)을 사용하여 구현 가능하다.
도 7a 내지 도 7c는, 몇몇 실시형태에 따른, 대응하는 레이아웃 다이어그램(702-706)이다. 도 7b의 레이아웃 다이어그램(704)은, 몇몇 셀로 채워진 도 7a의 레이아웃 다이어그램(702)의 한 버전이다. 도 7c의 레이아웃 다이어그램(706)은, 추가적인 셀로 채워진 도 7b의 레이아웃 다이어그램(704)의 한 버전이다. 도 7a 내지 도 7c는 도 6의 논의의 맥락에서 더 상세히 논의될 것이다.
도 6으로 돌아가서, 방법(600)은 블록(602-606)을 포함한다. 블록(602)에서, 레이아웃 다이어그램은 제1 방향(예를 들면, 수평 방향)에 실질적으로 평행한 짝수 및 홀수 개의, 단일 셀 높이 로우의 그리드로 편제되는데, row(i)의 경우, i는 정수이고 i ≥ 1이다. 그러한 레이아웃 다이어그램의 예는 도 7a의 레이아웃 다이어그램(702)이다. 레이아웃 다이어그램(702)은 설명의 단순화 및 간략화를 위해 단순화된다는 것을 유의한다. 몇몇 실시형태에서, 레이아웃 다이어그램(702)은 상이한 개수의 로우를 포함한다. 몇몇 실시형태에서, 레이아웃 다이어그램(702)에서의 로우의 각각은 제1 방향에서, 도 7a에서 도시되는 것과는 상이한 사이즈를 갖는다. 몇몇 실시형태에서, 레이아웃 다이어그램(702)에서의 로우의 각각은 제2 방향에서, 도 7a에서 도시되는 것과 상이한 사이즈를 갖는다. 블록(602)으로부터, 플로우는 블록(604)로 진행한다.
블록(604)에서, 하나 이상의 헤테로 적층 가능 셀이, 그리드의 대응하는 로우 내의 대응하는 위치에 배치된다. 특히, 하나 이상의 셀은, row(i+1) 내의 주어진 헤테로 적층 가능 셀에 대해, 제2 방향(예를 들면, 수직 방향)과 관련하여, row(i) 또는 row(i+2) 내에, 주어진 헤테로 적층 가능 셀과 중첩하는 어떠한 헤테로 적층 가능 셀도 존재하지 않도록 배치된다. 헤테로 적층 가능 셀의 예는, 도 7b에서의 헤테로 적층 가능 셀(700B)이다. 헤테로 적층 가능 셀(700B)은, 예를 들면, 도 2b의 헤테로 적층 가능 셀(200B)에 대응한다. 도 7b에서, 헤테로 적층 가능 셀(700B)의 인스턴스는, 비록 헤테로 적층 가능 셀(700B)의 다른 인스턴스가 로우 1 또는 로우 3에 배치되지 않더라도, 로우 2에 배치된다. 또한 도 7b에서, 헤테로 적층 가능 셀(700B)의 두 인스턴스는, 비록 헤테로 적층 가능 셀(700B)의 다른 인스턴스가 로우 3 또는 로우 5에 배치되지 않더라도, 로우 4에서 서로의 바로 옆에 배치된다. 헤테로 적층 가능 셀(700B)의 추가적인 인스턴스가, 예를 들면, 로우 3에 배치된다면, 헤테로 적층 가능 셀(700B)의 추가적인 인스턴스는, 헤테로 적층 가능 셀(700B)의 추가적인 인스턴스가, 제2 방향과 관련하여, 로우 2에서의 헤테로 적층 가능 셀(700B)의 하나의 인스턴스 및 로우 4에서의 헤테로 적층 가능 셀(700B)의 두 개의 인스턴스와 중첩하지 않도록, 로우 3의 위치에 배치되어야만 한다. 블록(604)으로부터, 플로우는 블록(606)으로 진행한다.
블록(606)에서, 하나 이상의 팬 적층 가능 셀이 그리드의 대응하는 로우 내의 대응하는 위치에 배치된다. 팬 적층 가능 셀의 예는 도 7c에서의 팬 적층 가능 셀(700A)이다. 팬 적층 가능 셀(700A)은, 예를 들면, 도 2a의 팬 적층 가능 셀(200A)에 대응한다. 팬 적층 가능이기 때문에, 셀(700A)의 인스턴스는, 제2 방향과 관련하여, 팬 적층 가능 셀(700A)의 다른 인스턴스 또는 헤테로 적층 가능 셀(700B)의 인스턴스와 중첩하도록 로우에서 배치될 수 있다. 도 7c에서, 팬 적층 가능 셀(700A)의 하나의 인스턴스는, 제2 방향과 관련하여, 로우 3에서의 팬 적층 가능 셀(700A)의 하나의 인스턴스가, 로우 2에서의 헤테로 적층 가능 셀(700B)의 하나의 인스턴스, 로우 2에서의 팬 적층 가능 셀(700A)의 하나의 인스턴스, 로우 4에서의 헤테로 적층 가능 셀(700B)의 두 개의 인스턴스 및 로우 4에서의 팬 적층 가능 셀(700A)의 하나의 인스턴스와 중첩하도록, 로우 3에서 배치된다.
도 8은, 몇몇 실시형태에 따른, 표준 셀의 레이아웃 다이어그램을 생성하는 방법(800)의 플로우차트이다.
방법(600)은, 몇몇 실시형태에 따라, 예를 들면, EDA 시스템(1000)(도 10)을 사용하여 구현 가능하다. 몇몇 실시형태에서, 방법(800)은 팬 적층 가능 셀의 레이아웃 다이어그램을 생성하기 위해 사용된다. 몇몇 실시형태에서, 방법(800)은 홀수 개 핀 높이의 표준 팬 적층 가능 셀의 레이아웃 다이어그램을 생성하기 위해 사용된다. 홀수 개 핀 높이, 표준 팬 적층 가능 셀의 예는 도 2a의 셀(200A)이다. 몇몇 실시형태에서, 방법(800)은 헤테로 적층 가능 셀의 레이아웃 다이어그램을 생성하기 위해 사용된다. 몇몇 실시형태에서, 방법(800)은 홀수 개 핀 높이의 표준 헤테로 적층 가능 셀의 레이아웃 다이어그램을 생성하기 위해 사용된다. 홀수 개 핀 높이의 표준 헤테로 적층 가능 셀의 예는 도 2b의 셀(200B)이다. 몇몇 실시형태에서, 방법(800)은 다른 표준 셀의 레이아웃 다이어그램을 생성하기 위해 사용된다.
도 8에서, 방법(800)은 블록(822-836)을 포함한다. 블록(822)에서, 핀 패턴이 생성된다. 팬 적층 가능 셀에서의 핀 패턴의 예는 팬 적층 가능 셀(200A)에서의 핀 패턴(204N, 204P 및 206)이다. 헤테로 적층 가능 셀에서의 핀 패턴의 예는 셀(200B)에서의 핀 패턴(204N, 204P, 205N, 205P 및 206)이다. 블록(822)으로부터, 플로우는 블록(824)으로 진행한다. 블록(824)에서, 핀 패턴은 제1 방향에 실질적으로 평행하게 배열된다. 도 2a에서의 팬 적층 가능 셀(200A) 및 도 2b에서의 헤테로 적층 가능 셀(200B)의 예에서, 제1 방향은 수평이다. 블록(824)으로부터, 플로우는 블록(826)으로 진행한다. 블록(826)에서, 핀 패턴 중 적어도 하나는 더미 핀 패턴으로서 지정된다. 팬 적층 가능 셀(200A)의 예에서, track(i), track(i+2) 및 track(i+4) 상의 핀 패턴(206)은 더미 핀 패턴이다. 도 2b에서의 헤테로 적층 가능 셀(200B)의 예에서, track(i+2) 상의 핀 패턴(206)은 더미 핀 패턴이다. 블록(826)으로부터, 플로우는 블록(827)으로 진행한다.
도 8의 블록(827)에서, 핀 패턴 중 적어도 하나는 액티브 핀 패턴으로서 지정된다. 도 2a의 팬 적층 가능 셀(200A)의 예에서, 핀 패턴(204N 및 204P)은 액티브 핀 패턴이다. 도 2b에서의 헤테로 적층 가능 셀(200B)의 예에서, 핀 패턴(204N, 204P, 205N 및 205P)은 액티브 핀 패턴으로서 지정된다. 블록(827)으로부터, 플로우는 블록(828)으로 진행한다. 블록(828)에서, 적어도 하나의 게이트 패턴이 생성된다. 게이트 패턴의 예는 팬 적층 가능 셀(200A)에서의 게이트 패턴(208A) 및 헤테로 적층 가능 셀(200B)에서의 게이트 패턴(208B)이다.
블록(828)으로부터, 플로우는 블록(830)으로 진행한다. 블록(830)에서, 적어도 하나의 게이트 패턴은 제2 방향에 실질적으로 평행하게 배열되되, 제2 방향은 제1 방향에 실질적으로 수직이다. 도 2a에서의 팬 적층 가능 셀(200A) 및 도 2b에서의 헤테로 적층 가능 셀(200B)의 예에서, 제2 방향은 수직이다. 블록(830)으로부터, 플로우는 블록(832)으로 진행한다. 블록(832)에서, 팬 적층 가능 셀(200A)의 예에서, 게이트 패턴(208A)은 핀 패턴(204N, 204P 및 206) 위에 배치된다. 헤테로 적층 가능 셀(200B)의 예에서, 게이트 패턴(208A)은 핀 패턴(204N, 204P, 205N, 205P 및 206) 위에 배치된다. 블록(832)으로부터, 플로우는 블록(834)으로 진행한다. 블록(834)에서, 셀은 홀수 개수의 핀 패턴을 포함하는 것으로 정의된다. 셀(200A) 및 셀(200B)의 예의 각각은 홀수 개수의 핀 패턴을 포함한다. 블록(834)으로부터, 플로우는 블록(836)으로 진행한다. 블록(836)에서, 레이아웃에 기초하여, (A) 하나 이상의 반도체 마스크 또는 (B) 미완성(inchoate) 반도체 집적 회로의 레이어 내의 적어도 하나의 컴포넌트, 중 적어도 하나가 제조된다. 하기의 도 10의 논의를 참조한다.
몇몇 실시형태에서, 도 8의 블록(834)은 다음을 포함한다: 셀의 배치 및 배선(place-and-route; PR) 경계를 실질적으로 직사각형이 되도록 설정하는 것; PR 경계의 제1 및 제2 에지를, 제1 방향에 실질적으로 평행하도록 배열하는 것; 및 제1 및 제2 에지 중 어느 것도 핀 패턴 중 임의의 것과 중첩하지 않도록, 제1 및 제2 에지를 배치하는 것. PR 경계의 예는 도 2a의 셀(200A)의 PR 경계(210A) 및 도 2b의 셀(200B)의 PR 경계(210B)를 포함한다. 제1 및 제2 에지의 예는 셀(200A)의 PR 경계(210A)의 상부 에지(214A) 및 하부 에지(218A), 및 셀(200B)의 PR 경계(210B)의 상부 에지(214B) 및 하부 에지(218B)를 포함한다. 셀(200A)의 예에서, 핀(204N, 204P 및 206) 중 어느 것도 상부 에지(214A)와도 하부 에지(218A)와도 중첩하지 않는다. 셀(200B)의 예에서, 핀(204N, 204P, 205N, 205P 및 206) 중 어느 것도 상부 에지(214B)와도 하부 에지(218B)와도 중첩하지 않는다.
몇몇 실시형태에서, 도 8의 블록(834)은 5 개의 핀 패턴을 포함하도록 셀을 구성하는 것을 포함한다. 도 2a의 셀(200A) 및 도 2b의 셀(200B)의 예의 각각은 5 개의 핀 패턴을 포함한다. 몇몇 실시형태에서, 블록(834)은 다음을 더 포함한다: 5 개의 핀 패턴 중 적어도 2 개를 액티브 핀 패턴으로 지정하는 것. 셀(200A)의 예에서, 핀 패턴(204N 및 204P)은 액티브 핀 패턴으로서 지정된다. 몇몇 실시형태에서, 블록(834)은 다음을 더 포함한다: 5 개의 핀 패턴 중 적어도 4 개를 액티브 핀 패턴으로 지정하는 것. 셀(200B)의 예에서, 핀 패턴(204N, 204P, 205N 및 205P)은 액티브 핀 패턴으로서 지정된다.
몇몇 실시형태에서, 도 8의 블록(834)은, 제2 방향에서의 적층과 관련하여, 팬 적층 가능하도록 셀을 구성하는 것을 포함한다. 도 2a의 셀(200A)의 예는 팬 적층 가능하다.
몇몇 실시형태에서, 도 8의 블록(834)은, 제2 방향에서의 적층과 관련하여, 헤테로 적층 가능하도록 셀을 구성하는 것을 포함한다. 도 2b의 셀(200B)의 예는 헤테로 적층 가능하다.
도 9는, 몇몇 실시형태에 따른, 전자 설계 자동화(EDA) 시스템(900)의 블록도이다.
몇몇 실시형태에서, EDA 시스템(900)은 APR 시스템을 포함한다. 도 6의 방법(600) 및/또는 도 8의 방법(800)은, 몇몇 실시형태에 따라, 예를 들면, EDA 시스템(900)을 사용하여 구현 가능하다.
몇몇 실시형태에서, EDA 시스템(900)은, 하드웨어 프로세서(902) 및 비일시적 컴퓨터 판독 가능한 저장 매체(904)를 포함하는 범용 컴퓨팅 디바이스이다. 저장 매체(904)는, 다른 것 중에서도, 컴퓨터 프로그램 코드(906), 즉 실행가능 명령어의 세트로 인코딩된다, 즉, 컴퓨터 프로그램 코드(906), 즉 실행가능 명령어를 포함한다. 하드웨어 프로세서(902)에 의한 명령어(906)의 실행은, 하나 이상의 실시형태(이하, 언급된 프로세스 및/또는 방법)에 따른, 예를 들면, 도 5의 방법 중 일부 또는 전체를 구현하는 EDA 툴을 (적어도 부분적으로) 나타낸다.
프로세서(902)는 버스(908)를 통해 컴퓨터 판독 가능한 저장 매체(904)에 전기적으로 커플링된다. 프로세서(902)는 또한 버스(908)에 의해 I/O 인터페이스(910)에 전기적으로 커플링된다. 네트워크 인터페이스(912)는 또한 버스(908)를 통해 프로세서(902)에 전기적으로 연결된다. 네트워크 인터페이스(912)는, 프로세서(902) 및 컴퓨터 판독 가능한 저장 매체(904)가 네트워크(914)를 통해 외부 엘리먼트에 연결 가능하도록, 네트워크(914)에 연결된다. 프로세서(902)는, 시스템(900)으로 하여금 언급된 프로세스 및/또는 방법 중 일부 또는 전체를 수행하도록 사용 가능하게 하기 위해 컴퓨터 판독 가능한 저장 매체(904)에 인코딩되는 컴퓨터 프로그램 코드(906)를 실행하도록 구성된다. 하나 이상의 실시형태에서, 프로세서(902)는 중앙 프로세싱 유닛(central processing unit; CPU), 다중 프로세서, 분산형 프로세싱 시스템, 주문형 집적 회로(application specific integrated circuit; ASIC), 및/또는 적절한 프로세싱 유닛이다.
하나 이상의 실시형태에서, 컴퓨터 판독 가능한 저장 매체(904)는 전자, 자기, 광학, 전자기, 적외선, 및/또는 반도체 시스템(또는 장치 또는 디바이스)이다. 예를 들면, 컴퓨터 판독 가능한 저장 매체(904)는, 반도체 또는 솔리드 스테이트 메모리, 자기 테이프, 착탈식 컴퓨터 디스켓, 랜덤 액세스 메모리(random access memory; RAM), 리드 온리 메모리(read-only memory; ROM), 강성의(rigid) 자기 디스크, 및/또는 광학 디스크를 포함한다. 광학 디스크를 사용하는 하나 이상의 실시형태에서, 컴퓨터 판독 가능한 저장 매체(904)는 콤팩트 디스크 리드 온리 메모리(compact disk-read only memory; CD-ROM), 콤팩트 디스크 리드/라이트(compact disk-read/write; CD-R/W), 및/또는 디지털 비디오 디스크(digital video disc; DVD)를 포함한다.
하나 이상의 실시형태에서, 저장 매체(904)는, 시스템(900)으로 하여금 (그러한 실행이 (적어도 부분적으로) EDA 툴을 나타내는 경우) 언급된 프로세스 및/또는 방법 중 일부 또는 전체를 수행하도록 사용 가능하게 하도록 구성되는 컴퓨터 프로그램 코드(906)를 저장한다. 하나 이상의 실시형태에서, 저장 매체(904)는 언급된 프로세스 및/또는 방법 중 일부 또는 전체를 수행하는 것을 용이하게 하는 정보를 또한 저장한다. 하나 이상의 실시형태에서, 저장 매체(904)는 본원에서 개시되는 바와 같은 그러한 표준 셀을 포함하는 표준 셀의 라이브러리(907)를 저장한다.
EDA 시스템(900)은 I/O 인터페이스(910)를 포함한다. I/O 인터페이스(910)는 외부 회로부에 커플링된다. 하나 이상의 실시형태에서, I/O 인터페이스(910)는 정보 및 커맨드를 프로세서(902)로 전달하기 위한 키보드, 키패드, 마우스, 트랙볼, 트랙패드, 터치스크린, 및/또는 커서 방향 키를 포함한다.
EDA 시스템(900)은 또한 프로세서(902)에 커플링되는 네트워크 인터페이스(912)를 포함한다. 네트워크 인터페이스(912)는, 시스템(900)이, 하나 이상의 다른 컴퓨터 시스템이 연결되는 네트워크(914)와 통신하는 것을 허용한다. 네트워크 인터페이스(912)는, 블루투스(BLUETOOTH), 와이파이(WIFI), 와이맥스(WIMAX), GPRS 또는 WCDMA와 같은 무선 네트워크 인터페이스; 또는 이더넷(ETHERNET), USB 또는 IEEE-1364와 같은 유선 네트워크 인터페이스를 포함한다. 하나 이상의 실시형태에서, 언급된 프로세스 및/또는 방법 중 일부 또는 전체는 둘 이상의 시스템(900)에서 구현된다.
시스템(900)은 I/O 인터페이스(910)를 통해 정보를 수신하도록 구성된다. I/O 인터페이스(910)를 통해 수신되는 정보는, 명령어, 데이터, 설계 룰(design rule), 표준 셀의 라이브러리, 및/또는 프로세서(902)에 의한 프로세싱을 위한 다른 파라미터 중 하나 이상을 포함한다. 정보는 버스(908)를 통해 프로세서(902)로 전달된다. EDA 시스템(900)은 I/O 인터페이스(910)를 통해 UI에 관련되는 정보를 수신하도록 구성된다. 정보는 유저 인터페이스(UI)(942)로서 컴퓨터 판독 가능한 매체(904)에 저장된다.
몇몇 실시형태에서, 언급된 프로세스 및/또는 방법 중 일부 또는 전체는 프로세서에 의한 실행을 위한 독립형 소프트웨어 애플리케이션으로서 구현된다. 몇몇 실시형태에서, 언급된 프로세스 및/또는 방법 중 일부 또는 전체는 추가적인 소프트웨어 애플리케이션의 일부인 소프트웨어 애플리케이션으로서 구현된다. 몇몇 실시형태에서, 언급된 프로세스 및/또는 방법 중 일부 또는 전체는 소프트웨어 애플리케이션에 대한 플러그인(plug-in)으로서 구현된다. 몇몇 실시형태에서, 언급된 프로세스 및/또는 방법 중 적어도 하나는 EDA 툴의 일부인 소프트웨어 애플리케이션으로서 구현된다. 몇몇 실시형태에서, 언급된 프로세스 및/또는 방법 중 일부 또는 전체는 EDA 시스템(900)에 의해 사용되는 소프트웨어 애플리케이션으로서 구현된다. 몇몇 실시형태에서, 표준 셀을 포함하는 레이아웃은, CADENCE DESIGN SYSTEMS, Inc.로부터 입수 가능한 VIRTUOSO®과 같은 툴 또는 다른 적절한 레이아웃 생성 툴을 사용하여 생성된다.
몇몇 실시형태에서, 프로세스는 비일시적 컴퓨터 판독 가능한 기록 매체에 저장되는 프로그램의 기능으로서 실현된다. 비일시적 컴퓨터 판독 가능한 기록 매체의 예는, 외부/착탈식 및/또는 내부/내장형 저장 또는 메모리 유닛, 예를 들면, DVD와 같은 광학 디스크, 하드 디스크와 같은 자기 디스크, ROM, RAM, 메모리 카드, 및 등등과 같은 반도체 메모리 중 하나 이상을 포함하지만, 그러나 이들로 제한되지는 않는다.
도 10은, 몇몇 실시형태에 따른, 집적 회로(IC) 제조 시스템(1000), 및 그와 관련되는 IC 제조 플로우의 블록도이다. 몇몇 실시형태에서, 레이아웃 다이어그램에 기초하여, (A) 하나 이상의 반도체 마스크 또는 (B) 미완성 반도체 집적 회로의 레이어 내의 적어도 하나의 컴포넌트, 중 적어도 하나가 제조 시스템(1000)을 사용하여 제조된다.
도 10에서, IC 제조 시스템(1000)은, 설계, 개발, 및 제조 사이클 및/또는 IC 디바이스(1060)를 제조하는 것과 관련되는 서비스에서 서로 상호 작용하는, 설계 하우스(1020), 마스크 하우스(1030), 및 IC 제조자/제작자(fabricator; "팹(fab)")(1050)와 같은 엔티티를 포함한다. 시스템(1000) 내의 엔티티는 통신 네트워크에 의해 연결된다. 몇몇 실시형태에서, 통신 네트워크는 단일의 네트워크이다. 몇몇 실시형태에서, 통신 네트워크는, 인트라넷 및 인터넷과 같은 여러 가지 상이한 네트워크이다. 통신 네트워크는 유선 및/또는 무선 통신 채널을 포함한다. 각각의 엔티티는 다른 엔티티 중 하나 이상과 상호 작용하고 다른 엔티티 중 하나 이상으로 서비스를 제공하고 및/또는 다른 엔티티 중 하나 이상으로부터 서비스를 수신한다. 몇몇 실시형태에서, 설계 하우스(1020), 마스크 하우스(1030), 및 IC 팹(1050) 중 두 개 이상이 단일의 더 큰 회사에 의해 소유된다. 몇몇 실시형태에서, 설계 하우스(1020), 마스크 하우스(1030) 및 IC 팹(1050) 중 둘 이상이 공통 시설에서 공존하며 공통 리소스를 사용한다.
설계 하우스(또는 설계 팀)(1020)는 IC 설계 레이아웃(1022)을 생성한다. IC 설계 레이아웃(1022)은 IC 디바이스(1060)를 위해 설계되는 다양한 기하학적 패턴을 포함한다. 기하학적 패턴은, 제조될 IC 디바이스(1060)의 다양한 컴포넌트를 구성하는 금속, 산화물, 또는 반도체 레이어의 패턴에 대응한다. 다양한 레이어가 결합하여 다양한 IC 피쳐를 형성한다. 예를 들면, IC 설계 레이아웃(1022) 중 일부는 다양한 IC 피쳐, 예컨대, 반도체 기판(예컨대 실리콘 웨이퍼)에 형성될 활성 영역, 게이트 전극, 소스 및 드레인, 레이어간 배선(interlayer interconnection)의 금속 라인 또는 비아, 및 패드를 본딩하기 위한 개구, 및 반도체 기판 상에 배치되는 다양한 재료 레이어를 포함한다. 설계 하우스(1020)는 IC 설계 레이아웃(1022)을 형성하기 위한 적절한 설계 프로시져를 구현한다. 설계 프로시져는, 로직 설계, 물리적 설계 또는 배치 및 배선 중 하나 이상을 포함한다. IC 설계 레이아웃(1022)은 기하학적 패턴의 정보를 구비하는 하나 이상의 데이터 파일에서 제시된다. 예를 들면, IC 설계 레이아웃(1022)은 GDSII 파일 포맷 또는 DFII 파일 포맷으로 표현될 수 있다.
마스크 하우스(1030)는 데이터 준비(data preparation; 1032) 및 마스크 제조(1044)를 포함한다. 마스크 하우스(1030)는, IC 설계 레이아웃(1022)에 따라 IC 디바이스(1060)의 다양한 레이어를 제조하기 위해 사용될 하나 이상의 마스크를 제조하기 위해 IC 설계 레이아웃(1022)을 사용한다. 마스크 하우스(1030)는 마스크 데이터 준비(mask data preparation; 1032)를 수행하는 데, 이 경우 IC 설계 레이아웃(1022)은 대표 데이터 파일(representative data file; "RDF")로 변환된다. 마스크 데이터 준비(1032)는 마스크 제조(1044)에 RDF를 제공한다. 마스크 제조(1044)는 마스크 노광기(mask writer)를 포함한다. 마스크 노광기는 RDF를, 마스크(레티클) 또는 반도체 웨이퍼와 같은 기판 상의 이미지로 변환한다. 설계 레이아웃은, 마스크 노광기의 특정한 특성 및/또는 IC 팹(1050)의 요건을 준수하도록 마스크 데이터 준비(1032)에 의해 조작된다. 도 10에서, 마스크 데이터 준비(1032) 및 마스크 제조(1044)는 별개의 엘리먼트로서 예시되어 있다. 몇몇 실시형태에서, 마스크 데이터 준비(1032) 및 마스크 제조(1044)는 일괄적으로 마스크 데이터 준비로 칭해질 수 있다.
몇몇 실시형태에서, 마스크 데이터 준비(1032)는, 회절, 간섭, 다른 프로세스 효과 및 등등으로부터 발생할 수 있는 것과 같은 이미지 에러를 보상하기 위해 리소그래피 향상 기술을 사용하는 광학 근접 보정(optical proximity correction; OPC)을 포함한다. OPC는 IC 설계 레이아웃(1022)을 조정한다. 몇몇 실시형태에서, 마스크 데이터 준비(1032)는, 축외 조명(off-axis illumination), 서브 해상도 지원 피쳐(sub-resolution assist feature), 위상 시프팅 마스크, 다른 적절한 기술, 및 등등 또는 이들의 조합과 같은 추가적인 해상도 향상 기술(resolution enhancement techniques; RET)을 포함한다. 몇몇 실시형태에서, OPC를 역 이미징 문제로서 취급하는 역 리소그래피 기술(inverse lithography technology; ILT)이 또한 사용된다.
몇몇 실시형태에서, 마스크 데이터 준비(1032)는, 충분한 마진을 보장하기 위해, 반도체 제조 프로세스에서의 가변성을 고려하기 위해, 및 등등을 위해, 소정의 기하학적 및/또는 연결성 제약을 포함하는 마스크 생성 규칙의 세트를 가지고 OPC의 프로세스를 거친 IC 설계 레이아웃을 체크하는 마스크 룰 체커(mask rule checker; MRC)를 포함한다. 몇몇 실시형태에서, MRC는 마스크 제조(1044) 동안의 제한을 보상하기 위해 IC 설계 레이아웃을 수정하는데, 이것은 마스크 생성 규칙을 충족하기 위해 OPC에 의해 수행되는 수정의 일부를 취소할 수도 있다.
몇몇 실시형태에서, 마스크 데이터 준비(1032)는, IC 디바이스(1060)를 제조하기 위해 IC 팹(1050)에 의해 구현될 프로세싱을 시뮬레이팅하는 리소그래피 프로세스 검사(lithography process checking; LPC)를 포함한다. LPC는 IC 설계 레이아웃(1022)에 기초하여 이 프로세싱을 시뮬레이팅하여 IC 디바이스(1060)와 같은 시뮬레이팅된 제조 디바이스(simulated manufactured device)를 생성한다. LPC 시뮬레이션에서의 프로세싱 파라미터는, IC 제조 사이클의 다양한 프로세스와 관련되는 파라미터, IC를 제조하기 위해 사용되는 툴과 관련되는 파라미터, 및/또는 제조 프로세스의 다른 양태를 포함할 수 있다. LPC는, 에어리얼 이미지 콘트라스트(aerial image contrast), 초점 심도(depth of focus; "DOF"), 마스크 오차 보강 인자(mask error enhancement factor; "MEEF"), 다른 적절한 인자, 및 등등 또는 이들의 조합과 같은 다양한 인자를 고려한다. 몇몇 실시형태에서, 시뮬레이팅된 제조 디바이스가 LPC에 의해 생성된 이후, 시뮬레이팅된 디바이스가 형상에서 설계 룰을 만족시킬 만큼 충분히 가깝지 않으면, OPC 및/또는 MRC가 반복되어 IC 설계 레이아웃(1022)을 추가로 개선한다(refine).
마스크 데이터 준비(1032)의 상기 설명은 명확성의 목적을 위해 단순화되었다는 것이 이해되어야 한다. 몇몇 실시형태에서, 데이터 준비(1032)는 제조 룰에 따라 IC 설계 레이아웃을 수정하기 위한 로직 동작(logic operation; LOP)과 같은 추가적인 피쳐를 포함한다. 추가적으로, 데이터 준비(1032) 동안 IC 설계 레이아웃(1022)에 적용되는 프로세스는 여러 가지 상이한 순서로 실행될 수도 있다.
마스크 데이터 준비(1032) 이후 그리고 마스크 제조(1044) 동안, 수정된 IC 설계 레이아웃에 기초하여 마스크 또는 마스크의 그룹이 제조된다. 몇몇 실시형태에서, 수정된 IC 설계 레이아웃에 기초하여 마스크(포토 마스크 또는 레티클) 상에 패턴을 형성하기 위해 전자 빔(electron-beam; e-빔) 또는 다수의 e-빔의 메커니즘이 사용된다. 마스크는 다양한 기술로 형성될 수 있다. 몇몇 실시형태에서, 마스크는 바이너리 기술을 사용하여 형성된다. 몇몇 실시형태에서, 마스크 패턴은 불투명 영역 및 투명 영역을 포함한다. 웨이퍼 상에 코팅된 이미지 감광 재료 레이어(예를 들면, 포토레지스트)를 노광하기 위해 사용되는 방사선 빔, 예컨대 자외선(UV) 빔은 불투명 영역에 의해 차단되고 투명 영역을 통해 투과한다. 하나의 예에서, 바이너리 마스크는, 투명 기판(예를 들면, 용융된 석영) 및 마스크의 불투명 영역에 코팅되는 불투명한 재료(예를 들면, 크롬)를 포함한다. 다른 예에서, 마스크는 위상 시프트 기술을 사용하여 형성된다. 위상 시프트 마스크(phase shift mask; PSM)에서, 마스크 상에 형성되는 패턴의 다양한 피쳐는, 해상도 및 이미징 품질을 향상시키기 위해 적절한 위상차를 갖도록 구성된다. 다양한 예에서, 위상 시프트 마스크는 감쇠된 PSM 또는 교대하는 PSM일 수 있다. 마스크 제조(1044)에 의해 생성되는 마스크(들)는 다양한 프로세스에서 사용된다. 예를 들면, 그러한 마스크(들)는, 반도체 웨이퍼 내에 다양한 도핑 영역을 형성하기 위한 이온 주입 프로세스에서, 반도체 웨이퍼 내에 다양한 에칭 영역을 형성하기 위한 에칭 프로세스에서, 및/또는 다른 적절한 프로세스에서 사용된다.
IC 팹(1050)은, 여러가지 상이한 IC 제품의 제조를 위한 하나 이상의 제조 설비를 포함하는 IC 제조 사업장이다. 몇몇 실시형태에서, IC 팹(1050)은 반도체 파운드리(semiconductor foundry)이다. 예를 들면, 복수의 IC 제품의 프론트 엔드 제조(라인 프론트 엔드(front-end-of-line: FEOL) 제조)를 위한 제조 설비가 있을 수도 있는 반면, 제2 제조 설비가 IC 제품의 배선 및 패키징을 위한 백 엔드 제조(라인 백엔드(back-end-of-line; BEOL) 제조)를 제공할 수도 있고, 제3 제조 설비가 파운드리 비즈니스를 위한 다른 서비스를 제공할 수도 있다.
IC 팹(1050)은 IC 디바이스(1060)를 제조하기 위해 마스크 하우스(1030)에 의해 제조되는 마스크(또는 마스크들)를 사용한다. 따라서, IC 팹(1050)은 IC 디바이스(1060)를 제조하기 위해 IC 설계 레이아웃(1022)을 적어도 간접적으로 사용한다. 몇몇 실시형태에서, 반도체 웨이퍼(1052)는 IC 디바이스(1060)를 형성하기 위해 마스크(또는 마스크들)를 사용하여 IC 팹(1050)에 의해 제조된다. 반도체 웨이퍼(1052)는 실리콘 기판 또는 재료 레이어가 상부에 형성된 다른 적절한 기판을 포함한다. 반도체 웨이퍼는 다양한 도핑 영역, 유전체 피쳐, 다중 레벨 배선, 및 등등(후속 제조 단계에서 형성됨) 중 하나 이상을 더 포함한다.
집적 회로(IC) 제조 시스템(예를 들면, 도 10의 시스템(1000)), 및 그와 관련되는 IC 제조 플로우에 관한 세부 사항은, 예를 들면, 2016년 2월 9일자로 허여된 미국 특허 제9,256,709호, 2015년 10월 1일자로 공개된 미국 공개 공보 제20150278429호, 2014년 2월 6일자로 공개된 미국 공개 공보 제20140040838호, 및 2007년 8월 21일자로 허여된 미국 특허 제7,260,442호에서 발견되는데, 이들 각각의 전체는 참조에 의해 본원에 통합된다.
한 실시형태에서, 반도체 디바이스는: 제1 방향에 실질적으로 평행하게 연장되는 핀 - 핀 중 적어도 하나는 더미 핀이고; 핀 중 적어도 하나는 액티브 핀임 - ; 및 핀 중 대응하는 핀 위에 형성되고 제2 방향 - 제2 방향은 제1 방향에 실질적으로 수직임 - 에 실질적으로 평행하게 연장되는 적어도 하나의 게이트 구조체를 포함하고; 핀 및 적어도 하나의 게이트 구조체는, 홀수 개수의 핀을 포함하는 셀 영역에 배치된다. 한 실시형태에서, 셀 영역은 실질적으로 직사각형이며 제1 방향에 실질적으로 평행한 제1 및 제2 에지를 구비하며; 제1 및 제2 에지 중 어느 것도 핀 중 임의의 것과 중첩하지 않는다. 한 실시형태에서, 셀 영역은 5 개의 핀을 포함하고; 셀 영역은 제2 방향에서 5 개의 핀의 사이즈를 갖는다. 한 실시형태에서, 5 개의 핀 중 적어도 2 개는 액티브 핀이다. 한 실시형태에서, 5 개의 핀 중 4 개는 액티브 핀이다. 한 실시형태에서, 셀 영역은, 제2 방향에서의 적층과 관련하여, 팬 적층 가능하다. 한 실시형태에서, 셀 영역은, 제2 방향에서의 적층과 관련하여, 헤테로 적층 가능하다.
한 실시형태에서, 반도체 디바이스는: 셀 영역 - 셀 영역의 각각은 제1 방향에 실질적으로 평행하게 연장하는 핀을 포함하고, 핀 중 적어도 하나는 더미 핀이고, 핀 중 적어도 하나는 액티브 핀임 - ; 및 핀 중 대응하는 핀 위에 형성되며 제2 방향 - 제2 방향은 제1 방향에 실질적으로 수직임 - 에 실질적으로 평행하게 연장되는 게이트 구조체를 포함하고; 제2 방향에서의 적층과 관련하여, 셀 영역 중 적어도 제1 셀 영역은 헤테로 적층 가능 구성을 갖는다. 한 실시형태에서, 반도체 디바이스는: 로우 - 각각의 로우는 제1 방향에 실질적으로 평행하고, 각각의 로우는 제2 방향에서 실질적으로 제1 사이즈를 가짐 - 의 제1 그리드; 및 칼럼 - 각각의 칼럼은 제2 방향에 실질적으로 평행하고, 각각의 칼럼은 제1 방향에서 실질적으로 제2 사이즈를 가짐 - 의 제2 그리드로 편제되고; 셀 영역은, 각각의 셀 영역이 제2 방향에서 실질적으로 제1 사이즈를 가지도록 대응하는 로우에, 그리고 각각의 셀 영역이 제2 사이즈의 실질적으로 양의 정수배인 제3 사이즈를 가지도록 대응하는 칼럼에 배치되고; 셀 영역 중 제2 셀 영역은 헤테로 적층 가능 구성을 가지고; 제1 및 제2 셀 영역은 동일한 칼럼에 실질적으로 배치되며; 제1 및 제2 셀 영역은, 적어도 제3 로우에 의해 분리되는 대응하는 제1 및 제2 로우에 실질적으로 배치된다. 한 실시형태에서, 셀 영역은 실질적으로 직사각형이며 제1 방향에 실질적으로 평행한 제1 및 제2 에지를 구비하며; 제1 및 제2 에지 중 어느 것도 핀 중 임의의 것과 중첩하지 않는다. 실시형태에서, 셀 영역은 5 개의 핀을 포함하고; 액티브인 핀의 정수 개수 X는 2≤X≤4이고; 셀 영역은 제2 방향에서 5 개의 핀의 사이즈를 갖는다. 한 실시형태에서, 셀 영역 중 적어도 제2 셀 영역 및 제3 셀 영역은 팬 적층 가능하고; 제1 셀 영역은 제2 셀 영역 상에 적층되고; 제3 셀 영역은 제1 셀 영역 상에 적층된다. 한 실시형태에서, 셀 영역 중 적어도 제4 셀 영역은 팬 적층 가능하고; 다음 중 적어도 하나가 참이다: 제2 셀 영역은 상기 제4 셀 영역 상에 적층되거나; 또는 제4 셀 영역은 제3 셀 영역 상에 적층된다.
한 실시형태에서, 레이아웃 다이어그램(레이아웃 다이어그램은 비일시적 컴퓨터 판독 가능한 매체 상에 저장됨)을 생성하는 방법은: 핀 패턴을 생성하는 것; 핀 패턴을 제1 방향에 실질적으로 평행하게 배열하는 것; 핀 패턴 중 적어도 하나를 더미 핀 패턴으로서 지정하는 것; 핀 패턴 중 적어도 하나를 액티브 핀 패턴으로서 지정하는 것; 적어도 하나의 게이트 패턴을 생성하는 것; 적어도 하나의 게이트 패턴을 제2 방향 - 제2 방향은 제1 방향에 실질적으로 수직임 - 에 실질적으로 평행하게 배열하는 것; 핀 패턴 중 대응하는 핀 패턴 위에 적어도 하나의 게이트 패턴을 배치하는 것; 및 셀을 홀수 개수의 핀 패턴을 포함하는 것으로 정의하는 것을 포함하고; 방법 중 적어도 하나의 양태는 컴퓨터의 프로세서에 의해 실행된다. 한 실시형태에서, 정의하는 것은 다음을 포함한다: 셀의 배치 및 배선(PR) 경계를 실질적으로 직사각형이 되도록 설정하는 것; PR 경계의 제1 및 제2 에지를, 제1 방향에 실질적으로 평행하도록 배열하는 것; 및 제1 및 제2 에지 중 어느 것도 핀 패턴 중 임의의 것과 중첩하지 않도록, 제1 및 제2 에지를 배치하는 것. 한 실시형태에서, 정의하는 것은 다음을 포함한다: 5 개의 핀 패턴을 포함하도록 셀을 구성하는 것. 한 실시형태에서, 정의하는 것은, 다음을 더 포함한다: 5 개의 핀 패턴 중 적어도 2 개를 액티브 핀 패턴으로 지정하는 것. 한 실시형태에서, 지정하는 것은 다음을 포함한다: 5 개의 핀 패턴 중 4 개를 액티브 핀 패턴으로 지정하는 것. 한 실시형태에서, 정의하는 것은 다음을 포함한다: 셀을, 제2 방향에서의 적층과 관련하여, 팬 적층 가능하도록 구성하는 것. 한 실시형태에서, 정의하는 것은 다음을 포함한다: 셀을, 제2 방향에서의 적층과 관련하여, 헤테로 적층 가능하도록 구성하는 것. 한 실시형태에서, 방법은 다음을 더 포함한다: 레이아웃 다이어그램에 기초하여, (A) 하나 이상의 반도체 마스크 또는 (B) 미완성 반도체 집적 회로의 레이어 내의 적어도 하나의 컴포넌트, 중 적어도 하나를 제조하는 것.
기술 분야에서 통상의 지식을 가진 자는, 개시된 실시형태 중 하나 이상이 상기에서 기술되는 이점 중 하나 이상을 충족시킨다는 것을 쉽게 알 수 있을 것이다. 전술한 명세서의 판독 이후, 통상의 지식을 가진 자는, 본원에서 광의적으로 개시되는 바와 같이, 다양한 변경예, 균등물의 대체예 및 다양한 다른 실시형태에 영향을 끼칠 수 있을 것이다. 따라서, 본원에 대해 주어지는 보호는 첨부된 청구범위 및 그 균등물에 포함되는 정의에 의해서만 제한되도록 의도된다.
<부기>
1. 반도체 디바이스로서,
제1 방향에 평행하게 연장되는 핀(fin) -
상기 핀 중 적어도 하나는 더미 핀이고,
상기 핀 중 적어도 하나는 액티브 핀임 - 과,
상기 핀 중 대응하는 핀 위에 형성되고 제2 방향 - 상기 제2 방향은 상기 제1 방향에 수직임 - 에 평행하게 연장되는 적어도 하나의 게이트 구조체
를 포함하며,
상기 핀 및 상기 적어도 하나의 게이트 구조체는, 홀수 개수의 핀을 포함하는 셀 영역에 배치되는 것인, 반도체 디바이스.
2. 제1항에 있어서,
상기 셀 영역은 직사각형이며 상기 제1 방향에 평행한 제1 및 제2 에지를 가지며,
상기 제1 및 제2 에지 중 어느 것도 상기 핀 중 임의의 핀과 중첩하지 않는 것인, 반도체 디바이스.
3. 제1항에 있어서,
상기 셀 영역은 5 개의 핀을 포함하고,
상기 셀 영역은, 상기 제2 방향에서, 5 개의 핀의 사이즈를 갖는 것인, 반도체 디바이스.
4. 제3항에 있어서,
상기 5 개의 핀 중 적어도 2 개는 액티브 핀인 것인, 반도체 디바이스.
5. 제4항에 있어서,
상기 5 개의 핀 중 4 개는 액티브 핀인 것인, 반도체 디바이스.
6. 제1항에 있어서,
상기 셀 영역은, 상기 제2 방향에서의 적층과 관련하여, 팬 적층 가능한(pan-stackable) 것인, 반도체 디바이스.
7. 제1항에 있어서,
상기 셀 영역은, 상기 제2 방향에서의 적층과 관련하여, 헤테로 적층 가능한(hetero-stackable) 것인, 반도체 디바이스.
8. 반도체 디바이스로서,
셀 영역을 포함하고, 상기 셀 영역의 각각은,
제1 방향에 평행하게 연장되는 핀 -
상기 핀 중 적어도 하나는 더미 핀이고,
상기 핀 중 적어도 하나는 액티브 핀임 - 과,
상기 핀 중 대응하는 핀 위에 형성되며 제2 방향 - 상기 제2 방향은 상기 제1 방향에 수직임 - 에 평행하게 연장되는 게이트 구조체
를 포함하며,
상기 제2 방향에서의 적층과 관련하여, 상기 셀 영역 중 적어도 제1 셀 영역은 헤테로 적층 가능한 구성을 갖는, 반도체 디바이스.
9. 제8항에 있어서,
상기 반도체 디바이스는,
로우(row)의 제1 그리드 -
각각의 로우는 상기 제1 방향에 평행하고,
각각의 로우는 상기 제2 방향에서 제1 사이즈를 가짐 - 와,
칼럼(column)의 제2 그리드 -
각각의 칼럼은 상기 제2 방향에 평행하고,
각각의 칼럼은 상기 제1 방향에서 제2 사이즈를 가짐 -
로 편제되고(organized),
상기 셀 영역은,
각각의 셀 영역이 상기 제2 방향에서 상기 제1 사이즈를 가지도록, 대응하는 로우에, 그리고
각각의 셀 영역이 상기 제2 사이즈의 양의 정수배인 제3 사이즈를 가지도록, 대응하는 칼럼에
배치되고,
상기 셀 영역 중 제2 셀 영역은 헤테로 적층 가능한 구성을 가지며,
상기 제1 및 제2 셀 영역은 동일한 칼럼에 배치되며,
상기 제1 및 제2 셀 영역은, 적어도 제3 로우에 의해 분리되는 대응하는 제1 및 제2 로우에 배치되는 것인, 반도체 디바이스.
10. 제8항에 있어서,
각각의 셀 영역은 직사각형이며 상기 제1 방향에 평행한 제1 및 제2 에지를 가지며,
상기 제1 및 제2 에지 중 어느 것도 상기 핀 중 임의의 핀과 중첩하지 않는 것인, 반도체 디바이스.
11. 제8항에 있어서,
각각의 셀 영역은 5 개의 핀을 포함하고,
액티브인 상기 핀의 정수 개수 X는 2≤X≤4이고,
각각의 셀 영역은, 상기 제2 방향에서, 5 개의 핀의 사이즈를 갖는 것인, 반도체 디바이스.
12. 제8항에 있어서,
상기 셀 영역 중 적어도 제2 셀 영역 및 제3 셀 영역은 팬 적층 가능하고,
상기 제1 셀 영역은 상기 제2 셀 영역 상에 적층되고,
상기 제3 셀 영역은 상기 제1 셀 영역 상에 적층되는 것인, 반도체 디바이스.
13. 제12항에 있어서,
상기 셀 영역 중 적어도 제4 셀 영역은 팬 적층 가능하고,
다음의 것:
상기 제2 셀 영역은 상기 제4 셀 영역 상에 적층됨; 또는
상기 제4 셀 영역은 상기 제3 셀 영역 상에 적층됨
중 적어도 하나가 참(true)인 것인, 반도체 디바이스.
14. 레이아웃 다이어그램 - 상기 레이아웃 다이어그램은 비일시적 컴퓨터 판독 가능한 매체 상에 저장됨 - 을 생성하는 방법으로서,
핀 패턴을 생성하는 단계와,
상기 핀 패턴을 제1 방향에 평행하게 배열하는 단계와,
상기 핀 패턴 중 적어도 하나를 더미 핀 패턴으로서 지정하는 단계와,
상기 핀 패턴 중 적어도 하나를 액티브 핀 패턴으로서 지정하는 단계와,
적어도 하나의 게이트 패턴을 생성하는 단계와,
상기 적어도 하나의 게이트 패턴을 제2 방향 - 상기 제2 방향은 상기 제1 방향에 수직임 - 에 평행하도록 배열하는 단계와,
상기 핀 패턴 중 대응하는 핀 패턴 위에 상기 적어도 하나의 게이트 패턴을 배치하는 단계와,
셀을 홀수 개수의 핀 패턴을 포함하는 것으로 정의하는 단계를 포함하며,
상기 방법 중 적어도 하나의 양태는 컴퓨터의 프로세서에 의해 실행되는, 레이아웃 다이어그램을 생성하는 방법.
15. 제14항에 있어서,
상기 정의하는 단계는,
상기 셀의 배치 및 배선(place-and-route; PR) 경계를 직사각형이 되도록 설정하는 단계와,
상기 PR 경계의 제1 및 제2 에지를, 상기 제1 방향에 평행하도록 배열하는 단계와,
상기 제1 및 제2 에지 중 어느 것도 상기 핀 패턴 중 임의의 핀 패턴과 중첩하지 않도록, 상기 제1 및 제2 에지를 배치하는 단계
를 포함하는 것인, 레이아웃 다이어그램을 생성하는 방법.
16. 제14항에 있어서,
상기 정의하는 단계는,
5 개의 핀 패턴을 포함하도록 상기 셀을 구성하는 단계를 포함하는 것인, 레이아웃 다이어그램을 생성하는 방법.
17. 제16항에 있어서,
상기 정의하는 단계는,
상기 5 개의 핀 패턴 중 적어도 2 개를 액티브 핀 패턴으로 지정하는 단계를 더 포함하는, 레이아웃 다이어그램을 생성하는 방법.
18. 제17항에 있어서,
상기 지정하는 단계는,
상기 5 개의 핀 패턴 중 4 개를 액티브 핀 패턴으로 지정하는 단계를 포함하는, 레이아웃 다이어그램을 생성하는 방법.
19. 제14항에 있어서,
상기 정의하는 단계는 다음의 단계,
상기 셀을, 상기 제2 방향에서의 적층과 관련하여, 팬 적층 가능하도록 구성하는 단계; 또는
상기 셀을, 상기 제2 방향에서의 적층과 관련하여, 헤테로 적층 가능하도록 구성하는 단계
중 하나를 포함하는 것인, 레이아웃 다이어그램을 생성하는 방법.
20. 제14항에 있어서,
상기 레이아웃 다이어그램에 기초하여, (A) 하나 이상의 반도체 마스크 또는 (B) 미완성(inchoate) 반도체 집적 회로의 레이어 내의 적어도 하나의 컴포넌트, 중 적어도 하나를 제조하는 단계를 더 포함하는, 레이아웃 다이어그램을 생성하는 방법.

Claims (8)

  1. 반도체 디바이스로서,
    제1 방향에 평행하게 연장되는 핀(fin) - 상기 핀은,
    하나 이상의 더미 핀을 포함하고, 상기 하나 이상의 더미 핀의 총 개수는 홀수 개이고,
    상기 핀 중 적어도 2개는 액티브 핀이며, 상기 적어도 2개의 액티브 핀은 제1 액티브 핀과 제2 액티브 핀을 포함하고, 상기 적어도 2개의 액티브 핀의 총 개수는 짝수 개임 - 과,
    상기 핀 중 대응하는 핀 위에 형성되고 제2 방향 - 상기 제2 방향은 상기 제1 방향에 수직임 - 에 평행하게 연장되는 적어도 하나의 게이트 구조체
    를 포함하며,
    상기 핀 및 상기 적어도 하나의 게이트 구조체는, 홀수 개수의 핀을 포함하는 제1 셀 영역에 배치되고, 상기 제1 셀 영역의 에지 - 상기 에지는 상기 제1 방향에 평행함 - 는 상기 핀 중 임의의 핀과 중첩하지 않고, 상기 제1 셀 영역의 에지에 가장 가까운 핀은 액티브 핀이며,
    상기 하나 이상의 더미 핀 중 적어도 하나의 더미 핀은 상기 제1 액티브 핀과 상기 제2 액티브 핀 사이에 있고,
    상기 제1 셀 영역은, 상기 제2 방향에서의 적층과 관련하여, 헤테로 적층 가능(hetero-stackable)하며, 상기 제2 방향으로 상기 제1 셀 영역에 인접한 제2 셀 영역 내에 배치된 핀 중, 상기 제2 셀 영역의 에지에 가장 가까운 핀은 더미 핀인 것인, 반도체 디바이스.
  2. 제1항에 있어서,
    상기 제1 셀 영역은 직사각형이며 상기 제1 방향에 평행한 제1 및 제2 에지를 가지며,
    상기 제1 및 제2 에지 중 어느 것도 상기 핀 중 임의의 핀과 중첩하지 않는 것인, 반도체 디바이스.
  3. 제1항에 있어서,
    상기 제1 셀 영역은 5 개의 핀을 포함하고,
    상기 제1 셀 영역은, 상기 제2 방향에서, 5 개의 핀의 사이즈를 갖는 것인, 반도체 디바이스.
  4. 반도체 디바이스로서,
    셀 영역을 포함하고, 상기 셀 영역의 각각은,
    제1 방향에 평행하게 연장되는 핀 - 상기 핀은,
    하나 이상의 더미 핀; 및
    제1 액티브 핀과 제2 액티브 핀을 포함하는 적어도 2개의 액티브 핀을 포함하고,
    상기 하나 이상의 더미 핀의 총 개수는 홀수 개이고,
    상기 적어도 2개의 액티브 핀의 총 개수는 짝수 개임 - 과,
    상기 핀 중 대응하는 핀 위에 형성되며 제2 방향 - 상기 제2 방향은 상기 제1 방향에 수직임 - 에 평행하게 연장되는 게이트 구조체
    를 포함하며,
    상기 하나 이상의 더미 핀 중 적어도 하나의 더미 핀은 상기 제1 액티브 핀과 상기 제2 액티브 핀 사이에 있고,
    상기 제2 방향에서의 적층과 관련하여, 상기 셀 영역 중 적어도 제1 셀 영역은 헤테로 적층 가능한 구성을 갖고, 상기 셀 영역 중 적어도 제1 셀 영역의 에지 - 상기 에지는 상기 제1 방향에 평행함 - 는 상기 핀 중 임의의 핀과 중첩하지 않고, 상기 셀 영역 중 적어도 제1 셀 영역의 에지에 가장 가까운 핀은 액티브 핀이며, 상기 제2 방향으로 상기 제1 셀 영역에 인접한 상기 셀 영역 중 제2 셀 영역 내에 배치된 핀 중, 상기 제2 셀 영역의 에지에 가장 가까운 핀은 더미 핀인 것인, 반도체 디바이스.
  5. 제4항에 있어서,
    상기 반도체 디바이스는,
    로우(row)의 제1 그리드 -
    각각의 로우는 상기 제1 방향에 평행하고,
    각각의 로우는 상기 제2 방향에서 제1 사이즈를 가짐 - 와,
    칼럼(column)의 제2 그리드 -
    각각의 칼럼은 상기 제2 방향에 평행하고,
    각각의 칼럼은 상기 제1 방향에서 제2 사이즈를 가짐 -
    로 편제되고(organized),
    상기 셀 영역은,
    각각의 셀 영역이 상기 제2 방향에서 상기 제1 사이즈를 가지도록, 대응하는 로우에, 그리고
    각각의 셀 영역이 상기 제2 사이즈의 양의 정수배인 제3 사이즈를 가지도록, 대응하는 칼럼에
    배치되고,
    상기 셀 영역 중 제3 셀 영역은 헤테로 적층 가능한 구성을 가지며,
    상기 제1 및 제3 셀 영역은 동일한 칼럼에 배치되며,
    상기 제1 및 제3 셀 영역은, 적어도 제3 로우에 의해 분리되는 대응하는 제1 및 제2 로우에 배치되는 것인, 반도체 디바이스.
  6. 제4항에 있어서,
    각각의 셀 영역은 직사각형이며 상기 제1 방향에 평행한 제1 및 제2 에지를 가지며,
    상기 제1 및 제2 에지 중 어느 것도 상기 핀 중 임의의 핀과 중첩하지 않는 것인, 반도체 디바이스.
  7. 레이아웃 다이어그램 - 상기 레이아웃 다이어그램은 비일시적 컴퓨터 판독 가능한 매체 상에 저장됨 - 을 생성하는 방법으로서,
    핀 패턴을 생성하는 단계와,
    상기 핀 패턴을 제1 방향에 평행하게 배열하는 단계와,
    상기 핀 패턴 중 하나 이상의 핀 패턴을 더미 핀 패턴 - 상기 하나 이상의 더미 핀 패턴의 총 개수는 홀수 개임 - 으로서 지정하는 단계와,
    상기 핀 패턴 중 적어도 2개를 액티브 핀 패턴 - 상기 적어도 2개의 액티브 핀 패턴은 제1 액티브 핀 패턴 및 제2 액티브 핀 패턴을 포함하고, 상기 적어도 2개의 액티브 핀 패턴의 총 개수는 짝수 개이고, 상기 하나 이상의 더미 핀 패턴 중 적어도 하나의 더미 핀 패턴은 상기 제1 액티브 핀 패턴과 상기 제2 액티브 핀 패턴 사이에 있음 - 으로서 지정하는 단계와,
    적어도 하나의 게이트 패턴을 생성하는 단계와,
    상기 적어도 하나의 게이트 패턴을 제2 방향 - 상기 제2 방향은 상기 제1 방향에 수직임 - 에 평행하도록 배열하는 단계와,
    상기 핀 패턴 중 대응하는 핀 패턴 위에 상기 적어도 하나의 게이트 패턴을 배치하는 단계와,
    제1 셀을 홀수 개수의 핀 패턴을 포함하는 것으로 정의하는 단계 - 상기 제1 방향에 평행한 상기 제1 셀의 에지는, 상기 핀 패턴 중 임의의 핀 패턴과 중첩하지 않고, 상기 제1 셀의 에지에 가장 가까운 핀 패턴은 액티브 핀 패턴이고, 상기 제1 셀은, 상기 제2 방향에서의 적층과 관련하여, 헤테로 적층 가능한 구성을 가짐 - 를 포함하며,
    상기 제2 방향으로 상기 제1 셀에 인접한 제2 셀을 정의하는 단계 - 상기 제2 셀 내의 핀 패턴 중 상기 제2 셀의 에지에 가장 가까운 핀 패턴은 더미 핀 패턴임 - 를 포함하며,
    상기 방법 중 적어도 하나의 양태는 컴퓨터의 프로세서에 의해 실행되는, 레이아웃 다이어그램을 생성하는 방법.
  8. 제7항에 있어서,
    상기 제1 셀을 정의하는 단계는,
    상기 제1 셀의 배치 및 배선(place-and-route; PR) 경계를 직사각형이 되도록 설정하는 단계와,
    상기 PR 경계의 제1 및 제2 에지를, 상기 제1 방향에 평행하도록 배열하는 단계와,
    상기 제1 및 제2 에지 중 어느 것도 상기 핀 패턴 중 임의의 핀 패턴과 중첩하지 않도록, 상기 제1 및 제2 에지를 배치하는 단계
    를 포함하는 것인, 레이아웃 다이어그램을 생성하는 방법.
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