CN101919002A - 数据存储和可堆叠结构 - Google Patents

数据存储和可堆叠结构 Download PDF

Info

Publication number
CN101919002A
CN101919002A CN2008801192976A CN200880119297A CN101919002A CN 101919002 A CN101919002 A CN 101919002A CN 2008801192976 A CN2008801192976 A CN 2008801192976A CN 200880119297 A CN200880119297 A CN 200880119297A CN 101919002 A CN101919002 A CN 101919002A
Authority
CN
China
Prior art keywords
memory device
input
output
chip
semi
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN2008801192976A
Other languages
English (en)
Other versions
CN101919002B (zh
Inventor
吴学俊
金镇祺
潘弘柏
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Examine Vincent Zhi Cai management company
Original Assignee
Mosaid Technologies Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mosaid Technologies Inc filed Critical Mosaid Technologies Inc
Publication of CN101919002A publication Critical patent/CN101919002A/zh
Application granted granted Critical
Publication of CN101919002B publication Critical patent/CN101919002B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
    • G11C5/04—Supports for storage elements, e.g. memory modules; Mounting or fixing of storage elements on such supports
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1302—Disposition
    • H01L2224/13025—Disposition the bump connector being disposed on a via connection of the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/4501—Shape
    • H01L2224/45012—Cross-sectional shape
    • H01L2224/45015—Cross-sectional shape being circular
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/45124—Aluminium (Al) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45147—Copper (Cu) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/48145—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4911—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain
    • H01L2224/49113—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain the connectors connecting different bonding areas on the semiconductor or solid-state body to a common bonding area outside the body, e.g. converging wires
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73257—Bump and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06506—Wire or wire-like electrical connections between devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/0651—Wire or wire-like electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06513—Bump or bump-like direct electrical connections between devices, e.g. flip-chip connection, solder bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06527—Special adaptation of electrical connections, e.g. rewiring, engineering changes, pressure contacts, layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06562—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking at least one device in the stack being rotated or offset
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06565—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking the devices having the same size and there being no auxiliary carrier between the devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01015—Phosphorus [P]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01019—Potassium [K]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/30107—Inductance

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Physics & Mathematics (AREA)
  • Semiconductor Memories (AREA)
  • Memory System (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Image Processing (AREA)
  • Editing Of Facsimile Originals (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Non-Volatile Memory (AREA)

Abstract

第一存储器装置和第二存储器装置具有相同的输入/输出布局结构。为了形成堆叠，将第二存储器装置固定到第一存储器装置。为促进连接性，第二存储器装置关于第一存储器装置在堆叠中旋转偏移，来将第一存储器装置的输出和第二存储器装置的对应输入对准。第二存储器装置关于第一存储器装置在堆叠中旋转偏移导致第一存储器装置的一个或者多个输出和第二存储器装置的一个或者多个相应输入对准。基于堆叠中一个存储器装置和另一个的输出和输入之间的链路，存储器装置的堆叠可以包括促进通过存储器装置的一个或者多个串行连接结构的路径。

Description

数据存储和可堆叠结构
背景技术
传统丝焊法(WB)是用于半导体芯片的互连的方法。焊丝通常由以下材料之一制成：金、铝或者铜。焊丝的直径典型起始于大约15μm并且对于高功率应用可以达到几百微米。
主要存在两类丝焊方法：球形焊接和锲形焊接。
球形焊接通常限于使用金或者铜丝，并且通常需要加热来形成相应的焊接。锲形焊接可以使用金或者铝丝。当在锲形焊接中使用金时，需要加热来形成相应的焊接。
在每一种丝焊法中，通常使用加热、加压和超声能量来接附焊丝，以完成焊接。丝焊法通常被认为是最具成本效益和灵活性的互连技术。因此丝焊法广泛用于将大量半导体封装组装在一起。
通常使用并行互连方案来将所谓“多芯片封装(MCP)”系统中的传统存储器芯片互连在一起。该“多点(multi-drop)”连接方法包括以这样的方式互连存储器芯片：地址和数据信息和控制信号使用公共信号总线并行耦合到芯片。例如，每个存储器芯片可以包括多个输入和输出，来提供控制信息、地址信息和数据通过存储器装置互连组的并行传送。
最近在半导体存储器工业中已经开发了多种不同的三维层叠封装(POP)，用来满足增长的存储器密度和功能性的需求。根据一些示例开发成果，传统的三维层叠封装可以如下制造：在制造晶片并且将晶片分隔成多个单独的芯片之后，对应的芯片可以被接附并且电连接到衬底。该芯片使用模制树脂来密封以形成封装。通过堆叠这些封装来产生所谓层叠封装。这些层叠封装使用焊接框架，或者诸如带状电路板或者印刷电路板的衬底。可以使用诸如丝焊(WB)、带式自动焊接(TAB)或者倒装芯片焊接的互连方法来建立芯片和衬底之间的电连接。
不幸的是，制造POP的不同公知的方法需要使用复杂的制造工艺。此外，这些POP比标准芯片大很多，从而降低了外部设备上的安装密度。另外，POP可以包括具有长的信号传输线路的许多互连芯片。长的线路将导致信号延迟，该信号延迟会降低系统性能。
然而，在晶片级或者芯片级将存储器芯片堆叠成三维堆叠芯片的多芯片封装具有结构简单、尺寸更小和制造工艺更简单的优点。此外，晶片级的多芯片封装可以防止信号延迟。
可以将多芯片封装划分为两类。一类是通过堆叠不同类型芯片形成的多芯片封装，从而实现多重功能性。另一个类是通过堆叠同一类芯片形成的多芯片封装，从而扩展了存储器容量。
NAND闪速存储器是在广泛用作诸如数码照相机和便携式数字音乐播放器的消费电子的大容量存储中经常使用的一类非易失性存储器。
当前可用的NAND闪速存储器芯片的密度可达32G比特(即，4G字节)，由于一个芯片的尺寸小，其适合用在流行的USB闪速驱动器中。然而，对于具有音乐和视频能力的消费电子装置的当前需求促进了对超高的容量的需求，用来保存大量数据，而这是单个NAND闪速存储器芯片所不能满足的。从而，多个NAND闪速存储器芯片已经互相互连为存储系统，来有效增加可用的存储容量。在某些情况中，需要250G或者更多的闪速存储密度来满足数据存储需求。
附图说明
通过示例，参考以下附图：
图1是根据此处实施例的存储器系统的示例示意图；
图2是根据此处实施例的堆叠存储器装置和对应输入/输出布局结构的示例示意图；
图3是根据此处实施例的堆叠存储器系统的示例三维图；
图4是根据此处实施例示出堆叠的互连存储器装置的示例横截面图；
图5是根据此处实施例包括多个堆叠存储器装置的存储器系统的示例三维图；
图6是根据此处实施例示出堆叠的互连存储器装置的示例横截面图；
图7是根据此处实施例的包括多个堆叠存储器装置的存储器系统的示例三维图；
图8是根据此处实施例的示出堆叠的互连存储器装置的示例横截面图；
图9是根据此处实施例示出连接层的示例三维图；
图10是根据此处实施例的连接层的示例横截面图；
图11是根据此处实施例示出连接层的示例三维图；
图12是根据此处实施例示出连接层的示例三维图；
图13是根据此处实施例的存储器装置和通孔和表面焊盘的布局的示例三维图；
图14是根据此处实施例的示出堆叠的互连存储器装置的示例三维图；
图15、16和17是根据此处实施例示出和堆叠的存储器装置相关的连接性的示例横截面图；
图18是根据此处实施例示出多个输入和多个输出的结构布局的示例示意图；
图19是根据此处实施例示出堆叠的存储器装置和对应的连接性的示例三维图；
图20是根据此处实施例示出分层多存储器装置中的连接性的示例横截面图；
图21是根据此处实施例的可堆叠存储器装置的示例结构布局；
图22是根据此处实施例示出堆叠的存储器装置和对应的连接性的示例三维图；
图23-27是根据此处实施例制造一个或者多个存储器装置和/或存储器系统相关的方法；和
图28-30是根据此处实施例示出可堆叠存储器装置的示例示意图。
具体实施方式
堆叠半导体芯片来满足数据存储的传统方法存储在多种缺陷。例如，即使三维芯片堆叠的MCP可以使用多个NAND闪速存储器来形成存储器存储系统，但相应的存储系统由于在存储器装置之间需要大量的互连而不能提供所需性能。因此，制造存储器装置的高性能三维堆叠具有挑战性。
堆叠半导体芯片还具有其他缺陷。将堆叠装置接附到对应的印刷电路板(PCB)或者衬底是困难的。此外，由于在堆叠中的存储器装置之间存在多个互连，使得诸如串扰的不期望的效应会限制这些类型的存储子系统的性能。
限制存储器存储系统的一个特定因素是传播延迟。由负载过重和长的互连而导致的传播延迟会限制可以包括在存储器存储系统中的芯片的数量。
总的来说，此处实施例包括对传统方法、系统等等的改进。
例如，根据此处的实施例，存储器存储系统包括第一存储器装置和第二存储器装置的堆叠。第一存储器装置和第二存储器装置具有相同的输入/输出布局结构。为了形成该堆叠，将第二存储器装置固定到第一存储器装置。为了有助于第一存储器装置的输出和第二存储器装置的输入之间的连接性，第二存储器装置关于堆叠中的第一存储器装置旋转偏移来将第一存储器装置的输出和第二存储器装置的对应输入对准。第二存储器装置关于堆叠中的第一存储器装置旋转偏移导致第一存储器装置的一个或者多个输出和第二存储器装置的一个或者多个相应输入大体对准。存储器装置的堆叠可以包括有利于第一存储器装置和第二存储器装置之间的一个或者多个串行连接结构的路径。
由于旋转偏移存储器装置(例如大约180度)来将输入和输出对准使得可以基于具有共同输入/输出布局结构的存储器装置来产生存储器存储堆叠，所以这样的实施例优于传统的方法。共同结构减轻对于叠置具有不同输入/输出结构布局来建立堆叠的需求。
注意到，控制器可以以多种方式耦合到堆叠。例如，控制器和堆叠可以接附到诸如印刷电路板的衬底。衬底中的传导路径可以提供控制器和存储器装置堆叠之间的连接性。
根据另一个实施例，该堆叠可以包括控制器。在这样的实施例中，控制器可以固定到堆叠中的存储器装置，诸如堆叠中的第一或者最后一个存储器装置(例如，堆叠的每一端处的存储器装置)。
注意到，该堆叠通常可以包括任意合理数量的存储器装置。例如在一个实施例中，堆叠可以包括固定在第二存储器装置的第三存储器装置。第三存储器装置具有和第一以及第二存储器装置相同的输入/输出布局结构。为了将第二存储器装置的输出和第三存储器装置的对应输入对准，将堆叠中的第三存储器装置关于堆叠中的第二存储器装置旋转偏移。
因此，此处实施例包括将堆叠中的每个连续存储器装置旋转偏移，来增加通过堆叠的串联结构的长度。在上例中，将第三存储器装置和/或随后的存储器装置增加到堆叠中延长了通过第一存储器装置、第二存储器装置和第三存储器装置用于传播数据的一个或者多个路径。
堆叠中的存储器装置(诸如第一存储器装置、第二存储器装置和第三存储器装置等)可以是平面形状的并且具有相应的顶部表面和底部表面。也就是说，存储器装置可以是切自一个或者多个晶片的半导体芯片。该存储器装置可以堆叠在彼此之上，其中堆叠中的存储器装置的相应的底部表面固定到堆叠中另一个存储器装置的顶部表面，使得第一存储器装置的顶部表面和第二存储器装置的顶部表面指向沿着堆叠的相同方向。堆叠中多个存储器装置的每一个可以沿着堆叠面向相同的方向。因此，制造不需要包括复杂的翻转工艺来将芯片相对彼此进行翻转。
在堆叠中使用的存储器装置的输入/输出布局结构可以包括输入触点和输出触点。如所提及的，每个存储器装置的布局结构可以是相同的。当建立堆叠时，堆叠可以包括基于输入/输出触点之间连接(例如丝焊、通孔连接等)的一个或者多个串行结构连接或者路径。例如，可以基于来自堆叠中一个存储器装置的输出触点到堆叠中下一个存储器装置的对应输入触点之间的传导链接来建立一个或者多个路径。
在一个实施例中，堆叠中的该一个或者多个路径支持通过堆叠的数据传播。控制器可以电耦合到堆叠中的一个或者多个路径，用于存取保存在堆叠中的数据。
在更具体的实施例中，控制器耦合到堆叠中的存储器装置。控制器可以配置为基于沿着通过堆叠中一个或者多个存储器装置的路径的数据流来存取来自存储器装置的数据。例如，基于沿着通过至少第二存储器装置返回到控制器的一个或者多个路径的数据传递，控制器可以存取来自第一存储器装置的数据。在一个实施例中，堆叠中最后一个存储器装置返回到控制器之间的连接使得控制器可以基于沿着一个或者多个路径的数据流来接收堆叠中的存储器装置的数据。
控制器和例如堆叠的第一存储器装置之间的耦合使得控制器可以传播数据通过存储器装置并且因此将数据保存在存储器装置中。堆叠中最后一个存储器装置回到控制器之间的耦合使得控制器可以获取保存在相应的存储器装置中的数据。
堆叠中的每个存储器装置可以设为通过模式或者存储器存取模式。在一个实施例中，通过模式使得堆叠中的相应的存储器装置可以沿着电路路径将在相应的存储器装置的输入处接收的数据传输到相应的存储器装置的输出。因此，在示例实施例中，控制器可以使得数据传递通过堆叠中的第一存储器装置，以将数据保存在堆叠中的目标存储器装置中。
在一个实施例中，和存储器装置关联的存储器存取模式使得i)路径上数据的接收并且将数据保存到和堆叠中的相应的存储器装置相关的存储器电路，和ii)获取来自相应的存储器装置中的存储器电路的数据，用于在路径上传输到相应的存储器装置的输出，返回控制器。因此，控制器可以使得数据保存到堆叠中特定存储器装置或者从堆叠中特定存储器装置获取。
通过堆叠的一个或者多个路径的每一个可包括通过存储器装置的段。例如，通过堆叠的路径可以包括第一路径段和第二路径段。第一路径段包括第一存储器装置的输入和输出之间的电路路径。第二路径段包括第二存储器装置的输入和输出之间的电路路径。基于第二存储器装置关于堆叠中的第一存储器装置的旋转偏移，堆叠中的第一存储器装置的输入和输出之间的轴可以平行于堆叠中第二存储器装置(例如，下一个存储器装置)的输入和输出之间的轴。
在另一个这样的实施例中，第一存储器装置的输入到输出的数据流的方向可以大体和第二存储器装置的输入到输出的数据流的方向相反。例如，通过堆叠的给定路径的第一路径段(例如，第一存储器装置的路径部分)可以对角穿过从第一存储器装置的接近第一边缘的输入到第一存储器装置的接近第二边缘的输出的第一存储器装置的平面。通过堆叠的给定路径的第二路径段(例如，第二存储器装置的路径部分)可以对角穿过从第二存储器装置的接近第一边缘的输入到第二存储器装置的接近第二边缘的输出的第二存储器装置的平面。
如前所述，堆叠存储器装置可以包括将堆叠中的每个连续的存储器装置旋转偏移。在进一步实施例中，注意到，存储器装置可以关于堆叠轴交错或者偏移，使得堆叠中的每个芯片关于堆叠中的另一个芯片产生突出(overhang)。例如，堆叠中的第二存储器装置可以关于堆叠中的第一存储器装置交错或者偏移，来暴露第一存储器装置的平面上的输出，以电连接到第二存储器装置的平面上的输入。第三存储器装置可以关于堆叠中的第二存储器装置交错或者偏移，来暴露第二存储器装置的平面上的输出，以电连接到第三存储器装置的平面上的输入。
总的来说，在堆叠的整个产生过程重复将存储器装置交错，使得暴露一个存储器装置的输出，用于电连接到下一个存储器装置的输入。
堆叠中的每一对连续的存储器装置可以互相电连接。例如，传导链路提供第一存储器装置的平面上的输出到第二存储器装置的平面上的输入的桥接。在一个实施例中，每个存储器装置上的输入和输出是表面焊盘。链路可以是将一个存储器装置的输入表面焊盘连接到另一个存储器装置的输出表面焊盘的焊丝。
根据另一个示例实施例，注意到，作为对将堆叠中的连续存储器装置交错来进行连接的替代实施例，存储器装置可以在堆叠中对准，使得位于第一存储器装置的顶部表面上的输出在位于第二存储器装置的顶部表面上的对应输入上垂直对准。根据这样的实施例，和每个存储器装置关联的输入/输出布局结构的输入可以配置为通孔连接。和每个存储器装置关联的输入/输出布局结构的输出可以配置为支持表面连接性的焊盘。
通过将堆叠中的存储器装置的输出链接到堆叠中的下一个存储器装置的输入，可以建立通过堆叠的一个或者多个路径。例如，在表面焊盘和对应通孔连接之间提供传导材料可以建立存储器装置之间的链接连接。
此处其他实施例包括诸如半导体芯片的存储器装置。半导体芯片包括具有一个或者多个输入和一个或者多个输出的输入-输出结构。半导体芯片包括每个输入和输出对之间的相应输入-输出路径，以传播数据通过半导体芯片。
半导体芯片的输入可以配置为通孔连接或者过孔。从其名称可以看出，通孔连接从半导体的顶部表面通过半导体芯片，到半导体芯片的底部芯片。通孔连接还电连接到相应的半导体芯片中的电路。通孔连接从而提供将半导体芯片的内部电路连接到其它外部电路的路径。
半导体芯片的输出可以配置为布置在半导体芯片的平面表面上的表面接触焊盘。该表面焊盘连接还电连接到相应的半导体芯片中的对应的电路。因此，类似于通孔连接，表面焊盘提供将半导体芯片的内部电路连接到其它外部电路的方法。
因为具有相同输入/输出结构的一个半导体芯片和下一个半导体芯片之间的连接可以经由相应的表面焊盘和通孔连接之间的链路来连接，所以制造包括表面焊盘输出和通过输入的半导体芯片是有用的。也就是说，半导体芯片的通孔连接器支持半导体芯片的输出处的表面连接焊盘到另一个半导体芯片(其具有相同的结构布局)的输入处的通孔连接器之间的连接性。
如前所讨论的，诸如半导体芯片的存储器装置可以包括多个输入和多个输出。多个输入的每一个配置为通孔连接器或者过孔。多个输出的每一个可以配置为表面焊盘。链路包括通孔连接器和对应表面焊盘之间的传导材料，以建立通过堆叠的路径。
更具体地，此处另一个实施例包括如上讨论的半导体芯片的堆叠。例如，根据此处实施例的存储器存储系统可以包括第一存储器装置和具有与第一存储器装置相同的输入/输出布局结构的第二存储器装置。该存储器存储系统可配置为堆叠。该堆叠包括固定到第一存储器装置的第二存储器装置。第二存储器装置在堆叠中的朝向确定为将第一存储器装置的输出和第二存储器装置的输入对准。该堆叠还包括第一存储器装置的输出和第二存储器装置的输入之间的连接性。例如，如上所提及的，存储器装置之间的连接性可以包括第一存储器装置的平面上的表面焊盘和第二存储器装置的通孔之间的连接。在这样的实施例中，表面焊盘是第一存储器装置的输出并且通孔是第二存储器装置的输入。
为了将第一存储器装置的表面焊盘和第二存储器装置的对应通孔对准，此处实施例可以包括将一个存储器装置相对于堆叠中的下一个存储器装置旋转偏移(诸如偏移大约180度的量)。旋转偏移可以关于堆叠轴来执行，例如，存储器装置沿着该轴堆叠在彼此之上。
存储器装置之间的连接性包括但不限于第一连接和第二连接。在一个实施例中，第一连接将第一存储器装置的第一表面焊盘链接到第二存储器装置的第一通孔。第二连接将第一存储器装置的第二表面焊盘连接到第二存储器装置的第二通孔。第一连接可以是通过堆叠的一个路径段的一部分，而第二连接可以是通过堆叠的另一个路径段的一部分。也就是，第一连接通过将第一存储器装置的第一输出链接到第二存储器装置的第一输入，来建立第一路径；第二连接通过将第一存储器装置的第二输出链接到第二存储器装置的第二输入，来建立第二路径。当然，经由存储器装置之间的连接在堆叠中可以建立任一合适数量的路径。
在如上所述的类似分支中，该堆叠可以包括具有最新讨论的表面焊盘和通孔的布局结构的多个附加存储器装置。例如，在一个实施例中，该堆叠包括固定到第二存储器装置的第三存储器装置。第三存储器装置具有和第一存储器装置和第二存储器装置相同的输入/输出布局结构。在这样的实施例中，该堆叠包括第二存储器装置的输出和第三存储器装置的输入之间的连接性。该连接性包括第二存储器装置的平面上的表面焊盘或者输出与第三存储器装置的诸如输入的通孔之间的连接。如之前所讨论的，从一个存储器装置到堆叠中下一个存储器装置的连接性形成通过存储器装置的相应的路径。
在任一实施例中，通过堆叠的一个或者多个路径支持通过堆叠的数据传播。某些路径可以用于控制的目的。例如，通过存储器装置的一个或者多个路径可以用于传播控制信号或者控制数据通过并且到达堆叠中的存储器装置，以使相应的控制器来控制存储器装置。
用于控制堆叠中一个或者多个相应的存储器装置的操作的控制信号可以通过堆叠中的控制器或者另一个存储器装置来产生。
包括表面焊盘和通孔的布局结构的存储器存储系统可以包括控制器。例如，控制器可以电耦合到堆叠，用于存取保存在堆叠中的数据。在一个实施例中，控制器电耦合到堆叠中的第一存储器装置，诸如第一存储器装置。控制器可以配置为基于沿着从第一存储器装置通过至少第二存储器装置和/或堆叠中其它存储器装置返回到控制器的数据流来存取来自第一存储器装置的数据。堆叠中最后一个存储器装置返回控制器的连接使得控制器可以基于沿着一个或者多个路径来接收来自堆叠中存储器装置的数据。
控制器和堆叠中第一存储器装置之间的耦合使得控制器可以传播数据通过存储器装置并且因此将数据保存在存储器装置中。堆叠中最后一个存储器装置返回控制器之间的耦合使得控制器可以获取保存在相应的存储器装置中的数据。然而，在后一个实施例中，连接性包括到表面焊盘连接的通孔。
为了使得数据可以传递返回控制器，注意到，此处实施例还包括电连接性，诸如第二存储器装置(或者堆叠中最后存储器装置)的平面上的表面焊盘(例如输出)到和控制器相关的输入之间的丝焊。
以上述方式，堆叠中每个存储器装置可以设置为通过模式或者存储器存取模式。
在一个实施例中，堆叠中的每个存储器装置是平面形状的并且具有相应的顶部表面和底部表面。第一存储器装置和下一个存储器可以在堆叠在彼此之上，其中第二存储器装置的相应的底部表面固定到第一存储器装置的顶部表面。第一存储器装置的顶部表面和第二存储器装置的顶部表面指向沿着堆叠的相同方向。基于堆叠中的存储器装置的正确对准，位于第一存储器装置的顶部表面的输出在第二存储器装置的顶部表面上的对应输入上垂直对准。换句话说，存储器装置可以对准，使得堆叠中的一个存储器装置的表面焊盘(输出)直接和堆叠中的随后的存储器装置的通孔(输入)对准。
在此处又一个实施例中，半导体芯片包括具有用于传播数据通过半导体芯片的多个输入和多个输出的结构布局。半导体芯片还包括输入输出对，其中结构布局中的输入和结构布局中的多个输出对角配对。半导体芯片包括每个输入和输出对之间的相应的输入-输出电路路径。
通过半导体芯片的电路路径可以支持不同的功能，诸如传播数据或者控制信号通过半导体芯片并且因此通过存储器存储堆叠。
半导体芯片的结构布局可以包括多个输入和多个输出的排序。布局中的输入-输出对之间的每个相应的电路路径包括输入和对应的输出。输入-输出对的对应的输出和半导体芯片的布局中的输入对角相对。在一个实施例中，布局中的对应输出关于布局中的输入偏移180度。
仍在其它实施例中，半导体芯片包括具有用于传播数据通过半导体芯片的多个输入和多个输出的结构布局。布局的输入-输出对基于每个输入和多个输出的对应一个的配对。每个输入-输出对之间的相应输入-输出电路路径被定向为跨过半导体芯片中的其它相应的输入-输出电路路径。换句话说，根据一个实施例，半导体芯片的输入/输出布局结构可以选择使得和输入-输出对相关的轴的一些或者全部互相交叉。
半导体芯片的结构布局可以包括输入列和输出列。列可以互相平行并且沿着或者接近半导体芯片的相应边缘布置。在这样的实施例的改进中，输入-输出对包括一列中的输入和另一列中输出之间的电路路径。在其他实施例中，每一列包括输入和输出。
如前所述，包括输入-输出对的半导体芯片可以包括用于保存数据的存储器。每个相应的输入-输出电路路径支持对存储器相应部分的存取。
在示例实施例中，结构布局可以包括在半导体芯片的周界附近排序多个输入和多个输出。输入-输出对之间的每个相应的电路路径包括半导体芯片的周界附近的输入以及半导体芯片的周界附近的对应输出。各个电路路径的相应输出可以位于与输入偏移大体180度的位置，这类似传统的时钟结构，其中，4点和10点相对、5点和11点相对等等。然而，如上所提及的，半导体芯片的输入/输出可以形成一个或者多个列而不是形成环。
在又一个实施例中，存储器存储堆叠包括第一存储器装置和第二存储器装置的堆叠。第一存储器装置和第二存储器装置具有相同的输入/输出布局结构。第一存储器装置可以关于第二存储器装置偏移(以产生台阶)，来暴露第一存储器装置的平面上的输出，以电连接到第二存储器装置的平面上的输入。增加到堆叠的每个附加存储器装置可以在相同方向偏移，以产生阶梯类型的堆叠。
一个存储器装置的输出到另一个存储器装置的输入之间的连接性产生路径。如上所提及的，该路径有助于通过第一存储器装置和第二存储器装置的串行连接并且支持诸如数据传播的功能性。该数据可以是用于存储在相应的存储器装置中的命令、信息，从相应的存储器装置获取的信息等等。
存储器存储堆叠中的一个存储器装置和另一个存储器装置之间的连接性可以包括传导链路。该传导链路可以是第一存储器装置的输出和第二存储器装置的输入之间的焊丝。
在一个实施例中，存储器存储堆叠中的每个存储器装置的输入/输出布局结构包括沿着相应的存储器装置的一个或者多个边缘的多个输入和多个输出的序列。
存储器装置上的输入和对应输出可以如最近讨论的在半导体芯片的输入/输出布局结构中位置互相相邻。给定存储器装置的输出可以电链接到存储器存储堆叠中的下一个连续存储器装置的输入，来形成传播数据通过堆叠的路径。使存储器装置的输入和对应输出的位置互相相邻降低了将一个存储器装置的输出连接到存储器存储堆叠中的另一个存储器装置的对应输入所需的传导链路的长度。
通过非限制举例，存储器存储堆叠可包括其他的存储器装置，诸如具有和第一存储器装置和第二存储器装置相同输入/输出布局结构的第三存储器装置。以和第二存储器装置相对于第二存储器装置偏移的相同方式，第三存储器装置可以关于堆叠中的第二存储器装置(以第二存储器装置关于第一存储器装置偏移的相同方向)偏移，以暴露第二存储器装置的输出，用来电连接到第三存储器装置的输入。
将每个存储器装置增加到存储器存储堆叠和对应链路延伸通过堆叠中每个存储器装置的串行连接，该存储器装置诸如第一存储器装置、第二存储器装置和第三存储器装置等等。
在此说明书中将参考对应附图在下面详细描述这些和其他实施例。
如上所讨论的，此处的技术适于用存储器装置的堆叠和支持使用闪速技术、电可擦除的半导体存储器、非易失性存储器的系统。然而，应该注意到此处实施例不限于用在这样的应用中，并且此处讨论的技术还适于其它应用。
此外，尽管此处的每个不同的特征、技术、结构可以在本申请的不同位置进行讨论，但是总的来说每个概念可以互相独立执行或者互相组合执行。因此，本发明的至少一个示例实施例可以以不同方式实现并且查看。
现在，更具体地，图1是示出根据此处实施例的存储器系统100的示例示意图。
如图所示，存储器存储系统100包括四个串行连接的存储器芯片200(例如存储器芯片200-1、存储器芯片200-2、存储器芯片200-3和存储器芯片200-4)。注意到，存储器存储系统100可以包括任一适合数量的存储器芯片，并且存储器存储系统100仅作为非限制示例包括四个存储器芯片。
每个存储器芯片200包括串行输入端口(D0-7，CSI和DSI)，串行输出端口(Q0-7，CSO和DSO)以及并行公共输入端口(CK。CK#，RST#和CE#)。
如图1所示，经由并行连接，输入信号(CK、CK#、RST#和CE#)共同耦合到所有四个存储器芯片200-1、200-2、200-3和200-4的相应的输入端口。也就是，信号CK驱动每个存储器芯片200的相应的输入CK，信号CK#驱动每个存储器芯片200的相应的输入CK#。
在一个实施例中，信号CK表示在逻辑高和逻辑低状态之间切换的时钟信号。信号CK#在逻辑高和逻辑低状态之间切换并且关于CK信号180度反相。例如，当CK信号是逻辑高时，CK#信号是逻辑低。当CK信号是逻辑低时，CK#信号是逻辑高。
注意到，沿着存储器存储系统100的左边缘的信号(信号CK，CK#，RST#，CE#，D0，D1，…，D7，CSI，DSI)可以是来自诸如存储器控制器的源端的输入。沿着存储器存储系统100的右边缘的信号(例如信号Q0，Q1，…，Q7，CSO，DSO)可以是返回存储器控制器的输出或者可以是连接到另一个连续存储器存储系统100的输入的输出。在特定实施例中，注意到较大的存储系统可以包括多个存储系统，其中一个或者多个控制器使得可对保存在相应存储器芯片中的数据进行存取。
每个芯片可以包括适当的电源、接地和用于正确操作的其它连接。
存储器存储系统100的芯片可以串行连接。例如，用于存储器存储系统100的外部串行输入信号(示为存储器芯片200-1左侧的信号D0-D7、CSI和DSI)耦合到所示第一存储器芯片200-1的串行输入端口(D0-D7、CSI和DSI)。此外，第一存储器芯片200-1的串行输出端口(Q0-Q7、CSO和DSO)和第二存储器芯片200-2的串行输入端口(D0-D7、CSI和DSI)耦合。同样，第二存储器芯片200-2的串行输出端口(Q0-Q7、CSO和DSO)和第三存储器芯片200-3的串行输入端口(D0-D7、CSI和DSI)耦合。此外，第三存储器芯片200-3的串行输出端口(Q0-Q7、CSO和DSO)和第四存储器芯片200-4的串行输入端口(D0-D7、CSI和DSI)耦合。最后，第四存储器芯片200-4的串行输出端口(Q0-Q7、CSO和DSO)和存储器存储系统100的串行输出信号(Q0-7、CSO和DSO)耦合。
存储器芯片200的更多细节和存储器芯片200之间的(以及和相关系统的其它部件之间的)互连提供在多个之前提及的、共有的上述专利申请中，然而，可以理解在至少一些实施例中，存储器芯片可以是任一适合类型的半导体芯片。通过非限制示例，存储器芯片200可以是NAND闪速存储器，NOR闪速存储器，EEPROM，MRAM，PCM，ReRAM，FeRAM，SRAM，PSRAM和DRAM等。
注意到，非存储器芯片或者集成电路的使用还可以根据此处至少一些实施例来实现。例如，此处描述的原理可以扩展到提供和非存储器类型的电路以及图1中所示的基于存储器的电路的连接性。
如上所提及，还注意到，尽管在图中示出四个存储器芯片200，但是存储器存储系统100中的存储器的数量可以是大于一的任一数量，并且在一些其他实施例中，存在用做主机的一个或者多个存储器控制器芯片，这可以用于SiP(封装内系统)结构。
图2是根据此处实施例的接近相应芯片200的边缘的输入和输出结构布局的三维示例示意图。图2中所示的示例芯片200可以包括图1中的四个存储器芯片200的每个相关的适当功能性。可以是半导体芯片的存储器芯片200上所示的焊盘是表示相应所标示的输入/输出的表面焊盘。该焊盘内部电连接到和芯片200相关的存储器电路、控制电路、缓存电路等等。如本说明书所讨论的，该焊盘还提供到外部电路的连接性。因此，芯片200的焊盘提供将芯片200的内部电路连接到其他外部电路的方式。
通过非限制示例，半导体芯片200的结构布局可以包括包含输入的列和包含输出的列。该列可以互相平行并且沿着或者接近半导体芯片的相应边缘布置。
在其他实施例中，该芯片包括在芯片200的所有或者任一边缘上的输入/输出的列。
一个列中的每个输入和正对的列中的对应输出配对。例如，芯片200的输入D0和输出Q0配对；芯片200的输入D1和输出Q1配对；芯片200的输入D2和输出Q2配对；芯片200的输入D3和输出Q3配对；输入芯片200的D4和输出Q4配对；芯片200的输入CSI和输出CS0配对；芯片200的输入DSI和输出DSO配对；芯片200的输入D4和输出Q4配对；芯片200的输入D5和输出Q5配对；芯片200的输入D6和输出Q6配对；芯片200的输入D7和输出Q7配对。
在进一步这样的实施例中，输入输出配对可以包括位于输入和输出对之间芯片200中的电路路径。还注意到，图2中所示芯片200输入在一列而输出在另一列，这仅是示例，并且每一列可以既包括输入又包括输出。
半导体芯片200包括用于保持数据的存储器。相应的输入-输出电路路径的每一个使得可对对存储器的相应部分进行存取。
在芯片200的左侧上，组200A中的串行输入焊盘或者表面焊盘(包括200A-1，200A-2，200A-3，…，200A-10)和组200C中的并行输入焊盘(200C-1，200C-2，200C-3，…，200C-6)位于所示结构布局的左列中。
根据沿着芯片200的边缘所选择的初始排序D0、D1、D2等，数据输入焊盘D0到D3和D4到D7分别位于左侧上的焊盘列的近端，而命令选通输入(CSI)焊盘和数据选通输入(DSI)位于D3和D4焊盘之间的左列的中间。
并行输入焊盘(200C-1，200C-2，200C-3，…，200C-6)使得可以把各种信号(CK、CK#、RST#和CE#)输入到芯片200中。
在存储器芯片200的右侧，串行输出焊盘200B(200B-1，200B-2，200B-3，…，200B-10)相对于和输入D0到D7相关的初始排序(即，芯片左侧中串行输入焊盘的顺序)相反或者相对顺序布置。例如，输入D0位于芯片200的左侧列的顶部，而对应的输出Q0位于芯片200的右侧列的底部；因而，输入D0在芯片200的结构布局上和输出Q0对面。输入D1位于芯片200的左列的第二位置，而对应的输出Q1位于芯片200右列的倒数第二位置；输入D1从而在芯片200的结构布局和输出Q1对面。以类似方式，每一对在芯片200的结构布局中互相正对。
输入和对应输出对之间的每个轴可以在芯片200的结构布局中互相交叉。例如，输入D0和输出Q0之间的轴和D1-Q1、D2-Q2、D3-Q3、CSI-CSO、DSI-DSO、D4-Q4、D5-Q5、D6-Q6、D7-Q7的每个轴交叉；输入D1和输出Q1之间的轴和D0-Q0、D2-Q2、D3-Q3、CSI-CSO、DSI-DSO、D4-Q4、D5-Q5、D6-Q6、D7-Q7的每个轴交叉；输入D2和输出Q2之间的轴和D0-Q0、D1-Q1、D3-Q3、CSI-CSO、DSI-DSO、D4-Q4、D5-Q5、D6-Q6、D7-Q7的每个轴交叉；输入D3和输出Q3之间的轴和D0-Q0、D1-Q1、D2-Q2、CSI-CSO、DSI-DSO、D4-Q4、D5-Q5、D6-Q6、D7-Q7的每个轴交叉；输入CSI和输出CSO之间的轴和D0-Q0、D1-Q1、D2-Q2、D3-Q3、DSI-DSO、D4-Q4、D5-Q5、D6-Q6、D7-Q7的每个轴交叉，以此类推。
因此根据此处实施例，芯片200可以包括结构输入/输出布局，其中每个输入和输出对之间的相应的输入输出电路路径被定向为和(半导体)芯片200的其它相应的输入输出电路路径交叉。
芯片200包括位于每对之间的诸如电路路径的对应电路、对应存储器、控制逻辑等等。例如，芯片200包括位于输入输出对D0-Q0之间的相应的电路路径；芯片200包括位于输入输出对D1-Q1之间的相应的电路路径；芯片200包括位于输入输出对D2-Q2之间的相应的电路路径；芯片200包括位于输入输出对D3-Q3之间的相应的电路路径，等等。
选择输入输出对的布局，使得芯片关于(具有同样输入/输出结构布局的)另一个芯片的旋转导致一个存储器芯片的输出对准另一个存储器芯片的输入。
对于所示示例焊盘布局(例如，输入/输出布局结构)，如上所提及，图1中的第一芯片200-1的数据输出焊盘Q0(200B-1)和图1的第二芯片200-2的输入焊盘D0(200A-1)配对。类似地，当建立相应的在之后图中更具体示出的堆叠时，每一芯片的所有其他数据输入和输出焊盘(D1-7和Q1-7)、CSI和CSO以及DSI和DSO焊盘以图1所示的合适顺序串行互连。
为了如上所述实现一个存储器装置的对应输出到下一个存储器装置之间的串行连接性，芯片的串行输出焊盘可以以相对于上述左侧输入焊盘位置的相反顺序位置位于芯片的右侧。例如，Q0焊盘位于芯片右下角上，并且Q7焊盘位于芯片的右上角上，如图2所示。
如下图中所示，当多个芯片垂直堆叠并且串行互连时，图2中所示芯片的相应输入/输出列中的反向和镜像焊盘布置可以提供更简单、更短和有效的丝焊方案。然而，注意到数据输入和输出焊盘的数量不受限制，因而根据本发明实施例可以实现1倍I/O或者或者2倍、4倍、16倍I/O模式。
还可以理解，该实施例不会受到输入焊盘和输出焊盘的排序的限制。
此外，可以理解，并行输入焊盘可以在芯片右侧上复制，用来提供更加稳定的信令。此外，通常所需的电源焊盘和其他各种焊盘没有示出，用于不混淆此处描述的示例实施例的主题。
根据上述实施例，(半导体)芯片200包括具有多个输入和多个输出的结构布局，其中多个输入和多个输出用于传播数据通过半导体芯片。在一个实施例中，半导体芯片200还包括输入输出对，其中结构布局中的输入和结构布局中的多个输出对角配对。芯片200包括位于每个输入输出对之间的相应的输入输出电路路径。通过半导体芯片的电路路径可以支持不同的功能，诸如将数据或者控制信号传播通过半导体芯片。
半导体芯片的结构布局可以包括对多个输入和多个输出排序。布局中的输入输出对之间的相应的电路路径的每一个包括输入和对应的输出。对应的输出对角对着布局中的输入。
在一个实施例中，布局中的对应输出偏离或者关于布局中的输入偏移180度。例如，芯片200的输出Q0对角位于和输入D0偏移180度的位置；芯片200的输出Q1对角位于偏移和输入D1偏移180度的位置；芯片200的输出Q2对角位于和输入D2偏移180度的位置；芯片200的输出Q3对角位于和输入D3偏移180度的位置；芯片200的输出CSO对角位于和输入CSI偏移180度的位置；…；芯片200的输出DSO对角位于和输入DSI偏移180度的位置；芯片200的输出Q4对角位于和输入D4偏移180度的位置；芯片200的输出Q5对角位于和输入D5偏移180度的位置；芯片200的输出Q6对角位于和输入D6偏移180度的位置；芯片200的输出Q7对角位于和输入D7偏移180度的位置。
图3是示出根据此处实施例形成相应的存储器存储堆叠的多个芯片的示例示意图。
上部芯片202位于下部芯片201的顶部上。上部芯片202关于下部芯片旋转180度，使得暴露芯片201上的输出，以连接到芯片202的输入。芯片202关于芯片201在堆叠中偏移，用来暴露芯片201的焊盘。该偏移允许上部芯片202的串行输入焊盘的位置接近下部芯片201的串行输出焊盘201B。
通过非限制示例，第二芯片202的180度旋转和偏移定位允许第一芯片201的输出焊盘暴露，并且允许在两个对应串行输入和输出互连之间更简单的丝焊工艺，诸如Q0到D0，Q1到D1，Q2到Q3等等。
继续图3中的示例实施例，诸如焊丝的链路311将芯片201的Q7焊盘和芯片202的D7焊盘互连，使得链路311具有相对短的长度。这降低了和链路相关的寄生电阻、电容和电感。
以类似链路311的方式，第一芯片201的所有其它串行输出焊盘可以互连到堆叠中的芯片202的相应的串行输入焊盘。
芯片201可以固定到衬底300。在示例实施例中，第二芯片202的并行输入焊盘CE#、CK、VSS、VCC、CK#和RST#通过诸如焊丝的链路313耦合到衬底300的传导金属化焊接区域或者传导线300D。因此，根据此处实施例的存储器存储系统100可以包括衬底300和芯片201、201的存储器堆叠之间的连接性。
串行连接的芯片201和202的堆叠可以物理接附到衬底300，其中该衬底可以包括例如印刷电路板(PCB)、存储卡、焊接框架、带式自动焊接(TAB)或者其它类型的衬底。
如上所提及，图2中的非限制实例包括在相应堆叠中的两个芯片。第二存储器芯片202的串行输出焊盘202B经由诸如焊丝的链路连接到衬底300的对应的焊盘或者信号线300B。
此外，链路310连接第一芯片201的串行输入焊盘201A和衬底300的传导金属化焊接区域300A。
其他的传导金属化焊接区域或者传导信号线300C和300D可以位于衬底300的表面。这样的焊接区域可以提供在堆叠的左侧和右侧中，用来将公共输入信号和电源(诸如RST#、CK#、VCC、VSS、CK和CE#)分别连接到第一芯片201和第二芯片202的并行输入焊盘。换句话说，因为芯片在堆叠中互相旋转，则用于衬底300上的信号RST#、CK#、VCC、VSS、CK和CE#的焊盘可以复制，使得堆叠中的每个芯片可以使用相对短的链路连接到衬底。
为了概括图3的实施例，存储器存储系统包括诸如芯片201的第一存储器装置和诸如芯片202的第二存储器装置的堆叠。通过非限制示例，第一存储器装置(芯片201)和第二存储器装置(芯片202)具有相同的输入/输出布局结构。
如上所提及，为了形成堆叠，第二存储器装置(芯片202)固定到第一存储器装置(芯片201)。为了有助于第一存储器装置(芯片201)的输出和第二存储器装置(芯片202)的输入之间的连接性，第二存储器装置(芯片202)关于第一存储器装置(芯片201)在堆叠中旋转偏移，以将第一存储器装置(芯片201)的输出和第二存储器装置的对应输入对准。芯片202可以关于芯片互相在顶部堆叠所沿着的轴旋转。
第二存储器装置(芯片202)关于第一存储器装置(芯片201)在堆叠中旋转偏移使得第一存储器装置(芯片201)的一个或者多个输出关于第二存储器装置(芯片202)的一个或者多个相应的输入大体对准。存储器装置的堆叠可以包括有利于第一存储器装置(芯片201)和第二存储器装置(芯片202)之间的一个或者多个串行连接结构的路径。
返回参考图1，通过多个存储器装置的相应堆叠的第一逻辑路径包括从存储器存储系统100的输入信号D0(例如衬底300上的焊盘)到和芯片200-1的D0关联的输入焊盘的串行结构连接。芯片中的逻辑路径继续延伸通过从芯片200-1的焊盘D0到芯片200-1的输出焊盘Q0的电路路径；通过将芯片200-1的输出Q0连接到芯片200-2的输入D0的物理链路；通过从芯片200-2的输入焊盘D0到芯片200-2的输出焊盘Q0的电路路径；通过将芯片200-2的输出Q0连接到芯片200-2的输入D0的物理链路；通过从芯片200-3的焊盘D0到芯片200-3的输出焊盘Q0的电路路径；通过将芯片200-3的输出Q0连接到芯片200-4的输入D0的物理链路；通过从芯片200-4的焊盘D0到芯片200-4的输出焊盘Q0的电路路径，等等。
第二逻辑路径包括从存储器存储系统100的输入信号D1到和芯片200-1的D1关联的输入焊盘的串行结构连接。第二逻辑路径继续延伸通过从芯片200-1的焊盘D1到芯片200-1的输出焊盘Q1的电路路径；通过将芯片200-1的输出Q1连接到芯片200-2的输入D1的物理链路；通过从芯片200-2的输入焊盘D1到芯片200-2的输出焊盘Q1的电路路径；通过将芯片200-2的输出Q1连接到芯片200-2的输入D1的物理链路；通过从芯片200-3的焊盘D1到芯片200-3的输出焊盘Q1的电路路径；通过将芯片200-3的输出Q1连接到芯片200-4的输入D2的物理链路；通过从芯片200-4的焊盘D1到芯片200-4的输出焊盘Q1的电路路径。以同样方式，存储器存储系统100包括用于每个信号D0，…，D7，CSI和DSI的逻辑路径。
通过存储器装置堆叠的这些串行连接结构在本说明书中详细讨论。
返回参考图3，因为旋转偏移存储器装置(例如大约180度)以将一个芯片的输入对准另一个芯片的输出使得可以使用具有公共输入/输出布局结构的存储器装置建立存储器存储系统，所以此处的实施例优于传统的方法。这不需要储存具有不同输入/输出结构布局的存储器装置来建立存储器堆叠。
根据此处实施例的存储器存储系统可以包括控制器。注意到控制器可以以多种方式耦合到堆叠。例如，控制器和芯片的堆叠可以接附到诸如印刷电路板的衬底300。在这样的实施例中，衬底300中的传导路径提供控制器和存储器装置堆叠之间的连接性。
根据另一个实施例，注意到芯片堆叠自身可以包括控制器。在这样的实施例中，控制器可以固定到堆叠中的存储器装置。
如图3中所示，堆叠可以固定到衬底300。衬底可以配置为经由焊料接合接附到印刷电路板。例如，在一个实施例中，衬底300是球形网格阵列类型的封装并且因此包括用于将堆叠组件连接到相应的电路板的焊料球。
在其他实施例中，衬底300是引脚网格阵列类型的封装，并且因此包括衬底300的底侧上用于将堆叠组件连接到相应的电路板的引脚。
如前所讨论的，堆叠中的每个芯片可以具有相同的输入/输出布局结构。因此，一个芯片可以使用另一个替换。每个芯片包括输入触点和输出触点，诸如相应存储器芯片的单个平面(例如顶部平面)上的表面焊盘。其他实施例可以包括位于存储器芯片的顶部和底部表面上的焊盘。
通过非限制举例，堆叠中的存储器装置或者芯片可以是平面形状的并且具有相应的顶部表面和底部表面。顶部表面包括支持片外连接的输入表面焊盘和输出表面焊盘。该存储器装置可以是切自一个或者多个晶片的半导体芯片。
在示例实施例中，存储器装置互相堆叠在彼此之上，其中堆叠中的存储器装置的相应的底部表面固定到堆叠中另一个存储器装置的顶部表面，使得第一存储器装置的顶部表面和第二存储器装置的顶部表面指向沿着堆叠的相同方向。
如前所讨论的，该堆叠包括基于输入/输出触点之间的连接的一个或者多个串行结构连接或路径。例如，基于堆叠中一个存储器装置的诸如信号Q0，…，Q7，CSO和DSO的输出触点和堆叠中下一个存储器装置的诸如D0，…，D7，CSI和DSI的对应输入触点之间的传导链路，可以形成一个或者多个路径。
在一个实施例中，一个或者多个链路用于支持数据传播通过堆叠。例如，控制器可以电耦合到堆叠，用于存取保存在堆叠中的数据。在一个实施例中，控制器耦合到堆叠中的第一存储器装置(芯片201)。但在其他实施例中，控制器可以位于堆叠中的任一位置或者堆叠的外部。
控制器可以配置为根据沿着从第一存储器装置(芯片201)到第二存储器装置(芯片202)以及堆叠中的其它存储器装置着返回到控制器的路径的数据流来存取第一存储器装置(芯片201)的数据。堆叠中最后一个存储器装置返回到控制器之间的连接使得控制器可以基于沿着一个或者多个路径的数据流接收来自堆叠中的存储器装置的数据。
控制器和堆叠中第一存储器装置(芯片201)之间的耦合使得控制器可以传播数据通过存储器装置，并且因此将数据保存在存储器装置中。堆叠中最后一个存储器装置返回控制器之间的耦合使得控制器可以获取保存在相应的存储器装置中的数据。
堆叠中的每个存储器装置(芯片200)可以设为通过模式或者存储器存取模式。在一个实施例中，通过模式使得堆叠中的相应存储器装置(芯片200)可以将在相应的存储器装置的输入处接收的数据沿着电路路径传播到相应的存储器装置的输出。因此，控制器可以使得数据传递通过堆叠中的一个或者多个存储器装置，以保存在堆叠中的目标存储器装置中。
存储器存取模式使得i)接收路径上的数据并且将数据保存到和堆叠中的相应的存储器装置相关的存储器电路，和ii)获取来自相应的存储器装置中的存储器电路的数据，用于在路径上传输到相应的存储器装置的输出，返回控制器。因此，控制器可以使得数据保存到堆叠中特定存储器装置或者从堆叠中特定存储器装置获取。
和存储器存储系统100相关的可能存取操作(例如保存和获取数据)的更多示例细节在以下共有专利申请中讨论：题名为“MULTIPLEINDEPENDENT SERIAL LINK MEMORY”的PCT公开文本WO2007/036047A1，题名为“DAISY CHAIN CASCADING DEVICES”的PCT公开文本WO 2007/036048A1和题名为“SEMICONDUCTOR MEMORYDEVICE SUITABLE FOR INTERCONNECTION IN A RING TOPOLOGY”的PCT申请PCT/CA2008/00176。此处实施例使得可对存储器存储堆叠进行这样的操作。
通过堆叠的一个或者多个路径的每一个可以包括通过存储器装置的路径段。例如，如图3中所示，诸如和信号D0关联的串行结构路径包括路径段325-1和路径段325-2。
路径段325-1位于芯片201中并且包括芯片201的输入D0和输出Q0之间的相应的电路路径。路径段325-2位于芯片202中并且包括芯片202的输入D0和输出Q0之间的相应的电路路径.
基于堆叠中芯片202关于芯片201的旋转偏移，堆叠中芯片201的输入D0和输出Q0之间的轴大体平行于堆叠中芯片202的输入D0和输出Q0之间的轴。
还基于堆叠中芯片202关于芯片201的方位，从芯片201的输入D0到输出Q0的数据流的方向可以大体和芯片202从输入D0到输出Q0的数据流的方向相反，虽然两个数据段325都是用于传输数据通过堆叠的同一整个路径的一部分。例如，通过堆叠的逻辑路径的路径段325-1可以从接近芯片201边缘的输入D0到接近芯片201相对边缘的输出Q0对角穿过芯片201的平面。通过堆叠的逻辑路径的第二路径段可以从接近芯片201边缘的输入D0到接近芯片201相对边缘的输出Q0对角穿过芯片202的平面。
因此，通过存储器装置堆叠的路径可以在每个连续芯片层中是来回“之字形”。
图4是根据此处实施例图3中所示示例的两个芯片堆叠沿着视图AA-AA的横截面图。在此横截面视图中，诸如焊丝的链路310将底部第一芯片201的串行输入焊盘201A耦合到传导金属化焊接区域300A。
注意，图4示出包括例如绝缘材料的插入层320。两个芯片201和202之间的插入层320可以配置来提供足够的空间，用于和诸如焊丝310的相应链路相关的线弧高度。也就是，插入层320提供的间隙降低了相应链路由于芯片202置于芯片201之上而遭到损坏的可能性。
可控厚度的热塑性或者其它类型的粘合剂可以用于插入层320，来将存储器芯片201固定到芯片202。例如，相对薄的粘合剂层可以被用来将第一存储器芯片201连接到衬底300。这样的粘合剂层可以有助于散掉从芯片堆叠到衬底300的热量。如本领域内技术人员所理解的，如果堆叠的芯片需要冷却，则散热层可以插入到芯片之间。
链路310、311、312、313可以是直径大约0.001英寸的焊丝，并且由如铝或者金或者其合金等的金属构成。建立连接的一个方法是通过经由诸如超声球形焊接的技术将链路310、311、312、313焊接到芯片的相应焊盘来实现，其形成低线弧丝焊，在一个实施例中其低于插入层320的厚度。
同样，根据特定示例实施例，超声锲形丝焊可以在传导金属化焊接区域300A、300B、300C、300D处形成。
偏移距离28在堆叠芯片的两侧上示出，并且表示堆叠中一个存储器装置关于另一个的交错(即，偏移)的量。如果堆叠中的顶部和底部芯片是相同类型的半导体芯片，则堆叠的每一侧上的偏移距离28可以是相同的值。
通过非限制实例，偏移距离28可以是允许可靠使用丝焊工具来将诸如焊丝311的导体焊接到焊盘201B的最短距离。在一个实施例中，细的金属焊丝或者其他传导构件物理链路将焊盘201B、202A焊接到衬底300的顶侧上的传导金属化区域300D。
衬底300可以是诸如印刷电路板的多层装置，并且可以具有如上提及的多个焊料球390。存储器芯片201和202可以封装在保护封装内来保护芯片表面、金属和焊丝免受损坏。
通过虚线330限定示例等角封装外壳的边缘。通过非限制实例，封装材料可以是聚合物、陶瓷或者其他适合的保护材料。
在图5中示出的示例实施例中，三个芯片在垂直方向互相堆叠来形成根据此处实施例的存储器存储堆叠。中间芯片202相对于其他两个芯片201和203旋转180度并且略微偏移。
由于在此示例实施例中有三个串行连接的使用提出的反向镜像焊盘布置方案的芯片，第三芯片203成为最后一个芯片，并且其串行输出焊盘203B连接到衬底500的传导金属化焊接区域500B。
如之前所讨论的，芯片堆叠可以包括任一合理数量的存储器装置。将每个存储器装置增加到存储器存储堆叠和相应的链接延伸了串行连接或者通过诸如第一存储器装置、第二存储器装置、第三存储器装置等堆叠中的每个存储器装置的路径。
在图5的示例实施例中，该堆叠包括固定到芯片202的芯片203。第三芯片(芯片203)具有和芯片201和202一样的输入/输出布局结构。
为了将芯片202的输出和芯片203的对应输入对准，芯片203关于芯片202旋转偏移。芯片203因此直接对准芯片201。从而，此处实施例包括旋转偏移堆叠中每个连续芯片或者存储器芯片来延长通过堆叠的串行连接结构的长度。
在上述例子中，将芯片203增加到堆叠延伸了通过芯片201、202和203的用于传播数据和/控制选通信号的串行结构路径。
如之前说讨论的，将存储器装置堆叠可以包括旋转偏移堆叠中的每个连续存储器装置。
在进一步实施例中，存储器装置可以交错由偏移距离28所指定的量。例如，芯片203可以在堆叠中关于芯片202交错或者偏移，来暴露芯片202的平面上的输出，用来电连接到芯片203的平面上的输入。可对堆叠的层反复使用交错芯片技术，使得可以暴露一个存储器装置的输出，用来连接到下一个存储器装置的输入。
图6是根据此处实施例的3芯片堆叠(图5)沿AA-AA的横截面视图。如图所示，插入层320分隔堆叠中每个连续的芯片。堆叠中的连续芯片偏移的量为偏移距离28。
用于公共输入信号的传导金属化焊接区域500C可用来支持到芯片201和203的丝焊。诸如丝焊的链路511支持芯片202的串行输出焊盘202B到芯片203的串行输入焊盘203A的连接性。用于公共输入信号的传导金属化焊接区域500DC可用来支持到芯片202的丝焊。
在图7的示例实施例中，四个芯片以垂直方向堆叠。第二芯片202和第四芯片204相对于其他两个芯片201和203旋转180度并且略微偏移。由于在此实施例中，有使用所提出的反向镜像焊盘布置方案的四个串联芯片，第四芯片204成为最后一个芯片，并且其串行输出焊盘204B应该连接到衬底300的传导金属化焊接区域300B。
图8是根据此处实施例的图7的四芯片堆叠沿着AA-AA的横截面视图。该堆叠包括三个插入层320。一个芯片到下一个芯片的偏移的量为偏移距离28。
用于公共输入信号的传导金属化焊接区域300C提供到芯片201和203的连接性。同样，用于公共输入信号的传导金属化焊接区域300D提供到芯片202和204的连接性。第二芯片202的串行输出焊盘202B耦合到第三芯片203的串行输入焊盘203A。第三芯片203的串行输出焊盘203B耦合到第四芯片204的串行输入焊盘204A。
因为增加到堆叠的每个连续存储器装置朝着和最后一对存储器装置的偏移方向相反的方向偏移，所以存储器存储堆叠所占用的足迹或者体积是有限的。例如，芯片202关于芯片201朝一个方向偏移。芯片203关于芯片202朝相反方向偏移。芯片204关于203偏移的方向和芯片202关于201偏移的方向和方式相同。
图28是示出根据此处实施例的另一个芯片布局的示例示意图。如图所示，诸如存储器装置的芯片2805包括沿着其对应边缘的多个输入/输出。
以上述方式，每个输入和芯片2805的对应输出配对。例如，芯片2805的输入A经由通过芯片2805的对应电路路径链接到芯片2805的输出G；输入B经由通过芯片2805的对应电路路径链接到输出H；输入C经由通过芯片2805的对应电路路径链接到输出I；输入D经由通过芯片2805的对应电路路径链接到输出J；输入E经由通过芯片2805的对应电路路径链接到输出K；输入F经由通过芯片2805的对应电路路径链接到输出L。以上述方式，每个对应电路路径可以包括用于存取数据的存储器并且提供如上讨论的通过相应芯片2805的路径。
图29是根据此处实施例示出用来形成存储器堆叠的芯片2805的多轴偏移的顶视图的示意图。例如，芯片2805-1和芯片2805-2形成存储器堆叠，其中芯片2805-1(第一芯片层)的输出经由诸如焊丝的链路连接到下一个存储器装置芯片2805-2(第二芯片层)的输入。
芯片2805的堆叠类似于上述参考图3-8描述的实施例。然而，芯片2805的堆叠可以包括堆叠中一个芯片2805-2关于另一个芯片2805-1的多轴偏移，使得沿着一个芯片的多个边缘的输出可以对准存储器堆叠中下一个连续芯片的多个输入。芯片2805-2关于堆叠中芯片2805-1偏移诸如偏移量#1的量(在第一轴方向)。芯片2805-2关于堆叠中芯片2805-1偏移诸如偏移量#2的量(在第二轴方向)。
更具体地，如图29的两芯片堆叠所示，芯片2805-2关于芯片2805-1偏移，使得：芯片2805-1的输出I大体对准芯片2805-2的输入C；芯片2805-1的输出H大体对准芯片2805-2的输入B；芯片2805-1的输出G大体对准芯片2805-2的输入A；芯片2805-1的输出F大体对准芯片2805-2的输入L；芯片2805-1的输出E大体对准芯片2805-2的输入K；芯片2805-1的输出D大体对准芯片2805-2的输入J；以此类推。
以上述方式，芯片2805-1的输出可以经由诸如焊丝或者其他合适传导路径的链路耦合到芯片2805-2的输入。
图30是示出根据此处实施例用来形成三芯片存储器堆叠的芯片2805的多轴偏移的顶视图的示意图。例如，芯片2805-3和芯片2805-2形成存储器堆叠(如上关于图29所讨论的)的示例顶部部分，其中芯片2805(第二芯片层)的输出连接到下一个存储器装置2805-3(第三芯片层)的输入。相应地，任一合适数量的芯片2805可以在堆叠在彼此之上，来基于一个芯片对于堆叠中下一个芯片的多轴偏移来形成存储器堆叠。
图9和图10根据此处实施例示出包括重新分布层(RDL)的替代示例实施例。图9提供根据此处实施例的重新分布层的顶视图。图10提供根据此处实施例的重新分布层的横截面视图。
总的来说，为了建立更有用的焊盘排列，可以使用重新分布层。
参见图9，半导体芯片900包括位于芯片900的活性表面(activesurface)中部的“原始”(即在重新分布层之前存在的)传导焊盘910。在一个实施例中，将这些信号焊盘延伸到半导体芯片的边缘是有用的，以利于诸如焊丝的连接性。
因此，输入/输出可以通过所示RDL 930A和930B有意地重新分布，使得输入/输出位于相应半导体芯片上更便利的位置。
本领域内的普通技术人员可以理解建议使用附加的示例焊盘排列。更具体地，两个时钟信号CK和CK#位于串行数据输入信号焊盘D0-D7之间。其它公共输入信号和两个电源位于顶部和底部。串行输出信号焊盘(即，总体标示为920B的DSO、Q7、Q6、Q5、Q4、Q3、Q2、Q1、Q0、CSO)以和串行输入信号焊盘(即，总体标示为920A的CSI、D0、D1、D2、D3、D4、D5、D6、D7、DSI)相反的顺序布置。芯片900可以用类似以之前描述的方式堆叠。
图11是根据示例实施例的电路焊盘排列的示例示意图。该示例实施例类似于图9中所示示例实施例。然而，图11中的重新分布层改变半导体芯片的原始传导焊盘的位置。
例如，原始传导焊盘1110位于芯片1100的底部。这些焊盘经由RDL1130A和1130B在芯片上分别重新分布到焊丝焊盘组1120A和1120B。注意到1120B中的串行输出信号焊盘(即，DSO、Q7、Q6、Q5、Q4、Q3、Q2、Q1、Q0、CSO)以和1120A中的串行输入信号焊盘(即，CSI、D0、D1、D2、D3、D4、D5、D6、D7、DSI)相反的顺序布置。
图12是根据此处实施例关于具有重新分布层和焊盘的芯片中央的双电路焊盘布置的示意图。
该示例实施例类似于图10中所示的实施例。然而，图12包括的区别在于半导体存储器芯片1200的原始传导焊盘的位置。
原始传导焊盘1210的两个垂直行位于芯片1200的中央并且由RDL1230A和1230B在芯片上分别重新分布到焊丝焊盘组1220A和1220B。1220B中的串行输出信号焊盘(即，DSO、Q7、Q6、Q5、Q4、Q3、Q2、Q1、Q0、CSO)以和1220A中的串行输入信号焊盘(即，CSI、D0、D1、D2、D3、D4、D5、D6、D7、DSI)相反的顺序布置。
图13是示出实现诸如TSV(硅通孔)的通孔技术的示例实施例的示意图。在某些方面，上述实施例继续延续到芯片1300。例如，堆叠中每隔一个芯片旋转180度并且半导体芯片的相对侧上具有相反顺序的串行输出焊盘的概念在两个例子中都存在。
更具体地，注意到和芯片1300相关的内部电路可以和参考图2讨论的芯片相同。然而，芯片1300包括支持堆叠中连续层之间的连接性的独特输入/输出连接。
根据图13，内部有圆圈的方形焊盘表示和芯片关联的对应输入/输出是根据TSV的通孔连接器。内部不具有圆圈的方形焊盘指示芯片1300的平面表面上的表面焊盘，该焊盘用于接附诸如焊丝的链路。
在所示示例实施例中，芯片1300的输入/输出的左列中的信号D0、D1、D2、D3、CSI、RST#、CK#、Vcc、VSS、CK、CE#、DSI、D4、D5、D6、D7以及芯片1300的右列中的RST#、CK#、Vcc、VSS、CK、CE#分配为通孔连接。芯片1300的右侧列中的信号Q7、Q6、Q5、Q4、DSO、CSO、Q3、Q2、Q1、Q0分配为表面焊盘。
在一个实施例中，基于到表面焊盘的焊丝或者另一个装置的通孔连接器到表面焊盘的连接(如下在本说明书中讨论的)，芯片1300的表面焊盘使得可连接到其他资源。
更具体地，芯片1300可以包括多个输入和输出的布局结构。类似于上述实施例，半导体芯片包括输入和输出之间的相应的输入-输出电路路径，用来在多个路径上传播数据通过半导体芯片。
如上所述，某些输入可以配置为通孔连接器或者所谓的过孔(TSV)。某些输出可以配置为布置在半导体芯片1300的平面表面上的表面接触焊盘。
由于具有相同输入/输出结构的一个半导体芯片和下一个半导体芯片可以经由相应的表面焊盘和通孔连接之间的链路来连接，所以这样的实施例是有用的。也就是，半导体芯片1300的通孔连接器(用方形内的圆标注的那些)支持半导体芯片1300的输出处的表面接触焊盘(方形内不包含圆所标注的那些)到具有相同布局结构的另一个半导体芯片的输入处的通孔连接器的连接性。
注意到，TSV技术可以降低堆叠足迹并且增加封装效率，以及提供比丝焊短的互连长度。如本领域内技术人员所理解的，短的互连提供更少的寄生效应(如电感、电容和电阻)，使得相应的MCP的信号完整性可以在至少一些例子中优于丝焊的情况。
此外，不需要用于容纳焊丝的弧线高度的插入器的低的轮廓是有益处的。例如，相比于在堆叠的每个相应连续存储器装置之间存在间距的存储器系统，可以最小化相应的存储器存储堆叠的尺寸。而且不会将芯片从一个芯片层到下一个交错，降低了堆叠的有效体积。
3D芯片堆叠封装技术通常使用DRIE(深反应离子蚀刻)来蚀刻用于进一步互连的硅通孔(TSV)。产生相应的TSV互连的步骤可以在晶片打磨之前或者之后进行。该技术包括不同的蚀刻工艺。
例如，“首先过孔”方法包括在抛光步骤之前蚀刻通孔连接。使用DRIE技术可以建立盲孔。尽管盲孔的蚀刻深度可以根据实施例变化，但是通常盲孔的蚀刻深度是大约80μm。
通孔连接器具有轻微锥形的横截面轮廓时，用来建立一个芯片层和另一个之间的连接的所谓重新填充工艺可以更简单。
过孔形成方法可以是DRIE或者是激光钻孔技术的其中一个。用于填充通孔连接的材料包括Cu、多晶硅、W和传导聚合物。填充工艺可以包括例如ECD(电化学沉积)、CVD(化学气相沉积)、涂覆等等。
3D堆叠方法可以是W2W(晶片到晶片)、C2W(芯片到晶片)和C2C(芯片到芯片)的其中一个。焊接技术可以是例如焊料球、铜到铜、粘合剂、混合方法和直接熔合的其中一个。
在图13的示例实施例的至少一些实例中，如上所讨论的，除了串行输出焊盘1300B外，芯片1300中的所有连接器都是TSV，串行输出焊盘1300B是表面焊盘而不是通孔。如上所提及的，这样的实施例可用于建立如下图所讨论的互连存储器装置的堆叠。
图14是根据此处实施例示出使用通孔技术(硅通孔)和表面焊盘连接的多芯片堆叠的示意图。图15到17是示出对应于图14分别沿着AA-AA、BB-BB和CC-CC的横截面视图的示意图。
如图所示，图14中示出的存储器存储堆叠包括四个芯片，即芯片1301、1302、1303和1304。堆叠中的芯片具有如图13中所讨论的相同的输入/输出结构布局。第二芯片1302和第四芯片1304关于堆叠中的芯片1301和1303可以旋转偏移180度。
根据图15-17的横截面视图，所有四个芯片可以具有预钻孔或者预蚀刻的过孔(通孔)和用于指定TSV焊盘的过孔填充，使得每个芯片可以以芯片堆叠和焊接工艺互相焊接。
第四芯片1304的串行输出焊盘1304B可以通过诸如焊丝的链路1412互连到衬底1400上的电传导金属焊接区域1400B。换句话说，此处实施例可以包括堆叠中芯片104(或者堆叠中最后一个芯片)上的表面焊盘(诸如输出)到和控制存储器存储堆叠的操作的对应控制器相关的输入之间的电连接性。
第一芯片1301具有图15中所示芯片上左侧的串行输入焊盘1304A和公共输入焊盘1304C的多个TSV 1301V(例如通孔连接)。所示芯片1301还具有串行输出信号焊丝焊盘1301B上的一些传导金属接合区域(landing pad)1301L，用来补偿TSV 1301V的高度。
以类似上述方式，芯片1301、1302、1303和1304的堆叠可以耦合到控制器。控制器和堆叠中第一芯片1301之间的耦合使得控制器可以传播数据通过存储器装置并且将数据保存在存储器装置中。堆叠中最后一个存储器装置(此例中的1304)返回控制器的耦合使得控制器可以获取保存在相应存储器装置中的数据。后一实施例包括芯片之间独特的连接性，诸如通孔到表面焊盘连接。
焊料球1301S(例如焊料接头或则会其他合适的传导材料)可用来电连接TSV 1301V和衬底1400上的传导金属焊接区域1400A。
其他的焊料球1302S-1404S(例如焊料接头或则会其他合适的传导材料)可用来电连接TSV 1302V-1304V和传导金属接合区域1301L-1303L。
根据一个实施例，芯片1301-1304的顶部和底部表面可以使用附加的绝缘层1320来处理，用来保护芯片并且来提供接合区域1301L、1302L、1303L、1304L和TSV 1301V、1302V、1303V、1304V之间的一致的深度。如本领域内技术人员理解的，这些保护层是可选的。
在所示每个芯片之间，使用粘合层1460来接附芯片并且形成堆叠。
在图15中，第二芯片1302和第四芯片1304沿着芯片的水平方向旋转180度，使得两个芯片的TSV 1303V和1304V分别和传导金属接合区域1301L和1303L对准。第三芯片的TSV 1303V还可以关于传导金属接合区域1302L对准。
因此，作为将堆叠中连续存储器装置交错来进行如上关于图3和4讨论的连接的替代实施例，诸如芯片1301、1302、1303和1304的存储器装置可以在堆叠中对准，使得位于芯片1301的顶部表面上的输出(表面焊盘)关于位于芯片1302中的对应输入(通孔)垂直对准。如图所示，通过在通孔中填充传导材料，一个芯片的平面上的表面焊盘可以电连接到另一个芯片的通孔。填充通孔并且接触相应表面焊盘的传导材料提供用于形成通过如上述的相应堆叠的路径的电连接。
如上所述，为了使芯片1301的表面焊盘(输入)和芯片1302的对应通孔(输出)对准，此处实施例可以包括将芯片1302相对于堆叠中的芯片1301旋转偏移(例如180的量)。旋转偏移可以关于堆叠轴来执行，例如关于存储器装置堆叠于彼此之上所沿着的轴。
更具体地，堆叠中芯片1301、1302、1303和1304的每一个可以是平面形状的并且具有相应的顶部表面和底部表面。第一芯片1301和下一个芯片1302堆叠在一起，其中芯片1302的相应底部表面固定到芯片1301的顶部表面。芯片1301的顶部表面和芯片1302的顶部表面指向沿着堆叠的相同方向(例如向上)。
基于芯片1301、1302、1303和1304的正确对准，位于芯片1301的顶部表面的输出在堆叠中和芯片1302的对应输入垂直对准。换句话说，存储器装置可以对准，使得堆叠中的一个存储器装置的表面焊盘(输出)直接对准堆叠中下一个存储器装置的通孔(输入)。将存储器装置互相在顶部直接堆叠降低了引线的长度，以提高性能。如上所述，还可以降低堆叠所占用的有效体积。
图18是根据示例实施例的TSV焊盘布置的示意图，并且具有位于中央的两行。在所示示例实施例中，两行焊盘布置在芯片1800的中间，并且两个存储器单元阵列1810和1820位于焊盘区域的左侧和右侧。
如之前所示，注意到每一行中焊盘的顺序互相反转，用来适应根据示例实施例的每隔一个芯片180度反转的堆叠技术。换句话说，图18中的芯片1800和图13的芯片1300类似。然而，芯片1800包括更靠近存储器装置的中心轴对准的而不是布置在存储器装置的相对边缘的输入和输出列。
图19是示出用类似方式、利用隔一个芯片旋转180度的通孔和丝焊互连技术堆叠四个芯片的示意图。
在此实施例中，注意到提供诸如丝焊的链路1912，用来将最后一个串行输出焊盘连接到衬底的输出信号。注意到重新分布层可以建立在芯片1804的顶部，使得输出焊盘Q0、Q1、Q2、Q3、Q4、Q5、Q6和Q7移动到更接近衬底上对应的焊盘，降低链路1912的长度。
图20是示出根据此处实施例的图19的存储器堆叠的横截面图的示意图。如图所示，存储器堆叠包括芯片1801、1802、1803和1804，其中每一个如图18所示配置。堆叠中的每隔一个芯片以类似此处其他实施例的方式旋转180度。
芯片1801固定到衬底1900。焊接区域表示来自诸如控制器的源的输入信号。焊料接头将输入(焊接区域1900A)耦合到通孔1801V。芯片1801包括通孔1801V到芯片1801的输出焊盘之间的电路路径。对于堆叠中的每个芯片，一层的输出焊盘(经由焊接接头(或者其它连接链路))连接到堆叠中下一个连续芯片的通孔。以此方式，堆叠包括其上传递数据和控制信息通过芯片的路径。
在顶部芯片层，焊料接头1804S将芯片1803的输出表面焊盘连接到芯片1804的通孔1804V(输入)。芯片1804包括通孔1804V和输出焊盘1804B之间的电路路径。链路1912经由到接合区域1804L来提供衬底1900的焊接区域1900B和焊接区域1804B的连接性。
图21是根据此处实施例的芯片的又一个焊盘布置的示意图。
芯片2100相比于之前的示例实施例具有独特的焊盘布置。在此焊盘布置中，每个对应的串行输入和输出焊盘大体并排布置在位于芯片2100的边缘上的输入/输出列中。
例如，串行输入信号D3的对应焊盘和串行输出信号Q3的焊盘大体并排位于沿着芯片2100的边缘的焊盘序列中。每个其他输入/输出对以类似方式配置，使得焊盘的输入/输出对互相接近。
换句话说，芯片2100包括输入和输出的序列，其中给定输入和对应输出在对应的输入/输出列中互相挨着布置。更具体地，输入D3在输入/输出列中挨着对应的输出Q3；输入D2在输入/输出列中挨着对应的输出Q2；输入D1在输入/输出列中挨着对应的输出Q1；输入D0在输入/输出列中挨着对应的输出Q0；输入CSI在输入/输出列中挨着对应的输出CSO；输入DSI在输入/输出列中挨着对应的输出DSO；输入D4在输入/输出列中挨着对应的输出Q4；输入D5在输入/输出列中挨着对应的输出Q5；输入D6在输入/输出列中挨着对应的输出Q6；输入D7在输入/输出列中挨着对应的输出Q7。
如图22中所示，芯片2100中的该特定焊盘布置支持相应芯片堆叠中的链接。例如，由于串行输入焊盘和串行输出焊盘之间的短的焊丝长度，使用芯片2100的芯片堆叠可以提供一个芯片层到下一个的有效的丝焊互连。
已经描述了可用于单个封装中串行互连的多个芯片的三维堆叠方法。芯片堆叠方法使得可以形成包含要在较小区域内实现的多个芯片的存储器子系统或者固态盘(SSD)系统，这允许系统/子系统占用较小足迹或者有效的体积。
根据一些示例实施例，存储器芯片以串行互连布置来耦合，使得串行互连中的前一芯片的输出耦合到串行互连中下一个芯片的输入，以提供从较前一芯片到后一芯片的信息(例如数据、地址和命令信息)和控制信号(例如使能信号)的传送。
换句话说，芯片2101、2102、2103和2104的每一个和图21中的芯片2100具有相同的布局结构。当以图22所示方式堆叠时，由于如上所述每个芯片上输入-输出对的接近，一个芯片的输出可以容易地连接到堆叠中下一个连续芯片的输入。
因此，此处实施例包括形成存储器堆叠的第一芯片2101和2102。第一芯片2101和2102二者可以具有相同的输入/输出布局结构。
如图22中所示，堆叠中的每个芯片关于堆叠中的下一个连续芯片偏移(以产生台阶)。每个台阶的偏移可以是相同方向，以产生一组台阶。
所示芯片的偏移暴露堆叠中下部芯片(例如芯片2101)的平面表面上的输出，用于电连接到堆叠中诸如芯片2102的下一个芯片的平面表面上的输入。一个存储器装置的输出和另一个存储器装置的输入之间的连接性建立如上所述的路径。存储器存储堆叠中一个存储器装置和另一个存储器装置之间的连接性可以包括一个芯片层的输出焊盘到下一个芯片层的输入焊盘的传导链路。
更具体地，诸如焊丝的链路2211提供衬底2200的焊盘2210和芯片2101的输入焊盘D3之间的连接性；诸如焊丝的链路2212提供芯片2101的输出焊盘Q3和芯片2102的输入焊盘D3之间的连接性；诸如焊丝的链路2213提供芯片2102的输出焊盘Q3和芯片2103的输入焊盘D3之间的连接性；诸如焊丝的链路2214提供芯片2103的输出焊盘Q3和芯片2104的输入焊盘D3之间的连接性；诸如焊丝的链路2214提供芯片2104的输出焊盘Q3和衬底2200上的焊盘D3之间的连接性。通过堆叠的其他路径以类似图22所示方式建立。
堆叠中一个芯片和下一个芯片之间产生台阶的偏移的量是可变的。然而，在一个实施例中，偏移量足够大，以使的下面芯片上的输入/输出的列被暴露，以建立到下一个芯片的链路。如图22所示，芯片可以以相对于芯片的堆叠轴的相同方向偏移，来产生如上提及的台阶梯。
图23是和根据此处实施例建立存储器存储堆叠相关的方法的示例流程图2300。总的来说，流程图2300概述了如上讨论的某些概念，诸如描述图3-8和图14-19中的堆叠建立的技术。注意到，所有流程图中的步骤顺序仅用于示例，并且在某些情况中步骤可以以任一合适顺序执行。术语存储器装置是指上述的芯片。
在步骤2310中，装配工接收第一存储器装置。
在步骤2315，装配工接收第二存储器装置，第一存储器装置和第二存储器装置具有相同的输入/输出布局结构。
在步骤2320，装配工形成存储器装置的堆叠，其中第一存储器装置和第二存储器装置在堆叠中相对于彼此旋转偏移，以将第一存储器装置的输出和第二存储器装置的输入对准。换句话说，第二存储器装置被定向为使得第一存储器装置的输出位于第二存储器装置的对应输入附近。
图24和25组合形成示出和根据此处实施例建立存储器存储堆叠相关的方法的示例流程图2400(流程图2400-1和流程图2400-2)。
流程图2400包括如上所述的某些概念，诸如描述图3-8和14-19中建立堆叠的技术。然而注意到，子步骤2430和子步骤2455对于实现图14-19中的堆叠建立并不是必须的，其中不存在一个芯片对堆叠中下一个芯片的横向偏移。还注意到，所有流程图中的步骤顺序仅用于示例并且该步骤总的可以以任一合适顺序执行。
在步骤2410中，装配工接收第一存储器装置。
在步骤2415，装配工接收第二存储器装置，第一存储器装置和第二存储器装置具有相同的输入/输出布局结构。
在步骤2420，装配工制造存储器装置的堆叠，其中第一存储器装置和第二存储器装置在堆叠中相对于彼此旋转偏移(例如，大约180度)，以将第一存储器装置的输出和第二存储器装置的输入对准。
在和步骤2420关联的子步骤2425中，装配工将堆叠中第二存储器装置的表面定向为指向和堆叠中第一存储器装置的表面相同的方向。
在子步骤2430中，装配工将第一存储器装置关于堆叠中第二存储器装置交错(即偏移)来暴露第一存储器装置的平面上的输出，用于电连接到第二存储器装置的平面上暴露的输入。
在步骤2435中，装配工提供第一存储器装置的输出到第二存储器装置的输入之间经由传导链路的电连接。
在步骤2440，装配工接收第三存储器装置。
在步骤2445，装配工通过将第三存储器关于第二存储器装置旋转偏移以将第二存储器装置的输出和第三存储器装置的输入对准来产生包括第三存储器装置的堆叠。步骤2445包括子步骤2450和2455。
在和步骤2445相关的子步骤2450中，装配工将第三存储器装置固定到第二存储器装置。
在和步骤2445相关的子步骤2455中，装配工提供第三存储器装置和第二存储器装置之间的间隔器，来容纳第一存储器装置的输出到第二存储器装置的对应输出的诸如焊丝的链路。
在步骤2460中，装配工将控制器电耦合到存储器装置的堆叠。如上所述，控制器可以配置为基于沿着从第一存储器装置至少通过第二存储器装置直到返回控制器的路径的数据流来存取来自第一存储器装置的数据。
图26是示出和根据此处实施例建立存储器存储堆叠相关的方法的流程图2600。流程图2400包括如上所述的某些概念，诸如描述图3-8和14-19中建立堆叠的技术。
在步骤2610中，装配工接收第一存储器装置。
在步骤2615，装配工接收第二存储器装置，第一存储器装置和第二存储器装置具有相同的输入/输出布局结构。
在步骤2620，装配工堆叠第一存储器装置和第二存储器装置以建立包括第一支路(路径段)和第二支路(路径段)的路径。在示例实施例中，第一支路(路径段)是第一存储器装置的输入和输出之间的电路路径。第二支路(路径段)是第二存储器装置的输入和输出之间的电路路径。
在步骤2630中，装配工关于第二存储器装置定向第一存储器装置，使得第一存储器装置的输入和输出之间的轴大体平行于第二存储器装置的输入和输出之间的轴。
图26是示出和根据此处实施例建立存储器存储堆叠相关的方法的流程图2600。流程图2400包括如上所述的某些概念，诸如描述图14-19中建立堆叠的技术。
在步骤2710中，装配工接收第一存储器装置。
在步骤2715，装配工接收第二存储器装置，第一存储器装置和第二存储器装置具有相同的输入/输出布局结构。
在步骤2720，装配工将第一存储器装置和第二存储器装置互相直接堆叠在彼此之上，以将位于第一存储器装置的平面中的输出垂直对准位于第二存储器装置的平面中的对应输入。
在步骤2730中，装配工基于从第一存储器装置的表面焊盘到第二存储器装置的通孔连接的电路路径来建立通过第一存储器装置和第二存储器装置的路径。第一存储器装置上的表面焊盘是和第一存储器装置相关的输出。通孔是第二存储器装置的输入。
可以对上述实施例进行特定的改变和修改。从而，上述实施例被认为是示意性的而非限制性的。

Claims (63)

1.一种系统，包括：
堆叠，其包括：
第一存储器装置；
具有和第一存储器装置相同的输入/输出布局结构的第二存储器装置，第二存储器装置固定到第一存储器装置，并且堆叠中的第二存储器装置关于堆叠中的第一存储器装置旋转偏移，将第一存储器装置的输出和第二存储器装置的对应输入对准；和
便于第一存储器装置和第二存储器装置之间的串行连接结构的路径，该路径支持数据传播。
2.权利要求1的系统，其中，堆叠中第二存储器装置关于第一存储器装置的旋转偏移是大体180度。
3.权利要求1或者2的系统，其中，该堆叠包括固定在第二存储器装置的第三存储器装置，第三存储器装置具有和第一以及第二存储器装置相同的输入/输出布局结构；并且
堆叠中第三存储器装置关于堆叠中第二存储器装置旋转偏移以将第二存储器装置的输出和第三存储器装置的对应输入对准。
4.权利要求3的系统，其中，该路径包括通过第一存储器装置、第二存储器装置和第三存储器装置的、用于传播数据的串行连接结构。
5.权利要求3的系统，其中，第三存储器装置关于堆叠中第二存储器装置交错，以暴露第二存储器装置的平面上的输出，用来电连接到第三存储器装置的平面上的输入。
6.权利要求1到5的任一项的系统，其中，该路径包括第一段和第二段，第一段包括第一存储器装置的输入和输出之间的电路路径，第二段包括第二存储器装置的输入和输出之间的电路路径；并且
其中，基于第二存储器装置关于第一存储器装置的旋转偏移，第一存储器装置的输入和输出之间的轴平行于第二存储器装置的输入和输出之间的轴。
7.权利要求6的系统，其中，第一存储器装置的输入到输出的数据流的方向大体和第二存储器装置的输入到输出的数据流的方向相反。
8.权利要求1到7的任一项的系统，还包括：耦合到第一存储器装置的控制器，控制器配置为基于沿着从第一存储器装置通过至少第二存储器装置到控制器的路径的数据流来存取来自第一存储器装置的数据。
9.权利要求1的系统，其中，第一和第二存储器装置是NAND闪速存储器装置。
10.权利要求1的系统，其中，第二存储器装置关于堆叠中第一存储器装置交错，以暴露第一存储器装置的平面上的输出，用来电连接到第二存储器装置的平面上的输入。
11.权利要求10的系统还包括：将第一存储器装置的平面上的输出桥接到第二存储器装置的平面上的输入的链路。
12.权利要求1的系统，其中，第一存储器装置和第二存储器装置每一个是平面形状的并且具有相应的顶部表面和底部表面，第一存储器装置和第二存储器装置堆叠在彼此之上，其中第二存储器装置的相应的底部表面固定到第一存储器装置的顶部表面，使得第一存储器装置的顶部表面和第二存储器装置的顶部表面指向沿着堆叠的相同方向。
13.权利要求12的系统，其中，位于第一存储器装置的顶部表面上的输出在位于第二存储器装置的顶部表面上的对应输入上垂直对准。
14.权利要求13的系统，其中，输入/输出布局结构包括输入触点和输出触点；并且
所述堆叠包括第一存储器装置的输出触点和第二存储器装置的对应输入触点之间的传导链路。
15.权利要求1的系统，其中，输入/输出布局结构的输入为通孔连接；输入/输出布局结构的输出为支持表面连接性的焊盘。
16.权利要求1的系统，还包括：
其中所述路径包括第一存储器装置的输出到第二存储器装置的输入之间的链路，该输出配置为表面焊盘，输入配置为通孔连接，该链路连接包括表面焊盘和通孔连接之间的传导材料。
17.权利要求1的系统，其中，堆叠中的每个存储器装置可以设为通过模式或者存储器存取模式；
通过模式使得相应的存储器装置的输入处接收的数据沿着路径传输到相应的存储器装置的输出；
存储器存取模式使得i)路径上数据的接收并且将数据保存到和相应的存储器装置相关的存储器电路，和ii)获取来自存储器电路的数据，用于在路径上传输到相应的存储器装置的输出。
18.权利要求1的系统，其中，第二存储器装置关于第一存储器装置的旋转偏移导致第一存储器装置的输出焊盘和第二存储器装置的输入焊盘大体对准，输出焊盘和输入焊盘形成路径的一部分。
19.一种方法，包括：
接收第一存储器装置；
接收第二存储器装置，第一存储器装置和第二存储器装置具有相同的输入/输出布局结构；
产生存储器装置的堆叠，其中第一存储器装置和第二存储器装置在堆叠中关于彼此旋转偏移，以将第一存储器装置的输出和第二存储器装置的输入对准。
20.权利要求19的方法，其中，第一存储器装置包括输入-输出焊盘的表面，并且第二存储器装置包括输入-输出焊盘的表面；并且
其中产生存储器装置的堆叠包括将堆叠中的第二存储器装置的表面定向为指向和堆叠中第一存储器装置的表面相同的方向。
21.权利要求19的方法，还包括：使第一存储器装置关于堆叠中的第二存储器装置交错，以暴露第一存储器装置的平面上的输出，用来电连接到第二存储器装置的平面上暴露的输入；并且
经由传导链路提供第一存储器装置的输出到第二存储器装置的输入的电连接。
22.权利要求19的方法，其中，该堆叠包括垂直轴，第二存储器装置沿着该垂直轴堆叠在第一存储器装置上，该方法还包括：
将第二存储器装置围绕垂直轴旋转偏移大约180度，以将第一存储器装置的输出和第二存储器装置的输入对准。
23.权利要求19的方法，还包括：
接收第三存储器装置；并且
通过将第三存储器关于第二存储器装置旋转对准以将第二存储器装置的输出和第三存储器装置的输入对准来产生包括第三存储器装置的堆叠。
24.权利要求23的方法，还包括：提供第三存储器装置和第二存储器装置之间的间隔器，来提供第一存储器装置的输出到第二存储器装置的对应输入的链路。
25.权利要求19的方法，还包括：
堆叠第一存储器装置和第二存储器装置以建立包括第一段和第二段的路径，第一段是第一存储器装置的输入和输出之间的电路路径，第二段是第二存储器装置的输入和输出之间的电路路径；并且
将第一存储器装置关于第二存储器装置定向成使得第一存储器装置的输入和输出之间的轴大体平行于第二存储器装置的输入和输出之间的轴。
26.权利要求19到25的任一项的方法，还包括：
将第一存储器装置电耦合到控制器，控制器配置为存取来自第一存储器装置的数据。
27.权利要求19的方法，还包括：将第一存储器装置和第二存储器装置在顶部互相直接堆叠，以将位于第一存储器装置的平面中的输出垂直对准位于第二存储器装置的平面中的对应输入。
28.权利要求27的方法，还包括：基于从第一存储器装置的表面焊盘到第二存储器装置的通孔连接的电路路径来建立通过第一存储器装置和第二存储器装置的路径，表面焊盘是第一存储器装置的输出，通孔是第二存储器装置的输入。
29.一种半导体芯片，包括：
包括输入和输出的输入-输出结构；
输入和输出之间的相应输入-输出电路路径，以传播数据通过半导体芯片；
输入-输出电路路径的输入处的通孔连接器；和
输入-输出电路路径的输出处的表面接触焊盘，该表面接触焊盘布置在半导体芯片的平面表面上。
30.权利要求29的半导体芯片，其中，输入/输出结构布局匹配另一个半导体芯片的输入-输出结构布局，通孔连接器支持半导体芯片的输出处的表面连接焊盘到另一个半导体芯片的输入处的通孔连接器之间的连接性。
31.一种系统，包括：
第一存储器装置；
具有和第一存储器装置相同的输入/输出布局结构的第二存储器装置；
包括固定到第一存储器装置的第二存储器装置的堆叠，第二存储器装置在堆叠中定向为将第一存储器装置的输出和第二存储器装置的对应输入对准；和
第一存储器装置的输出和第二存储器装置的输入之间的连接性，该连接性包括第一存储器装置的平面上的表面焊盘和第二存储器装置的通孔之间的连接。
32.权利要求31的系统，其中表面焊盘是第一存储器装置的输出并且通孔是第二存储器装置的输入。
33.权利要求32的系统，其中，堆叠中第二存储器装置关于堆叠中第一存储器装置沿着堆叠轴旋转偏移以将第一存储器装置的表面焊盘和第二存储器装置的对应通孔对准。
34.权利要求31的系统，其中，第一存储器装置的布局结构关于第二存储器装置的布局结构的偏移量大体是180度。
35.权利要求31的系统，其中，该连接性包括第一连接和第二连接，第一连接将第一存储器装置的第一表面焊盘链接到第二存储器装置的第一通孔，第二连接将第一存储器装置的第二表面焊盘连接到第二存储器装置的第二通孔。
36.权利要求35的系统，其中，该连接性形成传播数据通过存储器装置的堆叠的路径，第一连接通过将第一存储器装置的第一输出链接到第二存储器装置的第一输入来建立第一路径，第二连接通过将第一存储器装置的第二输出链接到第二存储器装置的第二输入来建立第二路径。
37.权利要求31的系统，其中，该堆叠包括固定到第二存储器装置的第三存储器装置，第三存储器装置具有和第一存储器装置和第二存储器装置相同的输入/输出布局结构，该系统还包括：
第二存储器装置的输出和第三存储器装置的输入之间的连接性，该连接性包括第二存储器装置的平面上的表面焊盘与第三存储器装置的通孔之间的连接。
38.权利要求37的系统，其中，第二存储器装置的平面上的表面焊盘是第二存储器装置的输出，并且第三存储器装置的通孔是输入。
39.权利要求31的系统，其中，该连接性建立通过第一存储器装置和第二存储器装置的路径，该系统还包括：
控制器；
该控制器配置为基于沿着通过堆叠返回控制器的路径的数据流来存取来自第一存储器装置的数据。
40.权利要求39的系统，还包括：
第二存储器装置的平面上的表面焊盘和与控制器相关的输入之间的电连接性，第二存储器装置的平面上的表面焊盘是第二存储器装置的输出。
41.权利要求40的系统，其中，第一存储器装置和第二存储器装置的每一个是平面形状的并且具有相应的顶部表面和底部表面，第一存储器装置和第二存储器装置堆叠在彼此之上，其中第二存储器装置的相应的底部表面固定到第一存储器装置的顶部表面，使得第一存储器装置的顶部表面和第二存储器装置的顶部表面指向沿着堆叠的相同方向；并且
其中，位于第一存储器装置的顶部表面上的输出在位于第二存储器装置的顶部表面上的对应输入上垂直对准。
42.一种半导体芯片，包括：
具有用于传播数据通过半导体芯片的多个输入和多个输出的结构布局；
输入输出对，其中结构布局中的输入和结构布局中的多个输出对角配对；
每个输入和输出对之间的相应的输入-输出电路路径。
43.权利要求40的半导体芯片，其中，半导体芯片的结构布局包括半导体芯片上多个输入和多个输出的排序，并且
输入-输出对之间的每个相应的电路路径包括输入和对应的输出，对应的输出和输入对角相对。
44.权利要求41的半导体芯片，其中，对应输出位于关于输入180度的位置。
45.一种半导体芯片，包括：
具有用于传播数据通过半导体芯片的多个输入和多个输出的结构布局；
基于每个输入和多个输出的对应一个的配对的输入-输出对；和
每个输入-输出对之间的相应输入-输出电路路径，相应输入-输出电路路径的每一个被定向为跨过半导体芯片中的其它相应的输入-输出电路路径。
46.权利要求45的半导体芯片，其中，多个输入形成第一列并且多个输出形成第二列。
47.权利要求45的半导体芯片，还包括：
包括多个输入和多个输出的端口的平行列；并且
其中输入-输出对包括平行列中多个输入和多个输出之间的电路路径。
48.权利要求47的半导体芯片，其中，平行列沿着半导体芯片的边缘布置。
49.权利要求45到48的任一项的半导体芯片，还包括：
存储器，用来保存数据；并且
其中每个相应的输入-输出电路路径使得可对存储器相应部分进行存取。
50.权利要求45的半导体芯片，其中，结构布局包括在半导体芯片的周界附近的多个输入和多个输出的排序；并且
其中输入-输出对之间的每个相应的电路路径包括半导体芯片的周界附近的输入以及半导体芯片的周界附近的对应输出，对应输出位于和输入大体180度偏移的位置。
51.一种系统，包括：
包括第一存储器装置和第二存储器装置的堆叠，第一存储器装置和第二存储器装置具有相同的输入/输出布局结构，第一存储器装置关于第二存储器装置偏移，来暴露第一存储器装置的输出，以电连接到第二存储器装置的输入；和
便于通过第一存储器装置和第二存储器装置的串行连接的路径，该路径用于支持数据传播。
52.权利要求51的系统，其中，该路径包括第一存储器装置的输出和第二存储器装置的输入之间的传导链路。
53.权利要求52的系统，其中，该路径包括第一存储器装置的输入和第一存储器装置的输出之间的电路；并且
其中，第一存储器装置的输入和输出在输入/输出布局结构中彼此相邻布置。
54.权利要求51的系统，其中，输入/输出布局结构包括沿着相应的存储器装置的边缘的多个输入和多个输出的序列。
55.权利要求51的系统，其中，堆叠包括第三存储器装置，第三存储器装置具有和第一存储器装置和第二存储器装置相同的输入/输出布局结构，第三存储器装置关于堆叠中的第二存储器装置偏移，以暴露第二存储器装置的输出，用来电连接到第三存储器装置的输入；并且
便于通过第一存储器装置、第二存储器装置和第三存储器装置的串行连接的路径。
56.权利要求55的系统，其中，该路径包括第一存储器装置的输出到第二存储器装置的输入之间的传导链路。
57.一种系统，包括：
堆叠，其包括：
第一半导体芯片；和
第二半导体芯片，
第二半导体芯片固定到第一半导体芯片，并且第一半导体芯片是控制器芯片和存储器芯片中所选择的一个。
58.权利要求57的系统，其中，第一半导体芯片具有和第二半导体芯片相同的输入/输出布局结构。
59.权利要求57或者58的系统，其中，第二半导体芯片关于堆叠中的第一半导体芯片旋转偏移，来将第一半导体芯片的输出和第二半导体芯片的对应输入对准。
60.权利要求57到59的其中一个的系统，还包括便于第一半导体芯片和第二半导体芯片之间的串行连接结构的路径。
61.权利要求60的系统，其中，该路径用于支持数据传播。
62.权利要求57到61的任一项的系统，其中，第二半导体芯片是非易失性存储器芯片。
63.权利要求62的系统，其中，非易失性存储器芯片是NAND闪速存储器芯片。
CN2008801192976A 2007-12-20 2008-12-11 可堆叠存储器系统及其制造方法 Active CN101919002B (zh)

Applications Claiming Priority (7)

Application Number Priority Date Filing Date Title
US1534507P 2007-12-20 2007-12-20
US61/015345 2007-12-20
US3220308P 2008-02-28 2008-02-28
US61/032203 2008-02-28
US12/168,354 US8399973B2 (en) 2007-12-20 2008-07-07 Data storage and stackable configurations
US12/168354 2008-07-07
PCT/CA2008/002145 WO2009079749A1 (en) 2007-12-20 2008-12-11 Data storage and stackable configurations

Publications (2)

Publication Number Publication Date
CN101919002A true CN101919002A (zh) 2010-12-15
CN101919002B CN101919002B (zh) 2013-11-06

Family

ID=40788405

Family Applications (1)

Application Number Title Priority Date Filing Date
CN2008801192976A Active CN101919002B (zh) 2007-12-20 2008-12-11 可堆叠存储器系统及其制造方法

Country Status (8)

Country Link
US (2) US8399973B2 (zh)
EP (2) EP2650880A1 (zh)
JP (2) JP5469088B2 (zh)
KR (1) KR20100105536A (zh)
CN (1) CN101919002B (zh)
ES (1) ES2439960T3 (zh)
TW (1) TWI460846B (zh)
WO (1) WO2009079749A1 (zh)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102467960A (zh) * 2010-11-17 2012-05-23 海力士半导体有限公司 半导体装置
CN108288484A (zh) * 2017-01-10 2018-07-17 爱思开海力士有限公司 包括多个平面的非易失性存储器件
CN108986853A (zh) * 2018-06-11 2018-12-11 深圳市江波龙电子有限公司 一种存储控制芯片、存储设备及自适应接口方法
CN109585400A (zh) * 2017-09-28 2019-04-05 三星电子株式会社 堆叠半导体装置、系统及在半导体装置中传输信号的方法
CN111179987A (zh) * 2019-12-11 2020-05-19 深圳市国微电子有限公司 3d堆叠存储器、时钟偏斜消除方法及时钟偏斜消除电路

Families Citing this family (55)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8472795B2 (en) * 2006-09-19 2013-06-25 Capso Vision, Inc System and method for capsule camera with on-board storage
US8026740B2 (en) 2008-03-21 2011-09-27 Micron Technology, Inc. Multi-level signaling for low power, short channel applications
US7978721B2 (en) 2008-07-02 2011-07-12 Micron Technology Inc. Multi-serial interface stacked-die memory architecture
JP2010021449A (ja) * 2008-07-11 2010-01-28 Toshiba Corp 半導体装置
US8014166B2 (en) * 2008-09-06 2011-09-06 Broadpak Corporation Stacking integrated circuits containing serializer and deserializer blocks using through silicon via
US8086913B2 (en) 2008-09-11 2011-12-27 Micron Technology, Inc. Methods, apparatus, and systems to repair memory
JP5543094B2 (ja) * 2008-10-10 2014-07-09 ピーエスフォー ルクスコ エスエイアールエル 低ノイズ半導体パッケージ
US8472199B2 (en) * 2008-11-13 2013-06-25 Mosaid Technologies Incorporated System including a plurality of encapsulated semiconductor chips
US8674482B2 (en) * 2008-11-18 2014-03-18 Hong Kong Applied Science And Technology Research Institute Co. Ltd. Semiconductor chip with through-silicon-via and sidewall pad
US8259461B2 (en) 2008-11-25 2012-09-04 Micron Technology, Inc. Apparatus for bypassing faulty connections
US8900921B2 (en) * 2008-12-11 2014-12-02 Stats Chippac, Ltd. Semiconductor device and method of forming topside and bottom-side interconnect structures around core die with TSV
JP2010192680A (ja) * 2009-02-18 2010-09-02 Elpida Memory Inc 半導体装置
US8328218B2 (en) * 2009-07-13 2012-12-11 Columbia Cycle Works, LLC Commuter vehicle
US8264067B2 (en) * 2009-10-09 2012-09-11 Taiwan Semiconductor Manufacturing Company, Ltd. Through silicon via (TSV) wire bond architecture
US9142262B2 (en) 2009-10-23 2015-09-22 Rambus Inc. Stacked semiconductor device
US8421500B2 (en) * 2009-11-30 2013-04-16 International Business Machines Corporation Integrated circuit with stacked computational units and configurable through vias
US9123552B2 (en) 2010-03-30 2015-09-01 Micron Technology, Inc. Apparatuses enabling concurrent communication between an interface die and a plurality of dice stacks, interleaved conductive paths in stacked devices, and methods for forming and operating the same
US8843692B2 (en) 2010-04-27 2014-09-23 Conversant Intellectual Property Management Inc. System of interconnected nonvolatile memories having automatic status packet
KR20120024099A (ko) * 2010-09-06 2012-03-14 삼성전자주식회사 멀티-칩 패키지 및 그의 제조 방법
KR20120028484A (ko) * 2010-09-15 2012-03-23 삼성전자주식회사 모바일 기기에 채용하기 적합한 복합형 반도체 장치
US8363418B2 (en) * 2011-04-18 2013-01-29 Morgan/Weiss Technologies Inc. Above motherboard interposer with peripheral circuits
JP2013050860A (ja) * 2011-08-31 2013-03-14 Renesas Electronics Corp マイクロコンピュータ及びマルチマイクロコンピュータシステム
US9153520B2 (en) 2011-11-14 2015-10-06 Micron Technology, Inc. Stacked semiconductor die assemblies with multiple thermal paths and associated systems and methods
US20130119542A1 (en) * 2011-11-14 2013-05-16 Mosaid Technologies Incorporated Package having stacked memory dies with serially connected buffer dies
KR20130104430A (ko) * 2012-03-14 2013-09-25 삼성전자주식회사 멀티-칩 패키지 및 그의 제조 방법
US9343449B2 (en) * 2012-07-06 2016-05-17 Nvidia Corporation Alternative 3D stacking scheme for DRAMs atop GPUs
WO2014097916A1 (ja) * 2012-12-18 2014-06-26 ピーエスフォー ルクスコ エスエイアールエル 半導体装置
KR102012505B1 (ko) * 2012-12-20 2019-08-20 에스케이하이닉스 주식회사 토큰 링 루프를 갖는 스택 패키지
KR102018885B1 (ko) * 2012-12-20 2019-09-05 삼성전자주식회사 관통전극을 갖는 반도체 소자 및 그 제조방법
KR101984831B1 (ko) * 2013-01-31 2019-05-31 삼성전자 주식회사 반도체 패키지 및 그 제조 방법
JP5843803B2 (ja) * 2013-03-25 2016-01-13 株式会社東芝 半導体装置とその製造方法
KR20150062760A (ko) 2013-11-29 2015-06-08 에스케이하이닉스 주식회사 플립플롭 회로 및 이를 이용한 반도체 장치
JP6071929B2 (ja) * 2014-03-13 2017-02-01 株式会社東芝 半導体装置
KR102026979B1 (ko) * 2014-04-18 2019-09-30 에스케이하이닉스 주식회사 반도체 칩 적층 패키지
US9627367B2 (en) 2014-11-21 2017-04-18 Micron Technology, Inc. Memory devices with controllers under memory packages and associated systems and methods
KR102215826B1 (ko) * 2014-12-22 2021-02-16 삼성전자주식회사 입출력 부하를 감소하는 적층형 메모리 칩, 이를 포함하는 메모리 모듈 및 메모리 시스템
US9871019B2 (en) 2015-07-17 2018-01-16 Invensas Corporation Flipped die stack assemblies with leadframe interconnects
US9490195B1 (en) 2015-07-17 2016-11-08 Invensas Corporation Wafer-level flipped die stacks with leadframes or metal foil interconnects
US9825002B2 (en) 2015-07-17 2017-11-21 Invensas Corporation Flipped die stack
EP3345213A4 (en) * 2015-09-04 2019-04-24 Octavo Systems LLC IMPROVED SYSTEM USING A SYSTEM IN PACKAGING COMPONENTS
KR102367512B1 (ko) 2015-09-08 2022-02-24 삼성전자주식회사 시스템 온 패키지
US9508691B1 (en) 2015-12-16 2016-11-29 Invensas Corporation Flipped die stacks with multiple rows of leadframe interconnects
US10566310B2 (en) 2016-04-11 2020-02-18 Invensas Corporation Microelectronic packages having stacked die and wire bond interconnects
CN105789918B (zh) * 2016-04-25 2018-03-06 深圳市熙龙玩具有限公司 一种分离电路的元器件堆积式连接实现方法及电路
US9595511B1 (en) 2016-05-12 2017-03-14 Invensas Corporation Microelectronic packages and assemblies with improved flyby signaling operation
JP6839395B2 (ja) * 2016-05-30 2021-03-10 国立研究開発法人産業技術総合研究所 半導体演算装置
US9728524B1 (en) 2016-06-30 2017-08-08 Invensas Corporation Enhanced density assembly having microelectronic packages mounted at substantial angle to board
JP6721696B2 (ja) 2016-09-23 2020-07-15 キオクシア株式会社 メモリデバイス
WO2018106266A1 (en) * 2016-12-11 2018-06-14 Intel Corporation Microelectronic die stack having at least one rotated microelectronic die
CN112802835A (zh) 2017-06-02 2021-05-14 超极存储器股份有限公司 半导体模块
US10727203B1 (en) * 2018-05-08 2020-07-28 Rockwell Collins, Inc. Die-in-die-cavity packaging
JP2020043258A (ja) * 2018-09-12 2020-03-19 キオクシア株式会社 半導体メモリおよびその製造方法
CN110164488A (zh) * 2019-04-08 2019-08-23 苏州汇峰微电子有限公司 一种支持多元存储配置的存储器
CN113051199A (zh) 2019-12-26 2021-06-29 阿里巴巴集团控股有限公司 数据传输方法及装置
TWI810855B (zh) * 2022-03-21 2023-08-01 旺宏電子股份有限公司 記憶體元件

Family Cites Families (144)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6034054A (ja) * 1983-08-04 1985-02-21 Nec Corp メモリｉｃモジユ−ル
JPS60245195A (ja) * 1984-05-18 1985-12-04 松下電器産業株式会社 多層配線基板
JPS62104149A (ja) * 1985-10-30 1987-05-14 インタ−ナショナル　ビジネス　マシ−ンズ　コ−ポレ−ション 集積回路チツプ・モジユ−ル
JPH07120772B2 (ja) 1986-01-10 1995-12-20 富士写真フイルム株式会社 固体撮像素子
JPH0511887Y2 (zh) 1986-11-21 1993-03-25
US5191405A (en) * 1988-12-23 1993-03-02 Matsushita Electric Industrial Co., Ltd. Three-dimensional stacked lsi
US5399898A (en) * 1992-07-17 1995-03-21 Lsi Logic Corporation Multi-chip semiconductor arrangements using flip chip dies
JPH03291960A (ja) * 1990-04-09 1991-12-24 Hitachi Ltd 半導体装置積層用基板及び積層半導体装置
EP0493876B1 (en) * 1990-12-31 1998-08-05 AT&T Corp. Reducing circuit path crossovers in stacked multiprocessor board arrays
US5422435A (en) * 1992-05-22 1995-06-06 National Semiconductor Corporation Stacked multi-chip modules and method of manufacturing
FR2694840B1 (fr) * 1992-08-13 1994-09-09 Commissariat Energie Atomique Module multi-puces à trois dimensions.
JP3321925B2 (ja) * 1992-09-08 2002-09-09 セイコーエプソン株式会社 液晶表示装置、半導体チップの実装構造、電子光学装置および電子印字装置
JP3206144B2 (ja) * 1992-10-21 2001-09-04 松下電器産業株式会社 集積回路装置
FR2701153B1 (fr) * 1993-02-02 1995-04-07 Matra Marconi Space France Composant et module de mémoire à semi-conducteur.
JP3123338B2 (ja) * 1993-04-05 2001-01-09 松下電器産業株式会社 集積回路装置
US5323060A (en) * 1993-06-02 1994-06-21 Micron Semiconductor, Inc. Multichip module having a stacked chip arrangement
US5477082A (en) * 1994-01-11 1995-12-19 Exponential Technology, Inc. Bi-planar multi-chip module
US5579207A (en) * 1994-10-20 1996-11-26 Hughes Electronics Three-dimensional integrated circuit stacking
US5998864A (en) * 1995-05-26 1999-12-07 Formfactor, Inc. Stacking semiconductor devices, particularly memory chips
US5646067A (en) * 1995-06-05 1997-07-08 Harris Corporation Method of bonding wafers having vias including conductive material
US5742840A (en) * 1995-08-16 1998-04-21 Microunity Systems Engineering, Inc. General purpose, multiple precision parallel operation, programmable media processor
US5886412A (en) * 1995-08-16 1999-03-23 Micron Technology, Inc. Angularly offset and recessed stacked die multichip device
US5721452A (en) * 1995-08-16 1998-02-24 Micron Technology, Inc. Angularly offset stacked die multichip device and method of manufacture
US6002177A (en) * 1995-12-27 1999-12-14 International Business Machines Corporation High density integrated circuit packaging with chip stacking and via interconnections
US5777345A (en) * 1996-01-03 1998-07-07 Intel Corporation Multi-chip integrated circuit package
CA2196024A1 (en) 1996-02-28 1997-08-28 Craig N. Ernsberger Multilayer electronic assembly utilizing a sinterable composition and related method of forming
JPH1011404A (ja) * 1996-06-27 1998-01-16 Fuji Xerox Co Ltd マルチプロセッサ装置を構成するための集積回路装置及びその接続方法及びマルチチップモジュール
KR100467946B1 (ko) * 1997-01-24 2005-01-24 로무 가부시키가이샤 반도체 칩의 제조방법
US6378018B1 (en) 1997-10-10 2002-04-23 Intel Corporation Memory device and system including a low power interface
US6222276B1 (en) * 1998-04-07 2001-04-24 International Business Machines Corporation Through-chip conductors for low inductance chip-to-chip integration and off-chip connections
KR100277438B1 (ko) * 1998-05-28 2001-02-01 윤종용 멀티칩패키지
US6187652B1 (en) * 1998-09-14 2001-02-13 Fujitsu Limited Method of fabrication of multiple-layer high density substrate
BR9916684A (pt) * 1998-12-30 2001-09-25 Infineon Technologies Ag Sistema de semicondutor verticalmente integrado
JP3662461B2 (ja) * 1999-02-17 2005-06-22 シャープ株式会社 半導体装置、およびその製造方法
JP4547728B2 (ja) * 1999-03-29 2010-09-22 ソニー株式会社 半導体装置及びその製造方法
JP3304921B2 (ja) * 1999-06-18 2002-07-22 日本電気株式会社 半導体記憶装置
US6355980B1 (en) * 1999-07-15 2002-03-12 Nanoamp Solutions Inc. Dual die memory
JP2001053243A (ja) * 1999-08-06 2001-02-23 Hitachi Ltd 半導体記憶装置とメモリモジュール
JP2001118893A (ja) * 1999-10-18 2001-04-27 Matsushita Electric Ind Co Ltd 半導体装置
JP3765952B2 (ja) * 1999-10-19 2006-04-12 富士通株式会社 半導体装置
US6291884B1 (en) * 1999-11-09 2001-09-18 Amkor Technology, Inc. Chip-size semiconductor packages
JP3822768B2 (ja) * 1999-12-03 2006-09-20 株式会社ルネサステクノロジ Ｉｃカードの製造方法
US6376904B1 (en) * 1999-12-23 2002-04-23 Rambus Inc. Redistributed bond pads in stacked integrated circuit die package
US6678167B1 (en) * 2000-02-04 2004-01-13 Agere Systems Inc High performance multi-chip IC package
JP4569913B2 (ja) * 2000-03-10 2010-10-27 エルピーダメモリ株式会社 メモリモジュール
JP4497640B2 (ja) * 2000-03-29 2010-07-07 株式会社日立メディコ 高電圧スイッチ回路及びこれを用いたｘ線装置
JP2002007308A (ja) * 2000-06-20 2002-01-11 Nec Corp メモリバスシステムおよび信号線の接続方法
US6404043B1 (en) * 2000-06-21 2002-06-11 Dense-Pac Microsystems, Inc. Panel stacking of BGA devices to form three-dimensional modules
JP4570809B2 (ja) * 2000-09-04 2010-10-27 富士通セミコンダクター株式会社 積層型半導体装置及びその製造方法
US6577013B1 (en) * 2000-09-05 2003-06-10 Amkor Technology, Inc. Chip size semiconductor packages with stacked dies
JP2002217356A (ja) * 2001-01-19 2002-08-02 Nec Corp 半導体装置及びその製造方法
TW480686B (en) * 2001-04-03 2002-03-21 Siliconware Precision Industries Co Ltd Intersecting stacked type dual die package structure and manufacturing process
JP2002231882A (ja) * 2001-02-06 2002-08-16 Mitsubishi Electric Corp 半導体装置
KR100364635B1 (ko) * 2001-02-09 2002-12-16 삼성전자 주식회사 칩-레벨에 형성된 칩 선택용 패드를 포함하는 칩-레벨3차원 멀티-칩 패키지 및 그 제조 방법
JP4091838B2 (ja) * 2001-03-30 2008-05-28 富士通株式会社 半導体装置
JP2002359346A (ja) * 2001-05-30 2002-12-13 Sharp Corp 半導体装置および半導体チップの積層方法
US6900528B2 (en) * 2001-06-21 2005-05-31 Micron Technology, Inc. Stacked mass storage flash memory package
US6525953B1 (en) * 2001-08-13 2003-02-25 Matrix Semiconductor, Inc. Vertically-stacked, field-programmable, nonvolatile memory and method of fabrication
JP3872320B2 (ja) * 2001-08-22 2007-01-24 松下電器産業株式会社 半導体記憶装置およびその貼り合わせ方法
JP4041663B2 (ja) * 2001-09-12 2008-01-30 株式会社ルネサステクノロジ 半導体装置及びその検査装置
JP3959264B2 (ja) * 2001-09-29 2007-08-15 株式会社東芝 積層型半導体装置
US6555917B1 (en) * 2001-10-09 2003-04-29 Amkor Technology, Inc. Semiconductor package having stacked semiconductor chips and method of making the same
KR100435813B1 (ko) * 2001-12-06 2004-06-12 삼성전자주식회사 금속 바를 이용하는 멀티 칩 패키지와 그 제조 방법
US7081373B2 (en) * 2001-12-14 2006-07-25 Staktek Group, L.P. CSP chip stack with flex circuit
JP2003197854A (ja) * 2001-12-26 2003-07-11 Nec Electronics Corp 両面接続型半導体装置、多段積層型半導体装置、その製造方法および該半導体装置を搭載した電子部品
US6635970B2 (en) * 2002-02-06 2003-10-21 International Business Machines Corporation Power distribution design method for stacked flip-chip packages
KR100486832B1 (ko) * 2002-02-06 2005-05-03 삼성전자주식회사 반도체 칩과 적층 칩 패키지 및 그 제조 방법
TW523890B (en) * 2002-02-07 2003-03-11 Macronix Int Co Ltd Stacked semiconductor packaging device
KR100422450B1 (ko) * 2002-05-10 2004-03-11 삼성전자주식회사 반도체 메모리장치의 플립칩 인터페이스회로 및 그 방법
SG120073A1 (en) * 2002-07-18 2006-03-28 United Test & Assembly Ct Ltd Multiple chip semiconductor packages
JP4082519B2 (ja) * 2002-07-22 2008-04-30 株式会社ルネサステクノロジ 半導体集積回路装置、データ処理システム及びメモリシステム
US6885101B2 (en) * 2002-08-29 2005-04-26 Micron Technology, Inc. Methods for wafer-level packaging of microelectronic devices and microelectronic devices formed by such methods
US7071547B2 (en) * 2002-09-11 2006-07-04 Tessera, Inc. Assemblies having stacked semiconductor chips and methods of making same
US7057269B2 (en) * 2002-10-08 2006-06-06 Chippac, Inc. Semiconductor multi-package module having inverted land grid array (LGA) package stacked over ball grid array (BGA) package
WO2004038798A2 (en) * 2002-10-22 2004-05-06 Unitive International Limited Stacked electronic structures including offset substrates
JP3908146B2 (ja) * 2002-10-28 2007-04-25 シャープ株式会社 半導体装置及び積層型半導体装置
US7847383B2 (en) * 2002-12-02 2010-12-07 Samsung Electronics Co., Ltd. Multi-chip package for reducing parasitic load of pin
TW556961U (en) * 2002-12-31 2003-10-01 Advanced Semiconductor Eng Multi-chip stack flip-chip package
JP2004221215A (ja) * 2003-01-14 2004-08-05 Renesas Technology Corp 半導体装置
KR100498488B1 (ko) * 2003-02-20 2005-07-01 삼성전자주식회사 적층형 반도체 패키지 및 그 제조방법
JP2004273044A (ja) 2003-03-10 2004-09-30 Innotech Corp 半導体装置の検査方法
US6815836B2 (en) * 2003-03-24 2004-11-09 Texas Instruments Incorporated Wire bonding for thin semiconductor package
KR100497111B1 (ko) * 2003-03-25 2005-06-28 삼성전자주식회사 웨이퍼 레벨 칩 스케일 패키지, 그를 적층한 적층 패키지및 그 제조 방법
US6841883B1 (en) * 2003-03-31 2005-01-11 Micron Technology, Inc. Multi-dice chip scale semiconductor components and wafer level methods of fabrication
KR20040087501A (ko) * 2003-04-08 2004-10-14 삼성전자주식회사 센터 패드 반도체 칩의 패키지 및 그 제조방법
TWI225292B (en) * 2003-04-23 2004-12-11 Advanced Semiconductor Eng Multi-chips stacked package
TWI220781B (en) * 2003-04-28 2004-09-01 Advanced Semiconductor Eng Multi-chip package substrate for flip-chip and wire bonding
TWI225299B (en) * 2003-05-02 2004-12-11 Advanced Semiconductor Eng Stacked flip chip package
US6853064B2 (en) * 2003-05-12 2005-02-08 Micron Technology, Inc. Semiconductor component having stacked, encapsulated dice
US7098541B2 (en) * 2003-05-19 2006-08-29 Hewlett-Packard Development Company, L.P. Interconnect method for directly connected stacked integrated circuits
JP4160447B2 (ja) * 2003-05-28 2008-10-01 シャープ株式会社 電子部品およびモジュールならびにモジュールの組み立て方法、識別方法および環境設定方法
CN1295766C (zh) * 2003-05-29 2007-01-17 财团法人工业技术研究院 三维堆叠的电子封装件及其组装方法
US7309923B2 (en) 2003-06-16 2007-12-18 Sandisk Corporation Integrated circuit package having stacked integrated circuits and method therefor
KR100626364B1 (ko) * 2003-07-02 2006-09-20 삼성전자주식회사 멀티칩을 내장한 반도체패키지
TWI229434B (en) * 2003-08-25 2005-03-11 Advanced Semiconductor Eng Flip chip stacked package
KR100537892B1 (ko) * 2003-08-26 2005-12-21 삼성전자주식회사 칩 스택 패키지와 그 제조 방법
US7208758B2 (en) * 2003-09-16 2007-04-24 Micron Technology, Inc. Dynamic integrated circuit clusters, modules including same and methods of fabricating
JP4272968B2 (ja) 2003-10-16 2009-06-03 エルピーダメモリ株式会社 半導体装置および半導体チップ制御方法
JP3880572B2 (ja) * 2003-10-31 2007-02-14 沖電気工業株式会社 半導体チップ及び半導体装置
JP4205553B2 (ja) * 2003-11-06 2009-01-07 エルピーダメモリ株式会社 メモリモジュール及びメモリシステム
KR100621992B1 (ko) * 2003-11-19 2006-09-13 삼성전자주식회사 이종 소자들의 웨이퍼 레벨 적층 구조와 방법 및 이를이용한 시스템-인-패키지
US7049170B2 (en) * 2003-12-17 2006-05-23 Tru-Si Technologies, Inc. Integrated circuits and packaging substrates with cavities, and attachment methods including insertion of protruding contact pads into cavities
US7173340B2 (en) * 2004-02-25 2007-02-06 Texas Instruments Incorporated Daisy chaining of serial I/O interface on stacking devices
JP2005317830A (ja) * 2004-04-30 2005-11-10 Elpida Memory Inc 半導体装置、マルチチップパッケージ、およびワイヤボンディング方法
US7342310B2 (en) * 2004-05-07 2008-03-11 Avago Technologies General Ip Pte Ltd Multi-chip package with high-speed serial communications between semiconductor die
JP4441328B2 (ja) 2004-05-25 2010-03-31 株式会社ルネサステクノロジ 半導体装置及びその製造方法
US7221613B2 (en) * 2004-05-26 2007-05-22 Freescale Semiconductor, Inc. Memory with serial input/output terminals for address and data and method therefor
TWI245397B (en) * 2004-06-29 2005-12-11 Advanced Semiconductor Eng Leadframe with a chip pad for double side stacking and method for manufacturing the same
JP4063796B2 (ja) * 2004-06-30 2008-03-19 日本電気株式会社 積層型半導体装置
US7282791B2 (en) * 2004-07-09 2007-10-16 Elpida Memory, Inc. Stacked semiconductor device and semiconductor memory module
US8324725B2 (en) * 2004-09-27 2012-12-04 Formfactor, Inc. Stacked die module
DE102004049356B4 (de) * 2004-10-08 2006-06-29 Infineon Technologies Ag Halbleitermodul mit einem internen Halbleiterchipstapel und Verfahren zur Herstellung desselben
US7215031B2 (en) * 2004-11-10 2007-05-08 Oki Electric Industry Co., Ltd. Multi chip package
US7217995B2 (en) * 2004-11-12 2007-05-15 Macronix International Co., Ltd. Apparatus for stacking electrical components using insulated and interconnecting via
JP4622469B2 (ja) * 2004-11-12 2011-02-02 ソニー株式会社 回路基板、回路基板製造方法、及び半導体装置
JP4354398B2 (ja) 2004-12-27 2009-10-28 三菱重工業株式会社 半導体装置及びその製造方法
TWI255536B (en) 2005-02-02 2006-05-21 Siliconware Precision Industries Co Ltd Chip-stacked semiconductor package and fabrication method thereof
US7271026B2 (en) * 2005-03-14 2007-09-18 Infineon Technologies Ag Method for producing chip stacks and chip stacks formed by integrated devices
US7132754B1 (en) * 2005-03-17 2006-11-07 Alfred E. Mann Foundation For Scientific Research Flip chip stack
US7317256B2 (en) 2005-06-01 2008-01-08 Intel Corporation Electronic packaging including die with through silicon via
US7297574B2 (en) * 2005-06-17 2007-11-20 Infineon Technologies Ag Multi-chip device and method for producing a multi-chip device
KR100630761B1 (ko) * 2005-08-23 2006-10-02 삼성전자주식회사 메모리 집적도가 다른 2개의 반도체 메모리 칩들을내장하는 반도체 멀티칩 패키지
US7358616B2 (en) * 2005-09-14 2008-04-15 Freescale Semiconductor, Inc. Semiconductor stacked die/wafer configuration and packaging and method thereof
US7652922B2 (en) * 2005-09-30 2010-01-26 Mosaid Technologies Incorporated Multiple independent serial link memory
US20070076502A1 (en) * 2005-09-30 2007-04-05 Pyeon Hong B Daisy chain cascading devices
US7307348B2 (en) * 2005-12-07 2007-12-11 Micron Technology, Inc. Semiconductor components having through wire interconnects (TWI)
US7826243B2 (en) * 2005-12-29 2010-11-02 Bitmicro Networks, Inc. Multiple chip module and package stacking for storage devices
JP4753725B2 (ja) 2006-01-20 2011-08-24 エルピーダメモリ株式会社 積層型半導体装置
JP4777807B2 (ja) 2006-03-29 2011-09-21 エルピーダメモリ株式会社 積層メモリ
DE102006017947B4 (de) * 2006-04-18 2008-02-21 Qimonda Ag Speicherbaustein, entsprechende Baugruppe sowie entsprechendes Herstellungsverfahren
US7629675B2 (en) * 2006-05-03 2009-12-08 Marvell International Technology Ltd. System and method for routing signals between side-by-side die in lead frame type system in a package (SIP) devices
JP5065618B2 (ja) * 2006-05-16 2012-11-07 株式会社日立製作所 メモリモジュール
US7745942B2 (en) 2006-06-21 2010-06-29 Micron Technology, Inc. Die package and probe card structures and fabrication methods
US20080122040A1 (en) 2006-06-29 2008-05-29 Icemos Technology Corporation Varying Pitch Adapter and a Method of Forming a Varying Pitch Adapter
JP4791924B2 (ja) * 2006-09-22 2011-10-12 株式会社東芝 半導体記憶装置
JP2008091627A (ja) * 2006-10-02 2008-04-17 Toshiba Corp 半導体集積チップ及び半導体装置
JP2008299997A (ja) * 2007-06-01 2008-12-11 Toshiba Corp 半導体記憶装置
US7791175B2 (en) * 2007-12-20 2010-09-07 Mosaid Technologies Incorporated Method for stacking serially-connected integrated circuits and multi-chip device made from same
JP5099780B2 (ja) * 2008-01-18 2012-12-19 独立行政法人産業技術総合研究所 ３次元集積回路
TWI389291B (zh) 2008-05-13 2013-03-11 Ind Tech Res Inst 三維堆疊晶粒封裝結構
JP2010021306A (ja) * 2008-07-10 2010-01-28 Hitachi Ltd 半導体装置
JP4977101B2 (ja) * 2008-08-26 2012-07-18 株式会社東芝 積層型半導体装置
JP2011166026A (ja) * 2010-02-12 2011-08-25 Elpida Memory Inc 半導体装置
JP5640406B2 (ja) 2010-03-12 2014-12-17 株式会社リコー 半導電性複合樹脂

Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102467960A (zh) * 2010-11-17 2012-05-23 海力士半导体有限公司 半导体装置
CN102467960B (zh) * 2010-11-17 2016-03-16 海力士半导体有限公司 半导体装置
CN105609126A (zh) * 2010-11-17 2016-05-25 海力士半导体有限公司 半导体装置
CN105609126B (zh) * 2010-11-17 2018-05-22 海力士半导体有限公司 半导体装置
CN108288484A (zh) * 2017-01-10 2018-07-17 爱思开海力士有限公司 包括多个平面的非易失性存储器件
CN108288484B (zh) * 2017-01-10 2021-05-25 爱思开海力士有限公司 包括多个平面的非易失性存储器件
CN109585400A (zh) * 2017-09-28 2019-04-05 三星电子株式会社 堆叠半导体装置、系统及在半导体装置中传输信号的方法
CN109585400B (zh) * 2017-09-28 2024-04-26 三星电子株式会社 堆叠半导体装置、系统及在半导体装置中传输信号的方法
CN108986853A (zh) * 2018-06-11 2018-12-11 深圳市江波龙电子有限公司 一种存储控制芯片、存储设备及自适应接口方法
CN108986853B (zh) * 2018-06-11 2020-12-04 深圳市江波龙电子股份有限公司 一种存储控制芯片、存储设备及自适应接口方法
CN111179987A (zh) * 2019-12-11 2020-05-19 深圳市国微电子有限公司 3d堆叠存储器、时钟偏斜消除方法及时钟偏斜消除电路

Also Published As

Publication number Publication date
EP2650880A1 (en) 2013-10-16
US20090161402A1 (en) 2009-06-25
JP5548803B2 (ja) 2014-07-16
WO2009079749A1 (en) 2009-07-02
TW200943525A (en) 2009-10-16
EP2223300B1 (en) 2013-09-18
EP2223300A4 (en) 2011-03-02
JP2011508936A (ja) 2011-03-17
ES2439960T3 (es) 2014-01-27
JP2013232277A (ja) 2013-11-14
US9183892B2 (en) 2015-11-10
US8399973B2 (en) 2013-03-19
TWI460846B (zh) 2014-11-11
CN101919002B (zh) 2013-11-06
JP5469088B2 (ja) 2014-04-09
EP2223300A1 (en) 2010-09-01
US20130182485A1 (en) 2013-07-18
KR20100105536A (ko) 2010-09-29

Similar Documents

Publication Publication Date Title
CN101919002B (zh) 可堆叠存储器系统及其制造方法
US10692842B2 (en) Microelectronic package including microelectronic elements having stub minimization for wirebond assemblies without windows
US7923370B2 (en) Method for stacking serially-connected integrated circuits and multi-chip device made from same
US9136204B2 (en) Semiconductor device having penetrating electrodes each penetrating through substrate
JP4587676B2 (ja) チップ積層構成の３次元半導体装置
US8436477B2 (en) Stub minimization using duplicate sets of signal terminals in assemblies without wirebonds to package substrate
WO2013052320A1 (en) Stub minimization using duplicate sets of signal terminals in assemblies without wirebonds to package substrate
KR102532205B1 (ko) 반도체 칩 및 그 반도체 칩을 포함한 반도체 패키지
US10509752B2 (en) Configuration of multi-die modules with through-silicon vias
CN202394958U (zh) 晶圆级半导体封装构造
JP5643665B2 (ja) 積層型半導体集積回路装置
CN215451404U (zh) 一种三维异质集成的可编程芯片结构
KR20220095419A (ko) 관통 전극을 포함하는 반도체 칩, 및 이 반도체 칩을 포함하는 반도체 패키지
CN113629043A (zh) 一种三维异质集成的可编程芯片结构

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
C56 Change in the name or address of the patentee

Owner name: CONVERSANT INTELLECTUAL PROPERTY MANAGEMENT INC.

Free format text: FORMER NAME: MOSAID TECHNOLOGIES INC.

CP01 Change in the name or title of a patent holder

Address after: Ontario, Canada

Patentee after: Examine Vincent Zhi Cai management company

Address before: Ontario, Canada

Patentee before: Mosaid Technologies Inc.