JP3206144B2 - 集積回路装置 - Google Patents
集積回路装置Info
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Description
ョン、パーソナルコンピュータなどのディジタルコンピ
ュータで用いる内部メモリー回路を、モノリシック構造
のメモリーICと、それを実装する基板とリードフレー
ム端子とで構成した集積回路装置に関するものである。
ント基板にメモリーICを半田付け実装したものが使わ
れる。
ピュータで用いる従来の内部メモリー回路について説明
する。
を示すものである。図8において、11−1〜11−4
はメモリーICであり、12はアドレスバスであり、1
3はデータバスであり、メモリーIC11−1〜11−
4は記憶保持動作が必要なDRAM(ダイナミック・ラ
ンダム・アクセス・メモリ)のICであり、/RAS
(ロウ・アドレス・ストローブ)信号と/CAS(カラ
ム・アドレス・ストローブ)信号を各々のメモリーIC
に入力することで、アクセスするメモリーICを選択す
るようにしており、そのアクセスは/WE(ライト・イ
ネーブル)信号を入力するとデータを書込み、/OE
(アウトプット・イネーブル)信号を入力するとデータ
を読出す様にしている。
回路をプリント基板にメモリーICを半田付け実装した
斜視図を示すものである。
り、プリント基板14はガラス織布をエポキシ樹脂に含
浸させた基材と、その基材の表裏両面をアドレスバス1
2やデータバス13などの信号配線を主に布線し、電源
ラインと接地ラインの配線を各々内挿した4層の銅張り
積層板である。メモリーICはモノリシック構造のベア
ICチップをリードフレームにダイスボンディングおよ
びワイヤーボンディングし、樹脂材料で封止したパッケ
ージになっており、前記リードフレームのリード端子に
よって封止樹脂の外と電気的接続が可能になっている。
端子は、プリント基板14の表面の信号配線に半田付け
によって接続され、内部メモリー回路を構成している。
タの基本性能である処理速度を上げる方法の一つとし
て、システムのクロック周波数を高速にするとともに、
内部メモリー回路の記憶容量を大容量にする方法があ
る。
る方法について説明する。内部メモリー回路の記憶容量
を大容量にするためには、記憶容量に応じた多数のメモ
リーIC11−1〜11−4をプリント基板14に実装
しなければならない。その際、従来から行われているよ
うなプリント基板14にメモリーIC11−1〜11−
4を平面実装すると、配線の終端までの配線長が長くな
り、以下のような問題点が生ずる。 (1)配線長が長くなると配線インピーダンスが大きく
なり、信号の伝搬特性が劣化するために高速処理が困難
になる。 (2)配線長が長くなると配線の終端で信号の反射が起
こり、配線を伝搬中の信号波形を変形させる。
って、配線の終端に実装したメモリーIC11−4に入
力される信号波形と、始端近辺に実装したメモリーIC
11−1に入力される信号波形では、メモリーIC11
−1に入力される信号波形が配線終端のインピーダンス
の不整合による反射によって変形し、メモリーIC11
−1とメモリーIC11−4のアクセスのタイミングが
異なるため大幅なタイミングマージンが必要になり、高
速処理ができなくなる。 (3)記憶容量を大容量にするために多数のメモリーI
C11をプリント基板14に平面実装するためにプリン
ト基板の面積が広くなるとともに4層の銅張り積層板を
用いたプリント基板は高価なため、ディジタルコンピュ
ータの記憶容量を上げると装置の大型化とコストの上昇
を招く。
コンピュータの処理速度を上げることが困難であった。
で、処理速度を向上させることを目的とする。
るために本発明は、角板形の基板に複数個の半導体素子
を実装するとともに、各半導体素子の端子列を基板の各
辺に沿って配置したモジュールを有し、このモジュール
を複数個積み重ねて多階層モジュールを構成し、かつ上
記複数個のモジュールは、半導体素子の端子列のうち特
定の端子を各半導体素子毎に引出し位置をずらせて配置
し、多階層モジュールは、複数個の各モジュールの同一
位置の特定の端子がモジュールの積み重ね方向において
同一位置に配置されないように複数個のモジュールを回
転配置して構成したものである。
ント基板に実装することで、メモリーICを平面実装か
ら3次元実装化することでプリント基板の配線長を短く
でき、配線を伝搬中の信号波形の変形を最小限に押さえ
られるものである。
説明する。
ICをベアチップ実装した集積回路装置のモジュール7
の斜視図を示すものである。図3において、1は基板、
2はメモリーICのベアチップ、3は面実装形のチップ
コンデンサ、4はリードフレームであり、リード端子5
とリード端子5を支持する支持枠6により構成されてい
る。リードフレーム4はリード端子5を支持枠6で支持
した構造になっており、基板1はメモリーICのベアチ
ップ2および面実装形のチップコンデンサ3を実装して
集積回路装置を構成するとともにリードフレーム4のリ
ード端子5を接続して、基板1に構成した集積回路装置
と外部接続可能に集積回路装置のモジュール7を構成し
ている。
2およびサージ電圧吸収用の面実装形のチップコンデン
サ3は各々1個ずつで一つの回路を構成し、基板1に4
つの回路を実装している。さらに、4つの回路はリード
フレーム4に支持されるリード端子5の4辺の端子列の
いずれか一つの端子列に重複することなく接続される。
ール7の回路図である。図2において、メモリーIC2
−1とコンデンサ3−1は端子列5−1に接続され、メ
モリーIC2−2とコンデンサ3−2は端子列5−2に
接続され、メモリーIC2−3とコンデンサ3−3は端
子列5−3に接続され、メモリーIC2−4とコンデン
サ3−4は端子列5−4に接続されている。
端子、接地端子、アドレスバス端子群5−1A〜5−4
A、データバス端子群5−1D〜5−4D、/WE信
号、/OE信号の端子群5−1E〜5−4Eについては
同じであるが、/RAS信号の端子、/CAS信号の端
子については4辺の端子列のいずれも重複することなく
配置されている。
よび/CAS信号の端子位置は端子列5−2,5−3,
5−4においてはノンコネクトであり、端子列5−2の
/RAS信号および/CAS信号の端子位置は端子列5
−1,5−3,5−4においてはノンコネクトであり、
端子列5−3の/RAS信号および/CAS信号の端子
位置は端子列5−1,5−2,5−4においてはノンコ
ネクトであり、端子列5−4の/RAS信号および/C
AS信号の端子位置は端子列5−1,5−2,5−3に
おいてはノンコネクトである。
層化に接続する際の端子配列の説明図を示す。
7−2,7−3,7−4は同一構造のモジュールであ
り、端子列5−1−1、端子列5−1−2、端子列5−
1−3、端子列5−1−4は同じ端子配列であり、端子
列5−2−1、端子列5−2−2、端子列5−2−3、
端子列5−2−4は同じ端子配列であり、端子列5−3
−1、端子列5−3−2、端子列5−3−3、端子列5
−3−4は同じ端子配列であり、端子列5−4−1、端
子列5−4−2、端子列5−4−3、端子列5−4−4
は同じ端子配列である。
ールを90度ずつ回転させ、図1(b)に示すように端
子列5−1−1、端子列5−2−4、端子列5−3−
3、端子列5−4−2を重ね、端子列5−1−2、端子
列5−2−1、端子列5−3−4、端子列5−4−3を
重ね、端子列5−1−3、端子列5−2−2、端子列5
−3−1、端子列5−4−4を重ね、端子列5−1−
4、端子列5−2−3、端子列5−3−2、端子列5−
4−1を重ねて多層化している。
源端子、接地端子、アドレスバス端子群5−1A〜5−
4A、データバス端子群5−1D〜5−4D、/WE信
号、/OE信号の端子群5−1E〜5−4Eは共通接続
され、/RAS信号の端子、/CAS信号の端子につい
ては4つのモジュールに実装したメモリーICのいずれ
にも重複することなく接続される。
積層されるモジュールのリードフレームの断面を示す。
・・7−nは積層して多階層化するモジュールであり、
支持枠6で支持するリード端子5の形状は積層されるモ
ジュール7−1のリード端子5−1と、積層して多層化
するモジュール7−2,7−3,・・7−nのリード端
子5−2,5−3,・・5−nと異なり、リード端子5
−2,5−3,・・5−nの断面形状はコの字形になっ
ており、モジュールを積層する際、下層のモジュールと
電気的接続をする。
な、多層化した各モジュールの電源端子、接地端子、ア
ドレスバス端子群5−1A〜5−4A、データバス端子
群5−1D〜5−4D、/WE信号、/OE信号の端子
群5−1E〜5−4Eが共通接続され、/RAS信号の
端子、/CAS信号の端子については4つのモジュール
に実装したメモリーICのいずれにも重複することなく
接続することができる。
モジュールは図8に示した従来の内部メモリー回路の回
路図と等価でありながら、終端までの配線長を短くする
ことができるので、配線インピーダンスが小さく、信号
の伝搬特性の劣化の無い内部メモリー回路を構成でき
る。
5(a)は、メモリーモジュールのアドレスバス端子群
5−1A〜5−4A、データバス端子群5−1D〜5−
4D、/WE信号、/OE信号の端子群5−1E〜5−
4E、/RAS信号の端子、/CAS信号の端子群50
にプルアップ抵抗R1、プルダウン抵抗R2を各々電源
端子と接地端子の間に接続する抵抗モジュールの回路図
であり、図5(b)は、端子群50にプルアップ抵抗R
1を電源端子の間に接続する抵抗モジュールの回路図で
あり、また図5(c)は、端子群50にプルダウン抵抗
R2を接地端子の間に接続する抵抗モジュールの回路図
である。
ジュールを多階層化メモリーモジュールの最上層に、さ
らに積層して配置することで、配線の終端に終端抵抗を
構成できるので、信号の反射がなくなり、タイムマージ
ンを小さく設定でき、ディジタルコンピュータの処理速
度をより高速化できる。
ールを多階層化に接続する端子配列の説明図を示してお
り、図6に示す多階層モジュール7−aを図7に示す多
階層モジュール7−b上に階層接続することにより構成
される。
ール7−a−1,7−a−2,7−a−3,7−a−4
は同一構造のモジュールであり、各モジュールの端子列
5−a−1−1、端子列5−a−2−1、端子列5−a
−3−1、端子列5−a−4−1は同じ端子配列であ
り、同じく端子列5−a−1−2、端子列5−a−2−
2、端子列5−a−3−2、端子列5−a−4−2は同
じ端子配列であり、同じく端子列5−a−1−3、端子
列5−a−2−3、端子列5−a−3−3、端子列5−
a−4−3は同じ端子配列であり、同じく端子列5−a
−1−4、端子列5−a−2−4、端子列5−a−3−
4、端子列5−a−4−4は同じ端子配列である。
モジュール7−b−1,7−b−2,7−b−3,7−
b−4は同一構造のモジュールであり、各モジュール端
子列5−b−1−1、端子列5−b−2−1、端子列5
−b−3−1、端子列5−b−4−1は同じ端子配列で
あり、同じく端子列5−b−1−2、端子列5−b−2
−2、端子列5−b−3−2、端子列5−b−4−2は
同じ端子配列であり、同じく端子列5−b−1−3、端
子列5−b−2−3、端子列5−b−3−3、端子列5
−b−4−3は同じ端子配列であり、同じく端子列5−
b−1−4、端子列5−b−2−4、端子列5−b−3
−4、端子列5−b−4−4は同じ端子配列である。
子列5−a−n−1〜5−a−n−4の端子配列は、電
源端子、接地端子、アドレスバス端子群5−a−n−1
A〜5−a−n−4A、データバス端子群5−a−n−
1D〜5−a−n−4D、/WE信号、/OE信号の端
子群5−a−n−1E〜5−a−n−4Eについては同
じであるが、/RAS信号の端子、/CAS信号の端子
については4辺の端子列のいずれも重複することなく配
置されている。
S信号および/CAS信号の端子位置は端子列5−a−
n−2,5−a−n−3,5−a−n−4においてはノ
ンコネクト(NC)であり、端子列5−a−n−2の/
RAS信号および/CAS信号の端子位置は端子列5−
a−n−1,5−a−n−3,5−a−n−4において
はノンコネクト(NC)であり、端子列5−a−n−3
の/RAS信号および/CAS信号の端子位置は端子列
5−a−n−1,5−a−n−2,5−a−n−4にお
いてはノンコネクト(NC)であり、端子列5−a−n
−4の/RAS信号および/CAS信号の端子位置は端
子列5−a−n−1,5−a−n−2,5−a−n−3
においてはノンコネクト(NC)である。
4)の端子列5−b−n−1〜5−b−n−4の端子配
列は、電源端子、接地端子、アドレスバス端子群5−b
−n−1A〜5−b−n−4A、データバス端子群5−
b−n−1D〜5−b−n−4D、/WE信号、/OE
信号の端子群5−b−n−1E〜5−b−n−4Eにつ
いては同じであるが、/RAS信号の端子、/CAS信
号の端子については4辺の端子列のいずれも重複するこ
となく配置されている。
S信号および/CAS信号の端子位置は端子列5−b−
n−2,5−b−n−3,5−b−n−4においてはノ
ンコネクト(NC)であり、端子列5−b−n−2の/
RAS信号および/CAS信号の端子位置は端子列5−
b−n−1,5−b−n−3,5−b−n−4において
はノンコネクト(NC)であり、端子列5−b−n−3
の/RAS信号および/CAS信号の端子位置は端子列
5−b−n−1,5−b−n−2,5−b−n−4にお
いてはノンコネクト(NC)であり、端子列5−b−n
−4の/RAS信号および/CAS信号の端子位置は端
子列5−b−n−1,5−b−n−2,5−b−n−3
においてはノンコネクト(NC)である。
モジュール7−bの電源端子、接地端子、アドレスバス
端子群5−a−n−1A〜5−a−n−4A,5−b−
n−1A〜5−b−n−4A、/WE信号、/OE信号
の端子群5−a−n−1E〜5−a−n−4E,5−b
−n−1E〜5−b−n−4E、RAS信号の端子、/
CAS信号の端子については同じ端子配列になっている
が、データバス端子群5−a−n−1D〜5−a−n−
4Dと5−b−n−1D〜5−b−n−4Dは重複する
ことなく配置され、データバス端子群5−a−n−1D
〜5−a−n−4Dの位置に相当する多階層モジュール
7−bの端子はノンコネクト(NC)であり、データバ
ス端子群5−b−n−1D〜5−b−n−4Dの位置に
相当する多階層モジュール7−aの端子はノンコネクト
(NC)である。
ル7−aと多階層モジュール7−bを階層接続すると、
データバス端子群5−a−n−1D〜5−a−n−4D
と5−b−n−1D〜5−b−n−4Dを加算した8ビ
ットに拡張したデータバスのモジュールを構成すること
ができる。
長で内部メモリー回路が構成できるため、配線を伝搬中
の信号波形の変形を最小限に押さえられることができ
る。
モジュールを積層接続することにより、配線終端のイン
ピーダンスの不整合による信号の反射がなくなるので、
ディジタルコンピュータの基本性能である処理速度を上
げることができるものである。
回路装置において、モジュールを多階層に接続する際の
端子配列の説明図
よる集積回路装置において、抵抗モジュールの接続例を
示す回路図
て、一方の多階層モジュールの端子配列を示す説明図
子配列を示す説明図
リーICを半田付け実装して構成した状態を示す斜視図
Claims (2)
- 【請求項1】角板形の基板に複数個の半導体素子を実装
するとともに、各半導体素子の端子列を基板の各辺に沿
って配置したモジュールを有し、このモジュールを複数
個積み重ねて多階層モジュールを構成し、かつ上記複数
個のモジュールは、半導体素子の端子列のうち特定の端
子を各半導体素子毎に引出し位置をずらせて配置し、多
階層モジュールは、複数個の各モジュールの同一位置の
特定の端子がモジュールの積み重ね方向において同一位
置に配置されないように複数個のモジュールを回転配置
して構成した集積回路装置。 - 【請求項2】角板形の基板に複数個の半導体素子を実装
するとともに、各半導体素子の端子列を基板の各辺に沿
って配置したモジュールを有し、このモジュールを複数
個積み重ねて多階層モジュールを構成し、かつ上記モジ
ュールの各半導体素子の終端に接続される複数個の抵抗
を基板に実装してなる抵抗モジュールを上記多階層モジ
ュールの最上層に積層して配置し、上記多階層モジュー
ルの各モジュールにおいて、共通する半導体素子の終端
用端子に上記抵抗モジュールの各抵抗を共通接続した集
積回路装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP28267192A JP3206144B2 (ja) | 1992-10-21 | 1992-10-21 | 集積回路装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP28267192A JP3206144B2 (ja) | 1992-10-21 | 1992-10-21 | 集積回路装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH06132476A JPH06132476A (ja) | 1994-05-13 |
JP3206144B2 true JP3206144B2 (ja) | 2001-09-04 |
Family
ID=17655543
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP28267192A Expired - Fee Related JP3206144B2 (ja) | 1992-10-21 | 1992-10-21 | 集積回路装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3206144B2 (ja) |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2004296853A (ja) | 2003-03-27 | 2004-10-21 | Seiko Epson Corp | 半導体チップ、半導体装置及びその製造方法、回路基板並びに電子機器 |
JP4160447B2 (ja) * | 2003-05-28 | 2008-10-01 | シャープ株式会社 | 電子部品およびモジュールならびにモジュールの組み立て方法、識別方法および環境設定方法 |
US7826243B2 (en) * | 2005-12-29 | 2010-11-02 | Bitmicro Networks, Inc. | Multiple chip module and package stacking for storage devices |
US8399973B2 (en) * | 2007-12-20 | 2013-03-19 | Mosaid Technologies Incorporated | Data storage and stackable configurations |
-
1992
- 1992-10-21 JP JP28267192A patent/JP3206144B2/ja not_active Expired - Fee Related
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Publication number | Publication date |
---|---|
JPH06132476A (ja) | 1994-05-13 |
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