JP3206144B2 - 集積回路装置 - Google Patents
集積回路装置Info
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Description
【０００１】
【産業上の利用分野】本発明は、例えばワークステーシ
ョン、パーソナルコンピュータなどのディジタルコンピ
ュータで用いる内部メモリー回路を、モノリシック構造
のメモリーＩＣと、それを実装する基板とリードフレー
ム端子とで構成した集積回路装置に関するものである。
ョン、パーソナルコンピュータなどのディジタルコンピ
ュータで用いる内部メモリー回路を、モノリシック構造
のメモリーＩＣと、それを実装する基板とリードフレー
ム端子とで構成した集積回路装置に関するものである。
【０００２】
【従来の技術】従来、この種の内部メモリー回路はプリ
ント基板にメモリーＩＣを半田付け実装したものが使わ
れる。
ント基板にメモリーＩＣを半田付け実装したものが使わ
れる。
【０００３】以下、図面を参照しながらディジタルコン
ピュータで用いる従来の内部メモリー回路について説明
する。
ピュータで用いる従来の内部メモリー回路について説明
する。
【０００４】図８は、従来の内部メモリー回路の回路図
を示すものである。図８において、１１−１〜１１−４
はメモリーＩＣであり、１２はアドレスバスであり、１
３はデータバスであり、メモリーＩＣ１１−１〜１１−
４は記憶保持動作が必要なＤＲＡＭ（ダイナミック・ラ
ンダム・アクセス・メモリ）のＩＣであり、／ＲＡＳ
（ロウ・アドレス・ストローブ）信号と／ＣＡＳ（カラ
ム・アドレス・ストローブ）信号を各々のメモリーＩＣ
に入力することで、アクセスするメモリーＩＣを選択す
るようにしており、そのアクセスは／ＷＥ（ライト・イ
ネーブル）信号を入力するとデータを書込み、／ＯＥ
（アウトプット・イネーブル）信号を入力するとデータ
を読出す様にしている。
を示すものである。図８において、１１−１〜１１−４
はメモリーＩＣであり、１２はアドレスバスであり、１
３はデータバスであり、メモリーＩＣ１１−１〜１１−
４は記憶保持動作が必要なＤＲＡＭ（ダイナミック・ラ
ンダム・アクセス・メモリ）のＩＣであり、／ＲＡＳ
（ロウ・アドレス・ストローブ）信号と／ＣＡＳ（カラ
ム・アドレス・ストローブ）信号を各々のメモリーＩＣ
に入力することで、アクセスするメモリーＩＣを選択す
るようにしており、そのアクセスは／ＷＥ（ライト・イ
ネーブル）信号を入力するとデータを書込み、／ＯＥ
（アウトプット・イネーブル）信号を入力するとデータ
を読出す様にしている。
【０００５】図９は、図８に示した従来の内部メモリー
回路をプリント基板にメモリーＩＣを半田付け実装した
斜視図を示すものである。
回路をプリント基板にメモリーＩＣを半田付け実装した
斜視図を示すものである。
【０００６】図９において、１４はプリント基板であ
り、プリント基板１４はガラス織布をエポキシ樹脂に含
浸させた基材と、その基材の表裏両面をアドレスバス１
２やデータバス１３などの信号配線を主に布線し、電源
ラインと接地ラインの配線を各々内挿した４層の銅張り
積層板である。メモリーＩＣはモノリシック構造のベア
ＩＣチップをリードフレームにダイスボンディングおよ
びワイヤーボンディングし、樹脂材料で封止したパッケ
ージになっており、前記リードフレームのリード端子に
よって封止樹脂の外と電気的接続が可能になっている。
り、プリント基板１４はガラス織布をエポキシ樹脂に含
浸させた基材と、その基材の表裏両面をアドレスバス１
２やデータバス１３などの信号配線を主に布線し、電源
ラインと接地ラインの配線を各々内挿した４層の銅張り
積層板である。メモリーＩＣはモノリシック構造のベア
ＩＣチップをリードフレームにダイスボンディングおよ
びワイヤーボンディングし、樹脂材料で封止したパッケ
ージになっており、前記リードフレームのリード端子に
よって封止樹脂の外と電気的接続が可能になっている。
【０００７】メモリーＩＣ１１−１〜１１−４のリード
端子は、プリント基板１４の表面の信号配線に半田付け
によって接続され、内部メモリー回路を構成している。
端子は、プリント基板１４の表面の信号配線に半田付け
によって接続され、内部メモリー回路を構成している。
【０００８】
【発明が解決しようとする課題】ディジタルコンピュー
タの基本性能である処理速度を上げる方法の一つとし
て、システムのクロック周波数を高速にするとともに、
内部メモリー回路の記憶容量を大容量にする方法があ
る。
タの基本性能である処理速度を上げる方法の一つとし
て、システムのクロック周波数を高速にするとともに、
内部メモリー回路の記憶容量を大容量にする方法があ
る。
【０００９】以下、図９によって記憶容量を大容量にす
る方法について説明する。内部メモリー回路の記憶容量
を大容量にするためには、記憶容量に応じた多数のメモ
リーＩＣ１１−１〜１１−４をプリント基板１４に実装
しなければならない。その際、従来から行われているよ
うなプリント基板１４にメモリーＩＣ１１−１〜１１−
４を平面実装すると、配線の終端までの配線長が長くな
り、以下のような問題点が生ずる。 （１）配線長が長くなると配線インピーダンスが大きく
なり、信号の伝搬特性が劣化するために高速処理が困難
になる。 （２）配線長が長くなると配線の終端で信号の反射が起
こり、配線を伝搬中の信号波形を変形させる。
る方法について説明する。内部メモリー回路の記憶容量
を大容量にするためには、記憶容量に応じた多数のメモ
リーＩＣ１１−１〜１１−４をプリント基板１４に実装
しなければならない。その際、従来から行われているよ
うなプリント基板１４にメモリーＩＣ１１−１〜１１−
４を平面実装すると、配線の終端までの配線長が長くな
り、以下のような問題点が生ずる。 （１）配線長が長くなると配線インピーダンスが大きく
なり、信号の伝搬特性が劣化するために高速処理が困難
になる。 （２）配線長が長くなると配線の終端で信号の反射が起
こり、配線を伝搬中の信号波形を変形させる。
【００１０】配線の終端で起こる信号の反射の影響によ
って、配線の終端に実装したメモリーＩＣ１１−４に入
力される信号波形と、始端近辺に実装したメモリーＩＣ
１１−１に入力される信号波形では、メモリーＩＣ１１
−１に入力される信号波形が配線終端のインピーダンス
の不整合による反射によって変形し、メモリーＩＣ１１
−１とメモリーＩＣ１１−４のアクセスのタイミングが
異なるため大幅なタイミングマージンが必要になり、高
速処理ができなくなる。 （３）記憶容量を大容量にするために多数のメモリーＩ
Ｃ１１をプリント基板１４に平面実装するためにプリン
ト基板の面積が広くなるとともに４層の銅張り積層板を
用いたプリント基板は高価なため、ディジタルコンピュ
ータの記憶容量を上げると装置の大型化とコストの上昇
を招く。
って、配線の終端に実装したメモリーＩＣ１１−４に入
力される信号波形と、始端近辺に実装したメモリーＩＣ
１１−１に入力される信号波形では、メモリーＩＣ１１
−１に入力される信号波形が配線終端のインピーダンス
の不整合による反射によって変形し、メモリーＩＣ１１
−１とメモリーＩＣ１１−４のアクセスのタイミングが
異なるため大幅なタイミングマージンが必要になり、高
速処理ができなくなる。 （３）記憶容量を大容量にするために多数のメモリーＩ
Ｃ１１をプリント基板１４に平面実装するためにプリン
ト基板の面積が広くなるとともに４層の銅張り積層板を
用いたプリント基板は高価なため、ディジタルコンピュ
ータの記憶容量を上げると装置の大型化とコストの上昇
を招く。
【００１１】このような問題点があるため、ディジタル
コンピュータの処理速度を上げることが困難であった。
コンピュータの処理速度を上げることが困難であった。
【００１２】本発明はこのような課題を解決するもの
で、処理速度を向上させることを目的とする。
で、処理速度を向上させることを目的とする。
【００１３】
【課題を解決するための手段】このような問題を解決す
るために本発明は、角板形の基板に複数個の半導体素子
を実装するとともに、各半導体素子の端子列を基板の各
辺に沿って配置したモジュールを有し、このモジュール
を複数個積み重ねて多階層モジュールを構成し、かつ上
記複数個のモジュールは、半導体素子の端子列のうち特
定の端子を各半導体素子毎に引出し位置をずらせて配置
し、多階層モジュールは、複数個の各モジュールの同一
位置の特定の端子がモジュールの積み重ね方向において
同一位置に配置されないように複数個のモジュールを回
転配置して構成したものである。
るために本発明は、角板形の基板に複数個の半導体素子
を実装するとともに、各半導体素子の端子列を基板の各
辺に沿って配置したモジュールを有し、このモジュール
を複数個積み重ねて多階層モジュールを構成し、かつ上
記複数個のモジュールは、半導体素子の端子列のうち特
定の端子を各半導体素子毎に引出し位置をずらせて配置
し、多階層モジュールは、複数個の各モジュールの同一
位置の特定の端子がモジュールの積み重ね方向において
同一位置に配置されないように複数個のモジュールを回
転配置して構成したものである。
【００１４】
【作用】この構成により多階層化したモジュールをプリ
ント基板に実装することで、メモリーＩＣを平面実装か
ら３次元実装化することでプリント基板の配線長を短く
でき、配線を伝搬中の信号波形の変形を最小限に押さえ
られるものである。
ント基板に実装することで、メモリーＩＣを平面実装か
ら３次元実装化することでプリント基板の配線長を短く
でき、配線を伝搬中の信号波形の変形を最小限に押さえ
られるものである。
【００１５】
【実施例】以下、本発明の一実施例を図１〜図７により
説明する。
説明する。
【００１６】図３は本発明の一実施例におけるメモリー
ＩＣをベアチップ実装した集積回路装置のモジュール７
の斜視図を示すものである。図３において、１は基板、
２はメモリーＩＣのベアチップ、３は面実装形のチップ
コンデンサ、４はリードフレームであり、リード端子５
とリード端子５を支持する支持枠６により構成されてい
る。リードフレーム４はリード端子５を支持枠６で支持
した構造になっており、基板１はメモリーＩＣのベアチ
ップ２および面実装形のチップコンデンサ３を実装して
集積回路装置を構成するとともにリードフレーム４のリ
ード端子５を接続して、基板１に構成した集積回路装置
と外部接続可能に集積回路装置のモジュール７を構成し
ている。
ＩＣをベアチップ実装した集積回路装置のモジュール７
の斜視図を示すものである。図３において、１は基板、
２はメモリーＩＣのベアチップ、３は面実装形のチップ
コンデンサ、４はリードフレームであり、リード端子５
とリード端子５を支持する支持枠６により構成されてい
る。リードフレーム４はリード端子５を支持枠６で支持
した構造になっており、基板１はメモリーＩＣのベアチ
ップ２および面実装形のチップコンデンサ３を実装して
集積回路装置を構成するとともにリードフレーム４のリ
ード端子５を接続して、基板１に構成した集積回路装置
と外部接続可能に集積回路装置のモジュール７を構成し
ている。
【００１７】図３において、メモリーＩＣのベアチップ
２およびサージ電圧吸収用の面実装形のチップコンデン
サ３は各々１個ずつで一つの回路を構成し、基板１に４
つの回路を実装している。さらに、４つの回路はリード
フレーム４に支持されるリード端子５の４辺の端子列の
いずれか一つの端子列に重複することなく接続される。
２およびサージ電圧吸収用の面実装形のチップコンデン
サ３は各々１個ずつで一つの回路を構成し、基板１に４
つの回路を実装している。さらに、４つの回路はリード
フレーム４に支持されるリード端子５の４辺の端子列の
いずれか一つの端子列に重複することなく接続される。
【００１８】図２は図３に示した集積回路装置のモジュ
ール７の回路図である。図２において、メモリーＩＣ２
−１とコンデンサ３−１は端子列５−１に接続され、メ
モリーＩＣ２−２とコンデンサ３−２は端子列５−２に
接続され、メモリーＩＣ２−３とコンデンサ３−３は端
子列５−３に接続され、メモリーＩＣ２−４とコンデン
サ３−４は端子列５−４に接続されている。
ール７の回路図である。図２において、メモリーＩＣ２
−１とコンデンサ３−１は端子列５−１に接続され、メ
モリーＩＣ２−２とコンデンサ３−２は端子列５−２に
接続され、メモリーＩＣ２−３とコンデンサ３−３は端
子列５−３に接続され、メモリーＩＣ２−４とコンデン
サ３−４は端子列５−４に接続されている。
【００１９】端子列５−１〜５−４の端子配列は、電源
端子、接地端子、アドレスバス端子群５−１Ａ〜５−４
Ａ、データバス端子群５−１Ｄ〜５−４Ｄ、／ＷＥ信
号、／ＯＥ信号の端子群５−１Ｅ〜５−４Ｅについては
同じであるが、／ＲＡＳ信号の端子、／ＣＡＳ信号の端
子については４辺の端子列のいずれも重複することなく
配置されている。
端子、接地端子、アドレスバス端子群５−１Ａ〜５−４
Ａ、データバス端子群５−１Ｄ〜５−４Ｄ、／ＷＥ信
号、／ＯＥ信号の端子群５−１Ｅ〜５−４Ｅについては
同じであるが、／ＲＡＳ信号の端子、／ＣＡＳ信号の端
子については４辺の端子列のいずれも重複することなく
配置されている。
【００２０】すなわち、端子列５−１の／ＲＡＳ信号お
よび／ＣＡＳ信号の端子位置は端子列５−２，５−３，
５−４においてはノンコネクトであり、端子列５−２の
／ＲＡＳ信号および／ＣＡＳ信号の端子位置は端子列５
−１，５−３，５−４においてはノンコネクトであり、
端子列５−３の／ＲＡＳ信号および／ＣＡＳ信号の端子
位置は端子列５−１，５−２，５−４においてはノンコ
ネクトであり、端子列５−４の／ＲＡＳ信号および／Ｃ
ＡＳ信号の端子位置は端子列５−１，５−２，５−３に
おいてはノンコネクトである。
よび／ＣＡＳ信号の端子位置は端子列５−２，５−３，
５−４においてはノンコネクトであり、端子列５−２の
／ＲＡＳ信号および／ＣＡＳ信号の端子位置は端子列５
−１，５−３，５−４においてはノンコネクトであり、
端子列５−３の／ＲＡＳ信号および／ＣＡＳ信号の端子
位置は端子列５−１，５−２，５−４においてはノンコ
ネクトであり、端子列５−４の／ＲＡＳ信号および／Ｃ
ＡＳ信号の端子位置は端子列５−１，５−２，５−３に
おいてはノンコネクトである。
【００２１】図１（ａ），（ｂ）にモジュール７を多階
層化に接続する際の端子配列の説明図を示す。
層化に接続する際の端子配列の説明図を示す。
【００２２】図１（ａ）において、モジュール７−１，
７−２，７−３，７−４は同一構造のモジュールであ
り、端子列５−１−１、端子列５−１−２、端子列５−
１−３、端子列５−１−４は同じ端子配列であり、端子
列５−２−１、端子列５−２−２、端子列５−２−３、
端子列５−２−４は同じ端子配列であり、端子列５−３
−１、端子列５−３−２、端子列５−３−３、端子列５
−３−４は同じ端子配列であり、端子列５−４−１、端
子列５−４−２、端子列５−４−３、端子列５−４−４
は同じ端子配列である。
７−２，７−３，７−４は同一構造のモジュールであ
り、端子列５−１−１、端子列５−１−２、端子列５−
１−３、端子列５−１−４は同じ端子配列であり、端子
列５−２−１、端子列５−２−２、端子列５−２−３、
端子列５−２−４は同じ端子配列であり、端子列５−３
−１、端子列５−３−２、端子列５−３−３、端子列５
−３−４は同じ端子配列であり、端子列５−４−１、端
子列５−４−２、端子列５−４−３、端子列５−４−４
は同じ端子配列である。
【００２３】モジュールを多層化するに際し、各モジュ
ールを９０度ずつ回転させ、図１（ｂ）に示すように端
子列５−１−１、端子列５−２−４、端子列５−３−
３、端子列５−４−２を重ね、端子列５−１−２、端子
列５−２−１、端子列５−３−４、端子列５−４−３を
重ね、端子列５−１−３、端子列５−２−２、端子列５
−３−１、端子列５−４−４を重ね、端子列５−１−
４、端子列５−２−３、端子列５−３−２、端子列５−
４−１を重ねて多層化している。
ールを９０度ずつ回転させ、図１（ｂ）に示すように端
子列５−１−１、端子列５−２−４、端子列５−３−
３、端子列５−４−２を重ね、端子列５−１−２、端子
列５−２−１、端子列５−３−４、端子列５−４−３を
重ね、端子列５−１−３、端子列５−２−２、端子列５
−３−１、端子列５−４−４を重ね、端子列５−１−
４、端子列５−２−３、端子列５−３−２、端子列５−
４−１を重ねて多層化している。
【００２４】これにより、多層化した各モジュールの電
源端子、接地端子、アドレスバス端子群５−１Ａ〜５−
４Ａ、データバス端子群５−１Ｄ〜５−４Ｄ、／ＷＥ信
号、／ＯＥ信号の端子群５−１Ｅ〜５−４Ｅは共通接続
され、／ＲＡＳ信号の端子、／ＣＡＳ信号の端子につい
ては４つのモジュールに実装したメモリーＩＣのいずれ
にも重複することなく接続される。
源端子、接地端子、アドレスバス端子群５−１Ａ〜５−
４Ａ、データバス端子群５−１Ｄ〜５−４Ｄ、／ＷＥ信
号、／ＯＥ信号の端子群５−１Ｅ〜５−４Ｅは共通接続
され、／ＲＡＳ信号の端子、／ＣＡＳ信号の端子につい
ては４つのモジュールに実装したメモリーＩＣのいずれ
にも重複することなく接続される。
【００２５】図４に積層して多階層化するモジュールと
積層されるモジュールのリードフレームの断面を示す。
積層されるモジュールのリードフレームの断面を示す。
【００２６】図４において、７−１，７−２，７−３，
・・７−ｎは積層して多階層化するモジュールであり、
支持枠６で支持するリード端子５の形状は積層されるモ
ジュール７−１のリード端子５−１と、積層して多層化
するモジュール７−２，７−３，・・７−ｎのリード端
子５−２，５−３，・・５−ｎと異なり、リード端子５
−２，５−３，・・５−ｎの断面形状はコの字形になっ
ており、モジュールを積層する際、下層のモジュールと
電気的接続をする。
・・７−ｎは積層して多階層化するモジュールであり、
支持枠６で支持するリード端子５の形状は積層されるモ
ジュール７−１のリード端子５−１と、積層して多層化
するモジュール７−２，７−３，・・７−ｎのリード端
子５−２，５−３，・・５−ｎと異なり、リード端子５
−２，５−３，・・５−ｎの断面形状はコの字形になっ
ており、モジュールを積層する際、下層のモジュールと
電気的接続をする。
【００２７】このような構造のため、図１に示すよう
な、多層化した各モジュールの電源端子、接地端子、ア
ドレスバス端子群５−１Ａ〜５−４Ａ、データバス端子
群５−１Ｄ〜５−４Ｄ、／ＷＥ信号、／ＯＥ信号の端子
群５−１Ｅ〜５−４Ｅが共通接続され、／ＲＡＳ信号の
端子、／ＣＡＳ信号の端子については４つのモジュール
に実装したメモリーＩＣのいずれにも重複することなく
接続することができる。
な、多層化した各モジュールの電源端子、接地端子、ア
ドレスバス端子群５−１Ａ〜５−４Ａ、データバス端子
群５−１Ｄ〜５−４Ｄ、／ＷＥ信号、／ＯＥ信号の端子
群５−１Ｅ〜５−４Ｅが共通接続され、／ＲＡＳ信号の
端子、／ＣＡＳ信号の端子については４つのモジュール
に実装したメモリーＩＣのいずれにも重複することなく
接続することができる。
【００２８】このようにして構成した多階層化メモリー
モジュールは図８に示した従来の内部メモリー回路の回
路図と等価でありながら、終端までの配線長を短くする
ことができるので、配線インピーダンスが小さく、信号
の伝搬特性の劣化の無い内部メモリー回路を構成でき
る。
モジュールは図８に示した従来の内部メモリー回路の回
路図と等価でありながら、終端までの配線長を短くする
ことができるので、配線インピーダンスが小さく、信号
の伝搬特性の劣化の無い内部メモリー回路を構成でき
る。
【００２９】図５に抵抗モジュールの回路図を示す。図
５（ａ）は、メモリーモジュールのアドレスバス端子群
５−１Ａ〜５−４Ａ、データバス端子群５−１Ｄ〜５−
４Ｄ、／ＷＥ信号、／ＯＥ信号の端子群５−１Ｅ〜５−
４Ｅ、／ＲＡＳ信号の端子、／ＣＡＳ信号の端子群５０
にプルアップ抵抗Ｒ１、プルダウン抵抗Ｒ２を各々電源
端子と接地端子の間に接続する抵抗モジュールの回路図
であり、図５（ｂ）は、端子群５０にプルアップ抵抗Ｒ
１を電源端子の間に接続する抵抗モジュールの回路図で
あり、また図５（ｃ）は、端子群５０にプルダウン抵抗
Ｒ２を接地端子の間に接続する抵抗モジュールの回路図
である。
５（ａ）は、メモリーモジュールのアドレスバス端子群
５−１Ａ〜５−４Ａ、データバス端子群５−１Ｄ〜５−
４Ｄ、／ＷＥ信号、／ＯＥ信号の端子群５−１Ｅ〜５−
４Ｅ、／ＲＡＳ信号の端子、／ＣＡＳ信号の端子群５０
にプルアップ抵抗Ｒ１、プルダウン抵抗Ｒ２を各々電源
端子と接地端子の間に接続する抵抗モジュールの回路図
であり、図５（ｂ）は、端子群５０にプルアップ抵抗Ｒ
１を電源端子の間に接続する抵抗モジュールの回路図で
あり、また図５（ｃ）は、端子群５０にプルダウン抵抗
Ｒ２を接地端子の間に接続する抵抗モジュールの回路図
である。
【００３０】この複数個の抵抗を基板に実装した抵抗モ
ジュールを多階層化メモリーモジュールの最上層に、さ
らに積層して配置することで、配線の終端に終端抵抗を
構成できるので、信号の反射がなくなり、タイムマージ
ンを小さく設定でき、ディジタルコンピュータの処理速
度をより高速化できる。
ジュールを多階層化メモリーモジュールの最上層に、さ
らに積層して配置することで、配線の終端に終端抵抗を
構成できるので、信号の反射がなくなり、タイムマージ
ンを小さく設定でき、ディジタルコンピュータの処理速
度をより高速化できる。
【００３１】図６，図７にバスラインを拡張したモジュ
ールを多階層化に接続する端子配列の説明図を示してお
り、図６に示す多階層モジュール７−ａを図７に示す多
階層モジュール７−ｂ上に階層接続することにより構成
される。
ールを多階層化に接続する端子配列の説明図を示してお
り、図６に示す多階層モジュール７−ａを図７に示す多
階層モジュール７−ｂ上に階層接続することにより構成
される。
【００３２】多階層モジュール７−ａを構成するモジュ
ール７−ａ−１，７−ａ−２，７−ａ−３，７−ａ−４
は同一構造のモジュールであり、各モジュールの端子列
５−ａ−１−１、端子列５−ａ−２−１、端子列５−ａ
−３−１、端子列５−ａ−４−１は同じ端子配列であ
り、同じく端子列５−ａ−１−２、端子列５−ａ−２−
２、端子列５−ａ−３−２、端子列５−ａ−４−２は同
じ端子配列であり、同じく端子列５−ａ−１−３、端子
列５−ａ−２−３、端子列５−ａ−３−３、端子列５−
ａ−４−３は同じ端子配列であり、同じく端子列５−ａ
−１−４、端子列５−ａ−２−４、端子列５−ａ−３−
４、端子列５−ａ−４−４は同じ端子配列である。
ール７−ａ−１，７−ａ−２，７−ａ−３，７−ａ−４
は同一構造のモジュールであり、各モジュールの端子列
５−ａ−１−１、端子列５−ａ−２−１、端子列５−ａ
−３−１、端子列５−ａ−４−１は同じ端子配列であ
り、同じく端子列５−ａ−１−２、端子列５−ａ−２−
２、端子列５−ａ−３−２、端子列５−ａ−４−２は同
じ端子配列であり、同じく端子列５−ａ−１−３、端子
列５−ａ−２−３、端子列５−ａ−３−３、端子列５−
ａ−４−３は同じ端子配列であり、同じく端子列５−ａ
−１−４、端子列５−ａ−２−４、端子列５−ａ−３−
４、端子列５−ａ−４−４は同じ端子配列である。
【００３３】また、多階層モジュール７−ｂを構成する
モジュール７−ｂ−１，７−ｂ−２，７−ｂ−３，７−
ｂ−４は同一構造のモジュールであり、各モジュール端
子列５−ｂ−１−１、端子列５−ｂ−２−１、端子列５
−ｂ−３−１、端子列５−ｂ−４−１は同じ端子配列で
あり、同じく端子列５−ｂ−１−２、端子列５−ｂ−２
−２、端子列５−ｂ−３−２、端子列５−ｂ−４−２は
同じ端子配列であり、同じく端子列５−ｂ−１−３、端
子列５−ｂ−２−３、端子列５−ｂ−３−３、端子列５
−ｂ−４−３は同じ端子配列であり、同じく端子列５−
ｂ−１−４、端子列５−ｂ−２−４、端子列５−ｂ−３
−４、端子列５−ｂ−４−４は同じ端子配列である。
モジュール７−ｂ−１，７−ｂ−２，７−ｂ−３，７−
ｂ−４は同一構造のモジュールであり、各モジュール端
子列５−ｂ−１−１、端子列５−ｂ−２−１、端子列５
−ｂ−３−１、端子列５−ｂ−４−１は同じ端子配列で
あり、同じく端子列５−ｂ−１−２、端子列５−ｂ−２
−２、端子列５−ｂ−３−２、端子列５−ｂ−４−２は
同じ端子配列であり、同じく端子列５−ｂ−１−３、端
子列５−ｂ−２−３、端子列５−ｂ−３−３、端子列５
−ｂ−４−３は同じ端子配列であり、同じく端子列５−
ｂ−１−４、端子列５−ｂ−２−４、端子列５−ｂ−３
−４、端子列５−ｂ−４−４は同じ端子配列である。
【００３４】モジュール７−ａ−ｎ（ｎは１〜４）の端
子列５−ａ−ｎ−１〜５−ａ−ｎ−４の端子配列は、電
源端子、接地端子、アドレスバス端子群５−ａ−ｎ−１
Ａ〜５−ａ−ｎ−４Ａ、データバス端子群５−ａ−ｎ−
１Ｄ〜５−ａ−ｎ−４Ｄ、／ＷＥ信号、／ＯＥ信号の端
子群５−ａ−ｎ−１Ｅ〜５−ａ−ｎ−４Ｅについては同
じであるが、／ＲＡＳ信号の端子、／ＣＡＳ信号の端子
については４辺の端子列のいずれも重複することなく配
置されている。
子列５−ａ−ｎ−１〜５−ａ−ｎ−４の端子配列は、電
源端子、接地端子、アドレスバス端子群５−ａ−ｎ−１
Ａ〜５−ａ−ｎ−４Ａ、データバス端子群５−ａ−ｎ−
１Ｄ〜５−ａ−ｎ−４Ｄ、／ＷＥ信号、／ＯＥ信号の端
子群５−ａ−ｎ−１Ｅ〜５−ａ−ｎ−４Ｅについては同
じであるが、／ＲＡＳ信号の端子、／ＣＡＳ信号の端子
については４辺の端子列のいずれも重複することなく配
置されている。
【００３５】すなわち、端子列５−ａ−ｎ−１の／ＲＡ
Ｓ信号および／ＣＡＳ信号の端子位置は端子列５−ａ−
ｎ−２，５−ａ−ｎ−３，５−ａ−ｎ−４においてはノ
ンコネクト（ＮＣ）であり、端子列５−ａ−ｎ−２の／
ＲＡＳ信号および／ＣＡＳ信号の端子位置は端子列５−
ａ−ｎ−１，５−ａ−ｎ−３，５−ａ−ｎ−４において
はノンコネクト（ＮＣ）であり、端子列５−ａ−ｎ−３
の／ＲＡＳ信号および／ＣＡＳ信号の端子位置は端子列
５−ａ−ｎ−１，５−ａ−ｎ−２，５−ａ−ｎ−４にお
いてはノンコネクト（ＮＣ）であり、端子列５−ａ−ｎ
−４の／ＲＡＳ信号および／ＣＡＳ信号の端子位置は端
子列５−ａ−ｎ−１，５−ａ−ｎ−２，５−ａ−ｎ−３
においてはノンコネクト（ＮＣ）である。
Ｓ信号および／ＣＡＳ信号の端子位置は端子列５−ａ−
ｎ−２，５−ａ−ｎ−３，５−ａ−ｎ−４においてはノ
ンコネクト（ＮＣ）であり、端子列５−ａ−ｎ−２の／
ＲＡＳ信号および／ＣＡＳ信号の端子位置は端子列５−
ａ−ｎ−１，５−ａ−ｎ−３，５−ａ−ｎ−４において
はノンコネクト（ＮＣ）であり、端子列５−ａ−ｎ−３
の／ＲＡＳ信号および／ＣＡＳ信号の端子位置は端子列
５−ａ−ｎ−１，５−ａ−ｎ−２，５−ａ−ｎ−４にお
いてはノンコネクト（ＮＣ）であり、端子列５−ａ−ｎ
−４の／ＲＡＳ信号および／ＣＡＳ信号の端子位置は端
子列５−ａ−ｎ−１，５−ａ−ｎ−２，５−ａ−ｎ−３
においてはノンコネクト（ＮＣ）である。
【００３６】また、モジュール７−ａ−ｎ（ｎは１〜
４）の端子列５−ｂ−ｎ−１〜５−ｂ−ｎ−４の端子配
列は、電源端子、接地端子、アドレスバス端子群５−ｂ
−ｎ−１Ａ〜５−ｂ−ｎ−４Ａ、データバス端子群５−
ｂ−ｎ−１Ｄ〜５−ｂ−ｎ−４Ｄ、／ＷＥ信号、／ＯＥ
信号の端子群５−ｂ−ｎ−１Ｅ〜５−ｂ−ｎ−４Ｅにつ
いては同じであるが、／ＲＡＳ信号の端子、／ＣＡＳ信
号の端子については４辺の端子列のいずれも重複するこ
となく配置されている。
４）の端子列５−ｂ−ｎ−１〜５−ｂ−ｎ−４の端子配
列は、電源端子、接地端子、アドレスバス端子群５−ｂ
−ｎ−１Ａ〜５−ｂ−ｎ−４Ａ、データバス端子群５−
ｂ−ｎ−１Ｄ〜５−ｂ−ｎ−４Ｄ、／ＷＥ信号、／ＯＥ
信号の端子群５−ｂ−ｎ−１Ｅ〜５−ｂ−ｎ−４Ｅにつ
いては同じであるが、／ＲＡＳ信号の端子、／ＣＡＳ信
号の端子については４辺の端子列のいずれも重複するこ
となく配置されている。
【００３７】すなわち、端子列５−ｂ−ｎ−１の／ＲＡ
Ｓ信号および／ＣＡＳ信号の端子位置は端子列５−ｂ−
ｎ−２，５−ｂ−ｎ−３，５−ｂ−ｎ−４においてはノ
ンコネクト（ＮＣ）であり、端子列５−ｂ−ｎ−２の／
ＲＡＳ信号および／ＣＡＳ信号の端子位置は端子列５−
ｂ−ｎ−１，５−ｂ−ｎ−３，５−ｂ−ｎ−４において
はノンコネクト（ＮＣ）であり、端子列５−ｂ−ｎ−３
の／ＲＡＳ信号および／ＣＡＳ信号の端子位置は端子列
５−ｂ−ｎ−１，５−ｂ−ｎ−２，５−ｂ−ｎ−４にお
いてはノンコネクト（ＮＣ）であり、端子列５−ｂ−ｎ
−４の／ＲＡＳ信号および／ＣＡＳ信号の端子位置は端
子列５−ｂ−ｎ−１，５−ｂ−ｎ−２，５−ｂ−ｎ−３
においてはノンコネクト（ＮＣ）である。
Ｓ信号および／ＣＡＳ信号の端子位置は端子列５−ｂ−
ｎ−２，５−ｂ−ｎ−３，５−ｂ−ｎ−４においてはノ
ンコネクト（ＮＣ）であり、端子列５−ｂ−ｎ−２の／
ＲＡＳ信号および／ＣＡＳ信号の端子位置は端子列５−
ｂ−ｎ−１，５−ｂ−ｎ−３，５−ｂ−ｎ−４において
はノンコネクト（ＮＣ）であり、端子列５−ｂ−ｎ−３
の／ＲＡＳ信号および／ＣＡＳ信号の端子位置は端子列
５−ｂ−ｎ−１，５−ｂ−ｎ−２，５−ｂ−ｎ−４にお
いてはノンコネクト（ＮＣ）であり、端子列５−ｂ−ｎ
−４の／ＲＡＳ信号および／ＣＡＳ信号の端子位置は端
子列５−ｂ−ｎ−１，５−ｂ−ｎ−２，５−ｂ−ｎ−３
においてはノンコネクト（ＮＣ）である。
【００３８】さらに、多階層モジュール７−ａと多階層
モジュール７−ｂの電源端子、接地端子、アドレスバス
端子群５−ａ−ｎ−１Ａ〜５−ａ−ｎ−４Ａ，５−ｂ−
ｎ−１Ａ〜５−ｂ−ｎ−４Ａ、／ＷＥ信号、／ＯＥ信号
の端子群５−ａ−ｎ−１Ｅ〜５−ａ−ｎ−４Ｅ，５−ｂ
−ｎ−１Ｅ〜５−ｂ−ｎ−４Ｅ、ＲＡＳ信号の端子、／
ＣＡＳ信号の端子については同じ端子配列になっている
が、データバス端子群５−ａ−ｎ−１Ｄ〜５−ａ−ｎ−
４Ｄと５−ｂ−ｎ−１Ｄ〜５−ｂ−ｎ−４Ｄは重複する
ことなく配置され、データバス端子群５−ａ−ｎ−１Ｄ
〜５−ａ−ｎ−４Ｄの位置に相当する多階層モジュール
７−ｂの端子はノンコネクト（ＮＣ）であり、データバ
ス端子群５−ｂ−ｎ−１Ｄ〜５−ｂ−ｎ−４Ｄの位置に
相当する多階層モジュール７−ａの端子はノンコネクト
（ＮＣ）である。
モジュール７−ｂの電源端子、接地端子、アドレスバス
端子群５−ａ−ｎ−１Ａ〜５−ａ−ｎ−４Ａ，５−ｂ−
ｎ−１Ａ〜５−ｂ−ｎ−４Ａ、／ＷＥ信号、／ＯＥ信号
の端子群５−ａ−ｎ−１Ｅ〜５−ａ−ｎ−４Ｅ，５−ｂ
−ｎ−１Ｅ〜５−ｂ−ｎ−４Ｅ、ＲＡＳ信号の端子、／
ＣＡＳ信号の端子については同じ端子配列になっている
が、データバス端子群５−ａ−ｎ−１Ｄ〜５−ａ−ｎ−
４Ｄと５−ｂ−ｎ−１Ｄ〜５−ｂ−ｎ−４Ｄは重複する
ことなく配置され、データバス端子群５−ａ−ｎ−１Ｄ
〜５−ａ−ｎ−４Ｄの位置に相当する多階層モジュール
７−ｂの端子はノンコネクト（ＮＣ）であり、データバ
ス端子群５−ｂ−ｎ−１Ｄ〜５−ｂ−ｎ−４Ｄの位置に
相当する多階層モジュール７−ａの端子はノンコネクト
（ＮＣ）である。
【００３９】このような端子配列をもつ多階層モジュー
ル７−ａと多階層モジュール７−ｂを階層接続すると、
データバス端子群５−ａ−ｎ−１Ｄ〜５−ａ−ｎ−４Ｄ
と５−ｂ−ｎ−１Ｄ〜５−ｂ−ｎ−４Ｄを加算した８ビ
ットに拡張したデータバスのモジュールを構成すること
ができる。
ル７−ａと多階層モジュール７−ｂを階層接続すると、
データバス端子群５−ａ−ｎ−１Ｄ〜５−ａ−ｎ−４Ｄ
と５−ｂ−ｎ−１Ｄ〜５−ｂ−ｎ−４Ｄを加算した８ビ
ットに拡張したデータバスのモジュールを構成すること
ができる。
【００４０】
【発明の効果】以上のように本発明によれば、短い配線
長で内部メモリー回路が構成できるため、配線を伝搬中
の信号波形の変形を最小限に押さえられることができ
る。
長で内部メモリー回路が構成できるため、配線を伝搬中
の信号波形の変形を最小限に押さえられることができ
る。
【００４１】また、多階層化メモリーモジュールに抵抗
モジュールを積層接続することにより、配線終端のイン
ピーダンスの不整合による信号の反射がなくなるので、
ディジタルコンピュータの基本性能である処理速度を上
げることができるものである。
モジュールを積層接続することにより、配線終端のイン
ピーダンスの不整合による信号の反射がなくなるので、
ディジタルコンピュータの基本性能である処理速度を上
げることができるものである。
【図１】（ａ），（ｂ）は本発明の一実施例による集積
回路装置において、モジュールを多階層に接続する際の
端子配列の説明図
回路装置において、モジュールを多階層に接続する際の
端子配列の説明図
【図２】同装置のモジュールの回路図
【図３】同モジュールの斜視図
【図４】同装置における端子接続部を示す断面図
【図５】（ａ），（ｂ），（ｃ）は本発明の一実施例に
よる集積回路装置において、抵抗モジュールの接続例を
示す回路図
よる集積回路装置において、抵抗モジュールの接続例を
示す回路図
【図６】本発明の一実施例による集積回路装置におい
て、一方の多階層モジュールの端子配列を示す説明図
て、一方の多階層モジュールの端子配列を示す説明図
【図７】同装置において、他方の多階層モジュールの端
子配列を示す説明図
子配列を示す説明図
【図８】従来の内部メモリー回路の回路図
【図９】従来の内部メモリー回路をプリント基板にメモ
リーＩＣを半田付け実装して構成した状態を示す斜視図
リーＩＣを半田付け実装して構成した状態を示す斜視図
１ 基板 ２ メモリーＩＣのベアチップ ３ チップコンデンサ ４ リードフレーム ５ リード端子 ６ 支持枠 ７，７−１，７−２，７−３，７−４ モジュール ７−ａ，７−ｂ 多階層モジュール ５−１−１〜５−４−４ 端子列
───────────────────────────────────────────────────── フロントページの続き (72)発明者 岩田 雅男 大阪府門真市大字門真1006番地 松下電 器産業株式会社内 (56)参考文献 実公 昭58−14391（ＪＰ，Ｙ２) 特許2859429（ＪＰ，Ｂ２) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 25/10 H01L 25/11
Claims (2)
- 【請求項１】角板形の基板に複数個の半導体素子を実装
するとともに、各半導体素子の端子列を基板の各辺に沿
って配置したモジュールを有し、このモジュールを複数
個積み重ねて多階層モジュールを構成し、かつ上記複数
個のモジュールは、半導体素子の端子列のうち特定の端
子を各半導体素子毎に引出し位置をずらせて配置し、多
階層モジュールは、複数個の各モジュールの同一位置の
特定の端子がモジュールの積み重ね方向において同一位
置に配置されないように複数個のモジュールを回転配置
して構成した集積回路装置。 - 【請求項２】角板形の基板に複数個の半導体素子を実装
するとともに、各半導体素子の端子列を基板の各辺に沿
って配置したモジュールを有し、このモジュールを複数
個積み重ねて多階層モジュールを構成し、かつ上記モジ
ュールの各半導体素子の終端に接続される複数個の抵抗
を基板に実装してなる抵抗モジュールを上記多階層モジ
ュールの最上層に積層して配置し、上記多階層モジュー
ルの各モジュールにおいて、共通する半導体素子の終端
用端子に上記抵抗モジュールの各抵抗を共通接続した集
積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28267192A JP3206144B2 (ja) | 1992-10-21 | 1992-10-21 | 集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28267192A JP3206144B2 (ja) | 1992-10-21 | 1992-10-21 | 集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06132476A JPH06132476A (ja) | 1994-05-13 |
| JP3206144B2 true JP3206144B2 (ja) | 2001-09-04 |
Family
ID=17655543
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28267192A Expired - Fee Related JP3206144B2 (ja) | 1992-10-21 | 1992-10-21 | 集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3206144B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004296853A (ja) | 2003-03-27 | 2004-10-21 | Seiko Epson Corp | 半導体チップ、半導体装置及びその製造方法、回路基板並びに電子機器 |
| JP4160447B2 (ja) * | 2003-05-28 | 2008-10-01 | シャープ株式会社 | 電子部品およびモジュールならびにモジュールの組み立て方法、識別方法および環境設定方法 |
| US7826243B2 (en) * | 2005-12-29 | 2010-11-02 | Bitmicro Networks, Inc. | Multiple chip module and package stacking for storage devices |
| US8399973B2 (en) * | 2007-12-20 | 2013-03-19 | Mosaid Technologies Incorporated | Data storage and stackable configurations |
-
1992
- 1992-10-21 JP JP28267192A patent/JP3206144B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH06132476A (ja) | 1994-05-13 |
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