JP2008091627A - 半導体集積チップ及び半導体装置 - Google Patents

Abstract

【課題】実用性及び量産性の高い３次元構造の半導体装置を得る。
【解決手段】略四角形状の基板と、基板の一辺の端にワイヤーボンド接続のために配列された端子列と、基板の中心より前記端子列とは反対方向に偏心させた位置が中心となるよう形成した複数の平面インダクタからなる領域を備えた略同一形状の半導体集積チップを複数有し、半導体集積チップ間において、他の半導体集積チップにおける平面インダクタを介し情報通信を行うため、平面インダクタの上下の位置があわされ、隣接する半導体集積チップにおいて、前記端子列が交互に１８０度となるように上下に積層され、各々の前記端子列がワイヤーボンドにより接続され、電力を供給することを特徴とする半導体装置を提供することにより上記課題を解決する。
【選択図】図３

Description

本発明は、半導体集積チップ及び半導体装置に関するものであり、特に、半導体集積チップを多層構造にした半導体装置に用いる半導体集積チップ及びこれにより構成される半導体装置の技術分野に関するものである。

半導体集積回路は、一般に微細化・高集積化が進むにつれて、次第に周辺の回路をＩＣチップ内に取り込み高性能化していく傾向にある。しかし、微細加工技術には物理的な限界があるばかりでなく、巨額の設備投資、複雑化する設計に対応するために必要な人件費、研究開発費等により、コストの増加により経済的な制限を有している。このような集積回路の微細化・高集積化に対応する方策として、３次元ＩＣ化技術やマルチ・チップ・モジュール（ＭＣＭ）技術が提案されている。

このうち３次元ＩＣ化技術は様々な方法が提案されているが、３次元ＩＣ化技術における要素技術として、各々のチップ間における情報伝達等のための配線技術が重要となる。特許文献１では、複数のチップに電気配線接続のためのスルーホールを形成し、複数のチップを積層し、各々のチップのスルーホールを接続することにより、各々のチップにおける電気配線を行う発明が開示されている。

一方、このようなスルーホールを形成する方法では、各々のシリコン基板等からなるチップにスルーホールを形成し、各々のチップに形成されたスルーホールの位置あわせをした後、接続する必要がある。

特許文献２では、このような点を鑑み、積層形成される各々のチップに情報伝達のための平面インダクタを形成し、各々のチップに形成された平面インダクタにおける電磁結合によって、チップ間における無線信号の伝達を行う発明が開示されている。

また、平面インダクタとともに容量を形成することにより、ＩＣチップ上に共振回路を形成し、チップ間を無線接続する際の伝送周波数と共振周波数とを等しくし、不要な残留振動を抑え符号間干渉を低減させることにより、高速でビット誤りの生じないデジタル情報の伝送を行うものである。

これにより、三次元化に伴い複雑な工程を要するチップ間の接続電極の形成や、無線接続のため高精度のチップ間の位置あわせを行うことが不要となり、製造方法が簡略化される。

更に、共振特性を利用しているため、送信電力を抑えることができるとともに、通信回路部の消費電力を低減させることができ、また、平面インダクタの小面積化による多チャンネル化や、チップ間の間隔を広げることにより放熱を容易に行うことができるといった特徴を有している。

しかしながら、この発明ではチップ間における情報伝達は平面インダクタを介して行うことが可能であるが、半導体集積チップ内の電子回路の制御のためには、半導体集積チップ内に比較的大きな電流を流す必要性があることから電力供給はこのような平面インダクタを介して行うことは困難であり、実用上問題があった。
特開平６−２９１２５０号公報 特開２００５−２０３６５７号公報

本発明は、上記状況に鑑みてなされたものであり、略同一形状の複数のチップを３次元的に構成した場合、チップ間の情報伝達は、平面インダクタを介して行い、電源供給は、ワーヤボンド等により接続された電極により供給する構成からなるものである。これにより上述した実用上の問題を解決するとともに、略同一形状の半導体集積チップを３次元的に配置することにより、ワイヤーボンド接続のための領域を確保するとともに、積層するための半導体集積チップの量産化、コストダウンを図るものである。更には、これにより作製される３次元構造の半導体装置のコストダウン及び量産性を高めた半導体チップ及び半導体装置を提供するものである。

本発明の一の態様に係る半導体集積チップは、略四角形状の基板と、前記基板の一辺の端にワイヤーボンド接続のために配列された端子列と、前記基板の中心より前記端子列とは反対方向に偏心させた位置が中心となるよう形成した複数の平面インダクタからなる領域と、を備え、前記平面インダクタは、電磁結合により基板における情報の入出力を行うものであることを特徴とする。

また、本発明の一の態様に係る半導体装置は、略四角形状の基板と、前記基板の一辺の端にワイヤーボンド接続のために配列された端子列と、前記基板の中心より前記端子列とは反対方向に偏心させた位置が中心となるよう形成した複数の平面インダクタからなる領域と、を備えた略同一形状の半導体集積チップを複数有し、前記半導体集積チップ間において、他の半導体集積チップにおける平面インダクタを介し情報通信を行うため、平面インダクタの上下の位置があわされ、隣接する前記半導体集積チップにおいて、前記端子列が交互に１８０度となるように上下に積層され、各々の前記端子列が前記ワイヤーボンドにより接続され、前記ワイヤーボンドを介し各々の半導体集積チップを駆動するための電力を供給することを特徴とする。

また、本発明の一の態様に係る半導体装置は、略四角形状の基板と、前記基板の一辺の端にワイヤーボンド接続のために配列された端子列と、前記基板の中心より前記端子列とは反対方向に偏心させた位置が中心となるよう形成した複数の平面インダクタからなる領域と、を備えた略同一形状の半導体集積チップを複数有し、前記半導体集積チップ間において、他の半導体集積チップにおける平面インダクタを介し情報通信を行うため、平面インダクタの上下の位置があわされ、隣接する上下の半導体集積チップにおける前記端子列が重複しないよう、各々の半導体集積チップは、９０度、１８０度又は２７０度回転させた位置に配置し積層され、各々の前記端子列が前記ワイヤーボンドにより接続され、前記ワイヤーボンドを介し各々の半導体集積チップを駆動するための電力を供給することを特徴とする。

また、本発明の一の態様に係る半導体装置は、略四角形状の基板と、前記基板の一辺の端にワイヤーボンド接続のために配列された端子列と、前記基板の中心より前記端子列とは反対方向に偏心させた位置が中心となるように形成した複数のスルーホールからなる領域と、を備えた略同一形状の半導体集積チップを複数有し、各々の半導体集積チップ間において前記スルーホールの各々が電気的に接続され、隣接する前記半導体集積チップにおいて、前記端子列が交互に１８０度となるように上下に積層され、各々の前記端子列が前記ワイヤーボンドにより接続され、前記ワイヤーボンドを介し各々の半導体集積チップを駆動するための電力を供給することを特徴とする。

本発明によれば、半導体装置において、情報伝達は、平面インダクタを介して行い、電源供給は、ワイヤーボンド等により形成された電気配線により行うため、実用性の高い３次元構造の半導体装置を得ることができる。また、略同一形状のチップを３次元的に積層形成することができるため、量産性が高く、低コストの３次元構造の半導体装置を得ることができる。

〔第１の実施の形態〕
本発明における一実施の形態を以下に記載する。

図１は、本実施の形態に用いられる半導体集積チップを示す。本実施の形態に用いられる半導体集積チップ（ロジックチップ）１１１、半導体集積チップ（メモリチップ）１１２は、略四角形の形状からなり、その一辺にワイヤーボンドやマイクロバンプによる接続のための電極となる端子１２１、１２２が形成されている。

半導体集積チップ１１１、１１２の中心部には平面インダクタ１３１、１３２が形成されており、複数の平面インダクタ１３１、１３２により平面インダクタ領域が形成されている。この平面インダクタ１３１、１３２の形成される領域の中心は、半導体集積チップ１１１、１１２の中心より、端子１２１、１２２の形成されていない方向に偏心させた位置が中心となるように配置されている。これは、半導体集積チップ１１１、１１２を積層し３次元構造にする際、端子１２１、１２２におけるワイヤーボンドの接続のための作業領域等を確保するためである。

平面インダクタンス１３１、１３２の形成される領域の両側には、図１（ａ）に示すロジックチップ１１１においては、ロジック回路１５１が形成され、図１（ｂ）に示すメモリチップ１１２にはメモリ回路１５２が形成されている。尚、ロジックチップ１１１、メモリチップ１１２はともに、概観上は略同一形状であり、端子１２１、１２２及び平面インダクタ１３１、１３２の形成される領域も略同一の領域となる。

このようなロジックチップ１１１、メモリチップ１１２を積層することにより３次元構造の半導体装置が形成される。

図２に、図１に示すロジックチップ１１１、メモリチップ１１２を一点鎖線に示した領域が重複するように積層したものを示す。図に示すように、ロジックチップ１１１、メモリチップ１１２はともに、ワイヤーボンド接続のための端子１２１、１２２が重ならないように、積層するロジックチップ１１１、メモリチップ１１２を１８０°回転させた位置で、平面インダクタ１３１、１３２の形成される領域の中心が、略一致するように積層する。

次に、本実施に用いられる半導体集積チップとして、２枚の同一のメモリチップを用いた場合について説明する。

図３に示すように、（ａ）、（ｂ）に示す半導体チップ１１２、１１３は、同一のメモリチップであり、一方を１８０°回転させたものである。具体的には、メモリチップである半導体チップ１１２、１１３の中心部には、各々平面インダクタ１３２、１３３が形成されており、複数の平面インダクタ１３２、１３３により平面インダクタ領域が形成されている。この平面インダクタ１３２、１３３の形成される領域の中心は、半導体集積チップ１１２、１１３の中心より、端子１２２、１２３の形成されていない方向に偏心させた位置が中心となるように配置されている。これは、半導体集積チップ１１２、１１３を積層し３次元構造にする際、端子１２２、１２３におけるワイヤーボンドの接続のための作業領域等を確保するためである。

平面インダクタンス１３１、１３２の形成される領域の両側には、メモリ回路１５２が形成されている。

図４に、図３に示す２枚のメモリチップ１１２、１１３を一点鎖線に示した領域が重複するように積層したものを示す。図に示すように、メモリチップ１１２，１１３はともに、ワイヤーボンド接続のための端子１２２、１２３が重ならないように、積層するメモリチップ１１２とメモリチップ１１３とは１８０°回転させて、平面インダクタ１３２、１３３の形成される領域の中心が、略一致するように積層する。

図５には、図４に示した２枚のメモリチップ１１２、１１３の上に、ロジックチップ１１１を積層したものの構成を示す。尚、図では、ロジックチップ１１１の大きさは、メモリチップ１１２、１１３より小さな場合を示しているが、ロジックチップ１１１の大きさは、メモリチップ１１２、１１３と略同一であっても異なっていてもよい。即ち、本実施の形態においては、複数の半導体チップのうち少なくとも２枚以上が略同一の形状であればよい。

図６に、図５に示した半導体集積チップ（ロジックチップ）１１１と、半導体集積チップ（メモリチップ）１１２、１１３を積層したものの断面を示す。この構成は、ロジックチップ１１１を１個に対し、メモリチップ１１２を２個用いた構成である。大容量のメモリを搭載した半導体装置においては、複数のメモリチップが必要となるため、同一形状、同一構造のメモリチップ１１２、１１３を複数個用いて構成する。このような同一形状、同一構造のメモリチップを用いることにより、量産性を向上させることができコストダウンに有効となる。

図に示すように、各々のチップにおける平面インダクタ１３１、１３２、１３３は情報通信をすることができるように、各々の平面インダクタ１３１、１３２、１３３の上下の位置が重複するように位置合わせされている。尚、平面コンダクタ１３１、１３２、１３３間で確実な情報の通信を行うためには半導体集積チップの間隔を十分短くする必要があることから、ロジックチップ１１１とメモリチップ１１２、１１３における間隔は非常に狭くなる。

平面インダクタ１３１、１３２、１３３の形成される領域は、各々の半導体集積チップ１１１、１１２、１１３の中心より、端子１２１、１２２、１２３が存在する方向とは、反対方向に偏心させた位置を中心に配置されているため１８０°回転させた位置で積層されている。このため、端子１２１、１２２、１２３においてワイヤーボンド１６１、１６２、１６３による接続等が可能となるように十分にスペースを確保することができるのである。

この構成により、各半導体集積チップへの電源電力の供給は、ワイヤーボンド１６１、１６２、１６３を介し、各々のチップの端子１２１、１２２、１２３より行われ、また、各々のチップ間の通信は平面コンダクタ１３１、１３２、１３３によって行われる。

尚、端子１２１、１２２、１２３に接続されるワイヤーボンド１６１、１６２、１６３は、電力供給を目的とするものであることから、必要とされる本数は非常に少ない。従って、全てワイヤーボンドにより各々の半導体集積チップにおける接続をとる場合と比較して、形成される本数は極めて少なく、生産性にも殆ど影響を与えないため、容易に３次元に積層した半導体装置を得ることができる。

尚、このような構成により、３個以上の半導体集積チップを積層することも可能である。

図７には、５個の半導体集積チップを積層した半導体装置の断面を示す。図に示すように、各々の半導体集積チップ２１１、２１２、２１３、２１４、２１５は、隣接する半導体集積チップが１８０度の位置に配置されるように積層されている。具体的には、半導体集積チップ２１１における平面インダクタ２３１、半導体集積チップ２１２における平面インダクタ２３２、半導体集積チップ２１３における平面インダクタ２３３、半導体集積チップ２１４における平面インダクタ２３４、半導体集積チップ２１５における平面インダクタ２３５は、各々相互間で情報通信が可能となるよう位置あわせがなされて積層されている。

即ち、各々の半導体集積チップ２１１、２１２、２１３、２１４、２１５における平面インダクタ２３１、２３２、２３３、２３４、２３５の形成される領域は、各々の半導体集積チップ２１１、２１２、２１３、２１４、２１５の中心よりも、端子２２１、２２２、２２３、２２４、２２５の存在する方向とは、反対方向に偏心させて積層しているため、各々の半導体集積チップ２１１、２１２、２１３、２１４、２１５において重複しない領域が形成されるため、端子２２１、２２２、２２３、２２４、２２５列は、この領域に図面上左右交互に配置されることとなる。

このように配列されている端子２２１、２２２、２２３、２２４、２２５の各々について、ワイヤーボンド２６１、２６２、２６３、２６４、２６５による接続をすることにより半導体装置が構成される。半導体集積チップ２１１、２１２、２１３、２１４、２１５が交互に１８０度回転させた位置に配置されているため、これらの間隔が狭まったとしても、端子２２１、２２２、２２３、２２４、２２５において十分にワイヤーボンドによる接続を行うことができる。

〔第２の実施の形態〕
第２の実施の形態は、第１の実施形態における半導体集積チップと同様の半導体集積チップを積層する際、隣接する半導体集積チップが９０度、１８０度、２７０度回転させた位置となるように積層形成したものである。

四回転対称となる位置において半導体集積チップを積層することにより、各々の端子におけるワイヤーボンド接続のためのスペースをより一層確保することができる。

図８に、本実施の形態における半導体装置の上面図を示す。

図８に示すように、４個の略同一形状の半導体集積チップ３１１、３１２、３１３、３１４において、各々の平面インダクタの形成される領域が重複するように、９０度毎に回転させた位置に配置し積層している。具体的には、半導体集積チップ３１４の上において、９０度回転させた位置に、半導体集積チップ３１３を積層し、更に、９０度回転させた位置、即ち、半導体集積チップ３１４に対し、１８０度回転させた位置に、半導体集積チップ３１２を積層し、更に、９０度回転させた位置、即ち、半導体集積チップ３１４に対し、２７０度回転させた位置に、半導体集積チップ３１１を積層したものである。

半導体集積チップ３１１は、その一方の端に端子３２１列が配置されている。また、平面インダクタ３３１の形成される領域の両側には、ロジック回路又はメモリ回路を構成する回路領域３５１が形成される。平面インダクタ３３１の形成される領域は、半導体集積チップ３１１の中心より、端子３２１の存在する方向と反対の方向に偏心させた位置を中心に形成されている。

各々の半導体集積チップ３１１、３１２、３１３、３１４も、略同様の構成からなるものであることから、各々の半導体集積チップ３１１、３１２、３１３、３１４を積層した場合に、端子３２１、３２２、３２３、３２４の形成される領域は、他の半導体集積チップと重複することはないため、半導体集積チップ間の間隔を狭めた場合であっても、ワイヤーボンド接続をするために十分な間隔を得ることができる。

このように半導体集積チップ３１１、３１２、３１３、３１４を積層した後、各々の端子３２１、３２２、３２３、３２４において、ワイヤーボンド接続を行うことにより、本実施の形態における半導体装置が形成される。

〔第３の実施の形態〕
第３の実施の形態は、第１の実施の形態、第２の実施の形態において、平面インダクタを形成する代わりに、スルーホールにより、各々の半導体集積チップの接続を行うものである。

本実施の形態を図９に示す。図９に示すように、各々の半導体集積チップ４１１、４１２、４１３には、スルーホール４３１、４３２、４３３が形成されており、各々のスルーホール４３１、４３２、４３３が、電極４７１により電気的に接続されている。このスルーホール４３１、４３２、４３３及び電極４７１を介し、半導体集積チップ４１１、４１２、４１３間における情報通信を行うことができる。各々の半導体集積チップ４１１、４１２、４１３は隣接する上下の半導体集積チップが１８０度回転した位置となるように積層されている。

このように積層することにより、各々の半導体集積チップ４１１、４１２、４１３には、それぞれ一方の端に、端子４２１、４２２、４２３列が設けられているが、この端子４２１、４２２、４２３列は、図面上、左右交互に形成される。

各々の端子４２１、４２２、４２３列はワイヤーボンド４６１、４６２、４６３により接続されているが、端子４２３、４２２上の空間が十分あるためワイヤーボンド接続を行うことができる。各々の半導体集積チップ４１１、４１２、４１３に供給される電源電力は、ワイヤーボンド４６１、４６２、４６３を介し、端子４２１、４２２、４２３列より供給される。

以上、実施の形態において本発明における半導体装置について詳細に説明したが、本発明は上記実施の形態に限定されるものではなく、これ以外の形態をとることが可能である。

第１の実施の形態における半導体集積チップの上面図（１） 第１の実施の形態における半導体装置の上面図（１） 第１の実施の形態における半導体集積チップの上面図（２） 第１の実施の形態における半導体装置の上面図（２） 第１の実施の形態における半導体装置の上面図（３） 第１の実施の形態における半導体装置の断面図 第１の実施の形態における別の半導体装置の断面図 第２の実施の形態における半導体装置の上面図 第３の実施の形態における半導体装置の断面図

符号の説明

１１１・・・半導体集積チップ（ロジックチップ）、 １１２、１１３・・・半導体集積チップ（メモリチップ）、 １２１、１２２、１２３・・・端子、 １３１、１３２、１３３・・・平面インダクタ、 １６１、１６２、１６３・・・ワイヤーボンド

Claims (5)

1. 略四角形状の基板と、
   前記基板の一辺の端にワイヤーボンド接続のために配列された端子列と、
   前記基板の中心より前記端子列とは反対方向に偏心させた位置が中心となるよう形成した複数の平面インダクタからなる領域と、
   を備え、
   前記平面インダクタは、電磁結合により基板における情報の入出力を行うものであることを特徴とする半導体集積チップ。
2. 略四角形状の基板と、
   前記基板の一辺の端にワイヤーボンド接続のために配列された端子列と、
   前記基板の中心より前記端子列とは反対方向に偏心させた位置が中心となるよう形成した複数の平面インダクタからなる領域と、
   を備えた略同一形状の半導体集積チップを複数有し、
   前記半導体集積チップ間において、他の半導体集積チップにおける平面インダクタを介し情報通信を行うため、平面インダクタの上下の位置があわされ、
   隣接する前記半導体集積チップにおいて、前記端子列が交互に１８０度となるように上下に積層され、
   各々の前記端子列が前記ワイヤーボンドにより接続され、前記ワイヤーボンドを介し各々の半導体集積チップを駆動するための電力を供給することを特徴とする半導体装置。
3. 略四角形状の基板と、
   前記基板の一辺の端にワイヤーボンド接続のために配列された端子列と、
   前記基板の中心より前記端子列とは反対方向に偏心させた位置が中心となるよう形成した複数の平面インダクタからなる領域と、
   を備えた略同一形状の半導体集積チップを複数有し、
   前記半導体集積チップ間において、他の半導体集積チップにおける平面インダクタを介し情報通信を行うため、平面インダクタの上下の位置があわされ、
   隣接する上下の半導体集積チップにおける前記端子列が重複しないよう、各々の半導体集積チップは、９０度、１８０度又は２７０度回転させた位置に配置し積層され、
   各々の前記端子列が前記ワイヤーボンドにより接続され、前記ワイヤーボンドを介し各々の半導体集積チップを駆動するための電力を供給することを特徴とする半導体装置。
4. 略四角形状の基板と、
   前記基板の一辺の端にワイヤーボンド接続のために配列された端子列と、
   前記基板の中心より前記端子列とは反対方向に偏心させた位置が中心となるように形成した複数のスルーホールからなる領域と、
   を備えた略同一形状の半導体集積チップを複数有し、
   各々の半導体集積チップ間において前記スルーホールの各々が電気的に接続され、
   隣接する前記半導体集積チップにおいて、前記端子列が交互に１８０度となるように上下に積層され、
   各々の前記端子列が前記ワイヤーボンドにより接続され、前記ワイヤーボンドを介し各々の半導体集積チップを駆動するための電力を供給することを特徴とする半導体装置。
5. 前記複数の同一形状の半導体集積チップのうち、
   少なくとも１つは論理回路を構成するものであり、
   他はすべて情報を記憶するためのメモリ回路を構成するものであることを特徴とする請求項２から４に記載の半導体装置。

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