JP2017152648A - 半導体装置 - Google Patents
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Abstract
【課題】ＴＳＶを用いた多段チップ積層体構造において最上段と最下段の半導体チップの電位差を低減した半導体装置を提供する。【解決手段】本実施形態の半導体装置は、第１基板と、前記第１基板上に積層され、互いに貫通電極によって電気的に接続された複数の半導体チップと、前記複数の半導体チップの外側に配置され、前記複数の半導体チップのうち最上段に位置する半導体チップの電源系の接続部と前記第１基板の接続部とを接続する第１金属物と、を備える。【選択図】図１
Description
本発明の実施形態は、半導体装置に関する。
ＮＡＮＤ型フラッシュメモリ等の高容量を要求されるデバイスにおいて、半導体チップ
を多段に積層して樹脂封止する方法が提案されている。各半導体チップは信号取り出しの
伝達速度をより高速化するためにＴＳＶ（Ｔｈｒｏｕｇｈ Ｓｉｌｉｃｏｎ ＶＩＡ）方
式による積層方式が注目されている。
を多段に積層して樹脂封止する方法が提案されている。各半導体チップは信号取り出しの
伝達速度をより高速化するためにＴＳＶ（Ｔｈｒｏｕｇｈ Ｓｉｌｉｃｏｎ ＶＩＡ）方
式による積層方式が注目されている。
本発明が解決しようとする課題は、ＴＳＶを用いた多段チップ積層体構造において最上
段と最下段の半導体チップの電位差を低減した半導体装置を提供することである。
段と最下段の半導体チップの電位差を低減した半導体装置を提供することである。
実施形態の半導体装置は、第１基板と、前記第１基板上に積層され、互いに貫通電極に
よって電気的に接続された複数の半導体チップと、前記複数の半導体チップの外側に配置
され、前記複数の半導体チップのうち最上段に位置する半導体チップの電源系の接続部と
前記第１基板の接続部とを接続する第１金属物と、を備える。
よって電気的に接続された複数の半導体チップと、前記複数の半導体チップの外側に配置
され、前記複数の半導体チップのうち最上段に位置する半導体チップの電源系の接続部と
前記第１基板の接続部とを接続する第１金属物と、を備える。
（第１の実施形態）
以下、第１の実施形態に係る半導体装置について図１〜図５を参照して説明する。なお
、以下の図面の記載において、同一の部分には同一の符号で表している。ただし、図面は
厚さと平面寸法との関係、比率等は現実のものとは異なり、模式的なものである。
以下、第１の実施形態に係る半導体装置について図１〜図５を参照して説明する。なお
、以下の図面の記載において、同一の部分には同一の符号で表している。ただし、図面は
厚さと平面寸法との関係、比率等は現実のものとは異なり、模式的なものである。
図１は、第１の実施形態に係る半導体装置の構成を示す断面図である。図１に示すよう
に本実施形態に係る半導体装置は実装基板１の上に複数の半導体チップ２−１〜２−ｎが
積層され、全体がモールド樹脂１０で封止された構造を有する。半導体チップをまとめて
チップ積層体２とする。なお、図１においてチップ積層体２の中段のチップは省略してあ
る。
に本実施形態に係る半導体装置は実装基板１の上に複数の半導体チップ２−１〜２−ｎが
積層され、全体がモールド樹脂１０で封止された構造を有する。半導体チップをまとめて
チップ積層体２とする。なお、図１においてチップ積層体２の中段のチップは省略してあ
る。
チップ積層体２を構成する半導体チップ２−１〜２−ｎ間にはモールド樹脂１０とは異
なるアンダーフィル樹脂（図示しない）が充填される。なお、アンダーフィル樹脂は半導
体チップ２−１〜２−ｎ間の隙間を埋めるためのものであり、必ずしも必要ではない。
なるアンダーフィル樹脂（図示しない）が充填される。なお、アンダーフィル樹脂は半導
体チップ２−１〜２−ｎ間の隙間を埋めるためのものであり、必ずしも必要ではない。
チップ積層体２の最下段の半導体チップ２−１にはデータ入出力回路チップ４が搭載さ
れる。チップ積層体２の最上段に位置する半導体チップ２−ｎには実装基板１と電気的に
接続されるワイヤ５との接続部９を有する。なお、最上段という言葉は、複数の半導体チ
ップ２−１〜２−ｎが積層した後の実装基板１上の配置位置を基準にしたものであり積層
順とは必ずしも一致しない。最下段も同様である。
れる。チップ積層体２の最上段に位置する半導体チップ２−ｎには実装基板１と電気的に
接続されるワイヤ５との接続部９を有する。なお、最上段という言葉は、複数の半導体チ
ップ２−１〜２−ｎが積層した後の実装基板１上の配置位置を基準にしたものであり積層
順とは必ずしも一致しない。最下段も同様である。
各半導体チップ２−１〜２−ｎは例えばＮＡＮＤ型フラッシュメモリ等のメモリチップ
を含む。各半導体チップ２−１〜２−ｎはシリコン基板に限定されず、シリコン以外のＳ
ｉＣやＧａＮなどの基板を用いても良い。
を含む。各半導体チップ２−１〜２−ｎはシリコン基板に限定されず、シリコン以外のＳ
ｉＣやＧａＮなどの基板を用いても良い。
各半導体チップ２−１〜２−ｎにはそれぞれ貫通電極（Ｔｈｒｏｕｇｈ Ｓｉｌｉｃｏ
ｎ Ｖｉａ：ＴＳＶ）３を有し、貫通電極３を通して電位や信号を伝える。動作電圧やグ
ラウンド電圧といった所定の電位を供給する貫通電極３を電源電極３ａ、信号を伝える貫
通電極３を信号電極３ｂとする。各半導体チップ２−１〜２−ｎは貫通電極３を介して、
それぞれ接続される。
ｎ Ｖｉａ：ＴＳＶ）３を有し、貫通電極３を通して電位や信号を伝える。動作電圧やグ
ラウンド電圧といった所定の電位を供給する貫通電極３を電源電極３ａ、信号を伝える貫
通電極３を信号電極３ｂとする。各半導体チップ２−１〜２−ｎは貫通電極３を介して、
それぞれ接続される。
図１に示すように、各半導体チップ２−１〜２−ｎに存在する貫通電極３は、例えば半
導体チップ２−１〜２−ｎの中央に集まる。なお、電源電極３ａの本数は、全体の貫通電
極３の本数のうちの６割程度である。例えば全体の貫通電極３の本数が１２００本の場合
、電源電極３ａは６００〜７００本程度である。
導体チップ２−１〜２−ｎの中央に集まる。なお、電源電極３ａの本数は、全体の貫通電
極３の本数のうちの６割程度である。例えば全体の貫通電極３の本数が１２００本の場合
、電源電極３ａは６００〜７００本程度である。
全ての半導体チップ２−１〜２−ｎは共通のデータ入出力回路チップ４と並列に接続さ
れる（バス接続）。つまり、貫通電極３によってチップ積層方向に形成される共通のデー
タバスに対して、複数の半導体チップ２−１〜２−ｎのデータ入出力線が並列接続してい
る。
れる（バス接続）。つまり、貫通電極３によってチップ積層方向に形成される共通のデー
タバスに対して、複数の半導体チップ２−１〜２−ｎのデータ入出力線が並列接続してい
る。
本実施形態における半導体チップ２−１〜２−ｎの数（ｎ個）は例えば、３２個や４８
個等の多段チップ積層体構造が考えられるが半導体チップの数はこれに限定されない。
個等の多段チップ積層体構造が考えられるが半導体チップの数はこれに限定されない。
実装基板１は、例えば、図１において、下面である第１の面１ａと、上面である第２の
面１ｂを有している。実装基板１の第１の面１ａには外部接続端子６が形成されている。
半導体装置をＢＧＡパッケージとして使用する場合、外部接続端子６ははんだボール、は
んだメッキ、Ａｕメッキ等を有する突起端子で構成される。半導体装置をＬＧＡパッケー
ジとして使用する場合には、外部接続端子６は金属ランドが設けられる。
面１ｂを有している。実装基板１の第１の面１ａには外部接続端子６が形成されている。
半導体装置をＢＧＡパッケージとして使用する場合、外部接続端子６ははんだボール、は
んだメッキ、Ａｕメッキ等を有する突起端子で構成される。半導体装置をＬＧＡパッケー
ジとして使用する場合には、外部接続端子６は金属ランドが設けられる。
実装基板１の第２の面１ｂには内部接続端子７が設けられる。内部接続端子７は例えば
はんだボール８等を介してチップ積層体２の最下段の半導体チップ２−１裏面の電極パッ
ド（図示しない）に接続される。内部接続端子７はチップ積層体２との接続時に接続部（
接続パッド）として機能するものであり、実装基板１の配線網（図示しない）を介して外
部接続端子６と電気的に接続されている。
はんだボール８等を介してチップ積層体２の最下段の半導体チップ２−１裏面の電極パッ
ド（図示しない）に接続される。内部接続端子７はチップ積層体２との接続時に接続部（
接続パッド）として機能するものであり、実装基板１の配線網（図示しない）を介して外
部接続端子６と電気的に接続されている。
実装基板１の第２の面１ｂ上に位置するチップ積層体２、入出力回路チップ４、ワイヤ
５、内部接続端子７及びはんだボール８は全体がモールド樹脂１０で覆われる。
５、内部接続端子７及びはんだボール８は全体がモールド樹脂１０で覆われる。
ワイヤ５はチップ積層体２の最上段に位置する半導体チップ２−ｎの電源電極３ａに接
続された接続部９と、実装基板１の第２の面１ｂ上の電源系の接続部としてのパッド１２
とを電気的に接続する。そのため半導体チップ２−ｎは、電源電極３ａをチップ端部の接
続部９にまで配線した構造を有する。すなわち、電源電極３ａをチップ端部にまで配線す
ることで、ワイヤ５との接続部９を半導体チップ２−ｎの中央部ではなく端部にすること
ができる。ここで、半導体チップ２−ｎ以外の他の半導体チップは電源電極３ａをチップ
端部の接続部９にまで配線した構造でなくてもかまわない。したがって、チップ面積を有
効に活用することが可能となる。ワイヤ５との接続部９は半導体チップ上に少なくとも１
つあればよい。ワイヤ５は少なくとも１本あればよいが、その本数は限定されない。ワイ
ヤ５は例えばＡｕ、Ｃｕ、Ａｌ等の材料を含む。
続された接続部９と、実装基板１の第２の面１ｂ上の電源系の接続部としてのパッド１２
とを電気的に接続する。そのため半導体チップ２−ｎは、電源電極３ａをチップ端部の接
続部９にまで配線した構造を有する。すなわち、電源電極３ａをチップ端部にまで配線す
ることで、ワイヤ５との接続部９を半導体チップ２−ｎの中央部ではなく端部にすること
ができる。ここで、半導体チップ２−ｎ以外の他の半導体チップは電源電極３ａをチップ
端部の接続部９にまで配線した構造でなくてもかまわない。したがって、チップ面積を有
効に活用することが可能となる。ワイヤ５との接続部９は半導体チップ上に少なくとも１
つあればよい。ワイヤ５は少なくとも１本あればよいが、その本数は限定されない。ワイ
ヤ５は例えばＡｕ、Ｃｕ、Ａｌ等の材料を含む。
なお、本実施形態において、チップ積層体２の最上段のチップ２−ｎの接続部９と実装
基板１との接続はワイヤボンディングに限らず、電気的に接続が可能なその他の方法なら
ば可能である。例えば図２に示すように、モールド樹脂１０によってチップ積層体２全体
を封止した後に半導体チップ２―ｎと実装基板１とが繋がるようにＶＩＡホールを開け、
その中にメッキ等の金属を流し込むことで半導体チップ２―ｎと実装基板１とを電気的に
接続したＶＩＡメッキを形成してもよい。よって、チップ積層体２の最上段のチップ２−
ｎの接続部９と実装基板１とは、ワイヤやＶＩＡメッキなどの金属物を介して接続されて
いる。金属物は、チップ積層体の外側に配置され、一端がチップ積層体２の最上段のチッ
プ２−ｎの接続部９に接続され、他端が実装基板１のパッド１２と接続されている。
基板１との接続はワイヤボンディングに限らず、電気的に接続が可能なその他の方法なら
ば可能である。例えば図２に示すように、モールド樹脂１０によってチップ積層体２全体
を封止した後に半導体チップ２―ｎと実装基板１とが繋がるようにＶＩＡホールを開け、
その中にメッキ等の金属を流し込むことで半導体チップ２―ｎと実装基板１とを電気的に
接続したＶＩＡメッキを形成してもよい。よって、チップ積層体２の最上段のチップ２−
ｎの接続部９と実装基板１とは、ワイヤやＶＩＡメッキなどの金属物を介して接続されて
いる。金属物は、チップ積層体の外側に配置され、一端がチップ積層体２の最上段のチッ
プ２−ｎの接続部９に接続され、他端が実装基板１のパッド１２と接続されている。
次に半導体チップ２−１〜２−ｎ間を電気的に接続する貫通電極３の詳細について説明
する。
する。
図３は図１に示した半導体チップ２−１〜２−ｎの、中央部の領域Ａを示す拡大図であ
る。図３の貫通電極３は電源電極３ａ及び信号電極３ｂのいずれかを含み、いずれの電極
も構成は同じである。図３に示すように、貫通電極３は第１電極（表電極）３０と第２電
極（裏電極）３１とに接続される。半導体チップ２−１〜２−（ｎ−１）の第１電極３０
と、その一つ上段に位置する半導体チップ２−２〜２−ｎの第２電極３１とは互いにバン
プ３２等を介して接続されている。バンプ３２は例えばはんだボール等である。なお、貫
通電極３の形状はこれに限定されず、貫通電極３と第２電極３１とが一体化する場合も考
えられる。
る。図３の貫通電極３は電源電極３ａ及び信号電極３ｂのいずれかを含み、いずれの電極
も構成は同じである。図３に示すように、貫通電極３は第１電極（表電極）３０と第２電
極（裏電極）３１とに接続される。半導体チップ２−１〜２−（ｎ−１）の第１電極３０
と、その一つ上段に位置する半導体チップ２−２〜２−ｎの第２電極３１とは互いにバン
プ３２等を介して接続されている。バンプ３２は例えばはんだボール等である。なお、貫
通電極３の形状はこれに限定されず、貫通電極３と第２電極３１とが一体化する場合も考
えられる。
次に本実施形態に係る半導体装置の製造方法について説明する。
図４〜図５は本実施形態に係る半導体装置の製造方法を製造工程順に示す断面図である
。
。
実装基板１と、貫通電極３があらかじめ形成された半導体チップ２−１〜２−ｎを用意
する。貫通電極３の形成は、例えばＢＳＶ（Ｂａｃｋ Ｓｉｄｅ ＶＩＡ）方式のウエハ
プロセスによって行なわれる。図４（ａ）に示すように、実装基板１の第２の面１ｂ上に
ある内部接続端子７上に、あらかじめ裏面に入出力回路チップ４が搭載された半導体チッ
プ２−１の電極パッドをリフロープロセスによってはんだ８等で接着させる。
する。貫通電極３の形成は、例えばＢＳＶ（Ｂａｃｋ Ｓｉｄｅ ＶＩＡ）方式のウエハ
プロセスによって行なわれる。図４（ａ）に示すように、実装基板１の第２の面１ｂ上に
ある内部接続端子７上に、あらかじめ裏面に入出力回路チップ４が搭載された半導体チッ
プ２−１の電極パッドをリフロープロセスによってはんだ８等で接着させる。
次に、同様に半導体チップ２−２をリフロープロセスによってはんだ等で半導体チップ
２−１上に接着させる。この時、半導体チップ２−２にある貫通電極３の第２電極３１と
半導体チップ２−１にある貫通電極の第１電極３０とが電気的に接続される（図４（ｂ）
）。この工程を繰り返し、半導体チップｎ枚を実装基板１上に搭載させる。このようにし
てチップ積層体２が形成される（図４（ｃ））。なお、最上段の半導体チップ２−ｎの上
面には電源電極３ａと電気的に接続された接続部９が形成されている。
２−１上に接着させる。この時、半導体チップ２−２にある貫通電極３の第２電極３１と
半導体チップ２−１にある貫通電極の第１電極３０とが電気的に接続される（図４（ｂ）
）。この工程を繰り返し、半導体チップｎ枚を実装基板１上に搭載させる。このようにし
てチップ積層体２が形成される（図４（ｃ））。なお、最上段の半導体チップ２−ｎの上
面には電源電極３ａと電気的に接続された接続部９が形成されている。
次に、チップ積層体２を構成する半導体チップ間等にアンダーフィル樹脂（図示しない
）を充填させる。この工程によりチップ間にボイド等が形成することを抑制することがで
きる。
）を充填させる。この工程によりチップ間にボイド等が形成することを抑制することがで
きる。
次に、図５（ａ）に示すようにチップ積層体２の最上段に位置する半導体チップ２−ｎ
の接続部９と、実装基板１の電源系のパッド１２とをワイヤ５等によって接続する。
の接続部９と、実装基板１の電源系のパッド１２とをワイヤ５等によって接続する。
次に、図５（ｂ）に示すように、図示しない金属の金型等を用いて、実装基板１の第２
の面１ｂ上に位置するチップ積層体２やワイヤ５等を一括してモールド樹脂１０で封止す
る。
の面１ｂ上に位置するチップ積層体２やワイヤ５等を一括してモールド樹脂１０で封止す
る。
封止後、実装基板１及びモールド樹脂１０を切断し、チップ積層体ごとに分断する。分
断された半導体装置の実装基板１の第１の面１ａに外部接続端子６を形成する。なお、分
断する方法は、金型を用いる方法、刃物を用いる方法、ブレードダイシングにより行う方
法等特に限定されない。
断された半導体装置の実装基板１の第１の面１ａに外部接続端子６を形成する。なお、分
断する方法は、金型を用いる方法、刃物を用いる方法、ブレードダイシングにより行う方
法等特に限定されない。
上記のようにして本実施形態の半導体装置が完成する。
本実施形態に係る半導体装置によれば、多段のチップ積層構造として、貫通電極によっ
て接続された複数の半導体チップを用いるため、各半導体チップにおいて、電源を半導体
チップ内の所望の位置から供給できるため、複数の半導体チップ同士をワイヤで接続した
場合と比較して、電圧降下を抑制することができる。また、貫通電極によって接続されて
いるため、信号入出力の負荷容量を抑えることができ、高速化やより段数の多いチップ積
層構造を実現できる。さらに、チップ積層体の最上段に位置する半導体チップの電源電極
と実装基板とを金属物によって接続することで、より段数の多いチップ積層構造であって
もチップ最上段の電圧降下をさらに抑制することができる。その結果、チップ最上段へ所
望の電圧が供給されないことによる半導体装置の誤作動を低減することが可能となる。ま
た、最上段のチップへ電圧を供給するために半導体装置の高電圧化が問題となっていたが
、本実施形態では、さらなる低電圧化が可能となる。
て接続された複数の半導体チップを用いるため、各半導体チップにおいて、電源を半導体
チップ内の所望の位置から供給できるため、複数の半導体チップ同士をワイヤで接続した
場合と比較して、電圧降下を抑制することができる。また、貫通電極によって接続されて
いるため、信号入出力の負荷容量を抑えることができ、高速化やより段数の多いチップ積
層構造を実現できる。さらに、チップ積層体の最上段に位置する半導体チップの電源電極
と実装基板とを金属物によって接続することで、より段数の多いチップ積層構造であって
もチップ最上段の電圧降下をさらに抑制することができる。その結果、チップ最上段へ所
望の電圧が供給されないことによる半導体装置の誤作動を低減することが可能となる。ま
た、最上段のチップへ電圧を供給するために半導体装置の高電圧化が問題となっていたが
、本実施形態では、さらなる低電圧化が可能となる。
（第２の実施形態）
次に、第２の実施形態について、図６〜図９を参照しながら説明する。
次に、第２の実施形態について、図６〜図９を参照しながら説明する。
第２の実施形態は、中段や下段の半導体チップもワイヤボンディングによって実装基板
と電気的に接続されるものである。以下の形成方法の説明では、第１の実施形態と異なる
部分を説明し、同様な部分は省略する。
と電気的に接続されるものである。以下の形成方法の説明では、第１の実施形態と異なる
部分を説明し、同様な部分は省略する。
図６は第２の実施形態に係る半導体装置の構成を示す断面図である。図６に示すように
、本実施形態の半導体装置は、実装基板１上にｘ個の半導体チップ２−１〜２−Ｘとｙ個
の半導体チップ２−１〜２−Ｙとｚ個の半導体チップ２−１〜２−Ｚが積層されている。
ｘ個の半導体チップの積層体をチップ積層体２Ｘとし、ｙ個の半導体チップ積層体をチッ
プ積層体２Ｙとし、ｚ個のチップ積層体を２Ｚとする。ｘ、ｙ、ｚは同じ数でも良いし、
異なっていても良い。ｘ、ｙ、ｚは例えば１２や１６であるがこれに限定されない。本実
施形態は第１の実施形態よりも多段のチップ積層構造に適している。
、本実施形態の半導体装置は、実装基板１上にｘ個の半導体チップ２−１〜２−Ｘとｙ個
の半導体チップ２−１〜２−Ｙとｚ個の半導体チップ２−１〜２−Ｚが積層されている。
ｘ個の半導体チップの積層体をチップ積層体２Ｘとし、ｙ個の半導体チップ積層体をチッ
プ積層体２Ｙとし、ｚ個のチップ積層体を２Ｚとする。ｘ、ｙ、ｚは同じ数でも良いし、
異なっていても良い。ｘ、ｙ、ｚは例えば１２や１６であるがこれに限定されない。本実
施形態は第１の実施形態よりも多段のチップ積層構造に適している。
各チップ積層体２Ｘ、２Ｙ、２Ｚの最上段の半導体チップ２―Ｘ、２−Ｙ、２−Ｚはそれぞれがチップ上面にワイヤ５等によって実装基板１と電気的に接続される接続部９
を有する。そのため、各チップ積層体２Ｘ、２Ｙ、２Ｚは接続部９上に半導体チップが重
ならないように斜め上方に積層している。斜め上方に積層することで、接続部９の上方が
露出し、接続部９と実装基板１上のパッド１２とのワイヤボンディングが容易になる。な
お、各チップ積層体２Ｘ、２Ｙ、２Ｚの最上段に位置する半導体チップ２−Ｚ、２−Ｙ、
２―Ｘは、本実施形態の半導体装置内に含まれる全体の半導体チップのうち、上段、中段
、下段に位置する半導体チップとすることができる。
を有する。そのため、各チップ積層体２Ｘ、２Ｙ、２Ｚは接続部９上に半導体チップが重
ならないように斜め上方に積層している。斜め上方に積層することで、接続部９の上方が
露出し、接続部９と実装基板１上のパッド１２とのワイヤボンディングが容易になる。な
お、各チップ積層体２Ｘ、２Ｙ、２Ｚの最上段に位置する半導体チップ２−Ｚ、２−Ｙ、
２―Ｘは、本実施形態の半導体装置内に含まれる全体の半導体チップのうち、上段、中段
、下段に位置する半導体チップとすることができる。
各チップ積層体２Ｘ、２Ｙ、２Ｚの間は、隣接する半導体チップにＣｕ等の再配線パタ
ーンを組み込むことで、対応する貫通電極３同士を電気的に接続させている。
ーンを組み込むことで、対応する貫通電極３同士を電気的に接続させている。
本実施形態において、ワイヤ５は少なくともチップ積層体の数以上の本数が考えられる
。例えばチップ積層体が３つの場合、ワイヤは少なくとも３本あればよい。積層体の数は
問わない。
。例えばチップ積層体が３つの場合、ワイヤは少なくとも３本あればよい。積層体の数は
問わない。
本実施形態の半導体装置の製造方法については、チップ積層体２Ｘを積層した後、チッ
プ積層体２Ｙ及びチップ積層体２Ｚを下段のチップ積層体２Ｘ及び２Ｙにおけるワイヤ５
との接続部９とは重なり合わない状態で積層すること以外は第１の実施形態と同様なため
省略する。
プ積層体２Ｙ及びチップ積層体２Ｚを下段のチップ積層体２Ｘ及び２Ｙにおけるワイヤ５
との接続部９とは重なり合わない状態で積層すること以外は第１の実施形態と同様なため
省略する。
次に、本実施形態の変形例について、図７〜図９を参照しながら説明する。
変形例は、チップ積層体２Ｘ、２Ｙ、２Ｚの最上段に位置する半導体チップのさらに上
段に基板１１を配置したものである。基板１１は例えばインターポーザー基板である。第
１及び第２の実施形態ではチップ積層体の最上段の半導体チップには、チップ端部に位置
する接続部９まで電源系の電極が配線されていたが、変形例ではインターポーザー基板１
１を用いるため全てのチップは同様な構成をとることが可能となる。
段に基板１１を配置したものである。基板１１は例えばインターポーザー基板である。第
１及び第２の実施形態ではチップ積層体の最上段の半導体チップには、チップ端部に位置
する接続部９まで電源系の電極が配線されていたが、変形例ではインターポーザー基板１
１を用いるため全てのチップは同様な構成をとることが可能となる。
図７は変形例に係る半導体装置の構成を示す断面図である。図７に示すように変形例で
は各インターポーザー基板１１ａ〜ｃが各半導体チップの大きさより大きい。そのため第
２の実施形態と異なりチップ積層体２Ｘ、２Ｙ、２Ｚを直上に積層させることが可能とな
る。そのため、変形例では半導体装置のパッケージサイズを小さくすることができる。
は各インターポーザー基板１１ａ〜ｃが各半導体チップの大きさより大きい。そのため第
２の実施形態と異なりチップ積層体２Ｘ、２Ｙ、２Ｚを直上に積層させることが可能とな
る。そのため、変形例では半導体装置のパッケージサイズを小さくすることができる。
インターポーザー基板１１には図示しない配線網があり、インターポーザー基板端部に
は、各半導体チップの電源電極３ａと電気的に接続された電源系の接続部９を有する。ボ
ンディングワイヤ５は、インターポーザー基板１１上の接続部９と実装基板１とを電気的
に接続する。
は、各半導体チップの電源電極３ａと電気的に接続された電源系の接続部９を有する。ボ
ンディングワイヤ５は、インターポーザー基板１１上の接続部９と実装基板１とを電気的
に接続する。
インターポーザー基板１１上の接続部９は少なくとも１つであり、ワイヤ５の本数も接
続部９に対応した数となる。
続部９に対応した数となる。
次に本実施形態の変形例の製造方法について図８〜図９を用いて説明する。
変形例の半導体装置の製造方法は、第１及び第２実施形態で示した方法と同様に製造す
ることが可能である。それについては説明を省略する。
ることが可能である。それについては説明を省略する。
また、上記以外の製造方法を用いることも可能である。その場合、例えば図８（ａ）、
（ｂ）に示すように、インターポーザー基板１１ａの上面を裏面とし、その表面上に貫通
電極３があらかじめ形成された各半導体チップを、チップ積層体２Ｘの最上段となる半導
体チップ２−Ｘから順に接着させる。次いで入出力回路チップ４を搭載させ、図示しない
アンダーフィル樹脂によって各半導体チップを一括して接着し、チップ積層体２Ｘを得る
。
（ｂ）に示すように、インターポーザー基板１１ａの上面を裏面とし、その表面上に貫通
電極３があらかじめ形成された各半導体チップを、チップ積層体２Ｘの最上段となる半導
体チップ２−Ｘから順に接着させる。次いで入出力回路チップ４を搭載させ、図示しない
アンダーフィル樹脂によって各半導体チップを一括して接着し、チップ積層体２Ｘを得る
。
チップ積層体２Ｘを上下逆さにし、あらかじめ内部接続端子７が形成された実装基板１
上にはんだボール８等によってチップ積層体２Ｘを接着させる（ｃ）。この時チップ積層
体２Ｘの最下段の半導体チップ２−１裏面の電極パッドと内部接続端子７が接着するよう
に搭載させる。同様の方法でチップ積層体２Ｙを形成し、チップ積層体２Ｘ上にチップ積
層体２Ｙを搭載させる。その後チップ積層体２Ｙ上にチップ積層体２Ｚを搭載させる（図
９）。ワイヤボンディング及びモールドは第１の実施形態と同様に行えばよい。
上にはんだボール８等によってチップ積層体２Ｘを接着させる（ｃ）。この時チップ積層
体２Ｘの最下段の半導体チップ２−１裏面の電極パッドと内部接続端子７が接着するよう
に搭載させる。同様の方法でチップ積層体２Ｙを形成し、チップ積層体２Ｘ上にチップ積
層体２Ｙを搭載させる。その後チップ積層体２Ｙ上にチップ積層体２Ｚを搭載させる（図
９）。ワイヤボンディング及びモールドは第１の実施形態と同様に行えばよい。
本実施形態に係る半導体装置によれば、第１の実施形態と同様の効果を有するほか、第
１の実施形態と比較して、全体の半導体チップのうち中段や下段の半導体チップへの電圧
供給があるため、半導体チップ間の電位差をさらに小さくすることが可能となる。そのた
め半導体装置を低電圧化することができる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したも
のであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その
他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の
省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や
要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる
１の実施形態と比較して、全体の半導体チップのうち中段や下段の半導体チップへの電圧
供給があるため、半導体チップ間の電位差をさらに小さくすることが可能となる。そのた
め半導体装置を低電圧化することができる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したも
のであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その
他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の
省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や
要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる
１ 実装基板
２、２Ｘ、２Ｙ、２Ｚ チップ積層体
２−１〜２−ｎ、２−１〜２−Ｘ、２−１〜２−Ｙ、２−１〜２−Ｚ 半導体チップ
３ 貫通電極
３ａ 電源電極
３ｂ 信号電極
４ データ入出力回路チップ
５ ボンディングワイヤ
６ 外部接続端子
７ 内部接続端子
８ はんだボール
９ 接続部
１０ モールド樹脂
１１ インターポーザー基板
１２ パッド
２、２Ｘ、２Ｙ、２Ｚ チップ積層体
２−１〜２−ｎ、２−１〜２−Ｘ、２−１〜２−Ｙ、２−１〜２−Ｚ 半導体チップ
３ 貫通電極
３ａ 電源電極
３ｂ 信号電極
４ データ入出力回路チップ
５ ボンディングワイヤ
６ 外部接続端子
７ 内部接続端子
８ はんだボール
９ 接続部
１０ モールド樹脂
１１ インターポーザー基板
１２ パッド
Claims (7)
- 第１基板と、
前記第１基板上に積層され、互いに貫通電極によって電気的に接続された複数の半導体
チップと、
前記複数の半導体チップの外側に配置され、前記複数の半導体チップのうち最上段に位
置する半導体チップの電源系の接続部と前記第１基板の接続部とを接続する第１金属物と
、
を備えた半導体装置。 - 前記複数の半導体チップの外側に配置され、前記複数の半導体チップのうち最上段に位
置する半導体チップを除いた少なくとも１つの半導体チップの電源系の接続部と前記第１
基板の接続部とを接続する第２金属物と、
を更に備えた請求項１に記載の半導体装置。 - 第１基板と、
複数の半導体チップが積層されたチップ積層体であって、前記第１基板上に積層された
第１チップ積層体と、
複数の半導体チップが積層されたチップ積層体であって、前記第１チップ積層体上に積
層された第２チップ積層体と、
前記第１及び第２チップ積層体の外側に配置され、前記第１及び第２チップ積層体のそ
れぞれの最上段に位置する半導体チップの接続部と第１基板の接続部とをそれぞれ接続す
る金属物と、
を備えた半導体装置。 - 前記第２チップ積層体は前記第１チップ積層体の斜め上方に積層されることを特徴とす
る請求項３に記載の半導体装置。 - 第１基板と、
前記第１基板上に積層された第１チップ積層体と、
前記第１チップ積層体上に積層された第２チップ積層体と、
を備え、
前記第１及び第２チップ積層体は複数の半導体チップとこれら複数の半導体チップに対
し前記第１基板とは反対側に積層された第２基板をそれぞれ有しており、
前記第２基板の接続部と前記第１基板の接続部とがそれぞれ前記第１及び第２チップ積
層体の外側に配置された金属物を介して接続されることを特徴とする半導体装置。 - 前記第２基板の接続部は前記第２基板の端部に設けられることを特徴とする請求項５に
記載の半導体装置。 - 前記第２チップ積層体は前記第１チップ積層体の直上に積層されることを特徴とする請
求項５または６に記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2016036161A JP2017152648A (ja) | 2016-02-26 | 2016-02-26 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2016036161A JP2017152648A (ja) | 2016-02-26 | 2016-02-26 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2017152648A true JP2017152648A (ja) | 2017-08-31 |
Family
ID=59740918
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2016036161A Pending JP2017152648A (ja) | 2016-02-26 | 2016-02-26 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2017152648A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2019165179A (ja) * | 2018-03-20 | 2019-09-26 | 東芝メモリ株式会社 | 半導体装置 |
| KR20220038842A (ko) * | 2020-09-21 | 2022-03-29 | 스마트 모듈러 테크놀로지스 (글로벌), 인크 | 고용량 및 와이드 대역폭을 갖는 메모리 장치 |
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-
2016
- 2016-02-26 JP JP2016036161A patent/JP2017152648A/ja active Pending
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