KR102428150B1 - 고용량 및 와이드 대역폭을 갖는 메모리 장치 - Google Patents

고용량 및 와이드 대역폭을 갖는 메모리 장치 Download PDF

Info

Publication number
KR102428150B1
KR102428150B1 KR1020200121140A KR20200121140A KR102428150B1 KR 102428150 B1 KR102428150 B1 KR 102428150B1 KR 1020200121140 A KR1020200121140 A KR 1020200121140A KR 20200121140 A KR20200121140 A KR 20200121140A KR 102428150 B1 KR102428150 B1 KR 102428150B1
Authority
KR
South Korea
Prior art keywords
memory
electrode
insulating layer
memory device
capacitor
Prior art date
Application number
KR1020200121140A
Other languages
English (en)
Other versions
KR20220038842A (ko
Inventor
박범욱
정현
이익재
지오반니 라모스 피게이라 클레버
Original Assignee
스마트 모듈러 테크놀로지스 (글로벌), 인크
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 스마트 모듈러 테크놀로지스 (글로벌), 인크 filed Critical 스마트 모듈러 테크놀로지스 (글로벌), 인크
Priority to KR1020200121140A priority Critical patent/KR102428150B1/ko
Priority to BR102021012652-3A priority patent/BR102021012652A2/pt
Publication of KR20220038842A publication Critical patent/KR20220038842A/ko
Application granted granted Critical
Publication of KR102428150B1 publication Critical patent/KR102428150B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
    • G11C5/04—Supports for storage elements, e.g. memory modules; Mounting or fixing of storage elements on such supports
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/24—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using capacitors
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/12—Apparatus or processes for interconnecting storage elements, e.g. for threading magnetic cores
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/64—Impedance arrangements
    • H01L23/647—Resistive arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Geometry (AREA)
  • Semiconductor Memories (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

기능성 인터포저를 이용한 고용량 및 와이드 대역폭을 갖는 메모리 장치가 개시되어 있다. 개시된 메모리 장치는, 기판 상에 스택된 복수의 인터포저들; 상기 인터포저들 상에 플립칩 본딩된 복수의 메모리 칩들; 상기 인터포저들에 마련되고 상기 복수의 메모리 칩들의 데이터 입출력 핀들에 개별적으로 연결되는 복수의 데이터 배선들을 포함하는 복수의 배선 패턴들; 및 상기 복수의 데이터 배선들과 상기 기판 상의 복수의 본딩 핑거들을 개별적으로 연결하는 복수의 전도성 연결 부재들;을 포함할 수 있다. 상기 메모리 칩들의 상기 데이터 입출력 핀들은 상기 복수의 본딩 핑거들을 통해서 병렬적으로 액세스가 가능한 것을 특징으로 한다.

Description

고용량 및 와이드 대역폭을 갖는 메모리 장치{MEMORY DEVICE WITH HIGH CAPACITY AND EXTENDED BANDWIDTH}
본 발명은 반도체 기술에 관한 것으로, 보다 상세하게는 기능성 인터포저를 이용한 고용량 및 와이드 대역폭을 갖는 메모리 장치에 관한 것이다.
4차 산업혁명 시대의 도래로 반도체 기술의 중요성이 증가하고, 5세대 이동통신과 사물 인터넷(Internet of Things, IoT), 인공지능(Artificial Intelligence, AI)의 발전으로 고용량의 데이터를 빠르게 처리할 수 있는 새로운 부품 및 모듈에 대한 필요성이 커지고 있다. 새로운 반도체 기술은 정보통신 및 휴대 전자 단말기 외에 자동차, 방위산업 등 고신뢰성을 요구하는 분야에서도 그 필요성이 확대되고 있다. 특히, 고용량 데이터 처리 기능 및 열악한 환경에서도 에러 없이 동작할 수 있는 신뢰성 향상에 대한 요구가 점차 증가하고 있다.
종래에는 고용량 및 와이드 대역폭을 갖는 메모리 장치의 구현을 위하여 메모리 칩 자체의 데이터 입출력 핀 개수를 늘리고, TSV(Through Silicon Via) 기술을 이용하여 복수의 메모리 칩들을 적층하는 방법을 사용하고 있다.
그러나, 데이터 입출력 핀 개수를 늘리면 메모리 칩 전체 핀 개수가 많아지게 되어 인접 핀들간 간섭이 증가하고, 간섭 증가에 따른 신호 왜곡으로 인하여 신뢰성이 저하되는 문제가 있었다.
TSV 기술 적용을 위해서는 실리콘 기판을 에칭하여 비아홀(via hole)을 형성하는 공정, TSV와 실리콘 기판 간 절연을 위해 비아 홀 측벽에 절연층을 형성하는 공정, 씨드층(seed layer)을 형성하는 공정, 전기 도금 공정으로 비아 홀 내에 TSV를 형성하고 TSV가 노출되도록 실리콘 기판을 씨닝(thinning)하는 공정, 실리콘 기판의 전면 및 후면에 TSV와 연결되는 패드 및 범프를 형성하는 공정 등 많은 공정이 요구되므로, 제작에 많은 시간이 소요되고 제작 비용이 비싼 문제가 있었다. 그리고, 씨닝된 얇은 실리콘 기판을 핸들링하기 위해서는 실리콘 기판을 임시 웨이퍼에 부착하였다가 이후 탈착해야 하는데, 임시 웨이퍼를 탈부착하는 과정 중에 불량이 발생할 가능성이 높다. 또한, TSV를 이용한 칩 스택시 열 압착 본딩 공정이 이용되는데 열 압착 본딩 공정은 작업자의 높은 기술력을 필요로 하고 생산 속도가 더뎌 공정 단가가 높은 단점이 있다.
TSV 개수 증가로 범프 및 패드의 개수가 많아지게 되고 인접 범프들간 간격 및 인접 패드들간 간격 간격이 좁아지게 되어 칩 스택시 얼라인 마진 부족으로 인해 연결 불량이 발생할 확률이 크고, 상, 하 메모리 칩들간 연결을 위해서 스택되는 메모리 칩들이 서로 밀착된 상태로 적층되어야 하므로 메모리 칩 동작 중에 발생하는 열이 제대로 배출되기 어려워 고열에 의해 메모리 장치의 성능 저하 및 기능 오류가 초래될 가능성이 큰 문제점이 있었다.
본 발명이 이루고자 하는 기술적 과제는, 기능성 인터포저를 이용한 고용량 및 와이드 대역폭을 갖는 메모리 장치를 제공하는데 있다.
본 발명의 일 실시예에 따른 메모리 장치는, 기판 상에 스택된 복수의 인터포저들; 상기 인터포저들 상에 플립칩 본딩된 복수의 메모리 칩들; 상기 인터포저들에 마련되고 상기 복수의 메모리 칩들의 데이터 입출력 핀들에 개별적으로 연결되는 복수의 데이터 배선들을 포함하는 복수의 배선 패턴들; 및 상기 복수의 배선 패턴들과 상기 기판 상의 복수의 본딩 핑거들을 개별적으로 연결하는 복수의 전도성 연결 부재들;을 포함할 수 있다. 상기 메모리 칩들의 상기 데이터 입출력 핀들은 상기 복수의 본딩 핑거들을 통해서 병렬적으로 액세스가 가능한 것을 특징으로 한다.
상기 인터포저들 각각은 상기 데이터 배선들에 직렬 연결되는 복수의 저항 소자들을 더 포함할 수 있다.
상기 인터포저는 베이스층; 상기 베이스층을 덮는 제1 절연층; 및 상기 제1 절연층 상의 제1 전극층;을 포함하고, 상기 저항 소자들은 상기 제1 절연층 상에 배치되고, 각각 상기 제1 전극층에 포함된 제1 전극과 제2 전극 사이에 연결될 수 있다.
상기 복수의 배선 패턴들은 상기 메모리 칩의 전원 공급핀에 연결되는 전원 배선;및 상기 메모리 칩의 그라운드 핀에 연결되는 그라운드 배선;을 더 포함하고, 상기 메모리 장치는 상기 전원 배선과 상기 그라운드 배선 사이에 연결된 디커플링 캐패시터를 더 포함할 수 있다.
상기 인터포저는, 베이스층; 상기 베이스층을 덮는 제1 절연층; 상기 제1 절연층 상의 제1 전극층; 상기 제1 절연층 상에 형성되어 상기 제1 전극층을 덮는 제2 절연층; 상기 제2 절연층 상의 제2 전극층;을 포함하고, 상기 디커플링 캐패시터는 상기 제1 전극층에 포함된 캐패시터 제1 전극; 상기 제2 전극층에 포함되고 상기 캐패시터 제1 전극과 중첩되는 캐패시터 제2 전극; 및 상기 캐패시터 제1 전극 및 상기 캐패시터 제2 전극 사이에 배치된 상기 제2 절연층으로 이루어진 유전층;을 포함할 수 있다.
상기 인터포저들 각각은 상기 복수의 배선 패턴들에 연결되는 복수의 임피던스 매칭 패턴들을 더 포함할 수 있다.
상기 임피던스 매칭 패턴은 쿼터웨이브 트랜스포머 또는 싱글 스터브를 포함할 수 있다.
상기 메모리 칩들의 적어도 하나는 다른 메모리 칩들이 저장 및 출력하는 데이터에 대한 ECC 기능을 제공하는 ECC 메모리 칩일 수 있다.
본 발명에 따르면, 대역폭 확장을 위하여 메모리 칩의 핀 개수를 늘리지 않아도 되므로 인접 핀들간 간섭을 억제하여 간섭에 의한 동작 오류를 줄이는데 기여할 수 있다.
본 발명에 따르면, TSV 기술을 적용하지 않고서도 고용량 및 확장된 대역폭을 갖는 메모리 장치의 구현이 가능하므로 TSV 형성을 위해 필요한 제조 단계들을 생략하여 제조 시간을 단축시키고 제조 공정 중에 불량이 발생할 확률을 줄이는데 기여할 수 있다.
본 발명에 따르면, 인터포저에 저항 소자를 구비하여 저항 소자를 통해서 메모리 칩에 데이터 신호를 전달하므로 저항 소자와 메모리 칩 사이에 연결되는 데이터 배선의 길이를 짧게 구성할 수 있으므로 데이터 신호의 충실도를 향상시키는데 기여할 수 있다.
본 발명에 따르면, 인터포저에 디커플링 캐패시터를 구비하여 메모리 칩이 필요로 하는 전원을 보조적으로 제공하고, 메모리 칩에 인가되는 전원의 고주파 노이즈 및 인덕턴스 성분 등을 배제함으로써 전원을 안정화시킬 수 있다.
본 발명에 따르면, 인터포저에 임피던스 매칭 패턴을 구비하여 임피던스 차이에 의한 반사 손실을 줄이는데 기여할 수 있다.
본 발명에 따르면, 상부 메모리 칩과 하부 메모리 칩 사이에 인터포저가 배치되어 메모리 칩 동작 중에 메모리 칩에서 발생되는 열이 인터포저를 통해서 배출될 수 있으므로 열에 의한 메모리 칩의 성능 저하 및 기능 오류를 줄이는데 기여할 수 있다.
도 1은 본 발명의 일 실시예에 따른 메모리 장치의 개략적인 단면도이다.
도 2는 도 1의 메모리 칩의 핀 배치를 예시하는 평면도이다.
도 3a는 도 1의 인터포저의 배선 패턴의 배치를 예시하는 평면도이다.
도 3b는 인터포저의 다른 예시를 나타낸 평면도이다.
도 4는 저항 소자의 예시적인 평면도이다.
도 5는 도 4의 Ⅰ-Ⅰ' 라인에 따른 단면도이다.
도 6은 디커플링 캐패시터의 예시적인 평면도이다.
도 7은 도 6의 Ⅱ-Ⅱ' 라인에 따른 단면도이다.
도 8a 및 도 8b는 임피던스 매칭 패턴의 예시적인 평면도들이다.
도 9는 본 발명에 따른 메모리 장치를 구비한 전자 시스템의 블록도이다.
도 10은 본 발명에 따른 메모리 장치를 포함하는 메모리 카드의 블럭도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해 질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
또한, 본 발명의 실시예들을 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 명세서 상에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함할 수 있다.
또한, 본 발명의 실시예들에서의 구성 요소들을 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석되어야 할 것이다.
또한, 본 발명의 구성 요소를 설명하는 데 있어서, 제 1, 제 2, A, B, (a), (b) 등의 용어를 사용할 수 있다. 이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질, 차례, 순서 또는 개수 등이 한정되지 않는다. 어떤 구성 요소가 다른 구성 요소에 "연결", "결합" 또는 "접속"된다고 기재된 경우, 그 구성 요소는 그 다른 구성 요소에 직접적으로 연결되거나 또는 접속될 수 있지만, 각 구성 요소 사이에 다른 구성 요소가 "개재"되거나, 각 구성 요소가 다른 구성 요소를 통해 "연결", "결합" 또는 "접속"될 수도 있다고 이해되어야 할 것이다. 위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.
또한, 본 발명의 실시예들에서의 구성 요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성 요소를 다른 구성 요소와 구별하기 위하여 사용하는 것일 뿐이다. 따라서, 이하에서 언급되는 제1 구성 요소는 본 발명의 기술적 사상 내에서 제2 구성 요소일 수도 있다.
또한, 본 발명의 실시예들에서의 특징들(구성들)이 부분적으로 또는 전체적으로 서로 결합 또는 조합 또는 분리 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예는 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시 가능할 수도 있다.
이하에서는, 본 발명의 실시예들을 첨부된 도면을 참조하여 상세히 설명한다.
도 1은 본 발명의 일 실시예에 따른 메모리 장치의 개략적인 단면도이고, 도 2는 도 1의 메모리 칩의 핀 배치를 예시하는 평면도이고, 도 3a는 도 1의 인터포저의 배선 패턴의 배치를 예시하는 평면도이고, 도 3b는 인터포저의 다른 예시를 나타낸 평면도이다.
도 1을 참조하면, 메모리 장치는 기판(10), 기판(10) 상에 스택된 복수의 인터포저들(20), 복수의 인터포저들(20) 상에 플립칩 본딩된 복수의 메모리 칩들(30), 복수의 인터포저들(20)과 복수의 메모리 칩들(30)을 연결하는 복수의 전도성 연결 부재들(W)을 포함하여 구성될 수 있다.
기판(10)은 인쇄회로기판(Printed Circuit Board, PCB)일 수 있다. 기판(10)의 상면에는 복수의 본딩 핑거들(12)이 배치되고, 기판(10)의 하면에는 복수의 볼랜드들(미도시)이 배치될 수 있다. 복수의 볼랜드들 상에 복수의 외부접속부재들(14)이 장착될 수 있다. 복수의 외부접속부재들(14)은 외부 장치와의 연결을 위한 메모리 장치의 외부 접점으로, 예를 들어 솔더볼(solder ball)로 구성될 수 있다.
메모리 칩들(30)은 베어 반도체 다이(bare semiconductor die) 형태로 구성될 수 있다. 도시하지 않았지만, 메모리 칩들(30)은 반도체 패키지 형태로 구성될 수도 있다. 메모리 칩들(30)은 예컨대 DRAM 칩일 수 있다. 메모리 칩들(30)의 적어도 하나는 다른 메모리 칩들이 저장 및/또는 출력하는 데이터에 대한 ECC(Error Correcting Code) 기능을 제공하는 ECC 메모리 칩일 수 있다. 메모리 칩들(30) 각각은 일면에 복수의 핀들(PIN)을 구비할 수 있다.
도 2를 참조하면, 복수의 핀들(PIN)은 복수의 데이터 입출력 핀들(DQ), 전원 공급핀(VCC), 그라운드 핀(VSS)을 포함할 수 있다. 도시하지 않았지만, 복수의 핀들(PIN)은 어드레스 입력핀, 로우 어드레스 스트로브 핀(Row address strobe pin), 상위 칼럼 어드레스 스트로브 핀(Upper column address strobe pin), 하위 칼럼 어드레스 스트로브 핀(Lower column address strobe pin), 읽기/쓰기 입력 핀(Read/write input pin), 데이터 출력 인에이블 핀(Data output enable pin), 사용하지 않고 그냥 형태로만 존재하는 핀(NC pin) 등을 더 포함할 수 있다. 도 2는 예시적으로 메모리 칩(30)이 8개의 데이터 입출력 핀들(DQ)을 포함하는 경우를 나타내나, 메모리 칩(30)에 포함된 데이터 입출력 핀들(DQ)의 개수가 이에 한정되는 것은 아니다.
도 1을 다시 참조하면, 메모리 칩들(30) 각각의 일면에 복수의 핀들(PIN)에 연결되는 복수의 범프들(BM)이 마련될 수 있다. 범프(BM)는 솔더(solder), 구리 필라(copper pillar)의 어느 하나 또는 이들의 조합으로 구성될 수 있다. 메모리 칩들(30) 각각은 범프들(BM)을 매개로 대응하는 인터포저(20) 상에 플립칩 본딩(flip-chip bonding) 방식으로 실장될 수 있다.
본 실시예는 기판(10) 상에 2개의 인터포저(20)가 적층되고, 각 인터포저(20) 상에 2개의 메모리 칩(30)이 실장되는 경우를 나타내나, 인터포저(20)의 적층 개수 및 각 인터포저(20) 상에 실장되는 메모리 칩(30)의 개수가 이에 한정되는 것은 아니다. 인터포저(20)의 적층 개수는 3개 이상일 수도 있고, 각 인터포저(20) 상에 실장되는 메모리 칩(30)의 개수는 1개이거나 3개 이상일 수도 있다.
도 1 내지 도 3a를 참조하면, 인터포저(20)는 복수의 배선 패턴들(21)을 포함할 수 있다. 배선 패턴들(21) 각각의 일단부는 범프(BM)가 본딩되는 범프 패드를 구성할 수 있고, 배선 패턴들(21) 각각의 타단부는 인터포저(20)의 가장자리에 배치되며 전도성 연결 부재(W)가 본딩되는 본딩 패드를 구성할 수 있다.
배선 패턴들(21)은 메모리 칩(30)의 데이터 입출력 핀들(DQ)에 개별적으로 연결되는 복수의 데이터 배선들(21A), 메모리 칩(30)의 전원 공급핀(VCC)에 연결되는 전원 배선(21B) 및 메모리 칩(30)의 그라운드 핀(VSS)에 연결되는 그라운드 배선(21C)을 포함할 수 있다.
인터포저들(20)의 배선 패턴들(21)은 전도성 연결 부재(W)를 통해서 기판(10)의 본딩 핑거들(12)에 연결될 수 있다. 특히, 인터포저들(20)의 배선 패턴들(21) 중에서 데이터 배선들(21A)은 서로 다른 전도성 연결 부재(W)를 통해서 기판(10)의 본딩 핑거들(12)에 개별적으로 연결될 수 있다. 도시하지 않았지만, 인터포저들(20)의 전원 배선들(21B)은 전도성 연결 부재들(W)을 통해서 기판(10)의 본딩 핑거들(12)의 하나에 공통으로 연결될 수 있다. 인터포저들(20)의 그라운드 배선들(21C)도 전도성 연결 부재들(W)을 통해서 기판(10)의 본딩 핑거들(12)의 하나에 공통으로 연결될 수 있다.
복수의 전도성 연결 부재들(W)은 와이어들을 포함할 수 있다. 비록, 본 실시예에서는 전도성 연결 부재(W)가 와이어인 경우를 나타내나, 이에 한정되는 것은 아니다.
범프(BM), 데이터 배선(21A) 및 전도성 연결 부재(W)는 메모리 칩(30)의 입출력 핀(DQ)과 이에 대응하는 본딩 핑거(12)를 연결하는 버스 라인을 구성할 수 있다. 메모리 칩들(30)의 입출력 핀들(DQ)은 버스 라인들을 통해서 기판(10)의 본딩 핑거들(12)에 개별적으로 연결되며, 기판(10)의 본딩 핑거들(12)을 통해서 병렬적으로 액세스될 수 있다. 예시적으로, 메모리 칩들(30) 각각이 8개의 데이터 입출력 핀들(DQ)을 포함하고 메모리 칩들(30)의 개수가 4개인 경우, 32개의 입출력을 갖는 메모리 장치를 구성할 수 있다. 메모리 장치의 입출력 개수는 메모리 칩(30)의 개수 및 각 메모리 칩(30)에 포함된 입출력 핀의 개수에 따라서 달라질 수 있다.
인터포저들(20) 및 인터포저들(20) 상에 실장된 메모리 칩들(30) 사이의 공간에 언더필 부재(40)가 충진될 수 있고, 인터포저들(20), 메모리 칩들(30) 및 전도성 연결 부재들(W)은 기판(10) 상에 마련된 몰드 부재(50)에 의해 몰딩될 수 있다.
멀티미디어 데이터의 고속 처리 요구에 따라 메모리 장치는 높은 데이터 레이트 동작이 요구된다. 데이터 레이트가 높아질수록 크로스토크(cross talk) 발생, 신호 왜곡 또는 노이즈(noise) 발생으로 인해 메모리 장치의 성능이 저하될 수 있다. 메모리 장치의 성능 향상을 위하여 높은 데이터 레이트 동작시 데이터 신호 충실도를 향상시키는 것이 요구된다.
도 3b를 참조하면, 인터포저(20)는 복수의 저항 소자들(Rs)을 더 포함할 수 있다. 저항 소자들(Rs)은 데이터 배선들(21A) 상에 각각 위치하며, 각각 대응하는 데이터 배선(21A)에 직렬로 연결될 수 있다. 저항 소자들(Rs)은 데이터 배선들(21A) 상에 위치하여 시그널 품질을 떨어뜨려 메모리 성능에 악영향을 주는 시그널 반사를 감소시키는 역할을 할 수 있다. 저항 소자(Rs)가 메모리 칩(30)이 실장되는 인터포저(20)에 구성됨에 따라서 저항 소자(Rs)와 메모리 칩(30)을 연결하는 배선 길이가 짧게 구현될 수 있다. 이에 따라, 저항 소자(Rs)에 의한 시그널 반사 억제 효과를 높여 데이터 신호의 충실도를 향상시키는데 기여할 수 있다.
인터포저(20)는 디커플링 캐패시터(DCAP)을 더 포함할 수 있다. 디커플링 캐패시터(DCAP)는 전원 배선(21B)과 그라운드 배선(21C) 사이에 연결되며, 전원 상의 고주파 노이즈를 제거하거나 메모리 칩이 필요로 하는 전원을 보조적으로 제공하고, 메모리 칩에 외부 전원이 연결될 때 발생하는 인덕턴스(inductance) 성분 등을 배제하는 역할을 할 수 있다. 디커플링 캐패시터(DCAP)가 메모리 칩(30)이 실장되는 인터포저(20)에 구성됨에 따라서 디커플링 캐패시터(DCAP)와 메모리 칩(30)을 연결하는 배선 길이가 짧게 구현될 수 있다. 이에 따라, 캐패시터(DCAP)와 메모리 칩(30)을 연결하는 배선 상에서 발생하는 노이즈 및 인덕턴스 성분을 줄여줄 수 있으므로 메모리 칩(30)에 제공되는 전원을 보다 안정화시킬 수 있다.
인터포저(20)는 배선 패턴들(21) 상에 각각 위치하는 복수의 임피던스 매칭 패턴들(미도시)을 더 포함할 수 있다. 임피던스 매칭 패턴들은 임피던스 차이로 인한 반사 손실을 줄여주는 역할을 할 수 있다. 임피던스 매칭 패턴들이 메모리 칩(30)이 실장되는 인터포저(20)에 구성됨에 따라서 임피던스 매칭 패턴들에 의한 반사 손실 억제 효과를 높일 수 있다.
도 4는 저항 소자의 예시적인 평면도이고, 도 5는 도 4의 Ⅰ-Ⅰ' 라인에 따른 단면도이다.
도 4 및 도 5를 참조하면, 저항 소자(Rs)는 제1 전극(E1)과 제2 전극(E2) 사이에 설치될 수 있다. 저항 소자(Rs)는 도전성 필러(filler)가 혼합된 에폭시 수지형 카본 페이스트를 인쇄하여 형성된 저항체로 구성될 수 있다. 저항 소자(Rs)의 저항값(Resistance)은 하기 수학식 1에 의해 결정될 수 있다.
Figure 112020099738350-pat00001
여기서, ρ는 저항체의 비저항값, L은 제1 전극(E1)과 제2 전극(E2) 사이의 거리, W는 제1,제2 전극(E1,E2)의 너비, t1은 저항체의 두께이다.
제1 전극(E1), 제2 전극(E2) 및 저항 소자(Rs)는 인터포저(20)를 구성하는 전극들 및 절연층을 이용하여 구성될 수 있다.
인터포저(20)는 베이스층(1), 베이스층(1) 상에 마련된 제1 절연층(DL1), 제1 절연층(DL1) 상에 마련된 제1 전극층(M1), 제1 절연층(DL1) 상에 마련되어 제1 전극층(M1)을 덮는 제2 절연층(DL2), 제2 절연층(DL2) 상의 제3 절연층(DL3)을 포함할 수 있다. 예시적으로, 제1,제2 전극(E1,E2)은 제1 전극층(M1)에 구성될 수 있고, 저항 소자(Rs)는 제1 절연층(DL1) 상에 배치될 수 있다.
도 6은 디커플링 캐패시터의 예시적인 평면도이고, 도 7은 도 6의 Ⅱ-Ⅱ' 라인에 따른 단면도이다.
도 6 및 도 7을 참조하면, 디커플링 캐패시터(DCAP)는 인터포저(20)를 구성하는 전극층들 및 절연층을 이용하여 구성될 수 있다.
예시적으로, 디커플링 캐패시터(DCAP)는 제1 전극층(M1)에 마련된 캐패시터 제1 전극(CE1), 제2 전극층(M2)에 마련되며 캐패시터 제1 전극(CE1)과 중첩되는 캐패시터 제2 전극(CE2), 그리고 캐패시터 제1 전극(CE1)과 캐패시터 제2 전극(CE2) 사이의 제2 절연층(DL2)으로 이루어진 유전층을 포함하여 구성될 수 있다. 디커플링 캐패시터(DCAP)의 용량(C)은 하기 수학식 2에 의해 결정될 수 있다.
Figure 112020099738350-pat00002
여기서, ε 는 제2 절연층(DL2)의 유전 상수, t2는 캐패시터 제1 전극(CE1)과 캐패시터 제2 전극(CE2) 사이의 제2 절연층(DL2) 두께, A는 캐패시터 제1 전극(CE1)과 캐패시터 제2 전극(CE2) 간 중첩 면적이다.
도 8a 및 도 8b는 본 발명에 따른 메모리 장치의 인터포저에 포함된 임피던스 매칭 패턴의 예시적인 평면도이다.
도 8a를 참조하면, 임피던스 매칭 패턴은 쿼터 웨이브 트랜스포머(Quarterwave Transformer, QT)로 구성될 수 있다. 쿼터 웨이브 트랜스포머(QT)는 1/4λ 파장 길이를 가지며 인터포저의 전극층을 이용하여 구성될 수 있다. 쿼터 웨이브 트랜스포머(QT)는 대응하는 배선 패턴(도 3a의 21)에 직렬로 연결될 수 있다.
도 8b를 참조하면 임피던스 매칭 패턴은 스터브(stub, ST)로 구성될 수 있다. 스터브(ST)는 인터포저의 전극층을 이용하여 구성된 짧은 길이의 선로로, 대응하는 배선 패턴(도 3a의 21)에 병렬로 연결되며, 배선 패턴에 연결되지 않은 쪽의 끝단이 개방되어 있다.
스터브(ST)는 주파수의 파장과 비교하여 매우 짧은 길이로 구성되어 원하는 신호 대역에서 커패시터의 특성을 가질 수 있다. 즉, 스터브(ST)는 배선 패턴에 병렬로 연결된 커패시터의 기능을 하여 로우 패스 필터의 역할을 하게 된다. 따라서, 신호의 고주파 잡음은 감소되고 저주파수 성분만이 메모리 칩으로 전달된다. 스터브(ST)의 폭과 길이 및 배치를 다양하게 하면 여러 가지의 로우 패스 필터를 구현할 수 있다.
이상, 본 발명의 실시예들에 의하면 대역폭 확장을 위하여 메모리 칩의 핀 개수를 늘리지 않아도 되므로 인접 핀들간 간섭을 억제하여 간섭에 의한 동작 오류를 줄이는데 기여할 수 있다.
본 발명의 실시예들에 의하면, TSV 기술을 적용하지 않고서도 고용량 및 확장 대역폭을 갖는 메모리 장치의 구현이 가능하므로 TSV 형성을 위해 필요한 제조 공정 단계들을 생략하여 제조 시간을 단축시키고 제조 공정 중에 불량이 발생할 확률을 줄이는데 기여할 수 있다.
본 발명의 실시예들에 의하면, 인터포저에 저항 소자를 구비하여 저항 소자를 통해서 메모리 칩에 데이터 신호를 전달하므로 저항 소자와 메모리 칩 사이에 연결되는 데이터 배선의 길이를 짧게 구성할 수 있으므로 데이터 신호의 충실도를 향상시키는데 기여할 수 있다.
본 발명의 실시예들에 의하면, 인터포저에 디커플링 캐패시터를 구비하여 메모리 칩이 필요로 하는 전원을 보조적으로 제공하고, 메모리 칩에 인가되는 전원의 고주파 노이즈 및 인덕턴스 성분 등을 배제함으로써 전원을 안정화시킬 수 있다.
본 발명의 실시예들에 의하면, 인터포저에 임피던스 매칭 패턴을 구비하여 임피던스 차이에 의한 반사 손실을 줄이는데 기여할 수 있다.
본 발명의 실시예들에 의하면, 상부 메모리 칩과 하부 메모리 칩 사이에 인터포저가 배치되어 메모리 칩 동작 중에 메모리 칩에서 발생되는 열이 인터포저를 통해서 배출될 수 있으므로 열에 의한 메모리 칩의 성능 저하 및 기능 오류를 줄이는데 기여할 수 있다.
전술한 메모리 장치는 다양한 전자 시스템 및 패키지 모듈들에 적용될 수 있다.
도 9는 본 발명에 따른 메모리 장치를 구비한 전자 시스템의 블록도이고, 도 10은 본 발명에 따른 메모리 장치를 포함하는 메모리 카드의 블럭도이다.
도 9를 참조하면, 본 발명의 실시예들에 따른 메모리 장치는 전자 시스템(710)에 적용될 수 있다. 전자 시스템(710)은 컨트롤러(711), 입출력부(712) 및 메모리(713)를 포함할 수 있다. 컨트롤러(711), 입출력부(712) 및 메모리(713)는 데이터 이동하는 경로를 제공하는 버스(718)를 통해서 상호 커플링될 수 있다.
예컨데, 컨트롤러(711)는 적어도 하나의 마이크로 프로세서, 적어도 하나의 디지털 시그날 프로세서, 적어도 하나의 마이크로 컨트롤러 및 이러한 컴포넌트들과 동일한 기능을 수행할 수 있는 로직 회로 중 적어도 하나 이상을 포함할 수 있다. 메모리(713)는 본 발명의 실시예들에 따른 메모리 장치를 포함할 수 있다. 입출력부(712)는 키패드, 키보드, 디스플레이 장치, 터치 스크린 등으로부터 선택된 적어도 하나 이상을 포함할 수 있다. 메모리(713)는 데이터 저장을 위한 장치로, 데이터 또는/및 컨트롤러(711) 등에 의해 실행된 커멘드(command)를 저장할 수 있다.
메모리(713)는 DRAM과 같은 휘발성 메모리 장치 또는/및 플래시 메모리와 같은 비휘발성 메모리 장치를 포함할 수 있다. 예컨데, 플래시 메모리는 이동 단말기 또는 데스크 탑 컴퓨터와 같은 정보 처리 시스템에 장착될 수 있다. 플래시 메모리는 SSD(Solid State Disk)로 구성될 수 있다. 이 경우, 전자 시스템(710)은 플래시 메모리 시스템에 많은 양의 데이터를 안정적으로 저장할 수 있다.
전자 시스템(710)은 통신망과 데이터를 송수신할 수 있도록 설정된 인터페이스(714)를 더 포함할 수 있다. 인터페이스(714)는 유선 또는 무선 형태를 가질 수 있다. 예컨데, 인터페이스(714)는 인테나, 유선 트랜시버(transceiver) 또는 무선 트랜시버를 포함할 수 있다.
전자 시스템(710)은 모바일 시스템, 퍼스널 컴퓨터, 산업용 컴퓨터 또는 다양한 기능들을 수행하는 로직 시스템으로 이해될 수 있다. 예컨데, 모바일 시스템은 PDA(Personal Digital Assistant), 포터블 컴퓨터(portable computer), 테블릿 컴퓨터(tablet computer), 모바일 폰(mobile phone), 스마트 폰(smart phone), 무선 전화, 랩탑 컴퓨터(laptop computer), 메모리 카드(memory card), 디지털 음악 시스템, 정보 송수신 시스템 중 어느 하나일 수 있다.
전자 시스템(710)이 무선 통신을 수행할 수 있는 장치인 경우, 전자 시스템(710)은 CDMA(Code Division Multiple access), GSM(global system for mobile communications), NADC(north American digital cellular), E-TDMA(enhanced-time division multiple access), WCDAM(wideband code division multiple access), CDMA2000, LTE(long term evolution) and Wibro(wireless broadband Internet)와 같은 통신 시스템에 사용될 수 있다.
도 10을 참조하면, 본 발명의 실시예들에 따른 메모리 장치는 메모리 카드(800)의 형태로 제공될 수 있다. 예컨데, 메모리 카드(800)는 비휘발성 메모리 장치와 같은 메모리(810) 및 메모리 컨트롤러(820)를 포함할 수 있다. 메모리(810) 및 메모리 컨트롤러(820)은 데이터를 저장하거나 저장된 데이터를 독출할 수 있다.
메모리(810)는 본 발명의 실시예들에 따른 메모리 장치가 적용된 비휘발성 메모리 장치들 중 어느 하나 이상을 포함할 수 있고, 메모리 컨트롤러(820)는 호스트(830)로부터의 기입/독출 요청에 응답하여 저장된 데이터를 독출해내거나 데이터를 저장하도록 메모리(810)를 컨트롤한다.
앞서 설명한 본 발명의 상세한 설명에서는 본 발명의 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자 또는 해당 기술분야에 통상의 지식을 갖는 자라면 후술 될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
10: 기판
20: 인터포저
30: 메모리 칩
W: 전도성 연결 부재
DQ: 데이터 핀
Rs: 저항 소자
DCAP: 디커플링 캐패시터

Claims (8)

  1. 기판 상에 스택된 복수의 인터포저들;
    상기 인터포저들 상에 플립칩 본딩된 복수의 메모리 칩들;
    상기 인터포저들에 마련되고 상기 복수의 메모리 칩들의 데이터 입출력 핀들에 개별적으로 연결되는 복수의 데이터 배선들을 포함하는 복수의 배선 패턴들; 및
    상기 복수의 배선 패턴들과 상기 기판 상의 복수의 본딩 핑거들을 개별적으로 연결하는 복수의 전도성 연결 부재들; 을 포함하며,
    상기 복수의 메모리 칩들의 상기 복수의 데이터 입출력 핀들은 상기 복수의 데이터 배선들 및 상기 복수의 전도성 연결 부재들을 통해서 서로 다른 본딩 핑거들에 연결되며,
    상기 본딩 핑거들, 상기 복수의 전도성 연결 부재들 및 상기 복수의 데이터 배선들을 통해서 상기 복수의 메모리 칩들의 상기 복수의 데이터 입출력 핀들에 병렬적으로 액세스되도록 구성된 것을 특징으로 하는 고용량 및 와이드 대역폭을 갖는 메모리 장치.
  2. 제1 항에 있어서, 상기 인터포저들 각각은 상기 데이터 배선들에 직렬 연결되는 복수의 저항 소자들을 더 포함하는 것을 특징으로 하는 고용량 및 와이드 대역폭을 갖는 메모리 장치.
  3. 제2 항에 있어서, 상기 인터포저는 베이스층;
    상기 베이스층을 덮는 제1 절연층;및
    상기 제1 절연층 상의 제1 전극층;을 포함하며,
    상기 제1 절연층 상에 배치되고, 상기 제1 전극층에 포함된 제1 전극과 제2 전극 사이에 연결되는 것을 특징으로 하는 고용량 및 와이드 대역폭을 갖는 메모리 장치.
  4. 제1 항에 있어서, 상기 복수의 배선 패턴들은 상기 메모리 칩의 전원 핀에 연결되는 전원 배선; 및
    상기 메모리 칩의 그라운드 핀에 연결되는 그라운드 배선;을 더 포함하며,
    상기 전원 배선과 상기 그라운드 배선 사이에 연결된 디커플링 캐패시터;를 더 포함하는 것을 특징으로 하는 기능성 인터포저를 이용한 고용량 및 와이드 대역폭을 갖는 메모리 장치.
  5. 제4 항에 있어서, 상기 인터포저는 베이스층;
    상기 베이스층을 덮는 제1 절연층;
    상기 제1 절연층 상의 제1 전극층;
    상기 제1 절연층 상에 형성되어 상기 제1 전극층을 덮는 제2 절연층; 및
    상기 제2 절연층 상의 제2 전극층;을 포함하며,
    상기 디커플링 캐패시터는, 상기 제1 전극층에 포함된 캐패시터 제1 전극;
    상기 제2 전극층에 포함되고 상기 캐패시터 제1 전극과 중첩되는 캐패시터 제2 전극; 및
    상기 캐패시터 제1 전극 및 상기 캐패시터 제2 전극 사이에 배치된 상기 제2 절연층으로 이루어진 유전층;을 포함하는 것을 특징으로 하는 고용량 및 와이드 대역폭을 갖는 메모리 장치.
  6. 제1 항에 있어서, 상기 인터포저들 각각은 상기 복수의 배선 패턴들에 연결되는 복수의 임피던스 매칭 패턴들을 더 포함하는 것을 특징으로 하는 고용량 및 와이드 대역폭을 갖는 메모리 장치.
  7. 제6 항에 있어서, 상기 임피던스 매칭 패턴은 쿼터웨이브 트랜스포머 또는 싱글 스터브를 포함하는 것을 특징으로 하는 고용량 및 와이드 대역폭을 갖는 메모리 장치.
  8. 제1 항에 있어서, 상기 메모리 칩들의 적어도 하나는 다른 메모리 칩들이 저장 및 출력하는 데이터에 대한 ECC 기능을 제공하는 ECC 메모리 칩인 것을 특징으로 하는 고용량 및 와이드 대역폭을 갖는 메모리 장치.
KR1020200121140A 2020-09-21 2020-09-21 고용량 및 와이드 대역폭을 갖는 메모리 장치 KR102428150B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020200121140A KR102428150B1 (ko) 2020-09-21 2020-09-21 고용량 및 와이드 대역폭을 갖는 메모리 장치
BR102021012652-3A BR102021012652A2 (pt) 2020-09-21 2021-06-25 Dispositivo de memória com alta capacidade e ampla largura de banda

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020200121140A KR102428150B1 (ko) 2020-09-21 2020-09-21 고용량 및 와이드 대역폭을 갖는 메모리 장치

Publications (2)

Publication Number Publication Date
KR20220038842A KR20220038842A (ko) 2022-03-29
KR102428150B1 true KR102428150B1 (ko) 2022-08-01

Family

ID=80997228

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020200121140A KR102428150B1 (ko) 2020-09-21 2020-09-21 고용량 및 와이드 대역폭을 갖는 메모리 장치

Country Status (2)

Country Link
KR (1) KR102428150B1 (ko)
BR (1) BR102021012652A2 (ko)

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100988722B1 (ko) * 2008-10-10 2010-10-20 에스티에스반도체통신 주식회사 높이를 낮출 수 있는 적층형 반도체 패키지 및 그 제조방법
JP2017152648A (ja) * 2016-02-26 2017-08-31 東芝メモリ株式会社 半導体装置

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20120124302A (ko) * 2011-05-03 2012-11-13 전자부품연구원 실리콘 인터포저 및 그의 제조 방법
KR102301573B1 (ko) * 2014-06-05 2021-09-10 삼성전자주식회사 반도체 장치
KR20170008588A (ko) * 2015-07-14 2017-01-24 에스케이하이닉스 주식회사 에스오씨 및 메모리칩들이 적층된 반도체 패키지
KR102540050B1 (ko) * 2018-07-05 2023-06-05 삼성전자주식회사 반도체 패키지

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100988722B1 (ko) * 2008-10-10 2010-10-20 에스티에스반도체통신 주식회사 높이를 낮출 수 있는 적층형 반도체 패키지 및 그 제조방법
JP2017152648A (ja) * 2016-02-26 2017-08-31 東芝メモリ株式会社 半導体装置

Also Published As

Publication number Publication date
KR20220038842A (ko) 2022-03-29
BR102021012652A2 (pt) 2022-03-22

Similar Documents

Publication Publication Date Title
US8053881B2 (en) Semiconductor package and method for manufacturing the same
US10971479B2 (en) Semiconductor package including stacked semiconductor chips
US11380651B2 (en) Semiconductor package including stacked semiconductor chips
US10998281B2 (en) Semiconductor packages
US9780071B2 (en) Stacked semiconductor package including reconfigurable package units
CN112786565A (zh) 具有中介层桥的层叠封装
US11715708B2 (en) Semiconductor package including decoupling capacitor
US10971452B2 (en) Semiconductor package including electromagnetic interference shielding layer
US10985099B2 (en) Semiconductor packages
KR20160072420A (ko) 복수 개의 칩을 적층한 반도체 패키지
KR20090083709A (ko) 인쇄회로기판, 반도체 패키지, 카드 및 시스템
US8466558B2 (en) Semiconductor package and semiconductor system including the same
KR102428150B1 (ko) 고용량 및 와이드 대역폭을 갖는 메모리 장치
US11270958B2 (en) Semiconductor package including capacitor
KR20190132882A (ko) 베이스 기판을 가지는 전자 장치
US11322475B2 (en) Stack semiconductor packages having wire-bonding connection structure
US9177906B1 (en) Semiconductor package including an extended bandwidth
US11362043B2 (en) Memory package including a memory chip and a memory controller
US11742340B2 (en) Semiconductor package including stacked semiconductor chips
US20230056222A1 (en) Semiconductor packages
US20230058485A1 (en) Semiconductor packages
US20220037304A1 (en) Semiconductor package including stacked semiconductor chips
US8872340B2 (en) Substrate for semiconductor package which can prevent the snapping of a circuit trace despite physical deformation of a semiconductor package and semiconductor package having the same
KR20140010861A (ko) 반도체 패키지용 기판 및 이를 갖는 반도체 패키지

Legal Events

Date Code Title Description
E701 Decision to grant or registration of patent right
GRNT Written decision to grant