KR20160072420A - 복수 개의 칩을 적층한 반도체 패키지 - Google Patents

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KR20160072420A
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Abstract

본 발명은 반도체 패키지를 개시한다. 개시된 본 발명에 따른 반도체 패키지는, 제1면 및 대향하는 제2면을 가지며, 중앙부에 윈도우를 구비하고, 제2면에 복수의 제1본드핑거들 및 제2본드핑거들과 외부전극들이 배열된 기판; 가장자리에 복수의 제1본딩패드들이 배열되고, 상기 제1본딩패드들이 노출되도록 상기 기판의 제1면 상에 상호 이격해서 페이스-다운 타입으로 부착된 제1반도체칩들; 중앙부에 복수의 제2본딩패드들이 배열되고, 상기 제2본딩패드들이 상기 윈도우로 노출되도록 상기 제1반도체칩들 상에 페이스-다운 타입으로 부착된 제2반도체칩; 상기 제1본딩패드들과 상기 제1본드핑거들 사이를 전기적으로 연결하는 복수의 제1연결부재들; 및 상기 윈도우를 관통하여 상기 제2본딩패드들과 상기 제2본드핑거들을 전기적으로 연결하는 복수의 제2연결부재들;를 포함한다.

Description

복수 개의 칩을 적층한 반도체 패키지{Semiconductor package on which a plurality of chips are stacked}
본 발명은 반도체 패키지에 관한 것으로, 더욱 상세하게는, 복수 개의 칩을 적층하여 구현한 멀티 칩 패키지에 관한 것이다.
전자 제품이 더 작고 및 고기능화됨에 따라, 요구된 기능을 충족시키기 위하여 고용량의 반도체칩을 필요로 하게 되었고, 이와 더불어, 작은 제품에 더 많은 반도체칩을 실장할 필요가 있게 되었다.
그런데, 고용량의 반도체칩을 제조하거나 한정된 공간 내에 더 많은 수의 반도체칩들을 실장하는 기술은 그 한계에 부딪히게 되었으므로, 최근의 추세는 하나의 패키지 내에 더 많은 수의 반도체칩들을 내장시키는 방향으로 진행되고 있다.
이와 더불어, 하나 이상의 반도체칩들을 내장함에도 불구하고 패키지의 전체 두께를 증가시키지 않으면서 전기적 특성을 향상시키기 위한 다양한 기술이 개발되고 있다.
본 발명의 실시 예는 복수 개의 반도체칩을 내장함에도 불구하고 박형 패키지의 구현이 가능한 반도체 패키지를 제공한다.
또한, 본 발명의 실시 예는 기판 구조를 변경하여 전기적 특성을 향상시킨 반도체 패키지를 제공한다.
게다가, 본 발명의 실시 예는 다중(Multi) 와이어 또는 인터커넥션에도 상호 간에 간섭이 적어 쇼트 문제가 억제될 수 있는 반도체 패키지를 제공한다.
실시 예에 따른 반도체 패키지는, 제1면 및 대향하는 제2면을 가지며, 중앙부에 윈도우를 구비하고, 제2면에 복수의 제1본드핑거들 및 제2본드핑거들과 외부전극들이 배열된 기판; 가장자리에 복수의 제1본딩패드들이 배열되고, 상기 제1본딩패드들이 노출되도록 상기 기판의 제1면 상에 상호 이격해서 페이스-다운 타입으로 부착된 제1반도체칩들; 중앙부에 복수의 제2본딩패드들이 배열되고, 상기 제2본딩패드들이 상기 윈도우로 노출되도록 상기 제1반도체칩들 상에 페이스-다운 타입으로 부착된 제2반도체칩; 상기 제1본딩패드들과 상기 제1본드핑거들 사이를 전기적으로 연결하는 복수의 제1연결부재들; 및 상기 윈도우를 관통하여 상기 제2본딩패드들과 상기 제2본드핑거들을 전기적으로 연결하는 복수의 제2연결부재들;을 포함할 수 있다.
실시 예에 따른 반도체 패키지를 구비한 전자 시스템은, 버스에 의해 결합된 콘트롤러, 인터페이스, 입출력장치 및 메모리장치를 포함하고, 상기 콘트롤러 및 메모리장치는, 제1면 및 대향하는 제2면을 가지며, 중앙부에 윈도우를 구비하고, 제2면에 복수의 제1본드핑거들 및 제2본드핑거들과 외부전극들이 배열된 기판; 가장자리에 복수의 제1본딩패드들이 배열되고, 상기 제1본딩패드들이 노출되도록 상기 기판의 제1면 상에 상호 이격해서 페이스-다운 타입으로 부착된 제1반도체칩들; 중앙부에 복수의 제2본딩패드들이 배열되고, 상기 제2본딩패드들이 상기 윈도우로 노출되도록 상기 제1반도체칩들 상에 페이스-다운 타입으로 부착된 제2반도체칩; 상기 제1본딩패드들과 상기 제1본드핑거들 사이를 전기적으로 연결하는 복수의 제1연결부재들; 및 상기 윈도우를 관통하여 상기 제2본딩패드들과 상기 제2본드핑거들을 전기적으로 연결하는 복수의 제2연결부재들;을 구비한 반도체 패키지를 포함한다.
실시 예에 따른 반도체 패키지를 포함하는 메모리 카드는, 반도체 패키지를 구비한 메모리; 및 상기 메모리를 제어하는 메모리 콘트롤러;를 포함하며, 상기 반도체 패키지는, 제1면 및 대향하는 제2면을 가지며, 중앙부에 윈도우를 구비하고, 제2면에 복수의 제1본드핑거들 및 제2본드핑거들과 외부전극들이 배열된 기판; 가장자리에 복수의 제1본딩패드들이 배열되고, 상기 제1본딩패드들이 노출되도록 상기 기판의 제1면 상에 상호 이격해서 페이스-다운 타입으로 부착된 제1반도체칩들; 중앙부에 복수의 제2본딩패드들이 배열되고, 상기 제2본딩패드들이 상기 윈도우로 노출되도록 상기 제1반도체칩들 상에 페이스-다운 타입으로 부착된 제2반도체칩; 상기 제1본딩패드들과 상기 제1본드핑거들 사이를 전기적으로 연결하는 복수의 제1연결부재들; 및 상기 윈도우를 관통하여 상기 제2본딩패드들과 상기 제2본드핑거들을 전기적으로 연결하는 복수의 제2연결부재들;을 포함한다.
본 발명은 윈도우를 갖는 기판상에 반도체칩들을 페이스-다운 타입으로 적층한 다음, 기판 하면에서 와이어 본딩을 수행하여 기판과 반도체칩들을 전기적으로 연결한다.
이에 따라, 본 발명에 따른 반도체 패키지는 기판 상면의 위쪽 방향으로 와이어의 형상에 대한 공간적 제약을 받지 않으므로 복수 개의 반도체칩들을 적층함에도 불구하고 박형 패키지로 구현될 수 있다.
또한, 본 발명에 따른 반도체 패키지는, 기판이 본드핑거 및 외부전극이 동일면에 배치되는 구조를 갖는 것으로 인해 향상된 전기적 특성을 가질 수 있다.
게다가, 본 발명에 따른 반도체 패키지는 적층된 반도체 칩들과 기판 사이의 본딩와이어간 상호 간섭이 적어 쇼트 문제가 유발되지 않을 수 있다.
도 1은 실시 예에 따른 반도체 패키지의 평면도이다.
도 2는 도 1의 반도체 패키지에서 봉지부재를 제외하고 도시한 평면도이다.
도 3은 도 1의 A-A'선에 따른 단면도이다.
도 4는 도 1의 B-B'선에 따른 단면도이다.
도 5 및 도 6은 실시 예에 따른 반도체 패키지의 단면도들이다.
도 7은 실시 예에 따른 반도체 패키지의 봉지부재를 제외한 평면도이다.
도 8은 도 7의 C-C'선에 따른 단면도이다.
도 9는 실시 예에 따른 반도체 패키지의 단면도이다.
도 10은 실시 예에 따른 반도체 패키지의 봉지부재를 제외한 평면도이다.
도 11은 도 10의 D-D'선에 따른 단면도이다.
도 12는 도 10의 E-E'선에 따른 단면도이다.
도 13 및 도 14는 실시 예에 따른 반도체 패키지의 단면도들이다.
도 15는 다양한 실시 예들에 따른 반도체 패키지를 적용한 전자 시스템의 블록도이다.
도 16은 다양한 실시 예들에 따른 반도체 패키지를 포함하는 메모리 카드의 블록도이다.
본 발명의 실시 예는 여러 가지 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상세히 설명하는 실시 예로 한정되는 것으로 해석되어서는 안 된다. 즉, 본 발명의 실시 예는 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 더욱 상세하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서 구성요소의 형상 등은 더욱 명확한 설명을 위해 과장되어 표현될 수 있으며, 각 도면에서 동일한 부재는 동일한 참조부호로 도시하였음을 언급해 둔다.
이하, 첨부된 도면들을 참조하여 다양한 실시 예들을 상세하게 설명하도록 한다.
도 1 내지 도 4를 참조하면, 실시 예에 따른 반도체 패키지(100)는 기판(10)과 제1 및 제2 반도체칩들(20, 30), 그리고, 제1 및 제2 연결부재들(72, 74)을 포함할 수 있다. 또한, 실시 예에 따른 반도체 패키지(100)는 접착부재들(60), 봉지부재(80) 및 접속단자들(90)을 더 포함할 수 있다.
상기 기판(10)은, 예를 들어, 인쇄회로기판(printed circuit board)일 수 있다. 기판(10)은 대체로 사각 플레이트 형상을 가질 수 있으며, 제1면(10a) 및 제1면(10a)에 대향하는 제2면(10b)을 갖고, 내측 중앙부에 형성된 윈도우(W)를 포함한다. 또한, 기판(10)은 제2면(10b)에 배열된 복수의 제1본드핑거들(12a), 복수의 제2본드핑거들(12b) 및 복수의 외부전극들(14)을 포함한다.
윈도우(W)는 기판(10)의 중앙부에 형성된다. 이러한 윈도우(W)는, 평면상으로 볼 때, 제2방향(Y)을 따라 연장하면서 제2방향(Y)으로 그의 양측 가장자리 부분들이 라운드진 직사각 형상으로 마련될 수 있다. 또한, 윈도우(W)는 제2반도체칩(30)의 중앙부에 배열된 제2본딩패드들(32)이 모두 노출되도록 하는 크기를 가질 수 있다.
제1본드핑거들(12a)은 제1방향(X)을 기준으로 기판(10)의 양측 가장자리를 따라 배열되며, 제2본드핑거들(12b)은 제1방향(X)과 직교하는 제2방향(Y)으로 기판(10)의 윈도우(W) 주변을 따라 배열된다. 이때, 제1본드핑거들(12a) 및 제2본드핑거들(12b)은 제1방향(X)으로 윈도우(W)에 인접한 부분에는 배열되지 않을 수 있다. 본 실시 예에서, 제1방향은 X방향인 것으로 설명하고, 제2방향은 Y방향인 것으로 설명하지만, 경우에 따라 X방향과 Y방향은 서로 반대일 수 있다.
외부전극들(14)은 솔더 볼과 같은 외부 회로에의 접속을 위한 접속단자(90)가 부착될 부분들로서, 패드 형상을 갖도록 형성될 수 있으며, 기판(10)의 제2면(10b)에서 제1방향(X)으로 그 양측 가장자리 부분들을 제외하고 제1 및 제2본드핑거들(12a, 12b)들로 둘러싸인 부분에 배열될 수 있다.
한편, 자세하게 도시되지 않았으나, 제1본드핑거들(12a)과 외부전극들(14) 사이 및 제2본드핑거들(12b)과 외부전극들(14) 사이는 기판(10)의 제2면(10b) 상에 형성된 트레이스 또는 기판(10)의 내부에 형성된 내부 배선에 의해 상호 전기적으로 연결될 수 있다. 또한, 필요에 따라 제1본드핑거들(12a)과 제2본드핑거들(12b)도 트레이스 또는 내부 배선에 의해 상호 전기적으로 연결될 수 있다.
상기 제1반도체칩(20)은 상면(20a) 및 상면(20a)에 대향하는 하면(20b)을 갖는 사각 플레이트 형상을 갖고, 제1방향(X)을 기준으로 그의 상면(20a) 가장자리 부분들에 복수의 제1본딩패드들(22)이 배열된 에지-패드형 칩일 수 있다. 이러한 제1반도체칩(20)은 기판(10)의 제1면(10a) 상에 두 개가 제1방향(X)으로 윈도우(W)를 중심으로 그 양측 각각에 배치되도록 부착된다. 이때, 제1반도체칩들(20)은 제1방향(X)으로 각각의 일 측면들(20c)이 대응하는 기판(10)의 측면들(10c)과 동일면이 되도록 부착될 수 있다.
두 개의 제1반도체칩(20)은 그의 상면(20a)이 기판(10)의 제1면(10a)과 접하고, 그리고, 제2방향(Y)으로 그들의 제1본딩패드들(22)이 배열된 가장자리가 기판(10)으로부터 돌출되도록 기판(10)의 제1면(10a) 상에 윈도우(W)를 중심으로 양쪽 각각에 페이스-다운 타입(face-down type)으로 부착될 수 있다. 따라서, 제1반도체칩(20)은 제2방향(Y)으로 기판(10)의 폭보다 큰 폭을 갖고, 제1방향(X)으로 기판(10)의 일측 가장자리로부터 윈도우(W)까지의 길이보다 짧은 길이를 갖는 것으로 이해될 수 있다.
이러한 제1반도체칩(20)은 메모리 칩일 수 있으며, 그 내부에 복수의 제1본딩패드들(22)과 전기적으로 연결되도록 형성된 내부 회로(도시안됨)를 포함할 수 있다.
상기 제2반도체칩(30)은 상면(30a) 및 상면(30a)에 대향하는 하면(30b)을 갖는 사각 플레이트 형상을 가질 수 있으며, 복수의 제2본딩패드들(32)이 그의 상면 중앙에 1열 또는 2열, 예를 들어, 2열로 배열된 센터-패드형 칩일 수 있다. 이러한 제2반도체칩(30)은 제1반도체칩(20)과 동일하게 메모리 칩일 수 있으며, 그 내부에 복수의 제2본딩패드들(32)과 전기적으로 연결되도록 형성된 내부 회로(도시안됨)를 포함할 수 있다, 이와 다르게, 제2반도체칩(30)은 로직 칩일 수도 있다. 제2반도체칩(30)은 그의 상면(20a)이 제1반도체칩(20)의 하면(20b)과 접하고, 그의 제2본딩패드들(32)이 기판(10)의 윈도우(W)로 노출되도록 윈도우(W) 및 제1반도체칩들(20) 상에 페이스-다운 타입으로 부착된다. 일 실시 예에서, 제2반도체칩(30)은 제1방향(X)으로 제1반도체칩(20)보다 긴 길이를 가지면서 제2방향(Y)으로 기판(10)보다는 큰 폭을 갖고, 제1반도체칩(20)보다 작은 폭을 가질 수 있다.
상기 접착부재들(60)은 기판(10)의 제1면(10a)과 제1반도체칩들(20)의 상면(20a) 사이 및 제1반도체칩들(20)의 하면(20b)과 제2반도체칩(30)의 상면(30a) 사이에 각각 개재될 수 있으며, 접착 테이프 또는 접착 페이스트를 포함할 수 있다.
상기 제1연결부재들(72)은 제1방향(X)을 기준으로 그 가장자리에서 기판(10)의 제1본드핑거들(12a)과 이에 인접하여 배열된 제1반도체칩(20)의 제1본딩패드들(22) 사이를 전기적으로 연결하도록 형성된다. 제1연결부재(72)는 금, 은 또는 구리와 같은 금속 물질로 이루어진 도전성 와이어일 수 있다.
상기 제2연결부재들(74)은 기판(10)의 윈도우(W)를 관통하여 상기 윈도우(W)에 의해 노출된 제2반도체칩(30)의 제2본딩패드들(32)과 이에 인접하여 배열된 기판(10)의 제2본드핑거들(12b) 사이를 전기적으로 연결하도록 형성된다. 제2연결부재(74)는 제1연결부재(72)와 동일하게 금, 은 또는 구리와 같은 금속 물질로 이루어진 도전성 와이어일 수 있다.
상기 봉지부재(80)는 제1 및 제2 반도체칩들(20, 30)과 제1 및 제2 연결부재들(72, 74)을 보호하기 위해 형성된다. 이러한 봉지부재(80)는 제2반도체칩(30)의 하면(30b) 및 측면(30c)을 덮도록 기판(10)의 제1면(10a) 상부에 형성될 수 있다. 또한, 봉지부재(80)는 제1본드핑거들(12a)과 제1본딩패드들(22) 및 이들을 상호 연결하도록 형성된 제1연결부재들(72)을 덮도록 제2방향(Y)으로 제1본딩패드들(22)을 포함한 제1반도체칩(20)의 가장자리 부분 및 기판(10)의 제1본드핑거들(12a)을 포함한 가장자리 부분을 덮도록 형성될 수 있다. 게다가, 봉지부재(80)는 제2본드핑거들(12b)과 제2본딩패드들(32) 및 이들을 상호 연결하도록 형성된 제2연결부재(74)를 덮고 윈도우(W)를 채우도록 윈도우(W) 및 이에 인접한 기판(10)의 제2면(10b) 부분 상에 형성될 수 있다. 봉지부재(80)는 에폭시 몰딩 컴파운드(Epoxy Molding Compound)로 이루어질 수 있다.
상기 접속단자들(90)은 실시 예에 따른 반도체 패키지(100)의 외부 회로에의 실장을 위해 마련되는 것으로, 기판(10)의 제2면(10b)에 배열된 외부전극들(14) 상에 각각 부착된다. 이러한 접속단자들(90)은 솔더 볼일 수 있다. 이와 다르게, 접속단자들(90)은 도전성 페이스트(conductive paste), 도전 패턴(conductive pattern) 및 도전 핀(conductive pin) 중에서 어느 하나일 수도 있다.
실시 예에서, 봉지부재(80)는 제1방향(X)으로 기판(10)의 측면(10c) 및 제1반도체칩들(20)의 측면(20c)을 포함한 가장자리를 덮도록 형성되었지만, 이와 다르게 봉지부재(80)는 제1방향(X)으로 기판(10)의 측면(10c)과 제1반도체칩들(20)의 측면(20c)을 노출하도록 형성될 수도 있다.
또한, 도 5 및 도 6에 도시된 바와 같이, 일 실시 예에 따른 반도체 패키지(200)에서, 봉지부재(80)는 제2반도체칩(30)의 하면(30b)을 덮지 않으면서 측면(30c)만을 덮도록 형성될 수 있고, 그리고, 제2방향(Y)으로 제1반도체칩들(20)의 측면(20ㅊ)을 덮음이 없이 제1반도체칩들(20)의 상면(20a) 및 하면(20b) 가장자리 부분들 상에만 형성될 수 있다. 이 경우, 실시 예에 따른 반도체 패키지(200)는 제2반도체칩(30)의 하면이 봉지부재(80)로부터 노출된 것에 기인하여 제1반도체칩(20)을 포함하여 제2반도체칩(30)으로부터 발생하는 열을 외부로 신속하게 방출할 수 있다.
전술한 바와 같은 실시 예에 따른 반도체 패키지(100)에 있어서, 기판(10)은 제1 및 제2 본드핑거들(12a, 12b)과 외부전극(14)이 동일면, 즉, 제2면(10b)에 모두 배열된 구조를 가질 수 있다. 이와 같이 본드핑거들(12a, 12b)과 외부전극(14)이 동일면에 배치되는 경우, 특히, 신호 교환을 위한 배선이 단일 층에 배치되는 경우, 다층 기판에서 신호 전달에 이용되는 비아와 같은 경로를 거치지 않기 때문에 신호 전달 경로가 짧아지고, 향상된 신호 전달 특성을 기대할 수 있다.
또한, 기판(10)의 제1면(10a) 위쪽 방향으로 와이어의 형상에 대한 공간적 제약을 받지 않기 때문에, 본 발명에 따른 반도체 패키지(100)는 복수 개의 반도체칩들(20, 30)이 적층됨에도 불구하고 박형 패키지로 구현될 수 있다.
게다가, 적층된 반도체칩들(20, 30)과 기판(10) 사이의 연결부재들(72, 74), 예를 들어, 도전성 와이어들의 상호 간섭이 적기 때문에 본 발명에 따른 반도체 패키지(100)는 쇼트 문제가 유발되지 않을 수 있다.
도 7 및 도 8을 참조하면, 실시 예에 따른 반도체 패키지(300)는 기판(10), 제1 및 제2 반도체칩들(20, 30), 그리고, 제1 및 제2 연결부재들(72, 74)을 포함할 수 있다. 또한, 실시 예에 따른 반도체 패키지(300)는 접착부재들(60), 봉지부재(80) 및 접속단자들(90)을 더 포함할 수 있다.
상기 기판(10)은, 예를 들어, 사각 플레이트 형상을 갖는 인쇄회로기판일 수 있다. 기판(10)은 제1면 및 제1면에 대향하는 제2면을 갖고, 내측 중앙부에 형성된 윈도우(W)를 포함한다. 또한, 기판(10)은 그의 제2면에 배열된 복수의 제1본드핑거들(12a), 복수의 제2본드핑거들(12b) 및 복수의 외부전극들(14)을 포함한다.
여기서, 윈도우(W)는 기판(10)의 중앙부에, 평면상으로 볼 때, 제2방향(Y)을 따라 연장하고, 그리고, 제2반도체칩(30)의 제2본딩패드들(32)이 모두 노출되도록 형성될 수 있다. 제1본드핑거들(12a)은 제1방향(X)을 기준으로 기판(10)의 양측 가장자리를 따라 배열될 수 있으며, 제2본드핑거들(12b)은 제1방향(X)과 직교하는 제2방향(Y)으로 기판(10)의 윈도우(W) 주변을 따라 배열될 수 있다. 외부전극들(14)은 솔더 볼과 같은 접속단자(90)가 부착될 부분들이며, 기판(10)의 제2면에서 제1방향(X)으로 그 양측 가장자리 부분들을 제외하고 제1 및 제2본드핑거들(12a, 12b)들로 둘러싸인 부분에 배열될 수 있다.
한편, 도시하지 않았으나, 제1본드핑거들(12a)과 외부전극들(14) 사이 및 제2본드핑거들(12b)과 외부전극들(14) 사이는 전기적으로 상호 연결될 수 있다. 아울러, 필요에 따라 제1본드핑거들(12a)과 제2본드핑거들(12b) 사이도 전기적으로 상호 연결될 수 있다.
상기 제1반도체칩(20)은 복수의 제1본딩패드들(22)이 제1방향(X)을 기준으로 일측 가장자리에 배열된 구조를 가지며, 윈도우(W)를 중심으로 기판(10)의 제1면(10a) 양쪽 각각에 두 개씩이 상호 이격해서 그들의 제1본딩패드들(22)이 배열된 일측 가장자리가 인접하는 기판(10)의 가장자리로부터 돌출되도록 배치될 수 있다.
즉, 제1반도체칩들(20)은 그들의 제1본딩패드들(22)이 제2방향(Y)으로 양측 가장자리 각각에 배열되는 구조가 아닌, 일측 가장자리에만 배열된 구조를 가지며, 전체적으로 네 개의 제1반도체칩들(20)이 윈도우(W) 양쪽의 기판(10)의 제1면(10a) 상에 각각 두 개씩이 상호 이격해서 제2방향(Y)으로 그들의 제1본딩패드들(22)이 배열된 가장자리가 기판(10)으로부터 각각 돌출되도록 페이스-다운 타입으로 부착된다. 이때, 네 개의 제1반도체칩들(20)은 제1방향(X)으로 그들의 측면들이 인접한 기판(10)의 측면과 각각 동일 선상에 배치되도록 부착될 수 있다. 제1반도체칩들(20)은 메모리 칩일 수 있다.
상기 제2반도체칩(30)은 상면 및 상면에 대향하는 하면을 갖는 사각 플레이트 형상을 가질 수 있으며, 복수의 제2본딩패드들(32)이 그의 상면 중앙에 1열 또는 2열, 예를 들어, 2열로 배열된 센터-패드형 칩일 수 있다. 제2반도체칩(30)은 그 내부에 복수의 제2본딩패드들(32)과 전기적으로 연결되게 형성된 내부 회로(도시안됨)를 포함할 수 있다. 제2반도체칩(30)은 메모리 칩 또는 로직 칩일 수 있다. 제2반도체칩(30)은 그의 제2본딩패드들(32)이 기판(10)의 윈도우(W)로 노출되도록 접착부재(60)의 개재하에 네 개의 제1반도체칩(20) 상에 페이스-다운 타입으로 부착될 수 있다.
상기 접착부재들(60)은 접착 테이프 또는 접착 페이스트를 포함할 수 있으며, 기판(10)의 제1면(10a)과 제1반도체칩들(20)의 상면 사이 및 제1반도체칩들(20)의 하면과 제2반도체칩(30)의 상면 사이에 각각 개재될 수 있다.
상기 제1연결부재들(72)은 도전성 와이어일 수 있으며, 제1방향(X)을 기준으로 기판(10)의 양측 가장자리에서 제1본드핑거들(12a)과 이에 인접하여 배열된 제1반도체칩(20)의 제1본딩패드들(22) 사이를 전기적으로 연결하도록 형성된다.
상기 제2연결부재들(74)은 도전성 와이어일 수 있으며, 기판(10)의 윈도우(W)를 관통하여 제2반도체칩(30)의 제2본딩패드(32)들과 기판(10)의 제2본드핑거(12b)들 사이를 전기적으로 연결하도록 형성된다.
상기 봉지부재(80)는 에폭시 몰딩 컴파운드로 이루어질 수 있으며, 제2반도체칩(40)의 하면 및 측면을 덮도록 기판(10)의 제1면(10a) 상부에 형성될 수 있다. 또한, 봉지부재(80)는 제1연결부재들(72)을 덮도록 제2방향(Y)으로 제1본딩패드들(22)을 포함한 제1반도체칩(20)의 양측 가장자리 부분들 및 기판(10)의 제1본드핑거들(12a)을 포함한 양측 가장자리 부분들을 덮도록 형성될 수 있다. 게다가, 봉지부재(80)는 제2연결부재(74)를 덮도록 윈도우(W) 및 이에 인접한 기판(10)의 제2면(10b) 부분 상에 형성될 수 있다.
실시 예에서, 봉지부재(80)는 제1방향(X)으로 기판(10) 및 제1반도체칩들(20)의 측면을 포함한 가장자리를 덮도록 형성되었지만, 이와 다르게, 도시하지 않았으나 제1방향(X)으로 기판(10) 및 제1반도체칩들(20)의 측면을 덮지 않도록 형성될 수도 있다.
또한, 도 9에 도시된 바와 같이, 일 실시 예에 따른 반도체 패키지(400)에서 봉지부재(80)는 제2반도체칩(30)의 하면을 덮지 않고 측면만을 덮도록 형성될 수 있고, 그리고, 제1반도체칩들(20)의 측면들을 덮지 않고 제2방향(Y)으로 제1반도체칩들(20)의 상면 및 하면 가장자리 부분들만을 덮도록 형성될 수 있다.
상기 접속단자들(90)은 솔더 볼일 수 있으며, 기판(10)의 제2면(10b)에 배열된 외부전극들(14) 상에 각각 부착된다. 이와 다르게, 접속단자들(90)은 도전성 페이스트, 도전 패턴 및 도전 핀 중에서 어느 하나일 수도 있다.
도 10 내지 도 12를 참조하면, 실시 예에 따른 반도체 패키지(500)는 기판(10), 제1 내지 제4 반도체칩들(20, 30, 40, 50), 그리고, 제1 내지 제4 연결부재들(72, 74, 76, 78)을 포함할 수 있다. 또한, 실시 예에 따른 반도체 패키지(500)는 접착부재들(60), 봉지부재(80) 및 접속단자들(90)을 더 포함할 수 있다.
상기 기판(10)은 제1면 및 제1면에 대향하는 제2면을 갖는 사각 플레이트 형상으로 마련될 수 있다. 기판(10)은 제2면에 각각 복수 개가 배열된 제1 내지 제4 본드핑거들(12a, 12b, 12c, 12d) 및 외부전극들(14)을 포함한다.
제1본드핑거들(12a)은 기판(10)의 제2면에서 제1방향(X)을 기준으로 가장자리에 배열되고, 제2본드핑거들(12b)은 기판(10)의 제2면에서 제2방향(Y)으로 윈도우(W) 주변을 따라 배열되며, 제3본드핑거들(12c)은 기판(10)의 제2면에서 제1방향(X)으로 양측 가장자리 부분에 제2방향(Y)을 따라 배열되고, 제4본드핑거들(12d)은 기판(10)의 제2면에서 제2본드핑거들(12b)이 배열되지 않은 윈도우(W) 주변 부분, 즉, 제2방향(Y)으로 윈도우(W) 양측 가장자리 부분에 제1방향(X)을 따라 배열된다. 외부전극들(14)은 기판(10)의 제2면에서 제1본딩패드들(12a)과 제2본딩패드들(12b) 및 제3본딩패드들(12c)에 둘러싸인 부분에 배열된다.
상기 제1반도체칩(20)은 상면 가장자리에 복수의 제1본딩패드들(22)이 배열된 에지-패드형 칩일 수 있으며, 제1반도체칩(20)은 그의 제1본딩패드들(22)이 배열된 가장자리가 기판(10)으로부터 돌출되도록 기판(10)의 제1면 상에 접착부재(60)의 개재하에 페이스-다운 타입으로 부착된다. 제1반도체칩(20)은 도 1 내지 도 3에 도시된 실시 예와 동일하게 제1방향(X)으로 양측 가장자리에 복수의 제1본딩패드들(22)이 배열된 구조를 가질 수 있다. 이와 다르게, 도시하지 않았으나 제1반도체칩(20)은 도 6 및 도 7에 도시된 실시 예와 동일하게 제1방향(X)으로 일측 가장자리에만 복수의 제1본딩패드들(22)이 배열된 구조를 가질 수 있다.
상기 제2반도체칩(30)은 상면 중앙부에 복수의 제2본딩패드들(32)이 배열된 센터-패드형 칩일 수 있으며, 제2반도체칩(30)은 그의 제2본딩패드들(32)이 기판(10)의 윈도우(W)로 노출되도록 제1반도체칩들(20) 상에 접착부재(60)의 개재하에 페이스-다운 타입으로 부착된다.
상기 제3반도체칩(40)은 그의 상면 가장자리에 배열된 복수의 제3본딩패드들(42)을 포함한다. 예를 들어, 제3본딩패드들(42)은 제3반도체칩(40)의 상면 일측 가장자리에 제2방향(Y)을 따라 배열될 수 있다. 제3반도체칩(40)은 두 개가 그들의 제3본딩패드들(42)이 배여된 일측 가장자리가 제1방향(X)으로 각각 기판(10)의 양측으로 돌출되도록 제2반도체칩(30) 상에 상호 이격해서 접착부재(60)의 개재하에 페이스-다운 타입으로 부착된다. 예를 들어, 제3반도체칩(40)은 제1방향(X)으로 제1반도체칩(20)보다 긴 길이를 갖고, 제2방향(Y)으로 제1반도체칩(20)보다 작은 폭을 가질 수 있다. 제3반도체칩(40)은 메모리 칩일 수 있다.
이와 다르게, 도시되지 않았으나, 제3반도체칩(40)은 제1방향(X)으로 양측 가장자리 각각에 복수의 제3본딩패드들(42)이 배열된 구조를 가질 수 있으며, 이러한 하나의 제3반도체칩(40)이 그의 제3본딩패드들(42)이 배열된 양측 가장자리가 기판(10)의 양측 가장자리 외측으로 각각 돌출되도록 제2반도체칩(30) 상에 부착될 수 있다. 따라서, 제3반도체칩(40)은 제1방향(X)으로 기판(10) 보다 긴 길이를 갖고, 제2방향(Y)으로 제1반도체칩(20)보다 작은 폭을 가질 수 있다. 이 경우, 제3반도체칩(40)은 한 개만 제2반도체칩(30) 상에 부착되는 것으로 이해될 수 있다.
상기 제4반도체칩(50)은 제2방향(Y)으로 가장자리에 복수의 제4본딩패드들(52)이 제1방향(X)을 따라 배열된 에지-패드형 칩일 수 있다. 이러한 제4반도체칩(50)은 그의 제4본딩패드들(52)이 배열된 가장자리가 제2방향(Y)으로 돌출되도록 제4반도체칩들(40) 상에 접착부재(60)의 개재하에 페이스-다운 타입으로 부착될 수 있다. 예를 들어, 제4반도체칩(50)은 제2방향(Y)으로 제2반도체칩(30)의 폭보다 긴 폭을 가질 수 있으며, 반면, 제1방향(X)으로 제4반도체칩(50)의 길이는 제한되지 않는다. 제4반도체칩(50)의 제4본딩패드들(52)은 기판(10)의 제4본드핑거들(12d)에 인접하는 부분, 즉, 제3반도체칩들(40)의 사이 공간에 배치되도록 배열될 수 있다. 제4반도체칩(50)은 메모리 칩일 수 있다.
상기 제1연결부재들(72)은 제1방향(X)으로 기판(10)의 가장자리에 배열된 제1본드핑거들(12a)과 이에 인접하여 배열된 제1반도체칩(20)의 제1본딩패드들(22)을 상호 연결하도록 형성될 수 있다. 상기 제2연결부재들(74)은 제2방향(Y)으로 기판(10)의 윈도우(W) 주변에 배열된 제2본드핑거들(12b)과 윈도우(W)에 의해 노출된 제2반도체칩(30)의 제2본딩패드들(32)을 상호 연결하도록 형성될 수 있다.
상기 제3연결부재들(76)은 제2방향(Y)으로 기판(10)의 양측 가장자리에 배열된 제3본드핑거들(12c)과 이에 인접하여 배열된 제3반도체칩(40)의 제3본딩패드들(42)을 상호 연결하도록 형성될 수 있다. 상기 제4연결부재들(78)은 제2방향(Y)으로 기판(10)의 윈도우(W) 양측 부분에 배열된 제4본드핑거들(12d)과 이에 인접하여 배열된 제4반도체칩(50)의 제5본딩패드들(52)을 상호 연결하도록 형성될 수 있다.
실시 예에 따른 반도체 패키지(500)에 있어서, 제1 내지 제4 연결부재들(72, 74, 46, 78)은 금, 은 또는 구리와 같은 금속 물질로 이루어진 도전성 와이어를 포함할 수 있다. 이러한 제1 내지 제4 연결부재들(72, 74, 46, 78)은 그 형성 위치들이 서로 상이하기 때문에 상호 간섭이 적으며, 그래서, 실시 예에 따른 반도체 패키지(300)는 제1 내지 제4 연결부재들(72, 74, 46, 78) 사이의 쇼트 문제가 유발되지 않을 수 있다.
상기 접착부재들(60)은 접착 페이스트 또는 접착 테이프를 포함할 수 있으며, 기판(10)의 제1면(10a)과 제1반도체칩들(20) 사이, 제1반도체칩들(20)과 제2반도체칩(30) 사이, 제2반도체칩(30)과 제3반도체칩들(40) 사이 및 제3반도체칩들(40)과 제4반도체칩(50) 사이에 각각 개재될 수 있다.
상기 봉지부재(80)는 제1 내지 제4 반도체칩들(20, 30, 40, 50)을 덮도록 기판(10)의 제1면 상에 형성될 수 있으며, 또한, 봉지부재(80)는 제1 내지 제4 반도체칩들(20, 30, 40, 50)의 측면들 및 하면과 제1, 제3 및 제4 연결부재들(72, 76, 78) 및 기판(10)의 측면 및 제2면 가장자리 부분을 덮도록 형성될 수 있고, 게다가, 봉지부재(80)는 제2연결부재(74)를 덮으면서 윈도우(W)을 채우도록 기판(10) 제2면의 윈도우 부분 상에 형성될 수 있다.
상기 접속부재들(90)은 솔더 볼일 수 있으며, 기판(10)의 제2면(10b)에 배열된 외부전극들(14) 상에 각각 부착될 수 있다. 이와 다르게, 접속부재들(90)은 도전 페이스, 도전 패턴 및 도전 핀 중에서 어느 하나일 수 있다.
실시 예에 따른 반도체 패키지(500)는 제1 내지 제3반도체칩들(20, 30, 40)을 메모리 칩으로 구성하고, 제4반도체칩(50)은 로직 칩으로 구성함으로써 SIP(System In Package)를 구현할 수 있다.
도 13 및 도 14에 도시된 바와 같이, 일 실시 예에 따른 반도체 패키지(600)에서, 봉지부재(80)는 제1방향(X)으로 제3반도체칩들(40)의 측면을 덮지 않도록 형성될 수도 있고, 또한, 제4반도체칩(50)의 하면을 덮지 않도록 형성될 수 있다. 이때, 봉지부재(80)는 제2방향(Y)으로 제3반도체칩들(40)의 측면도 덮지 않도록 형성될 수 있다. 이 실시 예에 따른 반도체 패키지(600)는 제3 및 제4 반도체 칩들(40, 50)로부터 발생하는 열을 외부로 배출할 수 있으므로, 열 성능이 향상된다.
상술한 다양한 실시 예들에 따른 반도체 패키지는 다양한 종류의 반도체 장치들 및 이를 구비하는 패키지 모듈에 적용될 수 있다.
도 15를 참조하면, 다양한 실시 예들에 따른 반도체 패키지를 적용한 전자 시스템(1000)은 콘트롤러(1100), 입출력장치(1200) 및 메모리장치(1300)를 포함할 수 있다. 콘트롤러(1100), 입출력장치(1200) 및 메모리장치(1300)는 데이터들이 이동하는 통로를 제공하는 버스(1500)를 통하여 결합될 수 있다.
예컨대, 콘트롤러(1100)는 적어도 하나의 마이크로프로세서, 디지털신호프로세서, 마이크로컨트롤러, 그리고 이들과 유사한 기능을 수행할 수 있는 논리소자들 중에서 적어도 어느 하나를 포함할 수 있다. 콘트롤러(1100) 및 메모리장치(1300)는 다양한 실시 예들에 따른 반도체 패키지를 포함할 수 있다. 입출력장치(1200)는 키패드, 키보드 및 표시 장치 등에서 선택된 적어도 하나를 포함할 수 있다.
메모리장치(1300)는 데이터 및/또는 콘트롤러(1100)에 의해 실행되는 명령어 등을 저장할 수 있다. 메모리장치(1300)는 디램과 같은 휘발성 메모리 소자 및/또는 플래시 메모리와 같은 비휘발성 메모리 소자를 포함할 수 있다. 예컨대, 모바일 기기나 데스크 톱 컴퓨터와 같은 정보 처리 시스템에 플래시 메모리가 장착될 수 있다. 이러한 플래시 메모리는 반도체 디스크 장치(SSD)로 구성될 수 있다. 이 경우 전자 시스템(1000)은 대용량의 데이터를 플래시 메모리 시스템에 안정적으로 저장할 수 있다.
이와 같은 전자 시스템(1000)은 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하기 위한 인터페이스(1400)를 더 포함할 수 있다. 인터페이스(1400)는 유무선 형태일 수 있다. 예컨대, 인터페이스(1400)는 안테나 또는 유무선 트랜시버 등을 포함할 수 있다.
한편, 도시하지 않았으나, 전자 시스템(1000)은 응용 칩셋(Application Chipset), 카메라 이미지 프로세서(Camera Image Processor:CIP), 그리고, 입출력 장치 등을 더 포함할 수 있다.
전자 시스템(1000)은 모바일 시스템, 개인용 컴퓨터, 산업용 컴퓨터 또는 다양한 기능을 수행하는 로직 시스템 등으로 구현될 수 있다. 예컨대, 모바일 시스템은 개인 휴대용 정보 단말기(PDA; Personal Digital Assistant), 휴대용 컴퓨터, 웹 타블렛(web tablet), 모바일폰(mobile phone), 스마트폰(smart phone), 무선폰(wireless phone), 랩톱(laptop) 컴퓨터, 메모리 카드, 디지털 뮤직 시스템(digital music system) 및 정보 전송/수신 시스템 중 어느 하나일 수 있다.
전자 시스템(1000)이 무선 통신을 수행할 수 있는 장비인 경우에, 전자 시스템(1000)은 CDMA(Code Division Multiple Access), GSM(Global System for Mobile communication), NADC(North American Digital Cellular), E-TDMA(Enhanced-Time Division Multiple Access), WCDMA(Wideband Code Division Multiple Access), CDMA2000, LTE(Long Term Evolution), Wibro(Wireless Broadband Internet)과 같은 통신 시스템에서 사용될 수 있다.
도 16을 참조하면, 다양한 실시 예에 따른 반도체 패키지를 포함하는 메모리 카드(2000)는 비휘발성 메모리 소자와 같은 메모리(2100) 및 메모리 콘트롤러(2200)를 포함할 수 있다. 메모리(2100) 및 메모리 콘트롤러(2200)는 데이터를 저장하거나 저장된 데이터를 판독할 수 있다.
메모리(2100)는 전술한 다양한 실시 예들에 따른 반도체 패키지가 적용된 비휘발성 메모리 소자들 중에서 적어도 어느 하나를 포함할 수 있다. 메모리 콘트롤러(2200)는 호스트(2300)의 판독/쓰기 요청에 응답하여 저장된 데이터를 독출하거나, 데이터를 저장하도록 메모리(2100)를 제어할 수 있다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
10: 기판 12a~12d: 본드핑거
14: 외부전극 20~50: 반도체칩
22~52: 본딩패드 60: 접착부재
72~78: 연결부재 80: 봉지부재
90; 접속부재 100,200,300,400,500,600: 반도체 패키지
W: 윈도우

Claims (18)

  1. 제1면 및 대향하는 제2면을 가지며, 중앙부에 윈도우를 구비하고, 제2면에 복수의 제1본드핑거들 및 제2본드핑거들과 외부전극들이 배열된 기판;
    가장자리에 복수의 제1본딩패드들이 배열되고, 상기 제1본딩패드들이 노출되도록 상기 기판의 제1면 상에 상호 이격해서 페이스-다운 타입으로 부착된 제1반도체칩들;
    중앙부에 복수의 제2본딩패드들이 배열되고, 상기 제2본딩패드들이 상기 윈도우로 노출되도록 상기 제1반도체칩들 상에 페이스-다운 타입으로 부착된 제2반도체칩;
    상기 제1본딩패드들과 상기 제1본드핑거들 사이를 전기적으로 연결하는 복수의 제1연결부재들; 및
    상기 윈도우를 관통하여 상기 제2본딩패드들과 상기 제2본드핑거들을 전기적으로 연결하는 복수의 제2연결부재들;
    를 포함하는 반도체 패키지.
  2. 제 1 항에 있어서,
    상기 제1본드핑거들은 상기 기판의 제2면에서 제1방향을 기준으로 그 가장자리를 따라 배열되고, 상기 제2본드핑거들은 상기 기판의 제2면에서 상기 제1방향과 직교하는 제2방향으로 상기 윈도우 주변을 따라 배열된 것을 특징으로 하는 반도체 패키지.
  3. 제 1 항에 있어서,
    상기 제1반도체칩들은 그의 가장자리가 제1방향과 직교하는 제2방향으로 돌출되도록 부착되고, 돌출된 가장자리에 상기 제1본딩패드들이 배열된 구조를 갖는 것을 특징으로 하는 반도체 패키지.
  4. 제 3 항에 있어서,
    상기 제1반도체칩들은 두 개가 상기 윈도우를 중심으로 상기 기판의 제1면 양쪽에 각각 부착된 것을 특징으로 하는 반도체 패키지.
  5. 제 1 항에 있어서,
    상기 제1반도체칩들은, 상기 윈도우를 중심으로 기판의 제1면 양쪽 각각에 두 개씩이 각각 일측 가장자리들이 돌출되도록 부착되고, 돌출된 일측 가장자리들 각각에 상기 제1본딩패드들이 배열된 구조를 갖는 것을 특징으로 하는 반도체 패키지.
  6. 제 1 항에 있어서,
    상기 제1연결부재들 및 제2연결부재들은 도전성 와이어를 포함하는 것을 특징으로 하는 반도체 패키지.
  7. 제 1 항에 있어서,
    상기 기판의 제1면과 제1반도체칩들 사이 및 상기 제1반도체칩들과 제2반도체칩 사이에 개재된 접착부재; 및
    상기 제1 및 제2반도체칩들과 제1 및 제2 연결부재들을 덮고, 상기 윈도우를 채우도록 형성된 봉지부재;
    를 더 포함하는 것을 특징으로 하는 반도체 패키지.
  8. 제 7 항에 있어서,
    상기 봉지부재는, 제1방향 및 상기 제1방향과 직교하는 제2방향으로 상기 기판의 제1면 및 측면들과 상기 제1 및 제2 반도체칩들의 하면 및 측면들을 덮고, 상기 기판 제2면의 가장자리 부분들 및 윈도우 부분을 덮도록 형성된 것을 특징으로 하는 반도체 패키지.
  9. 제 7 항에 있어서,
    상기 봉지부재는, 제1방향으로 상기 기판의 양 측면 및 이에 대응하는 제1반도체칩들의 측면들은 노출되고, 상기 제1방향과 직교하는 제2방향으로 상기 기판 및 제1반도체칩의 양 측면들 및 가장자리 부분을 덮도록 형성된 것을 특징으로 하는 반도체 패키지.
  10. 제 7 항에 있어서,
    상기 봉지부재는, 상기 제2반도체칩의 측면 및 하면 모두를 덮도록 형성되거나, 또는, 제2반도체칩의 측면만을 덮도록 형성된 것을 특징으로 하는 반도체 패키지.
  11. 제 1 항에 있어서,
    상기 제1본딩패드 배열 방향과 직교하는 방향을 따라 가장자리에 복수의 제3본딩패드들이 배열되고, 제3본딩패드들이 배열된 가장자리가 돌출되도록 제3반도체칩 상에 페이스-다운 타입으로 부착된 제3반도체칩;
    상기 제1본딩패드 배열 방향과 동일 방향을 따라 가장자리에 복수의 제4본딩패드들이 배열되고, 제4본딩패드들이 배열된 가장자리가 돌출되도록 제3반도체칩들 상에 페이스-다운 타입으로 부착된 제4반도체칩;
    상기 제3본딩패드들에 인접한 상기 기판의 가장자리 부분들 각각에 배열된 복수의 제3본딩패드들;
    상기 제4본딩패드들에 인접한 상기 기판의 가장자리 부분에 배열된 복수의 제4본드핑거들;
    상기 제3반도체칩들의 제3본딩패드들과 기판의 제3본드핑거들을 전기적으로 연결하는 복수의 제3연결부재들; 및
    상기 제4반도체칩의 제4본딩패드들과 기판의 제4본드핑거들을 전기적으로 연결하는 복수의 제4연결부재들;
    을 더 포함하는 것을 특징으로 하는 반도체 패키지.
  12. 제 11 항에 있어서,
    상기 제3반도체칩들은 일측 가장자리에 복수의 제3본딩패드들이 배열되고, 상기 제3본딩패드들이 배열된 일측 가장자리가 상기 기판으로부터 각각 돌출되도록 두 개가 윈도우 양쪽의 제2반도체칩 부분들 상에 각각 부착된 것을 특징으로 하는 반도체 패키지.
  13. 제 11 항에 있어서,
    상기 제4반도체칩들은 상기 제3반도체칩 상에 그의 가장자리가 돌출되도록 부착되고, 돌출된 가장자리에 복수의 제4본딩패드들이 배열된 구조를 갖는 것을 특징으로 하는 반도체 패키지.
  14. 제 11 항에 있어서,
    상기 제3연결부재들 및 제4연결부재들은 도전성 와이어를 포함하는 것을 특징으로 하는 반도체 패키지.
  15. 제 11 항에 있어서,
    상기 기판의 제1면과 제1반도체칩들 사이, 상기 제1반도체칩들과 제2반도체칩 사이, 상기 제2반도체칩과 제3반도체칩들 사이, 및 상기 제3반도체칩들과 제4반도체칩 사이에 개재된 접착부재들; 및
    상기 제1 내지 제4반도체칩과 제1 내지 제4 연결부재를 덮고, 상기 윈도우를 채우도록 형성된 봉지부재;
    를 더 포함하는 것을 특징으로 하는 반도체 패키지.
  16. 제 15 항에 있어서,
    상기 봉지부재는, 제1방향 및 상기 제1방향과 직교하는 제2방향으로 상기 기판의 제1면 및 측면들과 상기 제1 내지 제4 반도체칩들의 하면 및 측면들을 덮고, 상기 기판 제2면의 가장자리 부분들 및 윈도우 부분을 덮도록 형성된 것을 특징으로 하는 반도체 패키지.
  17. 제 15 항에 있어서,
    상기 봉지부재는, 제1방향으로 제3반도체칩의 측면이 노출되고, 상기 제1방향과 직교하는 제2방향으로 제4반도체칩의 양 측면들이 노출되도록 형성된 것을 특징으로 하는 반도체 패키지.
  18. 제 15 항에 있어서,
    상기 봉지부재는, 제4반도체칩의 측면 및 하면 모두를 덮도록 형성되거나, 또는, 제1방향으로 제4반도체칩의 측면만을 덮도록 형성된 것을 특징으로 하는 반도체 패키지.
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