KR102133448B1 - 반도체 패키지 - Google Patents

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Abstract

본 발명은 반도체 패키지를 개시한다. 개시된 본 발명에 따른 반도체 패키지는, 내측에 윈도우를 가지며 상기 윈도우 주변을 따라 제1면에 복수의 제1 및 제2 본드핑거들이 배열된 기판과, 상기 기판의 윈도우 내에 배치되며 가장자리 부분의 상면에 복수의 제1본딩패드들이 배열된 제1반도체칩과, 상기 제1반도체칩의 제1본딩패드들 및 상기 제1본딩패드들에 인접하여 배열된 상기 기판의 제1본드핑거들을 전기적으로 연결하는 복수의 제1연결부재들과, 상기 제1본딩패드들 및 제1연결부재들을 노출하도록 상기 제1반도체칩의 상면 및 상기 제1반도체칩에 인접한 기판의 제1면 상에 걸쳐 배치되고 하면 가장자리 부분에 복수의 제2본딩패드들이 배열된 제2반도체칩과, 상기 제2본딩패드들 및 상기 제2본딩패드들에 인접하여 배열된 상기 기판의 제2본드핑거들을 각각 전기적으로 연결하는 복수의 제2연결부재들, 및 상기 제2반도체칩의 상면을 덮음이 없이 상기 제2반도체칩의 측면을 덮도록 상기 기판의 제1면 상에 형성된 봉지부재를 포함할 수 있다.

Description

반도체 패키지{Semiconductor package}
본 발명은 반도체 패키지에 관한 것으로, 더욱 상세하게는, 휨(warpage) 문제를 개선한 반도체 패키지에 관한 것이다.
전자 제품이 더 작고 및 고기능화됨에 따라, 요구된 기능을 충족시키기 위하여 고용량의 반도체 칩을 필요로 하게 되었고, 이와 더불어, 작은 제품에 더 많은 반도체 칩을 실장할 필요가 있게 되었다.
그런데, 고용량의 반도체 칩을 제조하거나 더 많은 수의 반도체 칩들을 실장하는 기술은 그 한계에 부딪히게 되었으므로, 최근의 추세는 하나의 패키지에 더 많은 수의 반도체 칩을 내장시키는 방향으로 진행되고 있다.
이와 더불어, 반도체 패키지의 전체 두께를 감소시키는 다양한 기술이 개발되고 있다.
본 발명의 실시 예는 반도체 칩과 봉지부재 간의 접촉을 최소화하여 극박 패키지로 구현될 수 있는 반도체 패키지를 제공한다.
실시 예에 따른 반도체 패키지는, 내측에 윈도우를 가지며, 상기 윈도우 주변을 따라 제1면에 복수의 제1 및 제2 본드핑거들이 배열된 기판; 상기 기판의 윈도우 내에 배치되며, 가장자리 부분의 상면에 복수의 제1본딩패드들이 배열된 제1반도체칩; 상기 제1반도체칩의 제1본딩패드들 및 상기 제1본딩패드들에 인접하여 배열된 상기 기판의 제1본드핑거들을 전기적으로 연결하는 복수의 제1연결부재들; 상기 제1본딩패드들 및 제1연결부재들을 노출하도록 상기 제1반도체칩의 상면 및 상기 제1반도체칩에 인접한 기판의 제1면 상에 걸쳐 배치되고, 하면 가장자리 부분에 복수의 제2본딩패드들이 배열된 제2반도체칩; 상기 제2본딩패드들 및 상기 제2본딩패드들에 인접하여 배열된 상기 기판의 제2본드핑거들을 각각 전기적으로 연결하는 복수의 제2연결부재들; 및 상기 제2반도체칩의 상면을 덮음이 없이 상기 제2반도체칩의 측면을 덮도록 상기 기판의 제1면 상에 형성된 봉지부재;를 포함한다.
실시 예에 따른 반도체 패키지는, 내측에 윈도우를 가지며, 상기 윈도우 주변을 따라 제1면에 복수의 제1 및 제2 본드핑거들이 배열된 기판; 상기 기판의 윈도우 내에 배치되며, 가장자리 부분의 상면에 복수의 제1본딩패드들이 배열된 제1반도체칩; 상기 제1반도체칩의 제1본딩패드들 및 상기 제1본딩패드들에 인접하여 배열된 상기 기판의 제1본딩핑거들을 전기적으로 연결하는 복수의 제1연결부재들; 상기 제1본딩패드들 및 제1연결부재들을 노출하도록 상기 기판의 윈도우 영역 내의 상기 제1반도체칩 상에 배치되며, 가장자리 부분의 상면에 복수의 제2본딩패드들이 배열된 제2반도체칩; 상기 제2본딩패드들 및 상기 제2본딩패드들에 인접하여 배열된 제2본드핑거들을 전기적으로 연결하는 복수의 제2연결부재들; 상기 제2본딩패드들이 배열된 상기 제2반도체칩의 가장자리 부분을 노출하도록 상기 제2반도체칩 상에 배치된 더미칩; 및 상기 더미칩의 상면을 덮음이 없이 상기 더미칩의 측면과 제2반도체칩의 제2본딩패드들 및 제2연결부재들을 덮도록 상기 기판의 제1면 상에 형성된 봉지부재;를 포함한다.
실시 예에 따른 반도체 패키지는, 내측에 윈도우를 가지며, 상기 윈도우 주변을 따라 제2면에 복수의 본드핑거들이 배열된 기판; 상기 기판의 윈도우 내에 배치되고, 하면 가장자리에 본딩패드들이 배열된 반도체칩; 상기 본딩패드들을 노출하도록 상기 반도체칩의 하면 상에 부착된 더미칩; 상기 기판의 본드핑거들 및 상기 반도체칩의 본딩패드들을 전기적으로 연결하는 복수의 연결부재; 및 상기 더미칩의 측면과 연결부재 및 본딩패드들을 덮도록 상기 기판 제2면의 일부분 상에 형성된 봉지부재;를 포함한다.
실시 예에 따른 반도체 패키지는, 버스에 의해 결합된 콘트롤러, 인터페이스, 입출력장치 및 메모리장치를 포함하고, 상기 콘트롤러 및 메모리장치는, 내측에 윈도우를 가지며, 상기 윈도우 주변을 따라 제1면에 복수의 제1 및 제2 본드핑거들이 배열된 기판; 상기 기판의 윈도우 내에 배치되며, 가장자리 부분의 상면에 복수의 제1본딩패드들이 배열된 제1반도체칩; 상기 제1반도체칩의 제1본딩패드들 및 상기 제1본딩패드들에 인접하여 배열된 상기 기판의 제1본드핑거들을 전기적으로 연결하는 복수의 제1연결부재들; 상기 제1본딩패드들 및 제1연결부재들을 노출하도록 상기 제1반도체칩의 상면 및 상기 제1반도체칩에 인접한 기판의 제1면 상에 걸쳐 배치되고, 하면 가장자리 부분에 복수의 제2본딩패드들이 배열된 제2반도체칩; 상기 제2본딩패드들 및 상기 제2본딩패드들에 인접하여 배열된 상기 기판의 제2본드핑거들을 각각 전기적으로 연결하는 복수의 제2연결부재들; 및 상기 제2반도체칩의 상면을 덮음이 없이 상기 제2반도체칩의 측면을 덮도록 상기 기판의 제1면 상에 형성된 봉지부재;를 구비한 반도체 패키지를 포함하는 전자 시스템에 적용될 수 있다.
실시 예에 따른 반도체 패키지는, 반도체 패키지를 구비한 메모리; 및 상기 메모리를 제어하는 메모리 콘트롤러;를 포함하며, 상기 반도체 패키지는, 내측에 윈도우를 가지며, 상기 윈도우 주변을 따라 제1면에 복수의 제1 및 제2 본드핑거들이 배열된 기판; 상기 기판의 윈도우 내에 배치되며, 가장자리 부분의 상면에 복수의 제1본딩패드들이 배열된 제1반도체칩; 상기 제1반도체칩의 제1본딩패드들 및 상기 제1본딩패드들에 인접하여 배열된 상기 기판의 제1본드핑거들을 전기적으로 연결하는 복수의 제1연결부재들; 상기 제1본딩패드들 및 제1연결부재들을 노출하도록 상기 제1반도체칩의 상면 및 상기 제1반도체칩에 인접한 기판의 제1면 상에 걸쳐 배치되고, 하면 가장자리 부분에 복수의 제2본딩패드들이 배열된 제2반도체칩; 상기 제2본딩패드들 및 상기 제2본딩패드들에 인접하여 배열된 상기 기판의 제2본드핑거들을 각각 전기적으로 연결하는 복수의 제2연결부재들; 및 상기 제2반도체칩의 상면을 덮음이 없이 상기 제2반도체칩의 측면을 덮도록 상기 기판의 제1면 상에 형성된 봉지부재;를 포함하는 메모리 카드에 적용될 수 있다.
본 발명은 봉지부재가 반도체칩의 상면 및 하면을 덮지 않도록 형성한다. 이에 따라, 본 발명에 따른 반도체 패키지는 그의 봉지부재 형성시에 유기물로 이루어진 기판과 무기물질로 이루어진 반도체칩 사이의 열 팽창 계수 차이에 기인하는 휨 문제를 최소화할 수 있다.
도 1은 종래의 반도체 패키지를 도시한 단면도이다.
도 2는 실시 예에 따른 반도체 패키지를 도시한 단면도이다.
도 3은 도 2에 도시된 반도체 패키지의 봉지부재를 제외한 평면도이다.
도 4는 도 2에 도시된 실시 예에 따른 반도체 패키지의 배면도이다.
도 5 및 도 6은 여러 가지 실시 예에 따른 반도체 패키지들을 각각 도시한 단면도이다.
도 7은 도 6에 도시된 반도체 패키지의 봉지부재를 제외한 평면도이다.
도 8 및 도 9는 여러 가지 실시 예에 따른 반도체 패키지들을 각각 도시한 단면도이다.
도 10은 다양한 실시 예에 따른 반도체 패키지를 적용한 전자 시스템의 블록도이다.
도 11은 다양한 실시 예에 따른 반도체 패키지를 포함하는 메모리 카드의 블록도이다.
본 발명의 실시 예는 여러 가지 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상세히 설명하는 실시 예로 한정되는 것으로 해석되어서는 안 된다. 즉, 본 발명의 실시 예는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 더욱 상세하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 구성요소의 형상 등은 보다 명확한 설명을 강조하기 위해서 과장되어 표현될 수 있으며, 각 도면에서 동일한 부재는 동일한 참조부호로 도시하였음을 유의하여야 한다.
이하, 첨부된 도면들을 참조하여 다양한 실시 예들을 상세하게 설명하도록 한다.
도 1을 참조하면, 종래의 반도체 패키지는, 기판(1)과, 기판(1)상에 배치된 반도체칩(2), 및 반도체칩(2)을 완전히 덮도록 기판(1) 상에 형성된 봉지부재(7)를 포함한다. 이와 같은 종래 반도체 패키지에 있어서, 기판(1)은 패키지의 전면에 걸쳐 배치되어 있으며, 봉지부재(7)는 반도체칩(1)의 측면 및 상면 전체를 덮도록 형성된다.
도 2 내지 도 4를 참조하면, 실시예에 따른 반도체 패키지(100)는 기판(10), 제1반도체칩(20), 제2반도체칩(40), 연결부재(30, 60) 및 봉지부재(70)를 포함할 수 있다. 또한, 실시 예에 따른 반도체 패키지(100)는 접착부재(50) 및 외부접속전극(80)을 더 포함할 수 있다. 참고로, 도 2는 도 3의 A-A' 선에 따른 봉지부재(70)를 포함한 단면도이다.
기판(10)은, 예컨대, 인쇄회로기판(printed circuit board)일 수 있다. 이러한 기판(10)은 대체로 사각 플레이트 형상을 가질 수 있으며, 상면에 해당하는 제1면(10a) 및 제1면(10a)에 대향하는 제2면(10b)을 구비하고, 내측에 윈도우(12)를 구비한다. 또한, 기판(10)은 윈도우(12) 주변을 따라 그의 제1면(10a)에 배열된 복수의 본드핑거들(14, 16) 및 그의 제2면 가장자리 부분에 배열된 복수의 볼랜드(18)를 구비한다. 본 실시 예에서, 기판(10)은 90∼110㎛의 두께, 바람직하게, 95∼105㎛ 두께를 가질 수 있다.
여기서, 설명의 편의상, 제1방향(Y)을 따라 배열되는 본드핑거를 제1본드핑거(14)라 칭하며, 제1방향(Y)과 수직하는 제2방향(X)을 따라 배열되는 본드핑거를 제2본드핑거(16)라 칭한다. 한편, 윈도우(12) 주변을 따라 마련되는 제1본드핑거(14) 및 제2본드핑거(16)의 개수는 본 실시 예에 국한된 것이 아니라, 필요한 수만큼 다양하게 설계 변경될 수 있다.
제1반도체칩(20)은 대체로 사각 플레이트 형상을 가지면서 기판(10)의 윈도우(12) 내에 배치되도록 기판(10)의 윈도우(12) 보다 작은 크기를 가질 수 있다. 이러한 제1반도체칩(20)은 메모리칩일 수 있으며, 기판(10)의 제1면(10a)과 동일면인 상면 및 제2면(10b)과 동일면인 하면을 갖는다. 또한, 제1반도체칩(20)은 제1방향(Y)의 양측 가장자리 부분들의 상면들 각각에 배열되는 복수의 제1본딩패드들(22)을 구비한다.
본 실시 예에서, 제1반도체칩(20)은 그의 제1본딩패드들(22)이 상면에 위치하는 페이스-업(face-up) 타입으로 배치되며, 그의 하면은 기판(10)의 제2면(10b)과 동일 평면상에 배치될 수 있다. 또한, 제1반도체칩(20)은 기판(10)과 유사하게 90∼110㎛의 두께를 가질 수 있다. 일 실시 예에서, 제1반도체칩(20)은 기판(10)과 실질적으로 동일한 두께를 가질 수 있다. 이 경우, 제1반도체칩(20)의 상면은 제1면(10a)과 실질적으로 동일 평면상에 배치되고, 제1반도체칩(20)의 하면은 제2면(10b)과 실질적으로 동일 평면상에 배치된다.
반도체칩(20)의 제1본딩패드들(22)은 인접하여 배열된 기판(10)의 제1본드핑거들(14)과 제1연결부재(30)에 의해 전기적으로 연결될 수 있다. 제1연결부재(30)는 도전성 와이어일 수 있고, 금이나 구리와 같은 금속 물질로 구성될 수 있다. 다른 실시 예에서, 제1연결부재(30)는 도전 필름 또는 도전 패턴을 포함할 수 있다.
제2반도체칩(40)은 제1반도체칩(20)의 상면 및 제1반도체칩(20)에 인접한 기판(10)의 제1면(10a) 상에 걸쳐 배치되며, 접착부재(50)를 매개로 하여 제1반도체칩(20)의 상면 상에 부착된다. 제2반도체칩(40)은, 예컨대, 메모리칩일 수 있다. 제1반도체칩(40)은 제1반도체칩(20)의 상면과 마주하는 하면 및 하면에 대향하는 상면을 갖는다. 또한, 제2반도체칩(40)은 제2방향(X)의 하면 양측 가장자리 부분에 배열되는 복수의 제2본딩패드들(42)을 구비한다.
본 실시 예에서, 제2반도체칩(40)은 그의 제2본딩패드들(42)이 하면에 위치하는 페이스-다운(face-down) 타입으로 배치된다. 제2반도체칩(40)은 직사각 플레이트 형상을 가질 수 있으며, 제1반도체칩(20)의 제1본딩패드들(22) 및 제1연결부재(30)를 노출하도록 배치된다. 일 실시 예에서, 제2반도체칩(40)은 제1반도체칩(20)과 실질적으로 동일한 두께를 가질 수 있다.
제2반도체칩(40)의 제2본딩패드들(42)은 플립 칩 본딩 방식에 따라 마주하는 기판(10)의 제2본드핑거들(16)과 제2연결부재(60)에 의해 각각 전기적으로 연결될 수 있다. 제2연결부재(60)는 범프로서 솔더범프 및 스터드범프를 포함할 수 있다. 다른 실시 예에서, 제2연결부재(60)는 도전 패턴일 수 있다.
접착부재(50)는 접착 테이프 또는 접착 페이스트를 포함할 수 있으며, 대략 25∼35㎛의 두께, 바람직하게, 30㎛ 정도의 두께를 가질 수 있다.
봉지부재(70)는 제2반도체칩(40)의 상면을 덮음이 없이 제2반도체칩(40)의 측면만을 덮도록 기판(10)의 제1면(10a) 상에 형성된다. 이와 함께, 봉지부재(70)는 윈도우(12)에서의 기판(10)과 제1반도체칩(20) 사이 공간을 매립하도록 형성된다. 또한, 봉지부재(70)는 제2반도체칩(40)으로부터 덮여지지 않고 노출된 제1방향(Y)에서의 제1본딩패드들(22)을 포함한 제1반도체칩(20)의 양측 가장자리 부분들 및 기판(10)의 제1본드핑거들(14)과 제1본딩패드들(22) 및 제1본드핑거들(14)을 상호 연결하도록 형성된 제1연결부재(30)를 덮도록 형성된다. 봉지부재(70)는 에폭시 몰딩 컴파운드(Epoxy Molding Compound)를 포함할 수 있다.
본 실시 예에 있어서, 봉지부재(70)는 기판(10)의 중앙부를 제외한 기판(10)의 가장자리부 상에만 형성되는 것으로 이해될 수 있으며, 대략 125∼135㎛의 두께, 바람직하게, 130㎛의 두께로 형성된다. 또한, 봉지부재(70)는 그의 상면이 대체로 제2반도체칩(40)의 상면과 동일 평면일 수 있다.
외부접속전극(80)은, 예컨대, 솔더 볼일 수 있으며, 기판(10)의 제2면(10b) 가장자리에 배열된 볼랜드들(18) 상에 각각 부착될 수 있다. 외부접속전극(80)은 도전 페이스트, 도전 패턴, 또는, 도전 핀 등 중에서 어느 하나일 수도 있다.
이와 같은 반도체 패키지(100)는 제1반도체칩(20)의 하면 및 제2반도체칩(40)의 상면이 봉지부재(70)로 덮이지 않으므로 휨(warpage) 현상이 최소화된다.
구체적으로, 반도체 패키지에서의 휨은 기판 및 봉지부재와 반도체칩의 열 팽창계수가 차이 나는 것에 기인하는 것이며, 반도체칩을 봉지부재로 덮은 이후에 주로 일어난다. 본 실시 예에서는, 반도체 패키지(100)의 중심부에 상대적으로 열 팽창계수가 낮아 휨 현상이 거의 발생하지 않는 반도체칩들(20, 40)을 배치하고, 상대적으로 열 팽창계수가 높은 기판(10) 및 봉지부재(70)는 패키지의 주변부에만 배치하여, 전체적인 휨 현상이 최소화되도록 한다.
패키지의 두께가 1.5㎜ 이하로 얇아지는 경우에는 특히, 반도체칩과 기판의 두께가 얇아지면서 패키지를 지지하는 힘이 약해진다. 이러한 얇은 패키지에서는 기판 및 봉지부재와 반도체칩의 열 팽창계수 차이에 의한 휨이 작업성 저하에 치명적인 영향을 미친다.
본 실시 예에 따른 반도체 패키지(100)는 그의 중앙부에 기판(10) 및 봉지부재(70)가 배치되지 않으므로 기판 및 봉지부재가 패키지 중앙부에 배치되어 있는 종래 패키지에서 발견되는 휨 문제가 현저하게 개선되며, 종래의 패키지 구조로는 구현 불가능한 극박 패키지의 구현이 가능하게 된다.
아래의 표 1은 도 1에 도시된 바와 같이 기판(1)의 두께(a)를 80㎛, 봉지부재(7)의 두께(b)를 각각 150㎛ 및 160㎛로 한 종래 반도체 패키지에서 주변 온도에 따라 변화하는 휨 정도를 나타낸 것이고, 표 2는 도 2에 도시된 바와 같이 기판(10)의 두께(c)를 100㎛, 봉지부재(70)의 두께(d)를 각각 130㎛ 및 140㎛로 한 본 실시 예에 따른 반도체 패키지(100)에서 주변 온도에 따라 변화하는 휨 정도를 나타낸 것이다.
표 1 및 표 2에서, "-" 표시는 가장자리가 중앙보다 아래로 내려가는 크라잉(crying) 타입의 휨이 발생하였음을 나타내고, 표시가 없는, 즉, "+" 표시는 가장자리가 중앙보다 위로 올라가는 스마일(smile) 타입의 휨이 발생하였음을 나타낸다.
25℃ 175℃ 200℃ 250℃
봉지부재 두께 150㎛ -293㎛ 74㎛ 93㎛ 196㎛
봉지부재 두께 160㎛ 55㎛ 99㎛ 78㎛ 156㎛
접착부재 두께 25℃ 250℃
봉지부재 두께 130㎛ 30㎛ 57.7㎛ -98.0㎛
봉지부재 두께 140㎛ 40㎛ 59.7㎛ -99.9㎛
표 1을 참조하면, 종래의 반도체 패키지는, 봉지부재를 각각 150㎛ 및 160㎛ 두께로 형성할 때, 175℃ 이상의 온도에서는 각각 196㎛ 및 156㎛의 휨이 발생하여 휨 정도의 차이가 40㎛ 이내로 그리 크지 않다. 그러나, 25℃의 상온에서는 각각 -293㎛ 및 55㎛의 휨이 발생하였다. 이를 통해, 봉지부재 두께 10㎛의 변화로 전체 패키지의 휨 정도가 대략 340㎛ 차이가 나는 것을 볼 수 있다. 일반적인 반도체 공정에서 봉지부재의 두께 공차는 ±5㎛ 정도로 관리된다. 다시 말하면, 전체 패키지 두께가 330㎛ 내지 340㎛인 동일한 제품의 봉지부재 두께 공차 관리치 내에서 최대 340㎛의 휨 차이가 발생하므로 극박 패키지의 구현이 불가능함을 알 수 있다.
반면, 표 2를 참조하면, 본 실시 예에 따른 반도체 패키지는 봉지부재를 각각 130㎛ 및 140㎛ 두께로 형성하면서 접착부재를 각각 30㎛ 및 40㎛ 두께로 형성한 경우, 250℃에서는 각각 -98.0㎛ 및 -99.9㎛의 휨이 발생하여 휨 정도의 차이가 1.9㎛ 정도로 그리 크지 않고, 또한, 25℃의 상온에서도 각각 57.7㎛ 및 59.7㎛의 휨이 발생하여 휨 정도의 차이가 2㎛ 정도로 그리 크지 않음을 볼 수 있다.
그러므로, 본 실시 예에 따른 반도체 패키지는 패키지 중앙부에 기판 및 봉지부재를 배치되지 않도록 함으로써 휨 문제를 현저하게 개선할 수 있다. 따라서, 본 발명은 극박 패키지의 구현이 가능하다.
한편, 표 2에서, 접착부재의 두께가 변화하나, 이는 구조상 봉지부재의 두께만을 변경할 수 없기 때문에 필요불가결한 사항이며, 접착부재의 두께 변경이 휨 발생 정도에 미치는 영향은 무시할 정도로 간주될 수 있다.
도 5를 참조하면, 이 실시 예에 따른 반도체 패키지(200)는 도 2에 도시된 반도체 패키지(100)와 비교해서 외부로 노출된 제1반도체칩(20)의 하면 및 제2반도체칩(40)의 하면 상에 각각 형성된 보호막(90)을 더 포함한다.
보호막(90)은 제1 및 제2 반도체칩들(20, 40)이 노출됨에 따라, 외부 영향으로부터 제1 및 제2 반도체칩들(20, 40)을 보호하기 위한 것이다. 보호막(90)은 봉지부재(70) 보다 열 팽창계수가 낮은 절연물질로 구성될 수 있다.
그 밖에, 이 실시 예에 따른 반도체 패키지(200)에서의 나머지 구성요소들은 도 2에 도시된 반도체 패키지(100)에서의 그것들과 동일하며, 따라서, 여기서는 동일한 구성요소들에 대한 중복 설명은 생략하고, 동일한 구성요소들에 대해서는 동일한 도면 부호를 부여한다.
도 6 및 도 7을 참조하면, 이 실시 예에 따른 반도체 패키지(300)는 기판(10), 제1반도체칩(20), 제2반도체칩(40), 제2연결부재(60), 더미칩(92) 및 봉지부재(70)를 포함할 수 있다. 또한, 이 실시 예에 따른 반도체 패키지(300)는 하부 및 상부 접착부재들(52, 54)과 외부접속전극(80)을 더 포함할 수 있다. 참고로, 도 6은 도 7의 B-B' 선에 따른 봉지부재(70)를 포함한 단면도이다.
기판(10)은 내측에 윈도우(12)를 구비하며, 또한, 윈도우(12) 주변을 따라 그의 상면에 해당하는 제1면(10a)에 배열된 복수의 제1 및 제2 본드핑거들(14, 16) 및 그의 하면에 해당하는 제2면(10b) 가장자리 부분에 배열된 복수의 볼랜드(18)를 구비한다. 기판(10)의 윈도우(12)는 제1 및 제2 반도체칩들(20, 40) 모두와 와이어 본딩 방식에 따라 전기적 연결이 이루어지도록 제1 및 제2 반도체칩들(20, 40) 보다 큰 크기를 갖는다.
제1반도체칩(20)은 그의 하면이 기판(10)의 제1면(10a)과 동일 평면 상에 있도록 기판(10)의 윈도우(12) 내에 페이스-업 타입으로 배치된다. 예컨대, 제1반도체칩(20)은 메모리칩일 수 있다. 제1반도체칩(20)은 제1방향(Y)의 양측 가장자리 부분들의 상면들 각각에 배열되는 복수의 제1본딩패드들(22)을 구비한다. 이 실시 예에서, 제1반도체칩(20)은 반도체 패키지(300)의 전체 두께를 고려하여 기판(10)보다 얇은 두께를 가짐이 바람직하다.
제1반도체칩(20)의 제1본딩패드들(22)은 인접하여 배열된 기판(10)의 제1본드핑거들(14)과 제1연결부재(30)에 의해 전기적으로 연결된다. 제1연결부재(30)는 금속 와이어일 수 있다.
제2반도체칩(40)은 하부 접착부재(52)를 매개로 하여 제1반도체칩(20)의 상면 상에 부착된다. 이러한 제2반도체칩(40)은 메모리칩일 수 있으며, 제2방향(X)의 양측 가장자리 부분들 상면에 각각 배열되는 복수의 제2본딩패드들(42)을 구비하고, 페이스-업 타입으로 배치된다. 제2반도체칩(40)은 제1반도체칩(20)과 마찬가지로 반도체 패키지(300)의 전체 두께를 고려하여 기판(10)보다 얇은 두께로 마련됨이 바람직하다.
제2반도체칩(40)의 제2본딩패드들(42)은 와이어 본딩 방식에 따라 인접하는 기판(10)의 제2본드핑거들(16)과 제2연결부재(60)에 의해 각각 전기적으로 연결된다. 제2연결부재(60)는 금속 와이어일 수 있다.
더미칩(92)은 상부 접착부재(54)를 매개로 하여 제2반도체칩(40)의 상면 상에 부착된다. 더미칩(92)은 패키지 중앙부에서 열에 의한 휨 현상을 억제할 수 있도록 열 팽창계수가 낮은 물질로 구성된다. 더미칩(92)은 실리콘 재질일 수 있다. 더미칩(92)은 내부회로가 형성되지 않은 베어 칩(bare chip)일 수 있다. 더미칩(92)은 제2본딩패드들(42)이 배열된 제2반도체칩(40)의 제2방향(X)의 양측 가장자리 부분들을 노출하도록 부착된다.
봉지부재(70)는 더미칩(92)의 상면을 덮음이 없이 더미칩(92)의 측면과 제2반도체칩(40)의 제2본딩패드들(42) 및 제2연결부재(60)를 덮도록 기판(10)의 제1면(10a) 상에 형성된다. 또한, 봉지부재(70)는 제1본딩패드들(22)을 포함한 제1반도체칩(20)의 제1방향(Y)의 양측 가장자리 부분들 및 기판(10)의 제1본드핑거들(14)과 제1본딩패드들(22) 및 제1본드핑거들(16)을 상호 연결하도록 형성된 제1연결부재(30)도 함께 덮도록 형성된다. 아울러, 봉지부재(70)는 윈도우(12)에서 기판(10)과 제1반도체칩(20) 사이 공간도 매립한다. 여기서, 봉지부재(70)는 그의 상면이 더미칩(90)의 상면과 대체로 동일 평면일 수 있다. 봉지부재(70)는 에폭시 몰딩 컴파운드(Epoxy Molding Compound)를 포함할 수 있다.
외부접속전극(80)은 솔더 볼일 수 있으며, 기판(10)의 제2면(10b) 가장자리에 배열된 볼랜드들(18) 상에 각각 부착된다. 외부접속전극(80)은 솔더 볼 대신에 도전 페이스트, 도전 패턴, 또는, 도전 핀 등 중에서 어느 하나일 수 있다.
본 실시 예에 따른 반도체 패키지는 중앙부에 열 팽창계수가 높은 기판 및 봉지부재가 배치되지 않도록 함으로써 휨 문제를 현저하게 개선할 수 있으며, 따라서, 극박 패키지의 구현이 가능하다.
도 8을 참조하면, 이 실시 예에 따른 반도체 패키지(400)는 도 6에 도시된 반도체 패키지(300)와 비교해서 외부로 노출된 제1반도체칩(20)의 하면 상에 형성된 보호막(90)을 더 포함한다.
보호막은(90)은 더미칩(92)과 마찬가지로 제1반도체칩(20)의 하면이 노출됨에 따라 외부 영향으로부터 제1반도체칩(20)을 보호하기 위해 형성되는 것으로 이해될 수 있으며, 예컨대, 절연물질로 이루어질 수 있다.
그 밖에, 이 실시 예에 따른 반도체 패키지(200)에서의 나머지 구성요소들은 도 6에 도시된 반도체 패키지(300)에서의 그것들과 동일하며, 따라서, 여기서는 동일한 구성요소들에 대해 동일한 도면부호를 부여하되, 중복 설명은 생략한다.
도 9를 참조하면, 이 실시 예에 따른 반도체 패키지(500)는 기판(110), 반도체칩(120), 연결부재(160), 봉지부재(170), 외부접속전극(180) 및 더미칩(190)을 포함한다. 또한, 이 실시 예에 따른 반도체 패키지(500)는 반도체칩(120)의 상면 상에 형성된 보호막(190)을 더 포함한다.
기판(110)은 이전 실시 예들의 그것과 마찬가지로 내측에 윈도우(112)를 구비하며, 상면에 해당하는 제1면(110a) 및 제1면(110a)에 대향하는 제2면(110b)을 갖는다. 기판(110)은 도 3에서와 같은 제2방향(X)으로 그의 양측 가장자리 부분들 각각의 제2면(110b)에 배열된 복수의 본드핑거(116) 및 본드핑거(116) 외측에 배열되는 복수의 볼랜드(118)를 포함한다.
반도체칩(120)은 기판(10)의 제1면(110a)에 대응하는 상면 및 제2면에 대응하는 하면을 구비하며, 또한, 도 3에서와 같은 제2방향(X)으로 그의 양측 가장자리 부분들의 하면들 각각에 배열된 복수의 본딩패드들(122)을 포함한다. 이러한 반도체칩(120)은 그의 본딩패드들(122)이 기판(100)의 윈도우(112) 내에 페이스-다운 타입으로 배치된다.
연결부재(160)은 와이어 본딩 공정을 통해 상호 대응하는 기판(100)의 본드핑거들(116)과 반도체칩(120)의 본딩패드들(122)을 전기적으로 연결하도록 형성된 와이어를 포함한다.
더미칩(192)은 접착부재(150)를 매개로 하여 반도체칩(120)의 하면 상에 부착된다. 이러한 더미칩(92)은 베어 칩일 수 있으며, 외부 영향으로부터 반도체칩(120)을 보호하도록 부착된다. 또한, 더미칩(92)은 연결부재(160)를 포함하여 본딩패드들(122)이 배열된 반도체칩(120)의 제2방향(X)의 양측 가장자리 부분들을 노출하도록 부착된다.
한편, 반도체칩(120)의 상면 상에는 더미칩(192)과 마찬가지로 외부 영향으로부터 반도체칩(120)을 보호하도록 보호막(190)이 형성된다. 보호막(190)은 절연물질로 이루어질 수 있다. 보호막(190)의 상면은 대체로 기판(100)의 제1면(100a)과 동일 평면일 수 있다.
봉지부재(170)는 더미칩(192)의 하면을 덮음이 없이 더미칩(192)의 측면, 연결부재(170), 본드핑거들(116)을 포함한 기판(110)의 가장자리 일부 및 본딩패드들(122)을 포함한 반도체칩(120)의 가장자리를 덮도록 형성된다. 이때, 봉지부재(170)는 기판(110)의 제2면(110b) 가장자리에 배열된 볼랜드(118)는 덮지 않도록 형성된다. 봉지부재(170)는 윈도우(112)에서 기판(110)과 반도체칩(120) 사이 공간을 매립한다. 봉지부재(170)는 에폭시 몰딩 컴파운드(Epoxy Molding Compound)일 수 잇으며, 그의 하면은 더미칩(190)의 하면과 대체로 동일 평면일 수 있다.
외부접속전극(180)은 기판(110)의 제2면(110b) 가장자리에 배열된 볼랜드들(118) 상에 각각 부착된다. 외부접속전극(180)은 솔더 볼일 수 있다.
이와 같은 실시 예에 따른 반도체 패키지는 이전 실시 예들과 마찬가지로 패키지 중앙부에 열 팽창계수가 높은 기판 및 봉지부재가 배치되지 않도록 함으로써 휨 문제를 현저하게 개선할 수 있으며, 따라서, 극박 패키지의 구현이 가능하다.
상술한 반도체 패키지는 다양한 종류의 반도체 장치들 및 이를 구비하는 패키지 모듈에 적용될 수 있다.
도 9는 다양한 실시 예들에 따른 반도체 패키지를 적용한 전자 시스템의 블록도이다.
도시된 바와 같이, 전자 시스템(1000)은 콘트롤러(1100), 입출력장치(1200) 및 메모리장치(1220)를 포함할 수 있다. 콘트롤러(1100), 입출력장치(1200) 및 메모리장치(1220)는 데이터들이 이동하는 통로를 제공하는 버스(1500)를 통하여 결합될 수 있다.
예컨대, 콘트롤러(1100)는 적어도 하나의 마이크로프로세서, 디지털신호프로세서, 마이크로컨트롤러, 그리고 이들과 유사한 기능을 수행할 수 있는 논리소자들 중에서 적어도 어느 하나를 포함할 수 있다. 콘트롤러(1100) 및 메모리장치(1220)는 다양한 실시 예들에 따른 반도체 패키지를 포함할 수 있다. 입출력장치(1200)는 키패드, 키보드 및 표시 장치 등에서 선택된 적어도 하나를 포함할 수 있다.
메모리장치(1220)는 데이터 및/또는 콘트롤러(1100)에 의해 실행되는 명령어 등을 저장할 수 있다. 메모리장치(1220)는 디램과 같은 휘발성 메모리 소자 및/또는 플래시 메모리와 같은 비휘발성 메모리 소자를 포함할 수 있다. 예컨대, 모바일 기기나 데스크 톱 컴퓨터와 같은 정보 처리 시스템에 플래시 메모리가 장착될 수 있다. 이러한 플래시 메모리는 반도체 디스크 장치(SSD)로 구성될 수 있다. 이 경우 전자 시스템(1000)은 대용량의 데이터를 플래시 메모리 시스템에 안정적으로 저장할 수 있다.
이와 같은 전자 시스템(1000)은 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하기 위한 인터페이스(1400)를 더 포함할 수 있다. 인터페이스(1400)는 유무선 형태일 수 있다. 예컨대, 인터페이스(1400)는 안테나 또는 유무선 트랜시버 등을 포함할 수 있다.
한편, 도시하지 않았으나, 전자 시스템(1000)은 응용 칩셋(Application Chipset), 카메라 이미지 프로세서(Camera Image Processor:CIP), 그리고, 입출력 장치 등을 더 포함할 수 있다.
전자 시스템(1000)은 모바일 시스템, 개인용 컴퓨터, 산업용 컴퓨터 또는 다양한 기능을 수행하는 로직 시스템 등으로 구현될 수 있다. 예컨대, 모바일 시스템은 개인 휴대용 정보 단말기(PDA; Personal Digital Assistant), 휴대용 컴퓨터, 웹 타블렛(web tablet), 모바일폰(mobile phone), 스마트폰(smart phone), 무선폰(wireless phone), 랩톱(laptop) 컴퓨터, 메모리 카드, 디지털 뮤직 시스템(digital music system), 그리고, 정보 전송/수신 시스템 중 어느 하나일 수 있다.
전자 시스템(1000)이 무선 통신을 수행할 수 있는 장비인 경우에, 전자 시스템(1000)은 CDMA(Code Division Multiple Access), GSM(Global System for Mobile communication), NADC(North American Digital Cellular), E-TDMA(Enhanced-Time Division Multiple Access), WCDMA(Wideband Code Division Multiple Access), CDMA2000, LTE(Long Term Evolution), Wibro(Wireless Broadband Internet)과 같은 통신 시스템에서 사용될 수 있다.
도 10은 다양한 실시 예에 따른 반도체 패키지를 포함하는 메모리 카드의 블록도이다. 도시된 바와 같이, 다양한 실시 예에 따른 반도체 패키지는 메모리 카드(2000)의 형태로 제공될 수 있다. 일례로, 메모리 카드(2000)는 비휘발성 메모리 소자와 같은 메모리(2100) 및 메모리 콘트롤러(2200)를 포함할 수 있다. 메모리(2100) 및 메모리 콘트롤러(2200)는 데이터를 저장하거나 저장된 데이터를 판독할 수 있다.
메모리(2100)는 전술한 다양한 실시 예들에 따른 반도체 패키지가 적용된 비휘발성 메모리 소자들 중에서 적어도 어느 하나를 포함할 수 있다. 메모리 콘트롤러(2200)는 호스트(2300)의 판독/쓰기 요청에 응답하여 저장된 데이터를 독출하거나, 데이터를 저장하도록 메모리(2100)를 제어할 수 있다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
10,110: 기판 12,112: 윈도우
14,16,116: 본드핑거 18,118: 볼랜드
20: 제1반도체칩 22: 제1본딩패드
30: 제1연결부재 40: 제2반도체칩
42: 제2본딩패드 50,150: 접착부재
52: 하부 접착부재 54: 상부 접착부재
60: 제2연결부재 70: 봉지부재
80,180: 외부접속전극 90,190: 보호막
92,192: 더미칩 100,200,300,400,500: 반도체 패키지

Claims (22)

  1. 내측에 윈도우를 가지며, 상기 윈도우 주변을 따라 제1면에 복수의 제1 및 제2 본드핑거들이 배열된 기판;
    상기 기판의 윈도우 내에 배치되며, 가장자리 부분의 상면에 복수의 제1본딩패드들이 배열된 제1반도체칩;
    상기 제1반도체칩의 제1본딩패드들 및 상기 제1본딩패드들에 인접하여 배열된 상기 기판의 제1본드핑거들을 전기적으로 연결하는 복수의 제1연결부재들;
    상기 제1본딩패드들 및 제1연결부재들을 노출하도록 상기 제1반도체칩의 상면 및 상기 제1반도체칩에 인접한 기판의 제1면 상에 걸쳐 배치되고, 하면 가장자리 부분에 복수의 제2본딩패드들이 배열된 제2반도체칩;
    상기 제2본딩패드들 및 상기 제2본딩패드들에 인접하여 배열된 상기 기판의 제2본드핑거들을 각각 전기적으로 연결하는 복수의 제2연결부재들; 및
    상기 제2반도체칩의 상면을 덮음이 없이 상기 제2반도체칩의 측면을 덮도록 상기 기판의 제1면 상에 형성된 봉지부재;
    를 포함하는 반도체 패키지.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 제1본딩패드들은 제1방향의 양측 가장자리 부분들의 상면들 각각에 배열되고, 상기 제2본딩패드들은 상기 제1방향에 수직하는 제2방향의 양측 가장자리 부분들의 하면들 각각에 배열된 것을 특징으로 하는 반도체 패키지.
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 제1연결부재는 범프를 포함하고, 상기 제2연결부재는 금속 와이어를 포함하는 것을 특징으로 하는 반도체 패키지.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 봉지부재는 상기 윈도에서의 기판과 제1반도체칩 사이 공간에도 형성된 것을 특징으로 하는 반도체 패키지.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 제1반도체칩과 상기 제2반도체칩 사이에 개재된 접착부재를 더 포함하는 것을 특징으로 하는 반도체 패키지.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 제1반도체칩의 노출된 하면 및 상기 제2반도체칩의 노출된 상면 상에 각각 부착된 보호막들을 더 포함하는 것을 특징으로 하는 반도체 패키지.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 기판의 제1면에 대향하는 제2면 상에 배열된 복수의 볼랜드; 및
    상기 볼랜드 상에 각각 부착된 외부접속전극;
    을 더 포함하는 것을 특징으로 하는 반도체 패키지.
  8. 내측에 윈도우를 가지며, 상기 윈도우 주변을 따라 제1면에 복수의 제1 및 제2 본드핑거들이 배열된 기판;
    상기 기판의 윈도우 내에 배치되며, 가장자리 부분의 상면에 복수의 제1본딩패드들이 배열된 제1반도체칩;
    상기 제1반도체칩의 제1본딩패드들 및 상기 제1본딩패드들에 인접하여 배열된 상기 기판의 제1본딩핑거들을 전기적으로 연결하는 복수의 제1연결부재들;
    상기 제1본딩패드들 및 제1연결부재들을 노출하도록 상기 기판의 윈도우 영역 내의 상기 제1반도체칩 상에 배치되며, 가장자리 부분의 상면에 복수의 제2본딩패드들이 배열된 제2반도체칩;
    상기 제2본딩패드들 및 상기 제2본딩패드들에 인접하여 배열된 제2본드핑거들을 전기적으로 연결하는 복수의 제2연결부재들;
    상기 제2본딩패드들이 배열된 상기 제2반도체칩의 가장자리 부분을 노출하도록 상기 제2반도체칩 상에 배치된 더미칩; 및
    상기 더미칩의 상면을 덮음이 없이 상기 더미칩의 측면과 제2반도체칩의 제2본딩패드들 및 제2연결부재들을 덮도록 상기 기판의 제1면 상에 형성된 봉지부재;
    를 포함하는 반도체 패키지.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제 8 항에 있어서,
    상기 제1본딩패드들은 제1방향의 양측 가장자리 부분들의 상면들 각각에 배열되고, 상기 제2본딩패드들은 상기 제1방향에 수직하는 제2방향의 양측 가장자리 부분들의 상면들 각각에 배열된 것을 특징으로 하는 반도체 패키지.
  10. ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈
    제 8 항에 있어서,
    상기 봉지부재는 상기 윈도우에서의 상기 기판과 상기 제1반도체칩 및 제2반도체칩 사이 공간에도 형성된 것을 특징으로 하는 반도체 패키지.
  11. ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈
    제 8 항에 있어서,
    상기 제1 및 제2 연결부재는 와이어를 포함하는 것을 특징으로 하는 반도체 패키지.
  12. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈
    제 8 항에 있어서,
    상기 제1반도체칩과 제2반도체칩 사이에 개재된 하부 접착부재; 및
    상기 제2반도체칩과 더미칩 사이에 개재된 상부 접착부재;
    를 더 포함하는 것을 특징으로 하는 반도체 패키지.
  13. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈
    제 8 항에 있어서,
    상기 제1반도체칩의 하면 상에 부착된 보호막을 더 포함하는 것을 특징으로 하는 반도체 패키지.
  14. ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈
    제 8 항에 있어서,
    상기 기판의 제1면에 대향하는 제2면 상에 배열된 복수의 볼랜드; 및
    상기 볼랜드 상에 각각 부착된 외부접속전극;
    을 더 포함하는 것을 특징으로 하는 반도체 패키지.
  15. 내측에 윈도우를 가지며, 상기 윈도우 주변을 따라 제2면에 복수의 본드핑거들이 배열된 기판;
    상기 기판의 윈도우 내에 배치되고, 하면 가장자리에 본딩패드들이 배열된 반도체칩;
    상기 본딩패드들을 노출하도록 상기 반도체칩의 하면 상에 부착된 더미칩;
    상기 기판의 본드핑거들 및 상기 반도체칩의 본딩패드들을 전기적으로 연결하는 복수의 연결부재; 및
    상기 더미칩의 측면과 연결부재 및 본딩패드들을 덮도록 상기 기판 제2면의 일부분 상에 형성된 봉지부재;
    를 포함하는 반도체 패키지.
  16. ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈
    제 15 항에 있어서,
    상기 본딩패드들은 양측 가장자리 부분들의 하면들 각각에 배열된 것을 특징으로 하는 반도체 패키지.
  17. ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈
    제 15 항에 있어서,
    상기 봉지부재는 상기 윈도우에서의 상기 기판과 반도체칩 사이 공간에도 형성된 것을 특징으로 하는 반도체 패키지.
  18. ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈
    제 15 항에 있어서,
    상기 반도체칩의 노출된 상면 상에 부착된 보호막을 더 포함하는 것을 특징으로 하는 반도체 패키지.
  19. ◈청구항 19은(는) 설정등록료 납부시 포기되었습니다.◈
    제 15 항에 있어서,
    상기 연결부재를 와이어를 포함하는 것을 특징으로 하는 반도체 패키지.
  20. ◈청구항 20은(는) 설정등록료 납부시 포기되었습니다.◈
    제 15 항에 있어서,
    상기 봉지부재가 형성되지 않은 상기 기판의 제1면 부분 상에 배열된 복수의 볼랜드; 및
    상기 볼랜드 상에 각각 부착된 외부접속전극;
    을 더 포함하는 것을 특징으로 하는 반도체 패키지.
  21. 버스에 의해 결합된 콘트롤러, 인터페이스, 입출력장치 및 메모리장치를 포함하고,
    상기 콘트롤러 및 메모리장치는, 내측에 윈도우를 가지며, 상기 윈도우 주변을 따라 제1면에 복수의 제1 및 제2 본드핑거들이 배열된 기판; 상기 기판의 윈도우 내에 배치되며, 가장자리 부분의 상면에 복수의 제1본딩패드들이 배열된 제1반도체칩; 상기 제1반도체칩의 제1본딩패드들 및 상기 제1본딩패드들에 인접하여 배열된 상기 기판의 제1본드핑거들을 전기적으로 연결하는 복수의 제1연결부재들; 상기 제1본딩패드들 및 제1연결부재들을 노출하도록 상기 제1반도체칩의 상면 및 상기 제1반도체칩에 인접한 기판의 제1면 상에 걸쳐 배치되고, 하면 가장자리 부분에 복수의 제2본딩패드들이 배열된 제2반도체칩; 상기 제2본딩패드들 및 상기 제2본딩패드들에 인접하여 배열된 상기 기판의 제2본드핑거들을 각각 전기적으로 연결하는 복수의 제2연결부재들; 및 상기 제2반도체칩의 상면을 덮음이 없이 상기 제2반도체칩의 측면을 덮도록 상기 기판의 제1면 상에 형성된 봉지부재;를 구비한 반도체 패키지를 포함하는 전자 시스템.
  22. 반도체 패키지를 구비한 메모리; 및 상기 메모리를 제어하는 메모리 콘트롤러;를 포함하며,
    상기 반도체 패키지는, 내측에 윈도우를 가지며, 상기 윈도우 주변을 따라 제1면에 복수의 제1 및 제2 본드핑거들이 배열된 기판; 상기 기판의 윈도우 내에 배치되며, 가장자리 부분의 상면에 복수의 제1본딩패드들이 배열된 제1반도체칩; 상기 제1반도체칩의 제1본딩패드들 및 상기 제1본딩패드들에 인접하여 배열된 상기 기판의 제1본드핑거들을 전기적으로 연결하는 복수의 제1연결부재들; 상기 제1본딩패드들 및 제1연결부재들을 노출하도록 상기 제1반도체칩의 상면 및 상기 제1반도체칩에 인접한 기판의 제1면 상에 걸쳐 배치되고, 하면 가장자리 부분에 복수의 제2본딩패드들이 배열된 제2반도체칩; 상기 제2본딩패드들 및 상기 제2본딩패드들에 인접하여 배열된 상기 기판의 제2본드핑거들을 각각 전기적으로 연결하는 복수의 제2연결부재들; 및 상기 제2반도체칩의 상면을 덮음이 없이 상기 제2반도체칩의 측면을 덮도록 상기 기판의 제1면 상에 형성된 봉지부재;를 포함하는 메모리 카드.
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