KR20140085874A - 적층 반도체 패키지 - Google Patents

적층 반도체 패키지 Download PDF

Info

Publication number
KR20140085874A
KR20140085874A KR1020120155677A KR20120155677A KR20140085874A KR 20140085874 A KR20140085874 A KR 20140085874A KR 1020120155677 A KR1020120155677 A KR 1020120155677A KR 20120155677 A KR20120155677 A KR 20120155677A KR 20140085874 A KR20140085874 A KR 20140085874A
Authority
KR
South Korea
Prior art keywords
semiconductor
semiconductor chip
electrode pattern
stacked
electrodes
Prior art date
Application number
KR1020120155677A
Other languages
English (en)
Inventor
강태민
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020120155677A priority Critical patent/KR20140085874A/ko
Publication of KR20140085874A publication Critical patent/KR20140085874A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/367—Cooling facilitated by shape of device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/373—Cooling facilitated by selection of materials for the device or materials for thermal expansion adaptation, e.g. carbon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73257—Bump and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA

Abstract

본 기술은 적층 반도체 패키지를 포함한다. 본 기술에 포함된 적층 반도체 패키지는, 상호 적층되며 각각의 하부면에 제1 전극 패턴이 형성되고 각각의 상부면에 상기 제1 전극 패턴에 대응되는 제2 전극 패턴이 형성된 복수의 반도체 칩들과, 상기 적층된 반도체 칩들 사이에 개재된 절연 부재 및 전계에 의하여 상기 절연 부재 내부에서 이동되어 상부에 적층된 반도체 칩의 제1 전극 패턴과 하부에 적층된 반도체 칩의 제2 전극 패턴을 연결하는 유동성 도전 입자들로 이루어진 열전달체를 포함하는 제1 접착 부재를 포함한다.

Description

적층 반도체 패키지{STACKED SEMICONDUCTOR PACKAGE}
본 발명은 반도체 패키지에 관한 것으로, 보다 상세하게는 복수개의 반도체 칩들이 적층된 구조의 적층 반도체 패키지에 관한 것이다.
전자기기의 고기능화 및 경박단소화의 추세에 따라서 반도체 패키지도 다기능화 및 소형화되고 있으며, 그 일환으로 하나의 패키지 내에 복수개의 반도체 칩들이 적층된 구조를 갖는 적층 반도체 패키지가 제안되었다.
이러한 적층 반도체 패키지는 데이터 용량 향상 및 소형화의 장점이 있지만, 적층된 반도체 칩들이 접착제를 매개로 서로 밀착된 상태로 부착되어 있고 접착제의 열전도도가 매우 낮기 때문에 반도체 칩에서 발생된 열이 제대로 방출되지 못하며, 그 결과 반도체 칩에 형성된 반도체 소자에 써멀 데미지(thermal damage)가 가해져 반도체 소자의 성능 및 신뢰성이 저하되는 문제점이 있다.
본 발명의 실시예들은 방열 특성을 향상시킬 수 있는 적층 반도체 패키지를 제공한다.
본 발명의 일 실시예에 따른 적층 반도체 패키지는, 상호 적층되며 각각의 하부면에 제1 전극 패턴이 형성되고 각각의 상부면에 상기 제1 전극 패턴에 대응되는 제2 전극 패턴이 형성된 복수의 반도체 칩들과, 상기 적층된 반도체 칩들 사이에 개재된 절연 부재 및 전계에 의하여 상기 절연 부재 내부에서 이동되어 상부에 적층된 반도체 칩의 제1 전극 패턴과 하부에 적층된 반도체 칩의 제2 전극 패턴을 연결하는 유동성 도전 입자들로 이루어진 열전달체를 포함하는 제1 접착 부재를 포함한다.
상기 유동성 도전 입자는 제1 극성을 갖는 제1 극성부 및 상기 제1 극성과 반대 극성인 제2 극성을 갖는 제2 극성부를 가질 수 있다. 예컨데, 상기 유동성 도전 입자는 (+) 극성부 및 (-) 극성부를 갖는 전기 유동성 도전 입자, N 극성부 및 S극성부를 갖는 자기 유동성 도전 입자 중 어느 하나를 포함할 수 있다.
상기 제1,제2 전극 패턴은 다수의 불연속적인 섬(island) 형상 또는 매쉬(mesh) 형상을 가질 수 있다.
상기 각각의 반도체 칩들은 상기 상부면 및 하부면을 관통하는 관통 전극들을 더 포함하며, 상기 반도체 칩들은 각각의 관통 전극들이 연결되도록 적층될 수 있다.
상기 적층 반도체 패키지는 상기 적층된 반도체 칩들의 관통 전극들 사이에 형성되어, 상부 반도체 칩의 관통 전극들과 하부 반도체 칩의 관통 전극들을 전기적으로 연결하는 제1 전도성 연결 부재를 더 포함할 수 있다. 상기 제1 전도성 연결 부재는 범프, 솔더볼 중 어느 하나를 포함할 수 있다.
상기 각각의 반도체 칩들은, 상기 관통 전극들 중 제1 극성을 갖는 제1 전원이 인가되는 관통 전극과 상기 제1 전극 패턴을 전기적으로 연결하는 제1 연결 배선과, 상기 관통 전극들 중 상기 제1 극성과 반대인 제2 극성 갖는 제2 전원이 인가되는 관통 전극과 상기 제2 전극 패턴을 전기적으로 연결하는 제2 연결 배선을 더 포함할 수 있다.
상기 적층 반도체 패키지는, 상기 적층된 반도체 칩들 중 최하부 반도체 칩의 관통 전극들과 각각 전기적으로 연결된 접속 전극들을 갖는 구조체를 더 포함할 수 있다. 그 외에, 상기 적층 반도체 패키지는, 상기 최하부 반도체 칩의 관통 전극들과 상기 구조체의 접속 전극들을 전기적으로 연결하는 제2 전도성 연결 부재와, 상기 최하부 반도체 칩의 하부면과 상기 구조체의 상부면을 부착하는 제2 접착 부재를 더 포함할 수 있다.
한편, 상기 적층 반도체 패키지는 상기 적층된 반도체 칩들 중 최하부 반도체 칩의 하부면 상에 상기 최하부 반도체 칩의 관통 전극들을 노출하도록 형성된 제1 절연막과, 상기 제1 절연막 상에 형성되며 상기 제1 절연막을 통해 노출된 관통 전극들과 각각 전기적으로 연결된 재배선들과, 상기 재배선들을 포함한 제1 절연막 상에 형성되며 상기 각각의 재배선들의 일부분을 노출하는 제2 절연막을 더 포함할 수 있다. 그 외에, 상기 적층 반도체 패키지는 상기 제2 절연막에 의해 노출된 상기 각각의 재배선들에 부착된 외부접속단자를 더 포함할 수 있다.
상기 각각의 반도체 칩들은 상기 상부면에 형성된 본딩 패드들을 더 포함할 수 있다.
상기 각각의 반도체 칩들은 상기 본딩 패드들 중 제1 극성을 갖는 제1 전원이 인가되는 본딩 패드와 상기 제1 전극 패턴을 전기적으로 연결하는 제1 연결 배선과, 상기 본딩 패드들 중 상기 제1 극성과 반대인 제2 극성 갖는 제2 전원이 인가되는 본딩 패드와 상기 제2 전극 패턴을 전기적으로 연결하는 제2 연결 배선을 더 포함할 수 있다.
상기 제1 연결 배선은 상기 반도체 칩의 상부면 및 하부면을 관통하고 상기 제1 전원이 인가되는 본딩 패드와 전기적으로 연결된 관통 비아와, 상기 반도체 칩의 하부면 상에 형성되고 상기 관통 비아와 상기 제1 전극 패턴을 연결하는 트레이스를 포함할 수 있다. 한편, 상기 제1 연결 배선은 상기 반도체 칩의 측면을 통해 상기 반도체 칩의 상부면 및 하부면으로 연장되며 일단부는 상기 제1 전원이 인가되는 본딩 패드와 연결되고 상기 일단부와 대향하는 타단부는 상기 제1 전극 패턴과 연결된 트레이스를 포함할 수 있다.
그리고, 상기 제2 연결 배선은 상기 반도체 칩의 상부면 상에 형성될 수 있다.
상기 적층 반도체 패키지는 상기 적층된 반도체 칩들 중 최하부 반도체 칩의 하부면을 지지하며, 상기 반도체 칩들의 본딩 패드들과 전기적으로 연결된 접속 전극들 갖는 구조체를 더 포함할 수 있다. 그 외에, 상기 적층 반도체 패키지는 상기 구조체의 접속 전극들과 상기 반도체 칩들의 본딩 패드들을 전기적으로 연결하는 전도성 연결 부재를 더 포함할 수 있다. 예컨데, 상기 전도성 연결 부재는 와이어를 포함할 수 있다.
본 기술에 따르면, 적층된 반도체 칩들 사이에 형성된 접착 부재에 상, 하 반도체 칩들간 연결하는 유동성 도전 입자들로 이루어진 열전달체가 형성되므로 접착 부재의 열전도가 증가되어 방열 특성이 향상된다. 따라서, 써멀 데미지에 의한 반도체 소자의 성능 및 신뢰성 저하가 방지된다.
도 1은 본 발명의 제1 실시예에 따른 적층 반도체 패키지를 도시한 단면도이다.
도 2는 도 1에 도시된 반도체 칩의 하부면을 도시한 평면도이다.
도 3은 도 1에 도시된 반도체 칩의 상부면을 도시한 평면도이다.
도 4 및 도 5는 전계 인가에 따른 유동성 도전 입자의 재배열 과정을 나타낸 도면들이다.
도 6은 본 발명의 제2 실시예에 따른 적층 반도체 패키지를 도시한 단면도이다.
도 7은 본 발명의 제3 실시예에 따른 적층 반도체 패키지를 도시한 단면도이다.
도 8은 도 7에 도시된 반도체 칩의 하부면을 도시한 평면도이다.
도 9는 도 7에 도시된 반도체 칩의 상부면을 도시한 평면도이다.
도 10은 본 발명의 제4 실시예에 따른 적층 반도체 패키지를 도시한 단면도이다.
도 11은 본 발명의 실시예들에 따른 적층 반도체 패키지를 구비한 전자 장치를 도시한 사시도이다.
도 12는 본 발명의 실시예들에 따른 적층 반도체 패키지를 포함하는 전자 시스템의 예를 보여주는 블럭도이다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하도록 한다.
도 1은 본 발명의 제1 실시예에 따른 적층 반도체 패키지를 도시한 단면도이고, 도 2는 도 1에 도시된 반도체 칩의 하부면을 도시한 평면도이고, 도 3은 도 1에 도시된 반도체 칩의 상부면을 도시한 평면도이다.
도 1을 참조하면, 제1 실시예에 따른 적층 반도체 패키지는 상호 적층된 다수의 반도체 칩(100)들 및 제1 접착 부재(200)를 포함한다. 그 외에, 제1 실시예에 따른 적층 반도체 패키지는 구조체(300), 제1, 제2 전도성 연결 부재(410, 420), 제2 접착 부재(500) 및 몰드부(600)를 더 포함할 수 있다.
다수의 반도체 칩(100)들은 제1 접착 부재(200)의 개재하에 상호 적층된다. 본 실시예에서는 3개의 반도체 칩(100)들이 제1 접착 부재(200)의 개재하에 상호 적층되어 있다.
도 1 내지 도 3을 참조하면, 각각의 반도체 칩(100)들은 하부면(101), 하부면(101)과 대향하는 상부면(102), 하부면(101) 및 상부면(102)을 연결하는 측면(103)들을 가지며, 회로부(110), 본딩 패드(120)들, 관통 전극(130)들, 제1, 제2 전극 패턴(140, 150) 및 제1, 제2 연결 배선(160, 170)을 포함한다.
회로부(110)는 반도체 칩(100)의 내부에 형성되며, 예컨데 이미지 센서, 메모리 반도체, 시스템 반도체, 수동 소자, 능동 소자 및 센서 반도체로 이루어진 군으로부터 선택된 적어도 하나 이상을 포함할 수 있다. 본딩 패드(120)들은 외부와의 연결을 위한 회로부(110)의 전기적 접점으로써 반도체 칩(100)의 하부면(101)에 형성되며 회로부(110)와 전기적으로 연결된다.
본 실시예에서 본딩 패드(120)들은 평면상에서 보았을 때 반도체 칩(100)의 하부면(101) 중심부를 따라서 형성된다. 즉, 본 실시예에 따른 반도체 칩(100)은 센터 패드형 구조를 갖는다. 한편, 본 실시예와 달리 본딩 패드(120)들은 평면상에서 보았을 때 반도체 칩(100)의 하부면(101) 가장자리를 따라서 형성될 수도 있다. 즉, 반도체 칩(100)은 에지 패드형 구조를 가질 수도 있다.
관통 전극(130)들은 반도체 칩(100)의 하부면(101) 및 상부면(102)을 관통하고, 본딩 패드(120)들과 각각 전기적으로 연결된다. 본 실시예에서, 각각의 관통 전극(130)들은 본딩 패드(120)들을 관통하며 본딩 패드(120)들과 직접 연결된다. 한편, 도시하지 않았지만 관통 전극(130)들은 본딩 패드(120)들을 관통하지 않을 수도 있으며, 이 경우 각각의 관통 전극(130)들은 반도체 칩(100) 내부에 형성된 배선층(미도시)을 통하여 본딩 패드(120)들과 전기적으로 연결될 수 있다.
반도체 칩(100)들은 각각의 관통 전극(130)들이 연결되도록 적층된다.
제1 전극 패턴(140)은 반도체 칩(100)의 하부면(101)에 형성되고, 제2 전극 패턴(150)은 반도체 칩(100)의 상부면(102)에 제1 전극 패턴(140)에 대응하도록 형성된다.
본 실시예에서, 제1,제2 전극 패턴(140,150)은 다수의 불연속적인 섬(island) 형상을 갖는다. 한편, 본 실시예와 달리 제1,제2 전극 패턴(140,150)은 매쉬(mesh) 형상을 가질 수도 있다.
제1 연결 배선(160)은 반도체 칩(100)의 하부면(101) 상에 형성되며, 관통 전극(130)들 중 제1 극성을 갖는 제1 전원, 예컨데 (+) 전원이 인가되는 관통 전극(130)과 제1 전극 패턴(140)을 전기적으로 연결한다. 제2 연결 배선(170)은 반도체 칩(100)의 상부면(102) 상에 형성되며, 관통 전극(130)들 중 제1 극성과 반대 극성인 제2 극성을 갖는 제2 전원, 예컨데 (-) 전원이 인가되는 관통 전극(130)과 제2 전극 패턴(150)을 전기적으로 연결한다.
도 1을 다시 참조하면, 제1 접착 부재(200)는 예를 들어 필름 형상을 가지며, 절연 부재(210) 및 열전달체(220)를 포함한다.
절연 부재(210)는 상, 하 반도체 칩(100)들 간을 부착하기 위한 접착 물질을 포함한다. 그 외에, 절연 부재(210)는 후술되는 유동성 도전 입자(221)들의 이동성을 증가시키기 위해 열에 의하여 점도가 감소되는 합성수지 물질을 더 포함할 수 있다.
열전달체(220)는 절연 부재(210)의 내부에 배치되며 전계에 의하여 절연 부재(210)의 내부에서 이동되어 상부 반도체 칩(100)의 제1 전극 패턴(140)과 하부 반도체 칩(100)의 제2 전극 패턴(150)을 전기적으로 연결하는 유동성 도전 입자들(221)들로 구성된다.
유동성 도전 입자(221)들은 전계에 의하여 절연 부재(210) 내에서 재배열되는 특성을 갖는다. 유동성 도전 입자(221)들이 전계에 의하여 절연 부재(210) 내에서 재배열되도록 하기 위하여, 유동성 도전 입자(221)들은 극성을 갖는다. 즉, 유동성 도전 입자(221)는 제1 극성을 갖는 제1 극성부 및 상기 제1 극성과 반대 극성인 제2 극성을 갖는 제2 극성부를 갖는다. 본 실시예에서, 유동성 도전 입자(221)는 (+) 극성부 및 (-) 극성부를 갖는 전기 유동성 도전 입자로 구성된다.
한편, 본 실시예와 달리 유동성 도전 입자(221)는 N 극성부 및 S 극성부를 갖는 자기 유동성 도전 입자로 구성될 수도 있다. 자기 유동성 도전 입자는 강자성을 띠는 입자로, 예컨데 CoFe2O4 및 MnFe2O4 등의 페라이트(Ferrite), 산화철(Fe2O3, Fe3O4) 및 이들의 합금을 포함할 수 있다.
구조체(300)는 최하부 반도체 칩(100)의 하부면(101)과 마주하는 상부면(301)에 최하부 반도체 칩(100)의 관통 전극(130)들과 전기적으로 연결된 접속 전극(310)들을 갖는다. 본 실시예에서, 구조체(300)는 인쇄회로기판(Printed Circuit Board, PCB)으로 구성된다.
제1 전도성 연결 부재(410)는 적층된 반도체 칩(100)들의 관통 전극(130)들 사이에 형성되어, 상, 하 반도체 칩(100)들의 관통 전극들(130)을 전기적으로 연결한다.
제2 전도성 연결 부재(420)는 최하부 반도체 칩(100)의 관통 전극(130)들과 구조체(300)의 접속 전극(310)들 사이에 형성되어, 최하부 반도체 칩(100)의 관통 전극(130)들과 구조체(300)의 접속 전극(310)들을 전기적으로 연결한다. 그리고, 제2 접착 부재(500)는 최하부 반도체 칩(100)의 하부면(101)과 구조체(300)의 상부면(301) 사이에 형성되어 최하부 반도체 칩(100)의 하부면(101)과 구조체(300)의 상부면(301) 간을 부착한다. 제1, 제2 전도성 연결 부재(410, 420)는 범프 또는 솔더볼을 포함할 수 있고, 제2 접착 부재(500)는 비전도성 필름(NCF), 비전도성 페이스트(NCP) 및 폴리머(polymer) 중 어느 하나를 포함할 수 있다.
그리고, 몰드부(600)는 적층된 반도체 칩(100)들을 포함한 구조체(300)의 상부면(301) 상에 형성되어 적층된 반도체 칩(100)들을 몰딩한다. 몰드부(600)는 에폭시 몰드 컴파운드(Epoxy Mold Compounf, EMC)를 포함할 수 있다.
도 1을 통해 설명된 실시예에서는, 구조체(300)가 인쇄회로기판(PCB)인 경우를 나타내었으나, 구조체(300)는 반도체 패키지(semiconductor package) 또는 인터포저(interposer)일 수도 있다.
도 4 및 도 5는 전계 인가에 따른 유동성 도전 입자의 재배열 과정을 나타낸 도면들이다.
도 4를 참조하면, 반도체 칩(100)들의 제1,제2 전극 패턴(140, 150)에 전원이 인가되지 않은 초기 상태에서 유동성 도전 입자(221)들은 절연 부재(210)의 내부에 불규칙하게 배치된다.
도 5를 참조하면, 유동성 도전 입자(221)에 전계를 인가하기 위하여 구조체(300)로부터의 (+) 전원 및 (-) 전원이 관통 전극(130)들, 제1, 제2 전도성 연결 부재(410,420) 및 제1, 제2 연결 배선(160,170)을 통해 각 반도체 칩(100)들의 제1 전극 패턴(140) 및 제2 전극 패턴(150)에 인가된다. 도 5에서 점선은 (+) 전원의 전달 경로를 나타내고, 실선은 (-) 전원의 전달 경로를 나타낸다.
이에 따라, (+) 전원이 인가된 상부 반도체 칩(100)의 제1 전극 패턴(140)에서 (-) 전원이 인가된 하부 반도체 칩(100)의 제2 전극 패턴(150)으로 향하는 전계(E-field)가 형성되고, 이 전계(E-field)의 영향으로 절연 부재(210) 내부의 유동성 입자(221)들이 상부 반도체 칩(100)의 제1 전극 패턴(140)과 하부 반도체 칩(100)의 제2 전극 패턴(150) 사이로 이동 및 배열되어 상부 반도체 칩(100)의 제1 전극 패턴(140)과 하부 반도체 칩(100)의 제2 전극 패턴(150)을 연결하는 열전달 경로, 즉, 열전달체(220)가 형성된다. 이때, 유동성 도전 입자(221)가 쉽게 이동될 수 있도록 제1 접착 부재(200)는 소정 온도에서 가열될 수 있다.
상기 열전달체(220)에 의하여 제1 접착 부재(200)의 열전도도가 증가되며, 이에 따라 적층 반도체 패키지의 방열 특성이 향상되어 써멀 데미지에 의한 반도체 소자의 성능 및 신뢰성 저하가 방지된다.
도 6은 본 발명의 제2 실시예에 따른 적층 반도체 패키지를 도시한 단면도이다.
본 발명의 제2 실시예에 따른 적층 반도체 패키지는, 도 1 내지 도 3을 참조로 하여 설명된 제1 실시예에 따른 적층 반도체 패키지에서 구조체(300), 제2 전도성 연결 부재(420), 제2 접착 부재(500) 및 몰드부(600) 대신에 제1,제2 절연막(700, 720), 재배선(800) 및 외부접속단자(900)들을 포함하는 구성을 갖는다. 즉, 제1,제2 절연막(700, 720), 재배선(800)들 및 외부접속단자(900)들을 제외하면 도 1 내지 도 3을 참조로 하여 설명된 제1 실시예에 따른 적층 반도체 패키지와 실질적으로 동일한 구성을 갖는다. 따라서, 동일한 구성요소에 대한 중복된 설명은 생략하기로 하며, 동일한 구성요소에 대해서는 동일한 명칭 및 동일한 참조 부호를 부여하기로 한다.
도 6을 참조하면, 제1 절연막(700)은 최하부 반도체 칩(100)의 하부면(101) 상에 최하부 반도체 칩(100)의 관통 전극(130)들을 노출하도록 형성된다. 재배선(800)들은 제1 절연막(700) 상에 형성되며 최하부 반도체 칩(100)의 관통 전극(130)들과 각각 전기적으로 연결된다. 제2 절연막(720)은 재배선(800)들을 포함한 제1 절연막(700) 상에 각각의 재배선(800)들의 일부분을 노출하도록 형성된다. 그리고, 외부접속단자(900)들은 제2 절연막(720)에 의해 노출된 재배선(800)들 상에 각각 부착된다.
도 7은 본 발명의 제3 실시예에 따른 적층 반도체 패키지를 도시한 단면도이고, 도 8은 도 7에 도시된 반도체 칩의 하부면을 도시한 평면도이고, 도 9는 도 7에 도시된 반도체 칩의 상부면을 도시한 평면도이다.
본 발명의 제3 실시예에 따른 적층 반도체 패키지는, 제1 실시예에 따른 적층 반도체 패키지와 달리 반도체 칩(100)들의 구조가 변경되고, 반도체 칩(100)들과 구조체(300)가 와이어로 이루어진 전도성 연결 부재(400)를 통해 연결된 구성을 갖는다. 즉, 반도체 칩(100)들 및 전도성 연결 부재(400)를 제외하면 도 1 내지 도 3을 참조로 하여 설명된 제1 실시예에 따른 적층 반도체 패키지와 실질적으로 동일한 구성을 갖는다. 따라서, 동일한 구성요소에 대한 중복된 설명은 생략하기로 하며, 동일한 구성요소에 대해서는 동일한 명칭 및 동일한 참조 부호를 부여하기로 한다.
도 7을 참조하면, 본 발명의 제3 실시예에 따른 적층 반도체 패키지는 상호 적층된 복수의 반도체 칩(100)들 및 제1 접착 부재(200)를 포함한다. 그 외에, 본 발명의 제3 실시예에 따른 적층 반도체 패키지는 구조체(300), 전도성 연결 부재(400), 제2 접착 부재(500) 및 몰드부(600)를 더 포함할 수 있다.
본 실시예에서, 각각의 반도체 칩(100)들은 제1 접착 부재(200)의 개재하에 상호 적층된다.
각각의 반도체 칩(100)들은 하부면(101), 하부면(101)과 대향하는 상부면(102), 하부면(101) 및 상부면(102)을 연결하는 측면(103)들을 가지며, 회로부(110), 본딩 패드(120)들, 제1, 제2 전극 패턴(140, 150), 제1, 제2 연결 배선(160, 170)을 포함한다.
회로부(110)는 반도체 칩(100)의 내부에 형성되며, 예컨데 이미지 센서, 메모리 반도체, 시스템 반도체, 수동 소자, 능동 소자 및 센서 반도체로 이루어진 군으로부터 선택된 적어도 하나 이상을 포함할 수 있다.
도 7 내지 도 9를 참조하면, 본딩 패드(120)들은 외부와의 연결을 위한 회로부(110)의 전기적 접점으로써 반도체 칩(100)의 상부면(102)에 형성된다. 본 실시예에서 본딩 패드(120)들은, 평면상에서 보았을 때 반도체 칩(100)의 상부면(102) 가장자리를 따라서 형성된다. 즉, 본 실시예에 따른 반도체 칩(100)은 에지 패드형 구조를 갖는다.
제1 전극 패턴(140)은 반도체 칩(100)의 하부면(101)에 형성되고, 제2 전극 패턴(150)은 반도체 칩(100)의 상부면(102)에 제1 전극 패턴(140)에 대응하도록 형성된다. 본 실시예에서, 제1,제2 전극 패턴(140,150)은 다수의 불연속적인 섬(island) 형상을 갖는다. 한편, 본 실시예에와 달리 제1,제2 전극 패턴(140,150)은 매쉬(mesh) 형상을 가질 수도 있다.
제1 연결 배선(160)은 관통 비아(161) 및 트레이스(162)를 포함한다. 관통 비아(161)는 반도체 칩(100)의 하부면(101) 및 상부면(102)을 관통하여 본딩 패드(120)들 중 제1 극성을 갖는 제1 전원, 예컨데 (+) 전원이 인가되는 본딩 패드(120)와 전기적으로 연결된다. 본 실시예에서, 관통 비아(161)는 (+) 전원이 인가되는 본딩 패드(120)를 관통하고 (+) 전원이 인가되는 본딩 패드(120)와 직접 연결된다. 한편, 도시하지 않았지만 관통 비아(161)는 본딩 패드(120)를 관통하지 않을 수도 있으며, 이 경우 관통 비아(161)는 반도체 칩(100) 내부에 형성된 배선층(미도시)을 통하여 (+) 전원이 인가되는 본딩 패드(120)와 전기적으로 연결될 수 있다. 트레이스(162)는 반도체 칩(100)의 하부면(101) 상에 형성되며 관통 비아(161)와 제1 전극 패턴(140)을 전기적으로 연결한다.
제2 연결 배선(170)은 반도체 칩(100)의 상부면(102) 상에 형성되며 관통 전극(130)들 중 제1 극성과 반대 극성인 제2 극성을 갖는 제2 전원, 예컨데 (-) 전원이 인가되는 본딩 패드(120)와 제2 전극 패턴(150)을 전기적으로 연결한다.
전도성 연결 부재(400)는 반도체 칩(100)들의 본딩 패드(120)들과 구조체(300)의 접속 전극(310)들을 전기적으로 연결한다. 본 실시예에서, 전도성 연결 부재(400)는 와이어로 형성된다.
도 10은 본 발명의 제4 실시예에 따른 적층 반도체 패키지를 도시한 단면도이다.
본 발명의 제4 실시예에 따른 적층 반도체 패키지는, 앞서 도 9를 참조로 하여 설명된 제3 실시예에 따른 적층 반도체 패키지와 달리 반도체 칩(100)들의 제1 연결 배선(160)의 형태가 변경된 구성을 갖는다. 즉, 제1 연결 배선(160)을 제외하면 도 9를 참조로 하여 설명된 제3 실시예에 따른 적층 반도체 패키지와 실질적으로 동일한 구성을 갖는다. 따라서, 동일한 구성요소에 대한 중복된 설명은 생략하기로 하며, 동일한 구성요소에 대해서는 동일한 명칭 및 동일한 참조 부호를 부여하기로 한다.
도 10을 참조하면, 본 실시예에서 제1 연결 배선(160)은 각각의 반도체 칩(100)의 측면(103)을 통하여 각각의 반도체 칩(100)들의 하부면(101) 및 상부면(102)으로 연장되며 일단부는 제1 전원, 즉 (+) 전원이 인가된 본딩 패드(120)와 연결되고, 일단부와 대향하는 타단부는 제1 전극 패턴(140)과 연결된 트레이스로 구성된다.
상술한 실시예들에 따른 적층 반도체 패키지는 다양한 전자 장치에 적용될 수 있다.
도 11은 본 발명의 실시예들에 따른 적층 반도체 패키지를 구비한 전자 장치를 도시한 사시도이다.
도 11을 참조하면, 본 발명의 실시예들에 따른 적층 반도체 패키지는 휴대폰과 같은 전자 장치(1000)에 응용될 수 있다. 본 실시예들의 적층 반도체 패키지는 방열 특성이 우수하므로, 전자 장치(1000)의 신뢰성 개선에 유리하다. 전자 장치는 도 11에 도시된 휴대폰에 한정되는 것이 아니며, 가령 모바일 전자 기기, 랩톱(laptop) 컴퓨터, 휴대용 컴퓨터, 포터블 멀티미디어 플레이어(PMP), 엠피쓰리(MP3) 플레이어, 캠코더, 웹 태블릿(web tablet), 무선 전화기, 네비게이션, 개인 휴대용 정보 단말기(PDA; Personal Digital Assistant) 등 다양한 전자 기기를 포함할 수 있다.
도 12는 본 발명의 실시예들에 따른 적층 반도체 패키지를 포함하는 전자 시스템의 예를 보여주는 블럭도이다.
도 12를 참조하면, 전자 시스템(1300)은 제어기(1310), 입출력 장치(1320) 및 기억 장치(1330)를 포함할 수 있다. 상기 제어기(1310), 입출력 장치(1320) 및 기억 장치(1330)는 버스(1350, bus)를 통하여 결합될 수 있다. 상기 버스(1350)는 데이터들이 이동하는 통로라 할 수 있다. 예컨대, 상기 제어기(1310)는 적어도 하나의 마이크로프로세서, 디지털 신호 프로세서, 마이크로컨트롤러, 그리고 이들과 동일한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 어느 하나를 포함할 수 있다. 상기 제어기(1310) 및 기억 장치(1330)는 본 발명에 따른 적층 반도체 패키지를 포함할 수 있다. 상기 입출력 장치(1320)는 키패드, 키보드 및 표시 장치(display device) 등에서 선택된 적어도 하나를 포함할 수 있다. 상기 기억 장치(1330)는 데이터를 저장하는 장치이다. 상기 기억 장치(1330)는 데이터 및/또는 상기 제어기(1310)에 의해 실행되는 명령어 등을 저장할 수 있다. 상기 기억 장치(1330)는 휘발성 기억 소자 및/또는 비휘발성 기억 소자를 포함할 수 있다. 또는, 상기 기억 장치(1330)는 플래시 메모리로 형성될 수 있다. 예를 들면, 모바일 기기나 데스크 톱 컴퓨터와 같은 정보 처리 시스템에 본 발명의 기술이 적용된 플래시 메모리가 장착될 수 있다. 이러한 플래시 메모리는 반도체 디스크 장치(SSD)로 구성될 수 있다. 이 경우 전자 시스템(1300)은 대용량의 데이터를 상기 플래시 메모리 시스템에 안정적으로 저장할 수 있다. 상기 전자 시스템(1300)은 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하기 위한 인터페이스(1340)를 더 포함할 수 있다. 상기 인터페이스(1340)는 유무선 형태일 수 있다. 예컨대, 상기 인터페이스(1340)는 안테나 또는 유무선 트랜시버 등을 포함할 수 있다. 그리고, 도시되지 않았지만, 상기 전자 시스템(1300)에는 응용칩셋(Application Chipset), 카메라 이미지 프로세서(Camera Image Processor:CIP), 그리고 입출력 장치 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
앞서 설명한 본 발명의 상세한 설명에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자 또는 해당 기술분야에 통상의 지식을 갖는 자라면 후술 될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100 : 반도체 칩
200 : 제1 접착 부재
210 : 절연 부재
220 : 열전달체
221 : 유동성 도전 입자

Claims (20)

  1. 상호 적층되며 각각의 하부면에 제1 전극 패턴이 형성되고 각각의 상부면에 상기 제1 전극 패턴에 대응되는 제2 전극 패턴이 형성된 복수의 반도체 칩들; 및
    상기 적층된 반도체 칩들 사이에 개재된 절연 부재 및 전계에 의하여 상기 절연 부재 내부에서 이동되어 상부에 적층된 반도체 칩의 제1 전극 패턴과 하부에 적층된 반도체 칩의 제2 전극 패턴을 연결하는 유동성 도전 입자들로 이루어진 열전달체를 포함하는 제1 접착 부재;
    를 포함하는 적층 반도체 패키지.
  2. 제1 항에 있어서, 상기 유동성 도전 입자는 제1 극성을 갖는 제1 극성부 및 상기 제1 극성과 반대 극성인 제2 극성을 갖는 제2 극성부를 갖는 것을 특징으로 하는 적층 반도체 패키지.
  3. 제2 항에 있어서, 상기 유동성 도전 입자는 (+) 극성부 및 (-) 극성부를 갖는 전기 유동성 도전 입자, N 극성부 및 S 극성부를 갖는 자기 유동성 도전 입자 중 어느 하나를 포함하는 것을 특징으로 하는 적층 반도체 패키지.
  4. 제1 항에 있어서, 상기 제1,제2 전극 패턴은 다수의 불연속적인 섬(island) 형상 또는 매쉬(mesh) 형상을 갖는 것을 특징으로 하는 적층 반도체 패키지.
  5. 제1 항에 있어서, 상기 각각의 반도체 칩들은 상기 상부면 및 하부면을 관통하는 관통 전극들을 더 포함하며,
    상기 반도체 칩들은 각각의 관통 전극들이 연결되도록 적층된 것을 특징으로 하는 적층 반도체 패키지.
  6. 제5 항에 있어서, 상기 적층된 반도체 칩들의 관통 전극들 사이에 형성되어, 상부 반도체 칩의 관통 전극들과 하부 반도체 칩의 관통 전극들을 전기적으로 연결하는 제1 전도성 연결 부재를 더 포함하는 것을 특징으로 하는 적층 반도체 패키지.
  7. 제6 항에 있어서, 상기 제1 전도성 연결 부재는 범프, 솔더볼 중 어느 하나를 포함하는 것을 특징으로 하는 적층 반도체 패키지.
  8. 제5 항에 있어서, 상기 각각의 반도체 칩들은,
    상기 관통 전극들 중 제1 극성을 갖는 제1 전원이 인가되는 관통 전극과 상기 제1 전극 패턴을 전기적으로 연결하는 제1 연결 배선; 및
    상기 관통 전극들 중 상기 제1 극성과 반대인 제2 극성 갖는 제2 전원이 인가되는 관통 전극과 상기 제2 전극 패턴을 전기적으로 연결하는 제2 연결 배선을 더 포함하는 것을 특징으로 하는 적층 반도체 패키지.
  9. 제5 항에 있어서, 상기 적층된 반도체 칩들 중 최하부 반도체 칩의 관통 전극들과 각각 전기적으로 연결된 접속 전극들을 갖는 구조체를 더 포함하는 것을 특징으로 하는 적층 반도체 패키지.
  10. 제9 항에 있어서, 상기 최하부 반도체 칩의 관통 전극들과 상기 구조체의 접속 전극들을 전기적으로 연결하는 제2 전도성 연결 부재; 및
    상기 최하부 반도체 칩의 하부면과 상기 구조체의 상부면을 부착하는 제2 접착 부재를 더 포함하는 것을 특징으로 하는 적층 반도체 패키지.
  11. 제5 항에 있어서, 상기 적층된 반도체 칩들 중 최하부 반도체 칩의 하부면 상에 상기 최하부 반도체 칩의 관통 전극들을 노출하도록 형성된 제1 절연막;
    상기 제1 절연막 상에 형성되며 상기 제1 절연막을 통해 노출된 관통 전극들과 각각 전기적으로 연결된 재배선들;및
    상기 재배선들을 포함한 제1 절연막 상에 형성되며 상기 각각의 재배선들의 일부분을 노출하는 제2 절연막을 더 포함하는 것을 특징으로 하는 적층 반도체 패키지.
  12. 제11 항에 있어서, 상기 제2 절연막에 의해 노출된 상기 각각의 재배선들에 부착된 외부접속단자를 더 포함하는 것을 특징으로 하는 적층 반도체 패키지.
  13. 제1 항에 있어서, 상기 각각의 반도체 칩들은 상기 상부면에 형성된 본딩 패드들을 더 포함하는 것을 특징으로 하는 적층 반도체 패키지.
  14. 제13 항에 있어서, 상기 각각의 반도체 칩들은 상기 본딩 패드들 중 제1 극성을 갖는 제1 전원이 인가되는 본딩 패드와 상기 제1 전극 패턴을 전기적으로 연결하는 제1 연결 배선; 및
    상기 본딩 패드들 중 상기 제1 극성과 반대인 제2 극성 갖는 제2 전원이 인가되는 본딩 패드와 상기 제2 전극 패턴을 전기적으로 연결하는 제2 연결 배선을 더 포함하는 것을 특징으로 하는 적층 반도체 패키지.
  15. 제14 항에 있어서, 상기 제1 연결 배선은 상기 반도체 칩의 상부면 및 하부면을 관통하고 상기 제1 전원이 인가되는 본딩 패드와 전기적으로 연결된 관통 비아; 및
    상기 반도체 칩의 하부면 상에 형성되고 상기 관통 비아와 상기 제1 전극 패턴을 연결하는 트레이스를 포함하는 것을 특징으로 하는 적층 반도체 패키지.
  16. 제14 항에 있어서, 상기 제1 연결 배선은 상기 반도체 칩의 측면을 통해 상기 반도체 칩의 상부면 및 하부면으로 연장되며 일단부는 상기 제1 전원이 인가되는 본딩 패드와 연결되고 상기 일단부와 대향하는 타단부는 상기 제1 전극 패턴과 연결된 트레이스를 포함하는 것을 특징으로 하는 적층 반도체 패키지.
  17. 제14 항에 있어서, 상기 제2 연결 배선은 상기 반도체 칩의 상부면 상에 형성된 것을 특징으로 하는 적층 반도체 패키지
  18. 제13 항에 있어서, 상기 적층된 반도체 칩들 중 최하부 반도체 칩의 하부면을 지지하며, 상기 반도체 칩들의 본딩 패드들과 전기적으로 연결된 접속 전극들 갖는 구조체를 더 포함하는 것을 특징으로 하는 적층 반도체 패키지.
  19. 제18 항에 있어서, 상기 구조체의 접속 전극들과 상기 반도체 칩들의 본딩 패드들을 전기적으로 연결하는 전도성 연결 부재를 더 포함하는 것을 특징으로 하는 적층 반도체 패키지.
  20. 제19 항에 있어서, 상기 전도성 연결 부재는 와이어를 포함하는 것을 특징으로 하는 적층 반도체 패키지.
KR1020120155677A 2012-12-28 2012-12-28 적층 반도체 패키지 KR20140085874A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020120155677A KR20140085874A (ko) 2012-12-28 2012-12-28 적층 반도체 패키지

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020120155677A KR20140085874A (ko) 2012-12-28 2012-12-28 적층 반도체 패키지

Publications (1)

Publication Number Publication Date
KR20140085874A true KR20140085874A (ko) 2014-07-08

Family

ID=51735250

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020120155677A KR20140085874A (ko) 2012-12-28 2012-12-28 적층 반도체 패키지

Country Status (1)

Country Link
KR (1) KR20140085874A (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11600601B2 (en) 2020-10-27 2023-03-07 Samsung Electronics Co., Ltd. Semiconductor package

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11600601B2 (en) 2020-10-27 2023-03-07 Samsung Electronics Co., Ltd. Semiconductor package
US11862613B2 (en) 2020-10-27 2024-01-02 Samsung Electronics Co., Ltd. Semiconductor package

Similar Documents

Publication Publication Date Title
JP6122290B2 (ja) 再配線層を有する半導体パッケージ
KR20140080136A (ko) 반도체 패키지
US9147643B2 (en) Semiconductor package
US8399994B2 (en) Semiconductor chip and semiconductor package having the same
KR102116979B1 (ko) 적층 반도체 패키지
KR20130007371A (ko) 반도체 패키지
KR102216195B1 (ko) 복수 개의 칩을 적층한 반도체 패키지
KR20140109134A (ko) 멀티-채널을 갖는 반도체 패키지 및 관련된 전자 장치
US8803327B2 (en) Semiconductor package
KR20170027391A (ko) 복수의 칩들이 내장된 반도체 패키지 및 그의 제조방법
US20130292818A1 (en) Semiconductor chip, semiconductor package having the same, and stacked semiconductor package using the semiconductor package
KR101941995B1 (ko) 반도체 장치 및 이를 갖는 적층 반도체 패키지
US20140353813A1 (en) Semiconductor package having a system-in-package structure
KR20100104910A (ko) 반도체 패키지
US8907451B2 (en) Semiconductor chip and semiconductor apparatus with embedded capacitor
KR20150053128A (ko) 반도체 패키지 및 이의 제조 방법
US20160013161A1 (en) Semiconductor package
US9209133B2 (en) Semiconductor apparatus
KR102041502B1 (ko) 관통 전극 및 접착 층을 갖는 반도체 패키지
KR101688005B1 (ko) 이중 랜드를 갖는 반도체패키지 및 관련된 장치
US20140239434A1 (en) Semiconductor package
KR20140085874A (ko) 적층 반도체 패키지
KR20100104911A (ko) 반도체 패키지
KR20170034597A (ko) 복수의 칩들이 내장된 반도체 패키지
KR20140130921A (ko) 반도체 패키지 및 그 제조 방법

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid