KR20120124302A - 실리콘 인터포저 및 그의 제조 방법 - Google Patents

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박종철
김준철
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육종민
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Abstract

실리콘 인터포저는, 박막 수동 소자가 집적된 실리콘 웨이퍼의 양면에 라미네이션 공정을 수행하여 유기 물질의 절연층을 각각 형성한 후에 실리콘을 관통하는 비아 구멍과 박막 수동 소자의 연결을 위한 구멍을 형성하고 패터닝과 전기 도금을 이용하여 연결과 배선의 역할을 하는 라이닝 비아를 형성함으로써, 제조될 수 있다.

Description

실리콘 인터포저 및 그의 제조 방법{SILICON INTERPOSER AND METHOD FOR MANUFACTURING THEREOF}
본 발명은 실리콘 인터포저 및 그의 제조 방법에 관한 것이다.
일반적으로 실리콘 인터포저는 반도체 소자와 배선 기판을 전기적으로 연결시키기 위한 것으로, 실리콘 기판에 비아 구멍을 형성하고 비아 구멍의 내벽에 절연 물질의 시드층을 형성한 후 비아 구멍 내에 전도성 물질을 모두 채워 넣음으로써 형성된다. 이때, 비아 구멍을 전도성 물질로 채울 때 보이드(void)가 형성되지 않도록 해야 하므로, 비아 구멍을 전도성 물질로 모두 채우는 과정에 어려움이 있다.
또한, 실리콘 인터포저에 스핀 코팅(spin coating) 방식으로 절연층을 형성하여서 다층 배선 구조를 형성할 수 있다. 그런데, 스핀 코팅 방식은 다층 배선이 실리콘 기판의 한 면으로만 형성이 가능하기 때문에 절연층이 늘어남에 따라 실리콘 기판과 발생되는 열 팽창 계수로 인해 실리콘 기판의 휨(stress)을 유발할 수 있어 다층화에 한계가 있다.
또한, 스핀 코팅 방식으로 절연층을 형성하는 데 시간이 많이 소요되고 절연층에 사용되는 절연 물질이 매우 고가이기 때문에 다층 배선 공정에 따른 시간과 비용이 많이 발생하게 된다. 그러므로, 실리콘 인터포저 기술이 모듈의 소형화를 위한 핵심적인 기술임에도 불구하고 시간 및 비용 문제로 인해 제품화에 어려움이 있다.
본 발명이 해결하고자 하는 기술적 과제는 다층 배선의 집적도를 증가시키고 공정 비용 및 공정 시간을 줄일 수 있는 실리콘 인터포저 및 그의 제조 방법을 제공하는 것이다.
본 발명의 한 실시 예에 따르면, 실리콘 인터포저를 제조하는 방법이 제공된다. 실리콘 인터포저 제조 방법은, 박막 수동 소자가 집적된 실리콘 웨이퍼에 양면 라미네이션 공정을 이용하여서 실리콘 웨이퍼 양면에 상부 절연층과 하부 절연층을 각각 형성하는 단계, 상기 상부 절연층과 상기 하부 절연층이 형성된 실리콘 웨이퍼에 상기 수동 소자와의 전기적 연결을 위한 적어도 하나의 제1 구멍을 상기 실리콘 웨이퍼를 관통하여 형성하는 단계, 그리고 상기 적어도 하나의 제1 구멍의 윗면과 내면 및 아랫면으로 금속의 라이닝 비아를 형성하여 상기 수동 소자와 전기적으로 연결하는 단계를 포함한다.
상기 실리콘 인터포저의 제조 방법은, 상기 상부 절연층과 하부 절연층을 각각 형성하는 단계 이전에, 상기 제1 구멍이 형성된 위치에 대응하여 상기 제1 구멍보다 큰 적어도 하나의 제2 구멍을 상기 실리콘 웨이퍼를 관통하여 형성하는 단계를 더 포함할 수 있다.
또한, 상기 실리콘 인터포저의 제조 방법은, 상기 상부 절연층과 상기 하부 절연층을 각각 형성하는 단계 이전에, 상기 제2 구멍의 윗면, 내면 및 아랫면에 금속의 라이닝 비아를 형성하는 단계를 더 포함할 수 있다.
본 발명의 다른 실시 예에 따르면, 실리콘 인터포저가 제공된다. 실리콘 인터포저는 실리콘 웨이퍼, 상기 실리콘 웨이퍼 양면에 라미네이션 공정으로 각각 형성되는 상부 절연층과 하부 절연층, 그리고 상기 상부 절연층과 상기 하부 절연층이 형성된 실리콘 웨이퍼를 관통하여 형성되는 적어도 하나의 제1 구멍의 윗면, 아랫면 및 내면으로 형성되어 전기적 연결 및 배선의 역할을 수행하는 제1 라이닝 비아를 포함한다.
상기 실리콘 인터포저는 상기 실리콘 웨이퍼에 상기 절연층과 상기 하부 절연층을 형성하기 전에 상기 실리콘 웨이퍼의 상기 제1 구멍의 위치에 대응하여 상기 제1 구멍보다 큰 크기의 제2 구멍의 윗면, 아랫면 및 내면으로 형성되는 제2 라이닝 비아를 더 포함할 수 있다.
본 발명의 실시 예에 의하면, 라미네이션 공정을 이용하여서 절연층 및 다층 배선 공정이 이루어지므로 실리콘 인터포저의 우수한 가격 경쟁력을 가질 수 있다. 양면 대칭 구조의 다층 배선 공정이 이루어지기 때문에 배선 집적도를 증가시킬 수 있고 기판 휨(stress)을 줄일 수 있다.
또한, 라미네이션 공정을 이용하여 두꺼운 절연층을 형성할 수 있어서 낮은 손실의 관통 실리콘 비아를 형성할 수 있고, 동축(coaxial)형 비아의 형성 또한 가능해진다.
또한, 실리콘 기판을 인터포저로 활용하므로, 실리콘 기판에 다양한 박막 구조의 수동 소자의 집적이 가능하여 향후 고집적 패키지를 위한 기판 기술로도 활용될 수 있다.
도 1은 본 발명의 실시 예에 따른 실리콘 인터포저의 단면을 개략적으로 나타낸 도면이다.
도 2a 내지 도 2f는 각각 발명의 제1 실시 예에 따른 실리콘 인터포저의 공정 단계별 단면도를 나타낸 도면이다.
도 3a 내지 도 3d는 각각 본 발명의 제2 실시 예에 따른 실리콘 인터포저의 공정 단계별 단면도를 나타낸 도면이다.
도 4a 내지 도 4d는 각각 본 발명의 제3 실시 예에 따른 실리콘 인터포저의 공정 단계별 단면도를 나타낸 도면이다.
도 5a 내지 도 5e는 본 발명의 실시 예에 따른 실리콘 인터포저가 구비된 반도체 패키지의 공정 단계별 단면도를 나타낸 도면이다.
도 6a 내지 도 6c는 각각 본 발명의 제4 실시 예에 따른 실리콘 인터포저의 공정 단계별 단면도를 나타낸 도면이다.
도 7은 본 발명의 제5 실시 예에 따른 실리콘 인터포저를 나타낸 도면이다.
아래에서는 첨부한 도면을 참고로 하여 본 발명의 실시 예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시 예에 한정되지 않는다. 그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙였다.
명세서 및 청구범위 전체에서, 어떤 부분이 어떤 구성 요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성 요소를 더 포함할 수 있는 것을 의미한다.
이제 본 발명의 실시 예에 따른 실리콘 인터포저 및 그의 제조 방법에 대하여 도면을 참고로 하여 상세하게 설명한다.
도 1은 본 발명의 실시 예에 따른 실리콘 인터포저의 단면을 개략적으로 나타낸 도면이다.
도 1을 참고하면, 실리콘 인터포저(10)는 박막 커패시터(C)와 박막 레지스터(R) 등의 박막 수동 소자가 집적된 실리콘 기판인 실리콘 웨이퍼(100), 실리콘 웨이퍼(100)의 윗면뿐만 아니라 그 내부에 형성되어 전극의 역할을 수행하는 관통 실리콘 비아(through silicon via, TSV)(110), TSV(110)의 양면 절연을 위한 절연층(120, 130) 및 TSV(110)와의 전기적 연결을 위해 TSV(110)의 윗면과 TSV(110)의 아랫면에 각각 형성되는 상부 연결 전극(140) 및 하부 연결 전극(150)을 포함한다.
이러한 실리콘 인터포저(10)는 실리콘 기판에 TSV(110)와 양면에 상부 연결 전극(140) 및 하부 연결 전극(150)에 의한 전기 배선을 포함하는 구조로서, 반도체 기판 등을 포함하는 두 반도체 소자 사이를 전기적으로 연결시키는 기능을 수행한다.
그러면, 실리콘 인터포저(10)의 제조 방법에 대해서 도 2a 내지 도 2f를 참고로 하여 설명한다.
도 2a 내지 도 2f는 각각 발명의 제1 실시 예에 따른 실리콘 인터포저의 공정 단계별 단면도를 나타낸 도면이다.
먼저, 도 2a를 참고하면, 실리콘 웨이퍼(100)에 TSV 제조 공정을 이용하여 TSV(110)를 형성한다.
도 2b를 참고하면, TSV(110)를 형성한 실리콘 웨이퍼(100)에 얇은 필름(thin film) 공정을 이용하여 박막 커패시터(C)와 박막 레지스터(R) 등의 박막 수동 소자를 집적하고, 웨이퍼 연마(wafer thinning) 공정을 이용하여 실리콘 웨이퍼(100)를 얇게 만들고 실리콘 웨이퍼(100)의 하부로 TSV(110)를 노출시킨다. 박막 커패시터(C)의 상부 전극을 형성할 때 TSV(110)의 윗면에 박막 커패시터(C)와의 연결을 위한 연결 전극(112)을 형성할 수 있다. 그러면, TSV(110)를 통해 실리콘 웨이퍼(100) 양면으로 전기적 연결이 가능해진다.
다음, 도 2c를 참고하면, 실리콘 웨이퍼(100)의 양면에 동시 라미네이션 공정(lamination process)을 적용하여 유기 물질(organic)로 절연층(120, 130)을 형성한다. 즉, 실리콘 웨이퍼(100)에 양면 라미네이션 공정을 이용하면, 유기 물질의 절연층(120, 130)이 각각 실리콘 웨이퍼(100)의 양면에 본딩(bonding)되며, 또한 10㎛ 이상의 충분한 절연층(120, 130)을 형성할 수 있어서 나쁜 절연 특성을 가지는 실리콘 웨이퍼(100)를 사용하여도 고주파 환경에서 우수한 절연 특성을 확보할 수 있다. 이때, 유기 라미네이션을 위한 물질로는 에폭시(Epoxy), 폴리머(Polymer) 등이 사용될 수 있다.
도 2d를 참고하면, 레이저(laser) 또는 플라즈마 에칭(plasma etching)을 이용해 유기 물질의 절연층(120, 130)에 각각 전기적인 연결(interconnection)을 위한 비아 구멍(122, 124, 132)을 형성한다. 이때, 비아 구멍(122, 124)은 실리콘 웨이퍼(100)의 상부에 집적된 박막 수동 소자와 TSV(110)와의 연결 또는 다른 소자와의 연결을 위해 절연층(120)을 관통하여 형성되고, 비아 구멍(132)은 TSV(110)와 또 다른 소자와의 연결을 위해 절연층(130)을 관통하여 형성된다.
다음, 도 2e를 참고하면, 패터닝(patterning)과 전기 도금 공정을 이용하여 비아 구멍(122, 124, 132)을 구리(Cu) 또는 니켈(Ni) 등의 금속으로 채워 상부 연결 전극(140)과 하부 연결 전극(150)을 형성한다. 이렇게 하여 기본 배선 구조의 실리콘 인터포저(10)가 완성될 수 있다.
이후, 도 2c 내지 도 2e에 도시된 공정을 동일하게 수행하면, 도 2f에 도시한 바와 같이, 실리콘 웨이퍼(100)의 양면으로 다층 배선이 형성되는 다층 배선 구조의 실리콘 인터포저(10')가 형성된다.
즉, 패터닝(patterning)과 전기 도금 공정을 이용하여 상부 연결 전극(140)과 하부 연결 전극(150)을 형성한 후에 양면 라미네이션 공정을 수행하여 절연층(160, 170)을 형성하고, 상부 연결 전극(140)과의 연결 및 하부 연결 전극(150)과의 연결을 위한 비아 구멍(162, 172)을 각각 형성한 후에 상부 연결 전극(180)과 하부 연결 전극(190)을 추가로 형성한다. 이렇게 하면, 실리콘 웨이퍼(100)를 기준으로 양면 대칭 구조의 다층 배선이 형성될 수 있으며, 이로 인해서 실리콘 웨이퍼(100)의 양면 열팽창 계수에 차이가 거의 없게 된다. 따라서, 배선 집적도가 증가되고 스트레스가 없으며 안정적인 인터포저 구조의 구현이 가능해질 수 있다.
또한, 양면 라미네이션 공정을 이용하여 절연층 및 다층 배선 공정을 수행하면, 낮은 비용으로 다층 배선을 형성할 수 있으며, 스핀 코팅 방식에 비해 적은 시간으로 더 두꺼운 절연층의 형성이 가능해진다.
또한, 기판으로 실리콘 웨이퍼(100)를 사용함으로써, 박막 커패시터(C)와 박막 레지스터(R) 같은 박막 수동 소자의 집적이 가능해지고, 이를 인터포저로 활용 가능하므로, 초소형 패키지 구현이 가능해진다.
한편, 다층 배선 구조의 실리콘 인터포저는 경우에 따라서 실리콘 웨이퍼(100)에 박막 수동 소자를 집적한 후에 TSV(110)를 형성할 수도 있다. 이러한 실시 예에 대하여 도 3a 내지 도 3d를 참고로 설명한다.
도 3a 내지 도 3d는 각각 본 발명의 제2 실시 예에 따른 실리콘 인터포저의 공정 단계별 단면도를 나타낸 도면이다.
도 3a를 참고하면, 실리콘 웨이퍼(200)에 얇은 필름(thin film) 공정을 이용하여 박막 커패시터(C)와 박막 레지스터(R) 등의 박막 수동 소자를 집적한다.
다음, 도 3b를 참고하면, 실리콘 웨이퍼(200)에 웨이퍼 박막 공정을 이용하여 실리콘 웨이퍼(200)를 얇게 만든 후에 실리콘 웨이퍼(200)의 양면에 라미네이션 공정을 수행하여 유기 물질로 절연층(210, 220)을 형성한다.
다음, 도 3c를 참고하면, 레이저 드릴링(laser drilling) 또는 플라즈마 식각을 이용하여 실리콘웨이퍼(200)를 관통하는 비아 구멍(212)과 박막 수동 소자의 연결을 위한 비아 구멍(214)을 형성한다.
이어서, 도 3d를 참고하면, 패터닝과 전기 도금을 이용한 양면 연결 배선 공정을 수행하여 비아 구멍(212)의 윗면, 아랫면 및 내면에 금속의 라이닝 비아(lining via)(230)를 형성한다. 이때, 패터닝과 전기 도금을 이용하여 라이닝 비아(230)가 형성될 수 있다. 이 라이닝 비아(230)가 실리콘 웨이퍼(200)의 양면 연결 전극 또는 배선이 된다. 이와 같은 공정을 통해서도 실리콘 인터포저(20)가 완성될 수 있다.
이후, 도 3b 내지 도 3d를 반복적으로 수행하면, 다층 배선 구조의 인터포저가 형성될 수 있다.
본 발명의 제2 실시 예의 공정 방법에 따른 다층 배선 구조의 인터포저에서는 라이닝 비아(230)를 통해서 전기적 연결이 실리콘 웨이퍼(200)의 양면에 동시에 형성되므로, 다층 배선 구조의 인터포저의 제조 공정이 간단해질 수 있는 장점이 있다.
또한, 라이닝 비아(230)는 패터닝과 전기 도금을 통해서 형성되므로, 보이드(void)가 형성되지 않으므로, 종래 인터포저 기술에서 비아 구멍 내에 전도성 물질을 모두 채워 넣는 풀 채움(full filling) 공정보다 쉽게 형성될 수가 있다.
도 4a 내지 도 4d는 각각 본 발명의 제3 실시 예에 따른 실리콘 인터포저의 공정 단계별 단면도를 나타낸 도면이다.
먼저, 도 4a를 보면, 실리콘 웨이퍼(300)에 얇은 필름 공정을 이용하여 박막 커패시터(C)와 박막 레지스터(R) 등의 박막 수동 소자를 집적한 후에, 실리콘 웨이퍼(300)를 관통하는 비아 구멍(302)을 형성한다. 이때, 비아 구멍(302)을 형성하기 위해 레이저 드릴링 또는 플라즈마 식각 방식이 이용될 수 있다.
다음, 도 4b를 참고하면, 비아 구멍(302)이 형성된 실리콘 웨이퍼(300)의 양면에 라미네이션 공정을 수행하여 실리콘 웨이퍼(300)의 양면에 유기 절연층(310, 320)을 형성한다. 이때, 비아 구멍(302) 내에 유기 물질이 채워지게 된다.
도 4c를 참고하면, 레이저 드릴링 등의 방법을 이용하여 절연층(310, 320)이 형성된 실리콘 웨이퍼(300)에 관통하는 비아 구멍(312)과 박막 수동 소자의 연결을 위한 비아 구멍(314)을 형성한다. 이때, 실리콘 웨이퍼(300)를 관통하는 비아 구멍(312)은 라미네이션 공정 전에 형성된 비아 구멍(302)보다 작은 크기로 형성된다.
다음, 도 4d를 참고하면, 앞서 도 3d에서 설명한 방법과 동일한 방법을 이용하여 비아 구멍(312)의 윗면, 아랫면 및 내부에 실리콘 웨이퍼(300)의 양면 연결 전극 또는 배선을 위한 금속의 라이닝 비아(330)를 형성한다. 이와 같이 하여, 본 발명의 제2 실시 예와 다른 실리콘 인터포저(30)가 완성될 수 있다.
본 발명의 제2 실시 예에 따른 실리콘 인터포저(20)에서 라이닝 비아(230)는 실리콘 웨이퍼(20)에 직접 형성되는 구조인 반면, 본 발명의 제3 실시 예에 따른 실리콘 인터포저(30)는 비아 구멍(302)이 형성된 실리콘 웨이퍼(300)의 유기 절연층(310, 320)을 가지기 때문에 라이닝 비아(230)에서 발생되는 전기적 손실을 줄일 수 있다. 즉, 실리콘 기판에 TSV가 바로 형성되는 경우에 실리콘 기판이 실리콘의 나쁜 절연 특성으로 인해 TSV에서의 전기적 손실이 발생된다. 이로 인해서 TSV 공정 전에 절연층을 형성하는 데, 일반적으로는 1㎛ 이하의 절연층을 형성하는 반면, 본 발명의 실시 예와 같이 라미네이션 공정을 이용하면, 5㎛ 이상의 충분한 유기 절연층을 가질 수 있기 때문에 전기적 손실이 줄어들 수 있다.
이후, 도 4b 내지 도 4d를 반복적으로 수행하면, 다층 배선 구조의 인터포저가 형성될 수 있다.
또한, 실리콘 인터포저에 전송선이나 수동 소자의 하나인 인덕터를 집적할 수도 있다. 이러한 실시 예에 대하여 도 5a 내지 도 5e를 참고로 하여 자세하게 설명한다.
도 5a 내지 도 5e는 도 4a 내지 도 4d의 공정으로 형성되는 실리콘 인터포저에 전송선과 나선형 인덕터를 집적하는 일 예를 나타낸 것이다.
도 5a 내지 도 5e는 본 발명의 실시 예에 따른 실리콘 인터포저가 구비된 반도체 패키지의 공정 단계별 단면도를 나타낸 도면이다.
먼저, 도 5a를 참고하면, 도 4a와 동일한 방법으로 실리콘 웨이퍼(400)에 얇은 박막 커패시터(C) 등의 박막 수동 소자를 집적한 후에, 실리콘 웨이퍼(400)를 관통하여 연결 또는 배선을 위한 비아 구멍(402)과 전송선 및/또는 인덕터의 집적을 위한 구멍(404)을 형성한다.
다음, 도 5b 내지 도 5d는 각각 도 4b 내지 도4d에 대응하는 공정 단계로서, 도 5b를 참고하면, 비아 구멍(402)이 형성된 실리콘 웨이퍼(400)의 양면에 라미네션 공정을 수행하여 실리콘 웨이퍼(400)의 양면에 유기 물질의 절연층(410, 420)을 형성한다.
다음, 도 5c를 참고하면, 절연층(410, 420)이 형성된 실리콘 웨이퍼(400)에 실리콘 웨이퍼(400)를 관통하는 비아 구멍(412)과 박막 수동 소자의 연결을 위한 비아 구멍(414)을 형성한다. 앞서 설명한 것처럼, 실리콘 웨이퍼(400)를 관통하는 비아 구멍(412)은 비아 구멍(402) 내부에 비아 구멍(402)보다 작은 크기로 형성된다.
다음, 도 5d를 참고하면, 비아 구멍(412)의 윗면, 아랫면 및 내부에 실리콘 웨이퍼(400)의 양면 연결 전극 또는 배선을 위한 금속의 라이닝 비아(430)를 형성한다. 이와 동시에, 나선형 인덕터(L)와 박막 커패시터(C)의 전기적 연결을 위한 연결 전극(440)을 패터닝을 통해서 형성한다.
다음, 도 5e를 참고하면, 실리콘 웨이퍼(400)의 양면에 라미네이션 공정을 수행하여 절연층(450, 460)을 형성하고, 절연층(450, 460)의 양면으로 동시 배선 공정을 수행한다. 즉, 절연층(450)의 윗면으로 전송선(TL)과 나선형 인덕터(L)를 형성하는 배선 공정이 이루어지고, 이와 동시에 반대쪽 면인 절연층(460)의 아랫면에는 라이닝 비아(430)의 하부 전극과 범프(490)와의 연결을 위한 배선 공정을 수행하여 라이닝 비아(430)의 하부 전극과 범프(490) 사이에 연결 전극(470, 480)을 형성한다. 이때, 전송선(TL)과 인덕터(L)를 형성하는 공정은 일반적인 반도체 공정을 이용한 다층 금속 배선 공정으로, 상세한 설명은 생략한다.
이와 같이 하여, 실리콘 인터포저가 구비된 반도체 패키지가 형성될 수 있다.
또한, 앞서 설명한 실리콘 인터포저의 라이닝 비아를 동축형 라이닝 비아로 형성할 수도 있다. 이러한 실시 예에 대하여 도 6a 내지 도 6d 및 도 7을 참고로 하여 설명한다.
도 6a 내지 도 6c는 각각 본 발명의 제4 실시 예에 따른 실리콘 인터포저의 공정 단계별 단면도를 나타낸 도면이고, 도 7은 본 발명의 제5 실시 예에 따른 실리콘 인터포저를 나타낸 도면이다.
먼저, 도 6a를 참고하면, 박막 레지스터(R)가 집적된 실리콘 웨이퍼(500)에 실리콘 웨이퍼(500)를 관통하는 비아 구멍(502)을 형성하고, 도 6b에 도시한 바와 같이, 박막 커패시터(C)를 집적할 때 패터닝을 통해서 비아 구멍(502)에 동축형 비아의 그라운드 층(510)을 형성한다.
다음, 도 6c를 참고하면, 그라운드 전극(510)이 형성된 실리콘 웨이퍼(500)의 양면에 라미네이션 공정을 수행하여 유기 물질의 절연층(520, 530)을 형성한 뒤에 앞서 설명한 방법으로 도 4d에서 설명한 공정 방법을 사용하여 라이닝 비아(540)를 형성한다. 이때, 라이닝 비아(540)가 동축형 비아의 신호 층으로 사용된다. 즉, 이러한 방법을 통해서 동축형 비아를 갖는 실리콘 인터포저(40)의 구현이 가능해진다.
또한, 도 6a 내지 도 6d에 도시된 동축형 비아의 제조 공정은 본 발명의 제2 또는 제3 실시 예에 따른 실리콘 인터포저(20, 30)에도 적용이 가능하며, 실리콘 인터포저(20, 30)에 동축형 비아를 적용하면 도 7과 같은 실리콘 인터포저가 구현될 수 있다.
도 7은 본 발명의 제3 실시 예에 따른 실리콘 인터포저(30)에 적용했을 때 제작된 동축형 비아를 나타낸 도면으로, 실리콘 기판의 양면으로 유기 절연층이 형성되고 유기 절연층에 동축형 비아의 그라운드 층이 형성된다.
이와 달리, 본 발명의 제2 실시 예에 따른 실리콘 인터포저(20)에 동축형 비아를 적용하는 경우에는 동축형 비아의 그라운드 층이 유기 절연층 없이 실리콘 기판의 표면에 형성될 수 있다.
본 발명의 실시 예는 이상에서 설명한 장치 및/또는 방법을 통해서만 구현되는 것은 아니며, 본 발명의 실시 예의 구성에 대응하는 기능을 실현하는 프로그램 또는 그 프로그램이 기록된 기록 매체를 통해 구현될 수도 있으며, 이러한 구현은 앞서 설명한 실시 예의 기재로부터 본 발명이 속하는 기술 분야의 전문가라면 쉽게 구현할 수 있는 것이다.
이상에서 본 발명의 실시 예에 대하여 상세하게 설명하였지만 본 발명의 권리 범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리 범위에 속하는 것이다.

Claims (8)

  1. 실리콘 인터포저를 제조하는 방법으로,
    박막 수동 소자가 집적된 실리콘 웨이퍼에 양면 라미네이션 공정을 이용하여서 실리콘 웨이퍼 양면에 상부 절연층과 하부 절연층을 각각 형성하는 단계,
    상기 상부 절연층과 상기 하부 절연층이 형성된 실리콘 웨이퍼에 상기 수동 소자와의 전기적 연결을 위한 적어도 하나의 제1 구멍을 상기 실리콘 웨이퍼를 관통하여 형성하는 단계, 그리고
    상기 적어도 하나의 제1 구멍의 윗면과 내면 및 아랫면으로 금속의 라이닝 비아를 형성하여 상기 수동 소자와 전기적으로 연결하는 단계
    를 포함하는 실리콘 인터포저의 제조 방법.
  2. 제1항에서,
    상기 상부 절연층과 하부 절연층을 각각 형성하는 단계 이전에, 상기 제1 구멍이 형성된 위치에 대응하여 상기 제1 구멍보다 큰 적어도 하나의 제2 구멍을 상기 실리콘 웨이퍼를 관통하여 형성하는 단계
    를 더 포함하는 실리콘 인터포저의 제조 방법.
  3. 제2항에서,
    상기 상부 절연층과 상기 하부 절연층을 각각 형성하는 단계 이전에, 상기 제2 구멍의 윗면, 내면 및 아랫면에 금속의 라이닝 비아를 형성하는 단계
    를 더 포함하는 실리콘 인터포저의 제조 방법.
  4. 제1항에서,
    상기 연결하는 단계는,
    상기 적어도 하나의 구멍의 윗면과 내면 및 아랫면으로 패터닝과 전기 도금을 이용하여 상기 라이닝 비아를 형성하는 단계를 포함하는 실리콘 인터포저의 제조 방법.
  5. 제1항에서,
    상기 연결하는 단계 이후에 상기 라이닝 비아가 형성된 실리콘 웨이퍼에 상기 형성하는 단계들과 상기 연결하는 단계를 반복하여 다층의 연결을 형성하는 단계
    를 더 포함하는 실리콘 인터포저의 제조 방법.
  6. 실리콘 인터포저로서,
    실리콘 웨이퍼,
    상기 실리콘 웨이퍼 양면에 라미네이션 공정으로 각각 형성되는 상부 절연층과 하부 절연층, 그리고
    상기 상부 절연층과 상기 하부 절연층이 형성된 실리콘 웨이퍼를 관통하여 형성되는 적어도 하나의 제1 구멍의 윗면, 아랫면 및 내면으로 형성되어 전기적 연결 및 배선의 역할을 수행하는 제1 라이닝 비아
    를 포함하는 실리콘 인터포저.
  7. 제6항에 있어서,
    상기 실리콘 웨이퍼에 집적되는 박막 수동 소자
    를 더 포함하는 실리콘 인터포저.
  8. 제6항에 있어서,
    상기 실리콘 웨이퍼에 상기 절연층과 상기 하부 절연층을 형성하기 전에 상기 실리콘 웨이퍼의 상기 제1 구멍의 위치에 대응하여 상기 제1 구멍보다 큰 크기의 제2 구멍의 윗면, 아랫면 및 내면으로 형성되는 제2 라이닝 비아
    를 더 포함하는 실리콘 인터포저.
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