JP5426966B2 - 半導体集積回路装置 - Google Patents

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Description

本発明は半導体集積回路装置に関するものであり、例えば、フラッシュメモリ等のＩＣチップを複数枚の半導体チップを飛び越してチップ間通信が可能になるように積層するための構成に関するものである。
近年、半導体記憶装置の大容量化の要請に応えるために、フラッシュメモリチップ等のメモリチップを複数個積層することが行われている。この場合、複数のメモリチップを階段状に積層している。この方式は、ワイヤボンディング時の衝撃を下のチップが吸収するので、チップ厚を薄くできる特長がある。
この場合の典型例としては、チップ厚が３０μｍであり、チップを接着固定させる接着剤の厚さが５μｍである。各チップにワイヤボンディングができるようにするために、チップの一辺に配置されたワイヤボンディング用のパッドを上のチップが被さらないように且つ接着剤がワイヤボンディング用のパッドに流れ込んでパッド開口部をふさがないように、チップをスライドして積層する必要がある。
その結果、チップの位置が徐々にずれる。典型例として、一段で１５０μｍずつスライドさせながらチップを４枚重ねると、チップの位置は最大４５０μｍ（＝１５０μｍ×３）だけずれる。
その結果、スライド分だけ、実装面積が増大することになる。また、次第にチップサイズからのはみ出しが大きくなり、やがて積層が困難になる。そこで、ある程度スライド積層した後に、図１８に示すようにチップを１８０度回転して折り返し、逆方向にスライドしながら積層を繰り返す。なお、図１８（ａ）は、従来の階段型積層半導体集積回路装置の概略的斜視図であり、また、図１８（ｂ）は側面図である。
折り返す際に、例えば、図１８で下から４番目のチップ（Ｃ４）にワイヤボンディングができるように、下から５番目のチップ（Ｃ５）との間に十分な空間が必要になる。そのためにシリコンなどのスペーサＳ１を挿入する。スペーサの厚さは、典型例として６０μｍである。スペーサの挿入は、その分だけ積層のコストを高くし、且つ、積層の高さが高くなるという問題があった。
一方、本発明の発明者は、ＩＣチップのチップ上の配線により形成されるコイルを介して積層実装されるチップ間で誘導結合による通信を行う電子回路を提案している（例えば、特許文献１乃至特許文献７、或いは、非特許文献１乃至非特許文献８参照）。
これらの技術を用いれば、積層した複数のチップ間でのデータの授受を無線通信で行うことが可能になる。その結果、データ通信用のボンディングワイヤーが不要になるので、ワイヤボンディングの本数を削減できて、チップの積層枚数を増やすことができる。
例えば、上述の非特許文献８では、６５枚のチップを４枚スライドして重ね、次いで、スペーサを介して反対方向に４枚スライドして重ねる工程を６４枚分繰り返し、最後にコントローラチップを積層している。コントローラからの指令をチップ間で交互に誘導結合による通信でデータ通信を行うことが報告されている。
この場合の誘導結合による通信で用いるコイルは、ＩＣチップのチップ上の配線で形成したコイルであり、その形状は典型的には四角形である。四角形のコイルの辺が四角いチップの周辺と平行に配置された場合のコイルを、後述の「斜めコイル」と区別して、「平行コイル」と称する。
例えば、一辺が２００μｍの平行コイルを用いれば、１２０μｍ程度の距離の通信が可能であり、上述の非特許文献８では、一つのチップの厚さが接着剤の厚さも含めて６０μｍであったので、チップを１つ飛び越してその先のチップと通信できたことが報告されている。したがって、上下近傍のチップに順次データ転送を繰り返すことで、６５枚のチップの中の所望のチップの間でデータ通信を行うことができる。
特開２００５−２２８９８１号公報 特開２００５−３４８２６４号公報 特開２００６−０５０３５４号公報 特開２００６−０６６４５４号公報 特開２００６−１０５６３０号公報 特開２００６−１７３９８６号公報 特開２００６−１７３４１５号公報
Ｄ．Ｍｉｚｏｇｕｃｈｉ ｅｔ ａｌ．，"Ａ １．２Ｇｂ／ｓ／ｐｉｎ Ｗｉｒｅｌｅｓｓ Ｓｕｐｅｒｃｏｎｎｅｃｔ ｂａｓｅｄ ｏｎ Ｉｎｄｕｃｔｉｖｅ Ｉｎｔｅｒ−ｃｈｉｐ Ｓｉｇｎａｌｉｎｇ（ＩＩＳ）"，ＩＥＥＥ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ Ｃｏｎｆｅｒｅｎｃｅ（ＩＳＳＣＣ’０４），Ｄｉｇ．Ｔｅｃｈ．Ｐａｐｅｒｓ，ｐｐ．１４２−１４３，５１７，Ｆｅｂ．２００４ Ｎ．Ｍｉｕｒａ ｅｔ ａｌ．，"Ａｎａｌｙｓｉｓ ａｎｄ Ｄｅｓｉｇｎ ｏｆ Ｔｒａｎｓｃｅｉｖｅｒ Ｃｉｒｃｕｉｔ ａｎｄ Ｉｎｄｕｃｔｏｒ Ｌａｙｏｕｔ ｆｏｒ Ｉｎｄｕｃｔｉｖｅ Ｉｎｔｅｒ−ｃｈｉｐ Ｗｉｒｅｌｅｓｓ Ｓｕｐｅｒｃｏｎｎｅｃｔ"，Ｓｙｍｐｏｓｉｕｍ ｏｎ ＶＬＳＩ Ｃｉｒｃｕｉｔｓ， Ｄｉｇ．Ｔｅｃｈ．Ｐａｐｅｒｓ，ｐｐ．２４６−２４９，Ｊｕｎ．２００４ Ｎ．Ｍｉｕｒａ ｅｔ ａｌ．，"Ｃｒｏｓｓ Ｔａｌｋ Ｃｏｕｎｔｅｒｍｅａｓｕｒｅｓ ｉｎ Ｉｎｄｕｃｔｉｖｅ Ｉｎｔｅｒ−Ｃｈｉｐ Ｗｉｒｅｌｅｓｓ Ｓｕｐｅｒｃｏｎｎｅｃｔ"，ｉｎ Ｐｒｏｃ．ＩＥＥＥ Ｃｕｓｔｏｍ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔｓ Ｃｏｎｆｅｒｅｎｃｅ（ＣＩＣＣ’０４），ｐｐ．９９−１０２，Ｏｃｔ．２００４ Ｎ．Ｍｉｕｒａ，Ｄ．Ｍｉｚｏｇｕｃｈｉ，Ｍ．Ｉｎｏｕｅ，Ｈ．Ｔｓｕｊｉ，Ｔ．Ｓａｋｕｒａｉ ａｎｄ Ｔ．Ｋｕｒｏｄａ，"Ａ １９５Ｇｂ／ｓ １．２Ｗ ３Ｄ−Ｓｔａｃｋｅｄ Ｉｎｄｕｃｔｉｖｅ Ｉｎｔｅｒ−Ｃｈｉｐ Ｗｉｒｅｌｅｓｓ Ｓｕｐｅｒｃｏｎｎｅｃｔ ｗｉｔｈ Ｔｒａｎｓｍｉｔ Ｐｏｗｅｒ Ｃｏｎｔｒｏｌ Ｓｃｈｅｍｅ"，ＩＥＥＥ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｓｏｌｉｄ−ＳｔａｔｅＣｉｒｃｕｉｔｓ Ｃｏｎｆｅｒｅｎｃｅ（ＩＳＳＣＣ’０５），Ｄｉｇ．Ｔｅｃｈ．Ｐａｐｅｒｓ，ｐｐ．２６４−２６５，Ｆｅｂ．２００５ Ｎ．Ｍｉｕｒａ，Ｄ．Ｍｉｚｏｇｕｃｈｉ，Ｍ．Ｉｎｏｕｅ，Ｋ．Ｎｉｉｔｓｕ，Ｙ．Ｎａｋａｇａｗａ，Ｍ．Ｔａｇｏ，Ｍ．Ｆｕｋａｉｓｈｉ，Ｔ．Ｓａｋｕｒａｉ ａｎｄ Ｔ．Ｋｕｒｏｄａ，"Ａ １Ｔｂ／ｓ ３Ｗ Ｉｎｄｕｃｔｉｖｅ−Ｃｏｕｐｌｉｎｇ Ｔｒａｎｓｃｅｉｖｅｒ ｆｏｒ Ｉｎｔｅｒ−Ｃｈｉｐ Ｃｌｏｃｋ ａｎｄ Ｄａｔａ Ｌｉｎｋ"，ＩＥＥＥ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ Ｃｏｎｆｅｒｅｎｃｅ（ＩＳＳＣＣ’０６），Ｄｉｇ．Ｔｅｃｈ．Ｐａｐｅｒｓ，ｐｐ．４２４−４２５，Ｆｅｂ．２００６ Ｎ．Ｍｉｕｒａ，Ｈ．Ｉｓｈｉｋｕｒｏ，Ｔ．Ｓａｋｕｒａｉ ａｎｄ Ｔ．Ｋｕｒｏｄａ，"Ａ ０．１４ｐＪ／ｂ Ｉｎｄｕｃｔｉｖｅ−Ｃｏｕｐｌｉｎｇ Ｉｎｔｅｒ−Ｃｈｉｐ Ｄａｔａ Ｔｒａｎｓｃｅｉｖｅｒ ｗｉｔｈ Ｄｉｇｉｔａｌｌｙ−Ｃｏｎｔｒｏｌｌｅｄ Ｐｒｅｃｉｓｅ Ｐｕｌｓｅ Ｓｈａｐｉｎｇ"，ＩＥＥＥ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ Ｃｏｎｆｅｒｅｎｃｅ（ＩＳＳＣＣ’０７），Ｄｉｇ．Ｔｅｃｈ．Ｐａｐｅｒｓ，ｐｐ．２６４−２６５，Ｆｅｂ．２００７ Ｎ．Ｍｉｕｒａ，Ｙ．Ｋｏｈａｍａ，Ｙ．Ｓｕｇｉｍｏｒｉ，Ｈ．Ｉｓｈｉｋｕｒｏ，Ｔ．Ｓａｋｕｒａｉ，ａｎｄ Ｔ．Ｋｕｒｏｄａ，"Ａｎ １１Ｇｂ／ｓ Ｉｎｄｕｃｔｉｖｅ−Ｃｏｕｐｌｉｎｇ Ｌｉｎｋ ｗｉｔｈ Ｂｕｒｓｔ Ｔｒａｎｓｍｉｓｓｉｏｎ"，ＩＥＥＥ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ Ｃｏｎｆｅｒｅｎｃｅ（ＩＳＳＣＣ０８），Ｄｉｇ．Ｔｅｃｈ．Ｐａｐｅｒｓ，ｐｐ．２９８−２９９，Ｆｅｂ．２００８ Ｙ．Ｓｕｇｉｍｏｒｉ，Ｙ．Ｋｏｈａｍａ，Ｍ．Ｓａｉｔｏ，Ｙ．Ｙｏｓｈｉｄａ，Ｎ．Ｍｉｕｒａ，Ｈ．Ｉｓｈｉｋｕｒｏ，Ｔ．Ｓａｋｕｒａｉ ａｎｄ Ｔ．Ｋｕｒｏｄａ，"Ａ ２Ｇｂ／ｓ １５ｐＪ／ｂ／ｃｈｉｐ Ｉｎｄｕｃｔｉｖｅ−Ｃｏｕｐｌｉｎｇ Ｐｒｏｇｒａｍｍａｂｌｅ Ｂｕｓ ｆｏｒ ＮＡＮＤ Ｆｌａｓｈ Ｍｅｍｏｒｙ Ｓｔａｃｋｉｎｇ"，ＩＥＥＥ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ Ｃｏｎｆｅｒｅｎｃｅ（ＩＳＳＣＣ’０９），Ｄｉｇ．Ｔｅｃｈ．Ｐａｐｅｒｓ，ｐｐ．２４４−２４５，Ｆｅｂ．２００９
しかし、上記の提案はデータ通信を誘導結合で行うことが可能であることを確認するための基礎実証実験であり、それを積層フラッシュメモリに適用して実際のメモリとして動作を可能にするためには、具体的なチップの積層方法およびコイルの配置方法や、磁界結合リピータ回路が必要になる。
そこで、本発明者は、具体的なチップの積層方法およびコイルの配置方法や、磁界結合リピータ回路を提案している（必要ならば、特願２００７−３０５１４３或いは特願２００８−１４６２４８参照）。
また、コイルの形成に伴うデッドスペースの発生を回避するために四角のコイルをＩＣチップのチップ上の異なった積層準位の配線を交互に接続することにより形成する方法も提案している（必要ならば、特願２００８−１２６９３４参照）。この提案によれば、ＩＣの回路接続用配線の中に紛れるようにコイルを配置することができる。
また、コイルをメモリアレイ上に設置する場合、上述の「平行コイル」を用いると、バスラインとコイルの各辺が平行になって誘導結合係数が増大して、データ通信の信号がバスラインにノイズを発生させる可能性が増大するという問題がある。
そこで、本発明者は、メモリアレイのビット線及びワード線に対して平行ではなく斜め方向に配置した「斜めコイル」を用いることによって、メモリ動作と誘導結合通信動作の間の干渉を低減することを提案している（必要ならば、特願２００８−１１７５３２参照）。
典型的には、四角いコイルをビット線やワード線に対して４５°斜めに配置したコイルを用いる。すなわちチップ辺に対して４５°斜めに配置したコイルである。この「斜めコイル」を用いるとメモリ動作と誘導結合通信動作の間の干渉が大幅に低減するので、メモリアレイ上には大きなコイルを設置できる。
例えば、一辺が１ｍｍのコイルを配置すれば、通信距離を３００μｍ程度にすることができる。したがって、上述のようにチップの厚さが３０μｍで、接着剤の厚さが５μｍとすると、９枚のチップを積層したときの最上位と最下位のチップの間の距離は２８０μｍ〔＝３０μｍ×（９−１）枚＋５μｍ×８層〕となる。即ち、８つのチップを貫通して、その先の９番目のチップと通信することができる。
このように、より多くのチップと一気に通信できれば、所望の通信先であるチップまでデータを転送するために要するデータ転送の回数がその分減少し、データ通信に要する時間や電力消費を低減できる利点がある。
ところが、「斜めコイル」や「平行コイル」を搭載したチップを図１８のように階段状に積層すると、必ずしも一番遠くに位置するコイル対の結合が一番弱くなるのではない。電磁界解析ツールを用いて理論計算した結果を図１９に示す。グラフの横軸の結合係数は、１の場合に完全な結合を意味する。通常は、誘導結合通信においては、結合係数を０．１前後に設計する。
誘導結合によって受信コイルに生じる受信信号振幅は、結合係数と送信電力の積にほぼ比例する。従って、結合係数が０．０５になると、結合係数が０．１の場合に比べて送信電力を約２倍に大きくしなければ、同じ振幅の受信信号が得られない。
図１９から明らかなように、「平行コイル」の場合も「斜めコイル」の場合も、チップ１とチップ５の間の結合がチップの位置が積層方向からみて横方向にずれるために最も弱くなり、結合係数は、「平行コイル」の場合に０．０８に、斜めコイルの場合に０．０６になる。
したがって、本発明は、複数枚の半導体チップを飛び越したチップ間通信を可能にするように積層することを目的とする。
（１）上記課題を解決するために、本発明は、積層基点となる半導体チップと、前記積層基点となる半導体チップに対して、少なくとも４組の半導体チップ群を積層方向からみた位置をずらして積層した階段型積層半導体集積回路装置であって、前記第１の半導体チップ群は、前記積層基点となる半導体チップに対して、半導体チップの二対の対向辺の内、一方の対向辺を一致させるとともに、他方の対向辺を前記一方の対向辺の延在方向に沿った第１の方向に順次所定のピッチでずらして積層した複数枚の半導体チップからなり、
前記第２の半導体チップ群は、前記第１の半導体チップ群の最上層の半導体チップに対して前記他方の対向辺を一致させるとともに、前記一方の対向辺を前記他方の対向辺の延在方向に沿った第２の方向に順次所定のピッチでずらして積層した複数枚の半導体チップからなり、前記第３の半導体チップ群は、前記第２の半導体チップ群の最上層の半導体チップに対して前記一方の対向辺を一致させるとともに、前記他方の対向辺を前記第１の方向と反対方向の第３の方向に順次所定のピッチでずらして積層した前記第１の半導体チップ群と同じ枚数の半導体チップからなり、前記第４の半導体チップ群は、前記第３の半導体チップ群の最上層の半導体チップに対して前記他方の対向辺を一致させるとともに、前記一方の対向辺を前記第２の方向と反対方向の第４の方向に順次所定のピッチでずらして積層した前記第２の半導体チップ群と同じ枚数の半導体チップからなる。
このように、４つの半導体チップ群を順次螺旋状に積層することによって、スペーサを用いなくてもワイヤボンディングスペースが確保されるので、階段型積層半導体集積回路装置全体の高さを約２／３にすることができる。また、それによって、複数枚の半導体チップを飛び越したチップ間通信が可能になる。
（２）また、本発明は、積層基点となる半導体チップと、前記積層基点となる半導体チップに対して、少なくとも４組の半導体チップ群を積層方向からみた位置をずらして積層した階段型積層半導体集積回路装置であって、前記第１の半導体チップ群は、前記積層基点となる半導体チップに対して、半導体チップの二対の対向辺の内、一方の対向辺を一致させるとともに、他方の対向辺を前記一方の対向辺の延在方向に沿った第１の方向に順次第１の所定ピッチでずらして積層した少なくとも一枚の半導体チップを有する第１のサブチップ群と、前記第１のサブチップ群の最上層の半導体チップに対して前記他方の対向辺を一致させるとともに、前記一方の対向辺を前記他方の対向辺の延在方向に沿った第２の方向に順次第２の所定ピッチでずらして積層した少なくとも１枚の半導体チップを有する第２のサブチップ群とからなり、前記第２の半導体チップ群は、前記第２のサブチップ群の最上層の半導体チップに対して、前記他方の対向辺を一致させるとともに、前記一方の対向辺を前記他方の対向辺の延在方向に沿った第２の方向に順次第２の所定ピッチでずらして積層した少なくとも１枚の半導体チップを有する第３のサブチップ群と、前記第３のサブチップ群の最上層の半導体チップに対して前記一方の対向辺を一致させるとともに、前記他方の対向辺を前記第１の方向と反対方向の第３の方向に順次第１の所定ピッチでずらして積層した少なくとも１枚の半導体チップを有する第４のサブチップ群とからなり前記第３の半導体チップ群は、前記第４のサブチップ群の最上層の半導体チップに対して、前記他方の対向辺を前記第３の方向に順次第１の所定ピッチでずらして積層した少なくとも１枚の半導体チップを有する第５のサブチップ群と、前記第５のサブチップ群の最上層の半導体チップに対して前記他方の対向辺を一致させるとともに、前記一方の対向辺を前記第２の方向と反対方向の第４の方向に順次第２の所定ピッチでずらして積層した少なくとも１枚の半導体チップを有する第６のサブチップ群とからなり、前記第４の半導体チップ群は、前記第６のサブチップ群の最上層の半導体チップに対して前記他方の対向辺を一致させるとともに、前記一方の対向辺を前記第４の方向に順次第２の所定ピッチでずらして積層した少なくとも１枚の半導体チップを有する第７のサブチップ群と、前記第７のサブチップ群の最上層の半導体チップに対して、前記一方の対向辺を一致させるとともに、前記他方の対向辺を前記第１の方向に順次第１の所定ピッチでずらして積層した少なくとも一枚の半導体チップを有する第８のサブチップ群とからなり、前記第１のサブチップ群の枚数と前記第８のサブチップ群の枚数の和と、前記第４のサブチップ群の枚数と前記第５のサブチップ群の枚数の和とが等しく、且つ、前記第２のサブチップ群の枚数と前記第３のサブチップ群の枚数の和と、前記第６のサブチップ群の枚数と前記第７のサブチップ群の枚数の和とが等しい。
このように、積層基点となる半導体チップの位置を積層中心に対して中心よりにすることによって、積層基点となる半導体チップに設けたチップ間通信用の送受信用コイルと他の半導体チップに設けた送受信用コイルとの間の結合係数を高めることができる。
（３）また、本発明は、上記（１）または（２）において、前記各半導体チップは、前記半導体チップの４辺に沿って電源用パッドと接地用パッドとを少なくとも有するとともに、チップ間通信用の送受信用コイルを備えている。
このように、チップ間通信用の送受信用コイルを備えることにより、半導体チップに設けるパッドは、データ通信用のパッドは不要となり少なくとも電源用パッドと接地用パッドを設ければ良い。
（４）また、本発明は、上記（１）において、前記各半導体チップは、前記半導体チップの隣接する２辺に沿ってのみ電源用パッドと接地用パッドとを少なくとも有するとともに、チップ間通信用の送受信用コイルを備え、且つ、前記第２の半導体チップ群の最上層の半導体チップから前記第４の半導体チップ群の最上層から一つ下層の半導体チップまでを前記最下層の半導体チップに対して水平方向において１８０°回転して積層する。
このように、中間の半導体チップを水平方向において１８０°回転して積層することによって、電源用パッドと接地用パッドは半導体チップの隣接する２辺に沿ってのみ設ければ良いので、パッド作製のコストを低減することができる。
（５）また、本発明は、上記（１）乃至（４）のいずれかにおいて、前記送受信用コイルの主要部は矩形状であり、且つ、前記矩形状の主要部を構成する複数のコイル要素の延在方向が、前記半導体チップの主要な配線方向に対して傾斜している。
このように、「斜めコイル」を用いることによって、電界・磁界結合によりビット線やワード線と送受信用コイルとの間に干渉が生じることを低減することができるとともに、螺旋状に積層した場合には「平行コイル」より結合係数を大きくすることができ、その結果、より多くの枚数の半導体チップを飛び越したチップ間通信が可能になる。
（６）また、本発明は、積層基点となる半導体チップと、前記積層基点となる半導体チップに対して、少なくとも４組の半導体チップ群を積層方向からみた位置をずらして積層した階段型積層半導体集積回路装置であって、前記第１の半導体チップ群は、前記積層基点となる半導体チップに対して、半導体チップの隣接する２辺の内の第１の辺に対して第１の方向に第１の所定のピッチでずらすとともに前記２辺の内の第２の辺に対して第２の方向に第２の所定のピッチでずらして積層した複数枚の半導体チップからなり、前記第２の半導体チップ群は、前記第１の半導体チップ群の最上層の半導体チップに対して前記第１の方向に前記第１の所定のピッチでずらすとともに、前記第２の方向と反対の第３の方向に前記第２の所定のピッチでずらして積層した複数枚の半導体チップからなり、前記第３の半導体チップ群は、前記第２の半導体チップ群の最上層の半導体チップに対して前記第１の方向と反対方向の第４の方向に前記第１の所定のピッチでずらすとともに、前記第３の方向に前記第２の所定のピッチでずらして積層した前記第１の半導体チップ群と同じ枚数の半導体チップからなり、前記第４の半導体チップ群は、前記第３の半導体チップ群の最上層の半導体チップに対して前記半導体チップを第４の方向に前記第１の所定のピッチでずらすとともに、前記第２の方向に前記第２の所定のピッチでずらして積層した前記第２の半導体チップ群と同じ枚数の半導体チップからなる。
このように、螺旋状に積層するためには、各半導体チップを半導体チップの辺に沿った方向にずらす以外に、各半導体チップを半導体チップの辺に対して斜め方向にずらしても良いものである。
（７）また、本発明は、上記（６）において、前記各半導体チップは、前記半導体チップの４辺に沿って電源用パッドと接地用パッドとを少なくとも有するとともに、チップ間通信用の送受信用コイルを備えている。
このように各半導体チップを斜め方向にずらしても、チップ間通信用の送受信用コイルを備えることにより、半導体チップに設けるパッドは、データ通信用のパッドは不要となり少なくとも電源用パッドと接地用パッドを設ければ良い。
（８）また、本発明は、積層基点となる半導体チップと、前記積層基点となる半導体チップに対して、少なくとも３組の半導体チップ群を積層方向からみた位置をずらして積層した階段型積層半導体集積回路装置であって、前記第１の半導体チップ群は、前記積層基点となる半導体チップに対して、前記半導体チップの二対の対向辺の内、一方の対向辺を一致させるとともに、他方の対向辺を前記一方の対向辺の延在方向に沿った第１の方向に順次所定のピッチでずらして積層した所定枚数の半導体チップからなり、前記第２の半導体チップ群は、第１のスペーサを介して、最下層の半導体チップを前記第１の半導体チップ群の最上層の半導体チップに一致させるとともに、前記一方の対向辺を一致させるとともに、前記第１の方向と反対方向に順次前記所定のピッチでずらして積層した前記第１の半導体チップ群の２倍或いは２倍±１の枚数の半導体チップからなり、前記第３の半導体チップ群は、第２のスペーサを介して、最下層の半導体チップを前記第２の半導体チップ群の最上層の半導体チップに一致させるとともに、前記一方の対向辺を一致させるとともに、前記第１の方向と反対方向に順次前記所定のピッチでずらして積層した前記第２の半導体チップ群より少ないか或いは同じ枚数の半導体チップからなり、前記各半導体チップは、前記他方の対向辺の少なくとも一方に沿って電源用パッドと接地用パッドとを少なくとも有するとともに主要部が矩形状のチップ間通信用の送受信用コイルを備えている。
このように、螺旋状ではなく、折り返し状に半導体チップを積層した場合にも、最下層の半導体チップの位置を積層方向の中心軸に対して最も離れた位置に配置しないことにより、送受信用コイルの結合係数を大きくすることができる。その結果、より多くの枚数の半導体チップを飛び越したチップ間通信が可能になるとともに実装面積を小さくすることができる。なお、この場合、第２の半導体チップ群を構成する各半導体チップを、第１の半導体チップ群及び第３の半導体チップ群を構成する半導体チップに対して水平方向に１８０°回転して積層しても良く、この場合には、電源用パッドと接地用パッドは他方の対向辺の内の一方の辺のみに設ければ良い。
開示の階段型積層半導体集積回路装置によれば、積層されたチップの位置がずれることで生じるコイルの結合係数の低下が軽減されて複数枚の半導体チップを飛び越したチップ間通信が可能になる。
本発明の実施の形態の階段型積層半導体集積回路装置の概略的斜視図である。 本発明の実施の形態の階段型積層半導体集積回路装置に搭載する通信用コイルの形状説明図である。 本発明の実施の形態の階段型積層半導体集積回路装置に搭載する通信用コイルの説明図である。 本発明の実施例１の階段型積層半導体集積回路装置の構成説明図である。 本発明の実施例１の階段型積層半導体集積回路装置の積層手順の説明図である。 本発明の実施例１の階段型積層半導体集積回路装置のコイル位置の説明図である。 本発明の実施例１の階段型積層半導体集積回路装置におけるチップＣ１からチップＣＮへの結合係数の説明図である。 本発明の実施例２の階段型積層半導体集積回路装置の概略的斜視図である。 本発明の実施例２の階段型積層半導体集積回路装置の積層手順の説明図である。 本発明の実施例３の階段型積層半導体集積回路装置の構成説明図である。 本発明の実施例３の階段型積層半導体集積回路装置の積層手順の説明図である。 本発明の実施例４の階段型積層半導体集積回路装置の構成説明図である。 本発明の実施例４の階段型積層半導体集積回路装置の積層手順の説明図である。 本発明の実施例４の階段型積層半導体集積回路装置のコイル位置の説明図である。 本発明の実施例４の階段型積層半導体集積回路装置におけるチップＣ１からチップＣＮへの結合係数の説明図である。 本発明の実施例５の階段型積層半導体集積回路装置の構成説明図である。 本発明の実施例５の階段型積層半導体集積回路装置におけるチップＣ１からチップＣＮへの結合係数の説明図である。 従来の階段型積層半導体集積回路装置の構成説明図である。 従来の階段型積層半導体集積回路装置におけるチップＣ１からチップＣＮへの結合係数の説明図である。
ここで、図１乃至図３を参照して、本発明の実施の形態を説明する。図１は、本発明の実施の形態の階段型積層半導体集積回路装置の概略的斜視図であり、最下層の半導体チップを除いて所定の枚数の半導体チップを所定の方向にずらしたものを半導体チップ群として、この半導体チップ群を順次螺旋状にずらす方向を９０°ずつ変化させて積層した状態を示している。なお、各半導体チップは同一外観形状を有し、回転させずに同じ向きに配置する。
図１においては、各半導体チップ群を２枚の半導体チップで構成して、下から左回りに２回転螺旋状に積層させて全体で１７枚の半導体チップを積層した状態を示している。但し、半導体チップのサイズとパッド領域の占有率によるが３枚以上の半導体チップにより半導体チップ群を構成しても良い。また、回転方向は右回りの螺旋階段状でも良い。
また、各半導体チップには半導体チップ上の配線で形成したチップ間通信用の送受信コイル（図示は省略）が設けられており、チップ間の高速なデータ通信用の信号用パッドは設けずに、ＶＤＤ用パッド及び接地用パッドの電源用パッドと、リセット用パッド及びチップＩＤ用パッド等の低速な制御信号を数パッド程度を各辺に備えている。しかし、各パッドをチップの四辺のいずれからも取れるように配線をリング状にチップに配することは、大きなペナルティを伴わずに容易に実現できる。なお、図においては、同じ機能を有するパッドを２つ隣接して設けているが、２倍のサイズのパッドを１つ設けるようにしても良い。
また、送受信コイルの配置等を半導体チップの回転に対して変化が少ない位置に配置した場合には、半導体チップを回転させることによって、１辺或いは隣接する２辺のみに電源用パッド、接地用パッド、リセット用パッド、チップＩＤ用パッドを配置することも可能である。
また、半導体チップの種類は任意であるが、このような積層構造に適したものとしては、ＮＡＮＤメモリ等の半導体メモリチップが典型的なものである。また、半導体チップの主面の形状は図では正方形にしているが、長方形でも同様である。積層数任意であるが、最下層の半導体チップ上に４組の半導体チップ群を螺旋状に１回転させた場合、最下層の半導体チップと最上層の半導体チップとは積層方向から見ると同じ位置に配置される。
そして、このような螺旋階段状に積層することによって、各半導体チップに対するワイヤボンディング用のスペースが確保されるので、従来の階段型積層半導体集積回路装置においてチップ折り返しに必要だったスペーサは不要になる。
上述の図１８に示す従来の方法で６４枚の半導体チップを積層する場合、積層の高さは、半導体チップの厚さを３０μｍ、接着剤の厚さを５μｍ、スペーサの厚さを６０μｍとすると、
｛（３０μｍ＋５μｍ）×８＋（６０μｍ＋５μｍ）×２｝×８＝３，２８０μｍ
になる。
一方、図１に示すように螺旋階段型に積層する場合、積層の高さは、
｛（３０μｍ＋５μｍ）×８｝×８＝２，２４０μｍ
になり、６８％に減る。
図２は、本発明の実施の形態の階段型積層半導体集積回路装置に搭載する通信用コイルの形状説明図である。図２（ａ）は、「平行コイル」１７の説明図であり、メモリセル１２がマトリクス状に配置されたメモリアレイ１１のワード線１３及びビット線１４に対して矩形状コイルを構成するコイル線要素が平行に延在するように配置したものである。なお、図における符号１５はデコーダ等の周辺回路であり、符号１６はセンスアンプ等の周辺回路であり、符号１８は送受信器である。
図２（ｂ）は、「斜めコイル」１９の説明図であり、メモリセル１２がマトリクス状に配置されたメモリアレイ１１のワード線１３及びビット線１４に対して矩形状コイルを構成するコイル線要素が傾斜するように、典型的には４５°に延在するように配置したものである。このように配置することによって、コイルのサイズを大きくしても各コイル線要素が長い範囲にわたってワード線１３或いはビット線１４と平行状態になることはない。したがって、ワード線１３或いはビット線１４と各コイル線要素との電界・磁界結合を「平行コイル」１７より大幅に低減することができるので、ワード線１３或いはビット線１４に発生するノイズを低減することができる。
図３は、本発明の実施の形態の階段型積層半導体集積回路装置に搭載する通信用コイルの説明図である。図３（ａ）は外側に設けた受信用コイル２２と内側に設けた送信用コイル２１とを同心に配置した同心二重コイル２０である。このような、同心二重コイル２０を積層させた半導体チップの積層方向から見た重なり箇所の中心に配置した場合には、９０°毎の回転に対してコイルの配置が実質的に変化しないので、各半導体チップを回転させながら螺旋階段状に積層する場合には、上述の各パッドは半導体チップの１辺のみに設ければ良い。
図３（ｂ）は、従来の提案（必要ならば、特願２００８−２０７８７８参照）と同様に図３（ｂ）に示した３つの同心二重コイルを並列に配置して、Ｔ（送信用）、Ｒ（受信用）、Ｄ（未使用）の機能を各層毎に順次切り替えて通信するものである。なお、図においては動作させるコイルを実線で表し、待機させるコイルを破線で示している。
以上を前提として、次に、図４乃至図７を参照して、本発明の実施例１の階段型積層半導体集積回路装置を説明する。図４は本発明の実施例１の階段型積層半導体集積回路装置の構成説明図であり、図４（ａ）は概略的斜視図であり、図４（ｂ）は正面図及び側面図である。
図４（ａ）は、２枚の長方形のＮＡＮＤメモリチップをスライドさせたものをチップ群とし、最下層のＮＡＮＤメモリチップＣ１に対して４つのチップ群を螺旋階段状に積層した状態を示したものである。ここでは、各ＮＡＮＤメモリチップＣ１〜Ｃ９をスライドさせるピッチを、例えば、１５０μｍとする。したがって、図４（ｂ）に示すように、最下層のＮＡＮＤメモリチップＣ１に対して最大３００μｍずれることになる。
図５は本発明の実施例１の階段型積層半導体集積回路装置の積層手順の説明図である。まず、図５（ａ）に示すように基準となるＮＡＮＤメモリチップＣ１をマウントする。次いで、図５（ｂ）に示すように、第１群のＮＡＮＤメモリチップＣ２を図において下方向に１５０μｍスライドさせて接着剤で接着する。次いで、図５（ｃ）に示すように、ＮＡＮＤメモリチップＣ３を図においてさらに下方向に１５０μｍスライドさせて接着剤で接着する。
次いで、図５（ｄ）に示すように、第２群のＮＡＮＤメモリチップＣ４を図において右方向に１５０μｍスライドさせて接着剤で接着する。次いで、図５（ｅ）に示すように、ＮＡＮＤメモリチップＣ５を図においてさらに右方向に１５０μｍスライドさせて接着剤で接着する。
次いで、図５（ｆ）に示すように、第３群のＮＡＮＤメモリチップＣ６を図において上方向に１５０μｍスライドさせて接着剤で接着する。次いで、図５（ｇ）に示すように、ＮＡＮＤメモリチップＣ7 を図においてさらに上方向に１５０μｍスライドさせて接着剤で接着する。
次いで、図５（ｈ）に示すように、第４群のＮＡＮＤメモリチップＣ８を図において左方向に１５０μｍスライドさせて接着剤で接着する。最後に、図５（ｉ）に示すように、ＮＡＮＤメモリチップＣ9 を図においてさらに左方向に１５０μｍスライドさせて接着剤で接着することによって元の位置に戻る。なお、図５（ｊ）はスライド方向のみを纏めて図示したものであり、矩形状のチップに対して正方形状の移動を示している。
図６は本発明の実施例１の階段型積層半導体集積回路装置のコイル位置の説明図である。図６（ａ）から図６（ｉ）における半導体チップの移動は上記図５（ａ）から図５（ｉ）における半導体チップの移動と同じである。ここでは、各半導体チップに設けた斜めコイルの移動を示しており、各段階で最上層の半導体チップに設けた斜めコイルと最下層の半導体チップに設けた斜めコイルの重なり状態をクロスハッチングで示している。
図に示すように、半導体チップが１５０μｍスライドすると、斜めコイルは、各頂点が１５０μｍスライドして、各辺は１５０μｍ／（２）1/2 ＝１０６μｍ程度スライドし、中間の半導体チップにおいて、最下層の斜めコイルとの重なり状態が低くなる。
図７は、本発明の実施例１の階段型積層半導体集積回路装置におけるチップＣ１からチップＣＮへの結合係数の説明図である。図１９と同様にして１辺が１ｍｍの矩形コイルを用いた場合のチップ間の結合係数を電磁界解析ツールで理論計算した結果を示したものである。図１９の従来例と比べて本発明では、最も小さくなる結合係数は、斜めコイルの場合に０．０６から０．０９５に改善される。また、チップＣ１とチップＣ９の間の結合係数も、０．０９から０．１３に改善されており、全てのチップ間の結合係数がより大きくなるので、送信電力を低減して消費電力を削減することができる。
一方、平行コイルに対して同様のチップ間の結合係数を電磁界解析ツールで理論計算した結果、中間のチップＣ５において、従来より結合係数は低くなっている。したがって、本発明の実施例１の構成の場合には、平行コイルよりも斜めコイルを用いた方が効果的であることが分かる。
次に、図８及び図９を参照して、本発明の実施例２の階段型積層半導体集積回路装置を説明する。図８は本発明の実施例２の階段型積層半導体集積回路装置の概略的斜視図である。なお、正面図及び側面図は図４（ｂ）と同様であるので省略する。この実施例２のＮＡＮＤメモリチップＣ１〜Ｃ９においては、隣接する２辺に沿ってのみパッドを配置した点で上記の実施例１と相違するものであり、その相違により積層手順も異なっている。
図９は本発明の実施例２の階段型積層半導体集積回路装置の積層手順の説明図である。まず、実施例１と同様に、図９（ａ）に示すように基準となるＮＡＮＤメモリチップＣ１をマウントする。次いで、図９（ｂ）に示すように、第１群のＮＡＮＤメモリチップＣ１を図において下方向に１５０μｍスライドさせて接着剤で接着する。次いで、図９（ｃ）に示すように、ＮＡＮＤメモリチップＣ３を図においてさらに下方向に１５０μｍスライドさせて接着剤で接着する。
次いで、図９（ｄ）に示すように、第２群のＮＡＮＤメモリチップＣ４を図において右方向に１５０μｍスライドさせて接着剤で接着する。ここまでは上記の実施例１と全く同様である。
次いで、図９（ｅ）に示すように、ＮＡＮＤメモリチップＣ５を１８０°回転させた状態で図においてさらに右方向に１５０μｍスライドさせて接着剤で接着する。この１８０°回転によりパッドの位置が、ＮＡＮＤメモリチップＣ１〜Ｃ４のパッド位置とチップ中心に対して点対象の位置となる。
次いで、図９（ｆ）に示すように、第３群のＮＡＮＤメモリチップＣ６を１８０°回転させた状態で図において上方向に１５０μｍスライドさせて接着剤で接着する。次いで、図９（ｇ）に示すように、ＮＡＮＤメモリチップＣ７を１８０°回転させた状態で図においてさらに上方向に１５０μｍスライドさせて接着剤で接着する。
次いで、図９（ｈ）に示すように、第４群のＮＡＮＤメモリチップＣ８を１８０°回転させた状態で図において左方向に１５０μｍスライドさせて接着剤で接着する。最後に、図９（ｉ）に示すように、ＮＡＮＤメモリチップＣ９を回転させずに図においてさらに左方向に１５０μｍスライドさせて接着剤で接着することによって元の位置に戻る。なお、図９（ｊ）はスライド方向のみを纏めて図示したものであり、矩形状のチップに対して正方形状の移動を示している。
このように、本発明の実施例２においては、途中で積層する半導体チップを１８０°反転させているので、半導体の隣り合う２辺に同じ入出力回路や電源パッドなどを配置すれば良く、配線の自由度等が増すことになる。なお、この場合、回転に伴ってコイルの結合状態が大きく変動しないようにコイルの配置する位置等を考慮する必要がある（必要ならば、上述の特願２００７−３０５１４３参照）。
次に、図１０及び図１１を参照して、本発明の実施例３の階段型積層半導体集積回路装置を説明する。図１０は本発明の実施例３の階段型積層半導体集積回路装置の構成説明図であり、図１０（ａ）は概略的斜視図であり、また、図１０（ｂ）は正面図及び側面図である。この実施例３のＮＡＮＤメモリチップＣ１〜Ｃ９においては、実施例１と同様に４辺に沿ってパッドを配置している。
この実施例３においては、チップを斜め方向にスライドさせながら螺旋階段状に積層するものである。この場合、図１０（ｂ）に示すように、基準となる最下層のＮＡＮＤメモリチップに対して４ピッチ分だけずれることになり、各辺に沿った一回のスライドが１５０μｍの場合には６００μｍずれることになる。
図１１は本発明の実施例３の階段型積層半導体集積回路装置の積層手順の説明図である。まず、図１１（ａ）に示すように基準となるＮＡＮＤメモリチップＣ１をマウントする。次いで、図１１（ｂ）に示すように、第１群のＮＡＮＤメモリチップＣ２を図において左方向及び下方向に１５０μｍ、即ち、斜め４５°方向に２１２μｍスライドさせて接着剤で接着する。次いで、図１１（ｃ）に示すように、ＮＡＮＤメモリチップＣ３を図においてさらに左下方向に２１２μｍスライドさせて接着剤で接着する。
次いで、図１１（ｄ）に示すように、第２群のＮＡＮＤメモリチップＣ４を図において右下向に２１２μｍスライドさせて接着剤で接着する。次いで、図１１（ｅ）に示すように、ＮＡＮＤメモリチップＣ５を図においてさらに右下に２１２μｍスライドさせて接着剤で接着する。
次いで、図１１（ｆ）に示すように、第３群のＮＡＮＤメモリチップＣ６を図において右上方向に２１２μｍスライドさせて接着剤で接着する。次いで、図１１（ｇ）に示すように、ＮＡＮＤメモリチップＣ7 を図においてさらに右上方向に２１２μｍスライドさせて接着剤で接着する。
次いで、図１１（ｈ）に示すように、第４群のＮＡＮＤメモリチップＣ８を図において左上方向に２１２μｍスライドさせて接着剤で接着する。最後に、図１１（ｉ）に示すように、ＮＡＮＤメモリチップＣ９を図においてさらに左上方向に２１２μｍスライドさせて接着剤で接着することによって元の位置に戻る。なお、図１１（ｊ）はスライド方向のみを纏めて図示したものであり、矩形状のチップに対して４５°回転した正方形状の移動を示している。
なお、図においては、４５°方向、即ち、隣接する２つの辺に沿って同じスライド量だけスライドさせているが、互いに異なった量だけスライドさせても良いものであり、その場合には、長方形状或いは平行四辺形状に移動することになる。
次に、図１２乃至図１５を参照して、本発明の実施例４の階段型積層半導体集積回路装置を説明する。図１２は本発明の実施例４の階段型積層半導体集積回路装置の構成説明図であり、図１２（ａ）は概略的斜視図であり、図１２（ｂ）は正面図及び側面図である。
なお、この実施例４は上記の実施例１のＮＡＮＤメモリチップＣ２を基点として積層を開始したものである。
ここでも、各ＮＡＮＤメモリチップＣ１〜Ｃ９をスライドさせるピッチを、例えば、１５０μｍとする。したがって、図１２（ｂ）に示すように、最下層のＮＡＮＤメモリチップＣ１に対して短辺方向においては最大１５０μｍずれ、長辺方向においては最大３００μｍずれることになり、実施例１より短辺方向のずれが半分になる。
図１３は本発明の実施例４の階段型積層半導体集積回路装置の積層手順の説明図である。まず、図１３（ａ）に示すように基準となるＮＡＮＤメモリチップＣ１をマウントする。次いで、図１３（ｂ）に示すように、第１群のＮＡＮＤメモリチップＣ２を図において下方向に１５０μｍスライドさせて接着剤で接着する。次いで、図１３（ｃ）に示すように、ＮＡＮＤメモリチップＣ３を図において右方向に１５０μｍスライドさせて接着剤で接着する。
次いで、図１３（ｄ）に示すように、第２群のＮＡＮＤメモリチップＣ４を図においてさらに右方向に１５０μｍスライドさせて接着剤で接着する。次いで、図１３（ｅ）に示すように、ＮＡＮＤメモリチップＣ５を図において上方向に１５０μｍスライドさせて接着剤で接着する。
次いで、図１３（ｆ）に示すように、第３群のＮＡＮＤメモリチップＣ６を図においてさらに上方向に１５０μｍスライドさせて接着剤で接着する。次いで、図１３（ｇ）に示すように、ＮＡＮＤメモリチップＣ７を図において左方向に１５０μｍスライドさせて接着剤で接着する。
次いで、図１３（ｈ）に示すように、第４群のＮＡＮＤメモリチップＣ８を図においてさらに左方向に１５０μｍスライドさせて接着剤で接着する。最後に、図１３（ｉ）に示すように、ＮＡＮＤメモリチップＣ９を図において下方向に１５０μｍスライドさせて接着剤で接着することによって元の位置に戻る。なお、図１３（ｊ）はスライド方向のみを纏めて図示したものであり、矩形状のチップに対して正方形状の移動を示している。
図１４は本発明の実施例４の階段型積層半導体集積回路装置のコイル位置の説明図である。図１４（ａ）から図１４（ｉ）における半導体チップの移動は上記図１３（ａ）から図１３（ｉ）における半導体チップの移動と同じである。ここでは、各半導体チップに設けた斜めコイルの移動を示しており、各段階で最上層の半導体チップに設けた斜めコイルと最下層の半導体チップに設けた斜めコイルの重なり状態をクロスハッチングで示している。
図に示すように、半導体チップが１５０μｍスライドすると、斜めコイルは、各頂点が１５０μｍスライドして、各辺は１５０μｍ／（２）1/2 ＝１０６μｍ程度スライドし、中間の半導体チップにおいて、最下層の斜めコイルとの重なり状態が低くなる。
図１５は、本発明の実施例４の階段型積層半導体集積回路装置におけるチップＣ１からチップＣＮへの結合係数の説明図である。図７と同様にして１辺が１ｍｍの矩形コイルを用いた場合のチップ間の結合係数を電磁界解析ツールで理論計算した結果を示したものである。図７の実施例１と比べて、斜めコイルの場合に、Ｃ６に設けたコイルとの結合係数が０．１０２から０．１０４に改善され、また、Ｃ７に設けたコイルとの結合係数が０．０９５から０．１３６に改善された。
一方、平行コイルに対して同様のチップ間の結合係数を電磁界解析ツールで理論計算した結果、Ｃ５に設けたコイルとの結合係数が０．０６１から０．１３９に大幅に改善され、また、Ｃ６に設けたコイルとの結合係数が０．０９５から０．０９７に改善された、さらに、Ｃ７に設けたコイルとの結合係数が０．１０８から０．１２７に改善された。したがって、本発明の実施例４の構成の場合には、平行コイルに対しても効果的であることが分かる。
次に、図１６及び図１７を参照して、本発明の実施例５の階段型積層半導体集積回路装置を説明する。図１６は本発明の実施例５の階段型積層半導体集積回路装置の構成説明図であり、図１６（ａ）は概略的斜視図であり、また、図１６（ｂ）は正面図である。この実施例５においては、図１８に示した従来の階段型積層半導体集積回路装置に比べて、通信の基点となるチップの位置が異なる。なお、パッドは１辺に沿ってのみ設ければ良い。
即ち、まず、２枚のＮＡＮＤメモリチップＣ１，Ｃ２を積層させたのち、スペーサＳ１を設け、次いで、スペーサＳ１上に４枚のＮＡＮＤメモリチップＣ３〜Ｃ６をスライド方向を反転させて積層したものである。したがって、図１８のＮＡＮＤメモリチップＣ３を基点としたのと同等となり、この基点から見て積層されたコイルが左右にスライドすることで、最大ずれ幅を小さくしている。図１６（ｂ）の場合には、スライド量を１５０μｍとすると、右側のずれは３００μｍとなり左側のずれは１５０μｍとなる。
図１７は、本発明の実施例５の階段型積層半導体集積回路装置におけるチップＣ１からチップＣＮへの結合係数の説明図である。図１９と同様にして１辺が１ｍｍの矩形コイルを用いた場合のチップ間の結合係数を電磁界解析ツールで理論計算した結果を示したもので、図１９の従来例と比べて本発明では、平行コイルの場合に結合係数が０．０８から０．０７４に悪化した。一方、斜めコイルの場合に結合係数は、０．０６から０．０７に改善される。パッドはチップの一辺だけに配置すれば良い。
このように、基点となるチップのスペーサに対する位置を調整することにより、従来の階段型積層半導体集積回路装置よりも、斜めコイル及び平行コイルの双方の結合係数を高くすることができ、それによって、送信電力を低減することができる。また、最大ずれ幅が小さくなるので実装面積を小さくすることができる。
以上、本発明の各実施例を説明してきたが、各実施例に記載した構成に限られないものである。例えば、上記実施例４に記載した積層構造は、実施例２或いは実施例３に対しても適用されるものである。即ち、実施例２或いは実施例３においても、積層基点となる半導体チップをＮＡＮＤメモリチップＣ２とする。
１１ メモリアレイ
１２ メモリセル
１３ ワード線
１４ ビット線
１５，１６ 周辺回路
１７ 平行コイル
１８ 送受信器
１９ 斜めコイル
２０ 同心二重コイル
２１ 送信用コイル
２２ 受信用コイル
Ｃ１〜Ｃ９ ＮＡＮＤメモリチップ
Ｓ１，Ｓ２ スペーサ
Ｂ１〜Ｂ１０ 接着剤

Claims (8)

  1. 積層基点となる半導体チップと、前記積層基点となる半導体チップに対して、少なくとも４組の半導体チップ群を積層方向からみた位置をずらして積層した階段型積層半導体集積回路装置であって、
    前記第１の半導体チップ群は、前記積層基点となる半導体チップに対して、半導体チップの二対の対向辺の内、一方の対向辺を一致させるとともに、他方の対向辺を前記一方の対向辺の延在方向に沿った第１の方向に順次所定のピッチでずらして積層した複数枚の半導体チップからなり、
    前記第２の半導体チップ群は、前記第１の半導体チップ群の最上層の半導体チップに対して前記他方の対向辺を一致させるとともに、前記一方の対向辺を前記他方の対向辺の延在方向に沿った第２の方向に順次所定のピッチでずらして積層した複数枚の半導体チップからなり、
    前記第３の半導体チップ群は、前記第２の半導体チップ群の最上層の半導体チップに対して前記一方の対向辺を一致させるとともに、前記他方の対向辺を前記第１の方向と反対方向の第３の方向に順次所定のピッチでずらして積層した前記第１の半導体チップ群と同じ枚数の半導体チップからなり、
    前記第４の半導体チップ群は、前記第３の半導体チップ群の最上層の半導体チップに対して前記他方の対向辺を一致させるとともに、前記一方の対向辺を前記第２の方向と反対方向の第４の方向に順次所定のピッチでずらして積層した前記第２の半導体チップ群と同じ枚数の半導体チップからなる階段型積層半導体集積回路装置。
  2. 積層基点となる半導体チップと、前記積層基点となる半導体チップに対して、少なくとも４組の半導体チップ群を積層方向からみた位置をずらして積層した階段型積層半導体集積回路装置であって、
    前記第１の半導体チップ群は、前記積層基点となる半導体チップに対して、半導体チップの二対の対向辺の内、一方の対向辺を一致させるとともに、他方の対向辺を前記一方の対向辺の延在方向に沿った第１の方向に順次第１の所定ピッチでずらして積層した少なくとも一枚の半導体チップを有する第１のサブチップ群と、
    前記第１のサブチップ群の最上層の半導体チップに対して前記他方の対向辺を一致させるとともに、前記一方の対向辺を前記他方の対向辺の延在方向に沿った第２の方向に順次第２の所定ピッチでずらして積層した少なくとも１枚の半導体チップを有する第２のサブチップ群とからなり、
    前記第２の半導体チップ群は、前記第２のサブチップ群の最上層の半導体チップに対して、前記他方の対向辺を一致させるとともに、前記一方の対向辺を前記他方の対向辺の延在方向に沿った第２の方向に順次第２の所定ピッチでずらして積層した少なくとも１枚の半導体チップを有する第３のサブチップ群と、
    前記第３のサブチップ群の最上層の半導体チップに対して前記一方の対向辺を一致させるとともに、前記他方の対向辺を前記第１の方向と反対方向の第３の方向に順次第１の所定ピッチでずらして積層した少なくとも１枚の半導体チップを有する第４のサブチップ群とからなり、
    前記第３の半導体チップ群は、前記第４のサブチップ群の最上層の半導体チップに対して、前記他方の対向辺を前記第３の方向に順次第１の所定ピッチでずらして積層した少なくとも１枚の半導体チップを有する第５のサブチップ群と、
    前記第５のサブチップ群の最上層の半導体チップに対して前記他方の対向辺を一致させるとともに、前記一方の対向辺を前記第２の方向と反対方向の第４の方向に順次第２の所定ピッチでずらして積層した少なくとも１枚の半導体チップを有する第６のサブチップ群とからなり、
    前記第４の半導体チップ群は、前記第６のサブチップ群の最上層の半導体チップに対して前記他方の対向辺を一致させるとともに、前記一方の対向辺を前記第４の方向に順次第２の所定ピッチでずらして積層した少なくとも１枚の半導体チップを有する第７のサブチップ群と、
    前記第７のサブチップ群の最上層の半導体チップに対して、前記一方の対向辺を一致させるとともに、前記他方の対向辺を前記第１の方向に順次第１の所定ピッチでずらして積層した少なくとも一枚の半導体チップを有する第８のサブチップ群とからなり、
    前記第１のサブチップ群の枚数と前記第８のサブチップ群の枚数の和と、前記第４のサブチップ群の枚数と前記第５のサブチップ群の枚数の和とが等しく、且つ、前記第２のサブチップ群の枚数と前記第３のサブチップ群の枚数の和と、前記第６のサブチップ群の枚数と前記第７のサブチップ群の枚数の和とが等しい階段型積層半導体集積回路装置。
  3. 前記各半導体チップは、前記半導体チップの４辺に沿って電源用パッドと接地用パッドとを少なくとも有するとともに、チップ間通信用の送受信用コイルを備えている請求項１または請求項２に記載の階段型積層半導体集積回路装置。
  4. 前記各半導体チップは、前記半導体チップの隣接する２辺に沿ってのみ電源用パッドと接地用パッドとを少なくとも有するとともに、チップ間通信用の送受信用コイルを備え、且つ、前記第２の半導体チップ群の最上層の半導体チップから前記第４の半導体チップ群の最上層から一つ下層の半導体チップまでを前記最下層の半導体チップに対して水平方向において１８０°回転して積層されている請求項１に記載の階段型積層半導体集積回路装置。
  5. 前記送受信用コイルの主要部は矩形状であり、且つ、前記矩形状の主要部を構成する複数のコイル要素の延在方向が、前記半導体チップの主要な配線方向に対して傾斜している請求項１乃至請求項４のいずれか１項に記載の階段型積層半導体集積回路装置。
  6. 積層基点となる半導体チップと、前記積層基点となる半導体チップに対して、少なくとも４組の半導体チップ群を積層方向からみた位置をずらして積層した階段型積層半導体集積回路装置であって、
    前記第１の半導体チップ群は、前記積層基点となる半導体チップに対して、半導体チップの隣接する２辺の内の第１の辺に対して第１の方向に第１の所定のピッチでずらすとともに前記２辺の内の第２の辺に対して第２の方向に第２の所定のピッチでずらして積層した複数枚の半導体チップからなり、
    前記第２の半導体チップ群は、前記第１の半導体チップ群の最上層の半導体チップに対して前記第１の方向に前記第１の所定のピッチでずらすとともに、前記第２の方向と反対の第３の方向に前記第２の所定のピッチでずらして積層した複数枚の半導体チップからなり、
    前記第３の半導体チップ群は、前記第２の半導体チップ群の最上層の半導体チップに対して前記第１の方向と反対方向の第４の方向に前記第１の所定のピッチでずらすとともに、前記第３の方向に前記第２の所定のピッチでずらして積層した前記第１の半導体チップ群と同じ枚数の半導体チップからなり、
    前記第４の半導体チップ群は、前記第３の半導体チップ群の最上層の半導体チップに対して前記半導体チップを第４の方向に前記第１の所定のピッチでずらすとともに、前記第２の方向に前記第２の所定のピッチでずらして積層した前記第２の半導体チップ群と同じ枚数の半導体チップからなる階段型積層半導体集積回路装置。
  7. 前記各半導体チップは、前記半導体チップの４辺に沿って電源用パッドと接地用パッドとを少なくとも有するとともに、チップ間通信用の送受信用コイルを備えている請求項６に記載の階段型積層半導体集積回路装置。
  8. 積層基点となる半導体チップと、前記積層基点となる半導体チップに対して、少なくとも３組の半導体チップ群を積層方向からみた位置をずらして積層した階段型積層半導体集積回路装置であって、
    前記第１の半導体チップ群は、前記積層基点となる半導体チップに対して、前記半導体チップの二対の対向辺の内、一方の対向辺を一致させるとともに、他方の対向辺を前記一方の対向辺の延在方向に沿った第１の方向に順次所定のピッチでずらして積層した所定枚数の半導体チップからなり、
    前記第２の半導体チップ群は、第１のスペーサを介して、最下層の半導体チップを前記第１の半導体チップ群の最上層の半導体チップに一致させるとともに、前記一方の対向辺を一致させるとともに、前記第１の方向と反対方向に順次前記所定のピッチでずらして積層した前記第１の半導体チップ群の２倍或いは２倍±１の枚数の半導体チップからなり、
    前記第３の半導体チップ群は、第２のスペーサを介して、最下層の半導体チップを前記第２の半導体チップ群の最上層の半導体チップに一致させるとともに、前記一方の対向辺を一致させるとともに、前記第１の方向と反対方向に順次前記所定のピッチでずらして積層した前記第２の半導体チップ群より少ないか或いは同じ枚数の半導体チップからなり、
    前記各半導体チップは、前記他方の対向辺の少なくとも一方に沿って電源用パッドと接地用パッドとを少なくとも有するとともに、主要部が矩形状のチップ間通信用の送受信用コイルを備えている階段型積層半導体集積回路装置。
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