JP2013243255A - 半導体装置 - Google Patents

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Abstract

【課題】 積層された半導体チップ間の無線通信手段の最適化を容易にするとともに半導体装置の小型化を実現する。
【解決手段】 半導体装置は、裏面に再配線層が形成された第１の半導体チップと、第１の半導体チップの裏面上にフェイスダウン型で積層された第２の半導体チップとを含む。第２の半導体チップへの電源供給は、再配線層を介して行われる。
【選択図】図２

Description

本発明は、半導体装置に関し、特に、積層された複数の半導体チップを含む半導体装置に関する。
関連する半導体装置では、互いに積層されたチップ間の信号伝送を無線通信により実施し、各チップへの電源供給をバンプまたはワイヤーを介して行っている（例えば、特許文献１、２参照）。
特開２０１０−３４４３６号公報 特開２０１０−５６１４０号公報
特許文献１に記載された半導体装置では、最下層の半導体チップ（ＬＯＧ）がパッケージ基板に対してフェイスダウン型で実装され、他の半導体チップ（ＭＥＭ＿Ａ，ＭＥＭ＿Ｂ）がフェイスアップ型で実装されている。この構成では、ＬＯＧの誘導結合送信端子群及び誘導結合受信端子群とＭＥＭ＿Ａの誘導結合送信端子群及び誘導結合受信端子群との間の距離と、ＭＥＭ＿Ａの誘導結合送信端子群及び誘導結合受信端子群とＭＥＭ＿Ｂの誘導結合送信端子群及び誘導結合受信端子群との間の距離とが、互いに異なっている。このため、各チップの送信回路の送信能力の最適化が困難であるという問題点がある。
これに対して、引用文献２に記載された半導体装置では、全ての半導体チップがフェイスアップ型に積層されており、上記のような問題は生じない。しかしながら、この半導体装置では、最下層の半導体チップに関して、特許文献１に記載された半導体装置のようにパッケージ基板との間の接続にバンプを用いることできず、必要な接続の全てをワイヤーを用いて行わなければならない。そのため、最下層の半導体チップは、その外周部に、上層の半導体装置に比べて、ワイヤーを接続するためのパッドを多く設けなければならず、外形が他の半導体チップに比べて大きくなる。それゆえ、引用文献２に記載の半導体装置には、小型化が困難であるという問題点がある。
本発明の一実施の形態に係る半導体装置は、裏面に再配線層が形成された第１の半導体チップと、前記第１の半導体チップの前記裏面上にフェイスダウン型で積層された第２の半導体チップと、を含み、前記再配線層を介して前記第２の半導体チップへ電源を供給するように構成されていることを特徴とする。
本発明の他の実施の形態に係る半導体装置は、互いに対向する第１及び第２の面を含む第１の半導体基板と、前記第１の面に形成された第１のデバイス層と、前記第２の面に形成された再配線層と、を備える第１の半導体チップと、第３の面を含む第２の半導体基板と、前記第３の面に形成された第２のデバイス層と、前記第２のデバイス層の上に形成された第２の半導体基板用バンプ電極と、を備える第２の半導体チップと、を含み、当該第２の半導体チップは、前記第２の半導体基板用バンプ電極が前記再配線層と接触するように、前記第１の半導体チップの上に積層されていることを特徴とする。
第１の半導体チップの裏面に形成された再配線層を介して、第１の半導体チップの裏面にフェイスダウン型で積層された第２の半導体チップへの電源供給を行うように構成したことで、無線通信手段の最適化の容易化と半導体装置の小型化とを両立することができる。
本発明の第１の実施の形態に係る半導体装置に含まれる半導体チップの回路ブロック図である。 本発明の第１の実施の形態に係る半導体装置の概略構成を示す縦断面図である。 図２の破線で示す領域Ａの拡大図である。 本発明の第２の実施の形態に係る半導体装置の概略構成を示す縦断面図である。 図４の破線で示す領域Ｂの拡大図である。
以下、図面を参照して、本発明の実施の形態について詳細に説明する。ここでは、半導体装置としてＤＲＡＭ（Dynamic Random Access Memory）を例に挙げるが、本発明は、ＤＲＡＭに限定されることなく他の半導体装置、例えば、フラッシュメモリやＳＲＡＭ（Static Random Access Memory）等のメモリチップやロジックチップ等にも適用可能である。
本発明の第１の実施の形態に係るＤＲＡＭは、複数の半導体チップを積層した積層メモリである。複数の半導体チップの各々は、図１に示すように、内部回路１０を含む。また、内部回路１０は、データを保持記憶するメモリセルを多数配列形成したメモリセルアレイ１１と、メモリセルアレイ１１に対してデータの書き込み及び読み出しを行う制御回路１２とを含む。
制御回路１２は、外部から電源電圧ＶＤＤ及びＶＳＳの供給を受けるとともに、クロックＣＫ、コマンドＣＭＤ及びアドレスＡｄｄの各信号の入力を受ける。そして、入力されるコマンドＣＭＤ及びアドレスＡｄｄに応じて、外部から入力されるデータＤａｔａをメモリセルアレイ１１に書き込み、あるいはメモリセルアレイ１１に書き込まれたデータＤａｔａを読み出して外部へ出力する。
複数の半導体チップが積層される積層メモリでは、各半導体チップに対してそれぞれ電源を供給する必要がある。各チップへの電源供給は、信頼性等の観点から有線で行われる。
一方、各種信号の入出力は、配線の簡略化等の観点から少なくともその一部を無線で行うことができる。本実施の形態では、半導体チップ間での信号の送受信を無線通信により行うものとする。なお、これら各種信号の一部も有線で送受信するようにしてもよい。
図２は、本実施の形態に係るＤＲＡＭの概略構成を示す縦断面図である。図示のＤＲＡＭは、配線基板２１と、配線基板２１上に接着層２２を介して実装された積層メモリ２３と、積層メモリ２３と配線基板２１との間を電気的に接続する（ボンディング）ワイヤー２４と、積層メモリ２３をワイヤー２４とともに配線基板２１上に封止する封止樹脂２５を含む。
配線基板２１は、絶縁性基板２１１を含む。絶縁性基板２１１の表裏面には、配線層２１２、接続パッド２１３及びランド２１４が形成されている。また、絶縁性基板２１１の表裏面には、配線層２１２を覆うとともに、接続パッド２１３及びランド２１４を露出させるソルダーレジスト２１５が形成されている。さらに、絶縁性基板２１１を貫いて、配線層２１２、接続パッド２１３及びランド２１４の間を接続するビア２１６が形成されている。ランド２１４には、外部端子（ソルダーボール）２１７が搭載されている。ソルダーレジスト２１５は、配線層２１２を保護し、また、意図しない場所への半田等の付着を防止する。
積層メモリ２３は、４個の半導体チップＣ０〜Ｃ３を含む。半導体チップの数は４個に限定されず、２個以上であればよい。また、これらの半導体チップは同一構成であってもよいし異なる構成であってもよい。ここでは、４個の半導体チップＣ０〜Ｃ３が同一に構成されているものとする。
半導体チップＣ０〜Ｃ３の互いに対向する一対の主面の一方の面側には、それぞれ内部回路１０（図３参照）が形成されている。内部回路１０が形成されている側の面を回路形成面若しくは表面と呼び、回路形成面とは反対側の面を裏面と呼ぶ。半導体チップＣ０〜Ｃ３は全て、回路形成面が配線基板２１に向かうように配線基板２１に搭載されている。このような搭載形式をフェイスダウン型と呼ぶ。これに対し、裏面を配線基板２１に向けて半導体チップが配線基板２１上に搭載又は積層される形式をフェイスアップ型という。
各半導体チップの回路形成面には、内部回路１０に接続され、送受信手段として機能する送受信用コイル２３１が設けられている。通常、送信用コイルと受信用コイルとは別々に設けられるが、本発明には直接関係がないのでここでは送受信用コイル２３１とし、その詳細な説明は省略する。
また、回路形成面には、その中央線（図の表裏方向）に沿って、複数の接続パッド（図示せず）が配列形成されている。本実施の形態では、複数の接続パッドが２列に配列されているものとする。各接続パッドにはそれぞれバンプ電極が設けられる。複数の接続パッドには、電源用接続パッドと信号用接続パッドとが含まれる。図２には、電源用接続パッドに接続された電源バンプ電極２３２と信号バンプ電極２３３が、各半導体チップに関して一つずつ示されている。本実施の形態では、最下層の半導体チップＣ０を除いて、信号バンプ電極２３３は使用されない。これらの信号バンプ電極２３３の代わりに送受信用コイル２３１が使用されるからである。ここでは、半導体チップＣ０〜Ｃ３として、全て同一の構成の半導体チップを用いたため、半導体チップＣ１〜Ｃ３も信号バンプ電極２３３を備えているが、これらは、省略可能である。
各半導体チップの裏面には、導電層（再配線層ＲＤＬ（Re-Distribution Layer））２３４が形成されている。図示のように、最上層の半導体チップＣ３については、導電層２３４を省略してもよい。
各導電層２３４は、ワイヤー２４を介して配線基板２１の対応する（電源用）外部端子２１７に接続される。また、各導電層２３４には、上層の半導体チップの対応する電源バンプ電極２３２が接触し電気的に接続される。即ち、各導電層２３４は、直ぐ上の層の半導体チップに対して電源を供給する電源供給パスを形成する。図２の右側のワイヤー２４が接続された導電層２３４もまた、図示しない他の対応する電源バンプ電極と対応する外部端子との間に電源供給パスを形成する。これらの電源供給パスを介して各半導体チップの内部回路に電源が供給される。
いずれの導電層２３４も、信号バンプ電極２３３に接触したり、送受信用コイル２３１と対向したりすることがないように形成される。導電層２３４が信号バンプ電極２３３に接触すると、信号の送受信が正しく行えないばかりか、誤動作や故障の原因となるからである。また、導電層２３４が送受信用コイル２３１と対向している場合には、送受信用コイル２３１を用いた信号の送受信が正しく行えなくなるからである。
最下層の半導体チップＣ０の電源バンプ電極２３２及び信号バンプ電極２３３は、配線基板２１の対応する接続パッドにそれぞれ接触しあるいは接続される。これにより、半導体チップＣ０への電源供給と、半導体チップＣ０と外部との間の信号の送受信を行うことができる。本実施の形態では、フェイスアップ型で搭載する場合のように、最下層の半導体チップＣ０の周縁部に信号用パッドを形成する必要がないので、最下層の半導体チップＣ０を上層の半導体チップＣ１〜Ｃ３と同一の構成とすることができる。
次に、図３を参照してさらに詳しく説明する。図３は、図２の破線で囲んだ領域Ａの拡大図である。図示のように、各半導体チップＣ０〜Ｃ３は、半導体基板３０１の一面側に形成されたデバイス層３０２を有している。デバイス層３０２には、図１に示した内部回路１０とチップ内配線３０３が含まれる。また、チップ内配線３０３には、電源パッド３０４と、信号パッド３０５と、送受信用コイル２３１とが含まれる。
電源パッド３０４は、電源バンプ電極２３２に接続されるとともに内部回路１０の電源ノード３０６に接続されている。信号パッド３０５は、信号バンプ電極２３３に接続されるとともに内部回路１０の信号入出力ノード３０７に接続されている。信号パッド３０５は、さらに送受信用コイル２３１にも接続されている。
なお、送受信用コイル２３１は、チップ内配線３０３とは別にコイル専用領域を設け、そこに形成するようにしてもよい。
半導体チップＣ０の電源パッド３０４に接続された電源バンプ電極２３２は、下層側に位置するの配線基板２１の（電源用）配線層２１２に接触若しくは接続される。また、半導体チップＣ１〜Ｃ３の各々の電源パッド３０４に接続された電源バンプ電極２３２は、下層側に位置する半導体チップＣ０〜Ｃ２の導電層２３４に接触若しくは接続される。
また、半導体チップＣ０の信号パッド３０５に接続された信号バンプ電極２３３は、下層側に位置する配線基板２１の別の（信号用）配線層２１２に接触若しくは接続される。一方、半導体チップＣ１〜Ｃ３の各々の信号パッド３０５に接続された信号バンプ電極２３３は、下層側に位置する半導体チップＣ０〜Ｃ２の導電層２３４には接触も接続もされていない。
上記構成において、各半導体チップに含まれる内部回路１０への電源供給は、それぞれ独立した電源供給パスを介して行われる。
具体的には、半導体チップＣ０の内部回路１０の電源ノード３０６への電源供給は、（電源用の）配線層２１２から、半導体チップＣ０の電源バンプ電極２３２、電源パッド３０４及び対応するその他のチップ内配線３０３を介して行われる。
同様に、半導体チップＣ１〜Ｃ３の各々の内部回路１０の電源ノード３０６への電源供給は、下層側の導電層２３４から、半導体チップＣ１〜Ｃ３の各々の電源バンプ電極２３２、電源パッド３０４及び対応するその他のチップ内配線３０３を介して行われる。
一方、各半導体チップの内部回路１０への信号入力は、全て半導体チップＣ０を経由して行われる。具体的には、配線基板２１の（信号用の）配線層２１２から半導体チップＣ０の信号バンプ電極２３３に供給された信号は、信号パッド３０５及び対応するその他のチップ内配線３０３を介して半導体チップＣ０の内部回路１０の信号入出力ノード３０７へ供給されるとともに、送受信用コイル２３１にも供給される。半導体チップＣ０の送受信用コイル２３１は、他の半導体チップＣ１〜Ｃ３の送受信用コイル２３１と誘導結合し、供給された信号を送信する。半導体チップＣ１〜Ｃ３の送受信用コイル２３１が受信した信号は、各半導体チップの信号パッド３０５及び対応するその他のチップ内配線３０３を介して内部回路１０の信号入出力ノード３０７へ供給される。なお、ここでの信号には、クロック、コマンド、アドレス及びライドデータ等が含まれる。
また、各半導体チップの内部回路１０から外部への信号出力もまた全て半導体チップＣ０を経由して行われる。具体的には、半導体チップＣ１〜Ｃ３の各々の内部回路１０から信号入出力ノード３０７へ出力された信号（リードデータ）は、対応するチップ内配線３０３から信号パッド３０５を介して送受信用コイル２３１へ供給される。この信号は信号バンプ電極２３３へも供給されるが、信号バンプ電極２３３は外部への接続経路を持たない。信号入出力ノード３０７からの信号を受けた送受信用コイル２３１は、半導体チップＣ０の送受信用コイル２３１へ信号を送信する。半導体チップＣ０の送受信用コイル２３１が受信した信号は、配線基板２１の（信号用）配線層２１２を介して外部へ出力される。
半導体チップＣ０の内部回路１０から信号入出力ノード３０７へ出力された信号（リードデータ）は、対応するチップ内配線３０３から信号パッド３０５を介して信号バンプ電極２３３へと供給され、配線基板２１の（信号用）配線層２１２を介して外部へ出力される。
以上のように、本実施の形態では、複数の半導体チップを全てフェイスダウン型で積層し、各半導体チップへの電源供給をその下層側に位置する配線基板又は半導体チップに形成された配線層等を用いて行うようにしたことで、送受信コイル間の距離を等間隔にすることができ、送信能力の最適化を容易化できる。また、最下層の半導体チップへのワイヤーボンディングが不要となるので、半導体装置の小型化を実現することができる。さらに、最上層の半導体チップへのワイヤーボンディングが不要となるので、半導体装置の低背化を実現することができる。
次に、図４及び図５を参照して、本発明の第２の実施の形態に係る半導体装置について説明する。ここで、第１の実施の形態と同一の部分についてはその説明を省略し、相違する部分について説明する。
図４及び図５に示すように、本実施の形態に係る配線基板２１−１は、その中央部に開口４０１を有している。開口４０１は、配線基板２１−１に搭載される最下層の半導体チップＣ０の接続パッドの配列に対応するように形成される。
最下層の半導体チップＣ０の接続パッド上には、電源バンプ電極や信号バンプ電極が形成されていない。半導体チップＣ０の接続パッドは、開口４０１を通して、ワイヤー４０２により配線基板２１−１の接続パッド２１３−１に接続される。配線基板２１−１の配線パターンは、ワイヤー４０２を用いた接続に対応するように変更されている。
開口４０２は、封止樹脂２５−１により埋設される。ワイヤー４０２は、開口４０１を埋設する封止樹脂２５−１により覆われる。
本実施の形態においても、全ての半導体チップをフェイスダウン型で配線基板２５−１上に積層搭載したので、半導体装置の小型化と送信能力の最適化を容易化を実現できる。
以上、本発明について実施の形態に即して説明したが、本発明は上記実施の形態に限定されず、本発明の趣旨から逸脱することなく、種々の変形、変更が可能である。
１０ 内部回路
１１ メモリセルアレイ
１２ 制御回路
２１，２１−１ 配線基板
２２ 接着層
２３ 積層メモリ
２４ ワイヤー
２５，２５−１ 封止樹脂
２１１ 絶縁性基板
２１２ 配線層
２１３，２１３−１ 接続パッド
２１４ ランド
２１５ ソルダーレジスト
２１６ ビア
２１７ 外部端子
２３１ 送受信用コイル
２３２ 電源バンプ電極
２３３ 信号バンプ電極
２３４ 導電層
３０１ 半導体基板
３０２ デバイス層
３０３ チップ内配線
３０４ 電源パッド
３０５ 信号パッド
３０６ 電源ノード
３０７ 信号入出力ノード
４０１ 開口
４０２ ワイヤー

Claims (10)

  1. 裏面に再配線層が形成された第１の半導体チップと、
    前記第１の半導体チップの前記裏面上にフェイスダウン型で積層された第２の半導体チップと、を含み、
    前記再配線層を介して前記第２の半導体チップへ電源を供給するように構成されている、
    ことを特徴とする半導体装置。
  2. 前記第２の半導体チップは、その表面に形成され、前記再配線層に接触する第２の半導体チップ用バンプ電極を備え、前記第２の半導体チップ用バンプ電極を介して電源の供給を受けるように構成されている、ことを特徴とする請求項１に記載の半導体装置。
  3. 電源配線を備える配線基板をさらに含み、
    前記第１の半導体チップはフェイスダウン型で前記配線基板に搭載され、
    前記再配線層は、第２の半導体チップ用ワイヤーを介して前記電源配線に電気的に接続されている、
    ことを特徴とする請求項１または２に記載の半導体装置。
  4. 前記第１の半導体チップは、その表面に形成された第１の半導体チップ用バンプ電極を備え、前記第１の半導体チップ用バンプ電極を介して前記配線基板から電源の供給を受けるように構成されている、ことを特徴とする請求項３に記載の半導体装置。
  5. 前記第１の半導体チップは、その表面に形成された電極パッドを備え、前記電極パッドに接続された第１の半導体チップ用ワイヤーを介して前記配線基板から電源の供給を受けるように構成されている、ことを特徴とする請求項３に記載の半導体装置。
  6. 互いに対向する第１及び第２の面を含む第１の半導体基板と、前記第１の面に形成された第１のデバイス層と、前記第２の面に形成された再配線層と、を備える第１の半導体チップと、
    第３の面を含む第２の半導体基板と、前記第３の面に形成された第２のデバイス層と、前記第２のデバイス層の上に形成された第２の半導体基板用バンプ電極と、を備える第２の半導体チップと、を含み、
    当該第２の半導体チップは、前記第２の半導体基板用バンプ電極が前記再配線層と接触するように、前記第１の半導体チップの上に積層されている、
    ことを特徴とする半導体装置。
  7. 少なくとも一つの電源配線を備える配線基板をさらに含み、
    前記第１の半導体チップは前記第１の面を前記配線基板に向けて前記配線基板に搭載され、
    前記再配線層は、第２の半導体チップ用ワイヤーを介して前記電源配線のいずれかに電気的に接続されている、
    ことを特徴とする請求項６に記載の半導体装置。
  8. 前記第１の半導体チップは、前記第１のデバイス層の上に形成された第１の半導体チップ用バンプ電極を備え、前記第１の半導体チップ用バンプ電極が前記電源配線のいずれかと接触するように、前記配線基板の上に積層されていることを特徴とする請求項７に記載の半導体装置。
  9. 前記第１のデバイス層に形成された電極パッドを備え、前記電極パッドと前記電源配線のいずれかとを接続するワイヤーをさらに備えることを特徴とする請求項７に記載の半導体装置。
  10. 前記第１の半導体チップと前記第２の半導体チップは、相互に通信を行う無線通信部を備えることを特徴とする請求項１乃至９のいずれか一つに記載の半導体装置。
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