JP2012004432A - 半導体装置 - Google Patents
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Abstract
【課題】チップ間が貫通電極を介して接続された半導体装置であって、インターフェースチップとインターポーザ基板との間の負荷容量及び寄生容量が低減された半導体装置を提供する。
【解決手段】半導体装置１０は、電極７を備えた第１基板１上に、第１基板１を介して外部との間で情報伝達を行う第１の半導体チップ２と、第１の半導体チップ２の制御の下で動作する第２の半導体チップ３とを積層して構成されており、第１の半導体チップ２は、第１基板１と第２の半導体チップ３との間に、第１の半導体チップ２の回路形成面２ａが第１基板１と対向するように配置した。
【選択図】図１
【解決手段】半導体装置１０は、電極７を備えた第１基板１上に、第１基板１を介して外部との間で情報伝達を行う第１の半導体チップ２と、第１の半導体チップ２の制御の下で動作する第２の半導体チップ３とを積層して構成されており、第１の半導体チップ２は、第１基板１と第２の半導体チップ３との間に、第１の半導体チップ２の回路形成面２ａが第１基板１と対向するように配置した。
【選択図】図１
Description
本発明は複数のチップが積層されてなる半導体装置であって、特にチップ間が貫通電極を介して電気的に接続された半導体装置に関するものである。
半導体装置特に、半導体メモリは、コンピュータ、携帯機器など様々な情報機器に使用されており、必要とされる容量は年々増加している。一方、大容量化にともなって半導体メモリの実装面積は増大し、機器の小型化を阻害する要因となっている。そこで、ＤＲＡＭ等の半導体メモリを高密度に実装する技術の開発が進んでいる。限られた実装面積で大容量なメモリを実現する技術として、一つの半導体パッケージにおいて、複数個のコアチップと１個のインターフェースチップとを一つのインターポーザ基板上に積層搭載し、チップ間を貫通電極（Ｔｈｒｏｕｇｈ Ｓｉｌｉｃｏｎ Ｖｉａ：ＴＳＶ）を用いて電気的に接続するものが知られている（特許文献１）。
貫通電極は、コアチップやインターフェースチップを構成する半導体基板を貫通して設けられた電極であり、ボンディングワイヤやＴＡＢテープなどに比べて寄生容量や寄生インダクタンスが非常に小さいことから、チップ間における信号の伝送を極めて高速に行うことが可能となる。
また、貫通電極では、ボンディングワイヤやＴＡＢテープのように、平面方向における面積の増大を生じないことから、半導体装置全体の小型化にも大きく寄与する。すなわち、この構造では各メモリ回路間、及び、メモリ回路とインターフェースチップのＩ／Ｏ（入出力）回路間は貫通電極を介して電気的に接続されており、１個のチップの面積で複数個のチップと同等容量のコアチップを構成するから、限られた実装面積で大容量のメモリを実現できる。
また、貫通電極では、ボンディングワイヤやＴＡＢテープのように、平面方向における面積の増大を生じないことから、半導体装置全体の小型化にも大きく寄与する。すなわち、この構造では各メモリ回路間、及び、メモリ回路とインターフェースチップのＩ／Ｏ（入出力）回路間は貫通電極を介して電気的に接続されており、１個のチップの面積で複数個のチップと同等容量のコアチップを構成するから、限られた実装面積で大容量のメモリを実現できる。
図６に、複数個のコアチップと１個のインターフェースチップとを一つのインターポーザ基板上に積層搭載した半導体装置の断面模式図を示す。
半導体装置２００は、ボール電極（外部端子）２０７を有するインターポーザ基板（基板）２０１と、インターポーザ基板２０１のボール電極２０７を介して外部との間で信号の授受（情報伝達）を行うインターフェースチップ２０２と、インターフェースチップ２０２による制御の下で作動するコアチップ２０３（２０３Ａ〜２０３Ｄ）と、を備え、インターフェースチップ１０２及びコアチップ２０３（２０３Ａ〜２０３Ｄ）はいずれも、それぞれのチップの回路形成層２０３Ａａ〜２０３Ｄａがインターポーザ基板２０１の反対側を向くように（フェイスアップ方向）配置されている。
半導体装置２００は、ボール電極（外部端子）２０７を有するインターポーザ基板（基板）２０１と、インターポーザ基板２０１のボール電極２０７を介して外部との間で信号の授受（情報伝達）を行うインターフェースチップ２０２と、インターフェースチップ２０２による制御の下で作動するコアチップ２０３（２０３Ａ〜２０３Ｄ）と、を備え、インターフェースチップ１０２及びコアチップ２０３（２０３Ａ〜２０３Ｄ）はいずれも、それぞれのチップの回路形成層２０３Ａａ〜２０３Ｄａがインターポーザ基板２０１の反対側を向くように（フェイスアップ方向）配置されている。
ボール電極２０７は、高位側電源電位（Ｖｄｄ）や低位側電源電位（ＶＳＳ）が供給される端子であり、インターポーザ基板２０１に設けられたランド部２２１、配線２１９及び貫通電極２１８、並びに、インターフェースチップ２０２に設けられた電極パッド２１６及び貫通電極２０６を介して、インターフェースチップ２０２に接続されている。これにより、インターフェースチップ２０２の回路形成層２０２ａに形成された回路２２５に電源電位が与えられる。さらに、より上層に位置するコアチップ２０３Ａ〜２０３Ｄへの電源電位の供給は、コアチップ２０３Ａ〜２０３Ｄに設けられた電極パッド２１３Ａ〜２１３Ｄ、電極パッド２１４Ａ〜２１４Ｄ、バンプ電極２２２Ａ〜２２２Ｄ、及び貫通電極２０４Ａ〜２０４Ｄを介して行われる。
インターフェースチップ２０２は、その回路形成層２０２ａに形成されたＩ／Ｏ（入出力）回路２２５によって、コアチップ２０３Ａ〜２０３Ｄの半導体メモリの動作の制御を行う。その際のコアチップの半導体メモリとの信号の授受は、貫通電極及びチップ間接続部を介して行われる。また、インターポーザ基板を介しての外部との信号の授受は、インターフェースチップ２０２に設けられたバンプ電極２１５及び貫通電極２０６、並びに、インターポーザ基板２０１に設けられたランド部２２１、配線２１９及び貫通電極２１８を介して行われる。
かかる半導体装置において、ＤＲＡＭ等のメモリの動作を制御する入出力回路（インターフェースチップに形成）と、外部との信号の授受を行う外部端子（インターポーザ基板に形成）との間の負荷容量（ピン容量）を低減し、伝送特性を向上することが望まれる。そのため、図６に示すように、インターフェースチップを積層チップ群の最下層に配置し、パッケージ基板としてのインターポーザ基板に近づけることが考えられる。
この場合の問題点について、図７を用いて説明する。
インターフェースチップ２０２を最下層に配置する構成ではあるが、インターフェースチップ２０２の入出力回路２２５とインターポーザ基板２０１の外部端子２０７との間の導通はインターフェースチップ自身の貫通電極２０６を経由しており、この貫通電極２０６の分、負荷容量が大きくなっており、この貫通電極２０６に伴う寄生容量も大きい。
インターフェースチップ２０２を最下層に配置する構成ではあるが、インターフェースチップ２０２の入出力回路２２５とインターポーザ基板２０１の外部端子２０７との間の導通はインターフェースチップ自身の貫通電極２０６を経由しており、この貫通電極２０６の分、負荷容量が大きくなっており、この貫通電極２０６に伴う寄生容量も大きい。
本発明に係る半導体装置は、電極を備えた第１基板上に、前記第１基板を介して外部との間で情報伝達を行う第1の半導体チップと、この第1の半導体チップの制御の下で動作する第２の半導体チップとを積層した半導体装置において、前記第1の半導体チップを、前記第１基板と前記第２の半導体チップとの間に、前記第1の半導体チップの回路形成面が前記第１基板と対向するように配置したことを特徴とする。
本発明に係る半導体装置によれば、第1の半導体チップをその回路形成層を第１基板と対向するように配置した構成としたので、第１基板の外部端子と第1の半導体チップの回路形成層との間の経路には第1の半導体チップ自身の貫通電極は含まれないので、この第1の半導体チップ自身の貫通電極の分の負荷容量が低減され、この貫通電極に伴う分の寄生容量も低減されている。
以下に、本発明を適用した実施形態である半導体装置について図面を参照して説明する。同一部材には同一符号を付し説明を省略又は簡略化する。また、同一部材には適宜符号を省略する。なお、以下の説明で用いる図面は模式的であり、長さ、幅、及び厚みの比率等は現実のものとは異なる。
[第１の実施形態]
図１に、第１の実施形態である半導体装置の断面模式図を示す。
半導体装置１０は、ボール電極（電極）７を備えたインターポーザ基板（第１基板）１上に、インターポーザ基板１を介して外部との間で情報伝達を行うインターフェースチップ（第1の半導体チップ）２と、このインターフェースチップ２の制御の下で動作するコアチップ（第２の半導体チップ）３（３Ａ〜３Ｄ）とを積層した半導体装置において、インターフェースチップ（第1の半導体チップ）２を、インターポーザ基板１とコアチップ３との間に、インターフェースチップ（第1の半導体チップ）２の回路形成層２ａ（もしくは回路形成面２ａａ）がインターポーザ基板１と対向するように（フェイスダウン方向）配置されている。
図１に、第１の実施形態である半導体装置の断面模式図を示す。
半導体装置１０は、ボール電極（電極）７を備えたインターポーザ基板（第１基板）１上に、インターポーザ基板１を介して外部との間で情報伝達を行うインターフェースチップ（第1の半導体チップ）２と、このインターフェースチップ２の制御の下で動作するコアチップ（第２の半導体チップ）３（３Ａ〜３Ｄ）とを積層した半導体装置において、インターフェースチップ（第1の半導体チップ）２を、インターポーザ基板１とコアチップ３との間に、インターフェースチップ（第1の半導体チップ）２の回路形成層２ａ（もしくは回路形成面２ａａ）がインターポーザ基板１と対向するように（フェイスダウン方向）配置されている。
また、チップ間には、外部からの力によるチップ破壊を防止すると共に、チップ間のすき間に水分が入り込むのを防ぐために、アンダーフィル８が埋め込まれている。
また、アンダーフィル８の外側にはモールド樹脂９が設けられ、水分が浸入するのを防止し、さらに耐湿性および耐水性を向上させている。
また、アンダーフィル８の外側にはモールド樹脂９が設けられ、水分が浸入するのを防止し、さらに耐湿性および耐水性を向上させている。
さらに、半導体装置１０は、インターポーザ基板１から最も遠いコアチップ３Ｄのインターポーザ基板１の反対側には、電極パッド１３Ｄを覆うように配線基板間用封止体として例えば、ＮＣＦ（Ｎｏｎ Ｃｏｎｄｕｔｉｖｅ Ｆｉｌｍ）１１を形成し、その上にリードフレーム１２を備える。リードフレーム１２の材質は、強度がより大きく、かつ放熱板として熱伝導率がより高いものが望ましい。例えば、４２アロイ（Ｆｅ−４２％Ｎｉ）が挙げられる。
本実施形態においては、４個のコアチップ３Ａ〜３Ｄは全て、その回路形成層３Ａａ〜３Ｄａ（もしくは回路形成面３ＡＡ〜３ＤＡ）がインターポーザ基板１と対向するように（フェイスダウン方向）配置されている。
回路形成層３ａには、ＤＲＡＭ等のメモリセルが形成されている他、メモリセルのデータを保持するための回路やそれらの制御回路等が形成されている。
回路形成層３ａには、ＤＲＡＭ等のメモリセルが形成されている他、メモリセルのデータを保持するための回路やそれらの制御回路等が形成されている。
また、各コアチップ３Ａ〜３Ｄにはそれぞれ貫通電極４Ａ、４Ｂ、４Ｃ、４Ｄが設けられている。貫通電極４Ａ〜４Ｄは例えば、主成分を銅とするものであり、２０μｍ径の円柱状ものである。
貫通電極４Ａの上面及び下面にはそれぞれ、電極パッド１３Ａ、回路形成層３Ａａを介して電極パッド１４Ａを有する。貫通電極４Ｂの上面及び下面にはそれぞれ、電極パッド１３Ｂ、回路形成層３Ｂａを介して電極パッド１４Ｂを有する。貫通電極４Ｃの上面及び下面にはそれぞれ、電極パッド１３Ｃ、回路形成層３Ｃａを介して電極パッド１４Ｃを有する。貫通電極４Ｄの上面及び下面にはそれぞれ、電極パッド１３Ｄ、回路形成層３Ｄａを介して電極パッド１４Ｄを有する。
貫通電極４Ａの上面及び下面にはそれぞれ、電極パッド１３Ａ、回路形成層３Ａａを介して電極パッド１４Ａを有する。貫通電極４Ｂの上面及び下面にはそれぞれ、電極パッド１３Ｂ、回路形成層３Ｂａを介して電極パッド１４Ｂを有する。貫通電極４Ｃの上面及び下面にはそれぞれ、電極パッド１３Ｃ、回路形成層３Ｃａを介して電極パッド１４Ｃを有する。貫通電極４Ｄの上面及び下面にはそれぞれ、電極パッド１３Ｄ、回路形成層３Ｄａを介して電極パッド１４Ｄを有する。
コアチップ３Ａの回路形成層３Ａａとコアチップ３Ｂの回路形成層３Ｂａとは、コアチップ３Ａの貫通電極４Ａ、コアチップ３Ａの上面に形成された電極パッド（チップ間接合部）１３Ａ、バンプ電極（チップ間接合部）２１B、及び、コアチップ３Ｂの下面に形成された電極パッド（チップ間接合部）１４Ｂを介して電気的に接続されている。
コアチップ３Ｂの回路形成層３Ｂａとコアチップ３Ｃの回路形成層３Ｃａとは、コアチップ３Ｂの貫通電極４Ｂ、コアチップ３Ｂの上面に形成された電極パッド１３Ｂ、バンプ電極２１C、及び、コアチップ３Ｃの下面に形成された電極パッド１４Ｃを介して電気的に接続されている。
コアチップ３Ｃの回路形成層３Ｃａとコアチップ３Ｄの回路形成層３Ｄａとは、コアチップ３Ｃの貫通電極４Ｃ、コアチップ３Ｃの上面に形成された電極パッド１３Ｃ、バンプ電極２１D、及び、コアチップ３Ｄの下面に形成された電極パッド１４Ｄを介して電気的に接続されている。
また、コアチップ３Ａの回路形成層３Ａａとインターフェースチップ２の回路形成層２ａとは、インターフェースチップ２の貫通電極６、インターフェースチップ２の上面に形成された電極パッド１５、バンプ電極２１Ａ、及び、コアチップ３Ａの下面に形成された電極パッド１４Ａを介して電気的に接続されている。
コアチップ３Ｂ〜３Ｄの回路形成層３Ｂａ〜３Ｄａはコアチップ３Ａを介して、インターフェースチップ２の回路形成層２ａに電気的に接続されている。
コアチップ３Ｂの回路形成層３Ｂａとコアチップ３Ｃの回路形成層３Ｃａとは、コアチップ３Ｂの貫通電極４Ｂ、コアチップ３Ｂの上面に形成された電極パッド１３Ｂ、バンプ電極２１C、及び、コアチップ３Ｃの下面に形成された電極パッド１４Ｃを介して電気的に接続されている。
コアチップ３Ｃの回路形成層３Ｃａとコアチップ３Ｄの回路形成層３Ｄａとは、コアチップ３Ｃの貫通電極４Ｃ、コアチップ３Ｃの上面に形成された電極パッド１３Ｃ、バンプ電極２１D、及び、コアチップ３Ｄの下面に形成された電極パッド１４Ｄを介して電気的に接続されている。
また、コアチップ３Ａの回路形成層３Ａａとインターフェースチップ２の回路形成層２ａとは、インターフェースチップ２の貫通電極６、インターフェースチップ２の上面に形成された電極パッド１５、バンプ電極２１Ａ、及び、コアチップ３Ａの下面に形成された電極パッド１４Ａを介して電気的に接続されている。
コアチップ３Ｂ〜３Ｄの回路形成層３Ｂａ〜３Ｄａはコアチップ３Ａを介して、インターフェースチップ２の回路形成層２ａに電気的に接続されている。
インターフェースチップ２は、その回路形成層２ａをインターポーザ基板１と対向するように（フェイスダウン方向）配置されている。
図１に例示するように、本発明に係る半導体装置は、インターフェースチップの回路形成層をインターポーザ基板と対向するように（フェイスダウン方向）配置され、インターポーザ基板の外部端子とインターフェースチップの回路形成層との間の経路にインターフェースチップの自身の貫通電極が含まない構成である。このため、インターフェースチップ２がフェイスアップ方向を向いて配置する従来の半導体装置と比較して、インターフェースチップ２自身の貫通電極の分の負荷容量が低減され、さらにこの貫通電極に伴う寄生容量の分が低減されているという効果を有する。
図１に例示するように、本発明に係る半導体装置は、インターフェースチップの回路形成層をインターポーザ基板と対向するように（フェイスダウン方向）配置され、インターポーザ基板の外部端子とインターフェースチップの回路形成層との間の経路にインターフェースチップの自身の貫通電極が含まない構成である。このため、インターフェースチップ２がフェイスアップ方向を向いて配置する従来の半導体装置と比較して、インターフェースチップ２自身の貫通電極の分の負荷容量が低減され、さらにこの貫通電極に伴う寄生容量の分が低減されているという効果を有する。
インターフェースチップ２には、その回路形成層２ａに入出力回路２５が形成されている。
インターフェースチップ（第1の半導体チップ）２によるコアチップ（第２の半導体チップ）３の動作の制御について、半導体装置１０がＤＤＲ方式のＳＤＲＡＭである場合を例にとって、具体的に説明する。
この場合、インターフェースチップ２の入出力回路２５は入出力バッファ及びＤＬＬ回路を含み、入出力データ信号及びデータストローブ信号を、ＤＬＬ回路が生成した内部クロックに同期させることで入出力のタイミングをコントロールすることができる。
より詳細に説明すると、インターフェースチップ２は、インターポーザ基板（第１基板）１の外部端子（電極）７及び貫通電極１８等を介して外部からその入出力回路２５内の入力バッファが受けた入力データ信号をデータストローブ信号と共に、ＤＬＬ回路が生成した内部クロックに同期させて貫通電極６を介してコアチップ３に送ることによりコアチップ３のメモリへ入力データ（情報）の書き込み動作を実施させることができる。また、コアチップ３から貫通電極６を介して入出力回路２５内の出力バッファが受けた出力データ信号とデータストローブ信号とを、ＤＬＬ回路が生成した内部クロックに同期させて、インターポーザ基板１の貫通電極１８及び外部端子７等を介して外部に出力してコアチップ３のメモリから出力データ（情報）の読み出し動作を実施させることができる。
インターフェースチップ（第1の半導体チップ）２によるコアチップ（第２の半導体チップ）３の動作の制御について、半導体装置１０がＤＤＲ方式のＳＤＲＡＭである場合を例にとって、具体的に説明する。
この場合、インターフェースチップ２の入出力回路２５は入出力バッファ及びＤＬＬ回路を含み、入出力データ信号及びデータストローブ信号を、ＤＬＬ回路が生成した内部クロックに同期させることで入出力のタイミングをコントロールすることができる。
より詳細に説明すると、インターフェースチップ２は、インターポーザ基板（第１基板）１の外部端子（電極）７及び貫通電極１８等を介して外部からその入出力回路２５内の入力バッファが受けた入力データ信号をデータストローブ信号と共に、ＤＬＬ回路が生成した内部クロックに同期させて貫通電極６を介してコアチップ３に送ることによりコアチップ３のメモリへ入力データ（情報）の書き込み動作を実施させることができる。また、コアチップ３から貫通電極６を介して入出力回路２５内の出力バッファが受けた出力データ信号とデータストローブ信号とを、ＤＬＬ回路が生成した内部クロックに同期させて、インターポーザ基板１の貫通電極１８及び外部端子７等を介して外部に出力してコアチップ３のメモリから出力データ（情報）の読み出し動作を実施させることができる。
インターフェースチップ２には、チップを貫通する貫通電極６が設けられている。
また、貫通電極６の上面、及び、回路形成層２ａ上のそれぞれに、電極パッド１５、バンプ電極１６を有する。
また、貫通電極６の上面、及び、回路形成層２ａ上のそれぞれに、電極パッド１５、バンプ電極１６を有する。
インターフェースチップ２は、インターフェースチップ２の貫通電極６、インターフェースチップ２の上面に形成された電極パッド（チップ間接合部）１５、バンプ電極２１Ａ（チップ間接合部）、及び、コアチップ３Ａの下面に形成された電極パッド（チップ間接合部）１４Ａを介してコアチップ３Ａに電気的に接続されている。
また、インターフェースチップ２とインターポーザ基板１の外部端子７とは、インターフェースチップ２の下面の回路形成層２ａ上に形成されたバンプ電極１６、及び、貫通電極１８上に形成された接続バンプ１７、貫通電極１８、配線１９及びランド部２１を介して電気的に接続されている。
また、インターフェースチップ２とインターポーザ基板１の外部端子７とは、インターフェースチップ２の下面の回路形成層２ａ上に形成されたバンプ電極１６、及び、貫通電極１８上に形成された接続バンプ１７、貫通電極１８、配線１９及びランド部２１を介して電気的に接続されている。
インターポーザ基板１は、高位側電源電位（Ｖｄｄ）や低位側電源電位（ＧＮＤ）が供給されるボール電極（外部端子）７（以下適宜、高位側電源電位（Ｖｄｄ）や低位側電源電位（ＧＮＤ）の外部端子をそれぞれ「電源端子」、「ＧＮＤ端子」ともいう）、ボール電極７をインターポーザ基板１に搭載するためのランド部２１、及び、基板を貫通する貫通電極１８を備える。
インターポーザ基板１のボール電極７は、ランド部２１、配線１９、貫通電極１８、貫通電極１８の上面に形成された接続バンプ１７、及び、インターフェースチップ２の下面の回路形成層２ａ上に形成されたバンプ電極１６を介してインターフェースチップ２の回路形成層２ａに電気的に接続されている。
以上のような本発明に係る半導体装置では、コアチップと外部との高位側電源電位（Ｖｄｄ）及び低位側電源電位（ＧＮＤ）の信号の授受は、インターポーザ基板１の電源端子７及びＧＮＤ端子７、貫通電極１８等、インターフェースチップ２の貫通電極６等、当該コアチップの下部の電極パッド及び当該コアチップの貫通電極を介して行われる。
図２に、本発明に係る半導体装置の効果を説明するための断面模式図を示す。
本発明に係る半導体装置においては、図２に示すように、インターフェースチップ２は、インターポーザ基板１とコアチップ３（３Ａ〜３Ｄ）との間にその回路形成層２ａをインターポーザ基板１と対向するように（フェイスダウン方向）配置されている。
本発明に係る半導体装置においては、図２に示すように、インターフェースチップ２は、インターポーザ基板１とコアチップ３（３Ａ〜３Ｄ）との間にその回路形成層２ａをインターポーザ基板１と対向するように（フェイスダウン方向）配置されている。
図６に示した従来の半導体装置では、インターフェースチップ２０２はインターポーザ基板２０１とコアチップ２０３との間に、その回路形成層２０２ａがインターポーザ基板２０１の反対側を向くように（フェイスアップ方向）配置されている。この場合、インターフェースチップ２０２の回路形成層に形成された入出力回路２２５とインターポーザ基板２０１のボール電極２０７との間に貫通電極２０６が入っているため、貫通電極２０６の容量の分が負荷容量及び寄生容量として加わることになる。
これに対して、本発明に係る半導体装置では、インターフェースチップ２の回路形成層２ａに形成された入出力回路２５とインターポーザ基板１の裏面に形成されたボール電極７との間の経路にインターフェースチップ２の貫通電極６が入らないため、図６に示した従来の半導体装置と比較すると、インターフェースチップの貫通電極の容量の分だけ負荷容量及び寄生容量が低減されている。
これに対して、本発明に係る半導体装置では、インターフェースチップ２の回路形成層２ａに形成された入出力回路２５とインターポーザ基板１の裏面に形成されたボール電極７との間の経路にインターフェースチップ２の貫通電極６が入らないため、図６に示した従来の半導体装置と比較すると、インターフェースチップの貫通電極の容量の分だけ負荷容量及び寄生容量が低減されている。
[第２の実施形態]
図３に、第２の実施形態である半導体装置の断面模式図を示す。
第２の実施形態である半導体装置３０では、コアチップ３３のうち、インターポーザ基板３１に近い３個のコアチップ３３Ａ〜３３Ｃはその回路形成層３３Ａａ〜３３Ｃａをインターポーザ基板３１と対向するように（フェイスダウン方向）配置されているものの、インターポーザ基板１から最も遠い最上部のコアチップ３３Ｄはその回路形成層３３Ｄａがインターポーザ基板３１の反対側を向くように（フェイスアップ方向）配置されている点が第１の実施形態である半導体装置１と異なる。
図３に、第２の実施形態である半導体装置の断面模式図を示す。
第２の実施形態である半導体装置３０では、コアチップ３３のうち、インターポーザ基板３１に近い３個のコアチップ３３Ａ〜３３Ｃはその回路形成層３３Ａａ〜３３Ｃａをインターポーザ基板３１と対向するように（フェイスダウン方向）配置されているものの、インターポーザ基板１から最も遠い最上部のコアチップ３３Ｄはその回路形成層３３Ｄａがインターポーザ基板３１の反対側を向くように（フェイスアップ方向）配置されている点が第１の実施形態である半導体装置１と異なる。
本実施形態では、コアチップ３３Ｄの回路形成層３３Ｄａ側にはコアチップが存在しないので、回路形成層３３Ｄａ上に径の大きな電極パッドを形成することができる。
この場合、図４を用いて後述するように、ボンディングワイヤによる接続が容易になるという効果がある。
この場合、図４を用いて後述するように、ボンディングワイヤによる接続が容易になるという効果がある。
各コアチップ３３Ａ〜３３Ｄにはそれぞれ貫通電極３４Ａ、３４Ｂ、３４Ｃ、３４Ｄが設けられている。
貫通電極３４Ａの上面及び下面にはそれぞれ、電極パッド４３Ａ、回路形成層３３Ａａを介して電極パッド４４Ａを有する。貫通電極３４Ｂの上面及び下面にはそれぞれ、電極パッド４３Ｂ、回路形成層３３Ｂａを介して電極パッド４４Ｂを有する。貫通電極３４Ｃの上面及び下面にはそれぞれ、電極パッド４３Ｃ、回路形成層３３Ｃａを介して電極パッド４４Ｃを有する。貫通電極３４Ｄの上面には回路形成層３３Ｄａを介して電極パッド４３Ｄを、また、下面には電極パッド４４Ｄを有する。
貫通電極３４Ａの上面及び下面にはそれぞれ、電極パッド４３Ａ、回路形成層３３Ａａを介して電極パッド４４Ａを有する。貫通電極３４Ｂの上面及び下面にはそれぞれ、電極パッド４３Ｂ、回路形成層３３Ｂａを介して電極パッド４４Ｂを有する。貫通電極３４Ｃの上面及び下面にはそれぞれ、電極パッド４３Ｃ、回路形成層３３Ｃａを介して電極パッド４４Ｃを有する。貫通電極３４Ｄの上面には回路形成層３３Ｄａを介して電極パッド４３Ｄを、また、下面には電極パッド４４Ｄを有する。
コアチップ３３Ａの回路形成層３３Ａａとコアチップ３３Ｂの回路形成層３３Ｂａとは、コアチップ３３Ａの貫通電極３４Ａ、コアチップ３３Ａの上面に形成された電極パッド４３Ａ、バンプ電極５２Ｂ、及び、コアチップ３３Ｂの下面に形成された電極パッド４４Ｂを介して電気的に接続されている。
コアチップ３３Ｂの回路形成層３３Ｂａとコアチップ３３Ｃの回路形成層３３Ｃａとは、コアチップ３３Ｂの貫通電極３４Ｂ、コアチップ３３Ｂの上面に形成された電極パッド４３Ｂ、バンプ電極５２Ｃ、及び、コアチップ３３Ｃの下面に形成された電極パッド４４Ｃを介して電気的に接続されている。
コアチップ３３Ｃの回路形成層３３Ｃａとコアチップ３３Ｄの回路形成層３３Ｄａとは、コアチップ３３Ｃの貫通電極３４Ｃ、コアチップ３３Ｃの上面に形成された電極パッド４３Ｃ、コアチップ３３Ｄの下面に形成された電極パッド４４Ｄ、及び、コアチップ３３Ｄの貫通電極３４Ｄを介して電気的に接続されている。
また、コアチップ３３Ａの回路形成層３３Ａａとインターフェースチップ３２の回路形成層３２ａとは、インターフェースチップ３２の貫通電極３６、インターフェースチップ３２の上面に形成された電極パッド４５、及び、コアチップ３３Ａの下面に形成された電極パッド４４Ａを介して電気的に接続されている。
コアチップ３３Ｂ〜３３Ｄの回路形成層３３Ｂａ〜３３Ｄａはコアチップ３３Ａ及び貫通電極、電極パッドを介して、インターフェースチップ３２の回路形成層３２ａに電気的に接続されている。
コアチップ３３Ｂの回路形成層３３Ｂａとコアチップ３３Ｃの回路形成層３３Ｃａとは、コアチップ３３Ｂの貫通電極３４Ｂ、コアチップ３３Ｂの上面に形成された電極パッド４３Ｂ、バンプ電極５２Ｃ、及び、コアチップ３３Ｃの下面に形成された電極パッド４４Ｃを介して電気的に接続されている。
コアチップ３３Ｃの回路形成層３３Ｃａとコアチップ３３Ｄの回路形成層３３Ｄａとは、コアチップ３３Ｃの貫通電極３４Ｃ、コアチップ３３Ｃの上面に形成された電極パッド４３Ｃ、コアチップ３３Ｄの下面に形成された電極パッド４４Ｄ、及び、コアチップ３３Ｄの貫通電極３４Ｄを介して電気的に接続されている。
また、コアチップ３３Ａの回路形成層３３Ａａとインターフェースチップ３２の回路形成層３２ａとは、インターフェースチップ３２の貫通電極３６、インターフェースチップ３２の上面に形成された電極パッド４５、及び、コアチップ３３Ａの下面に形成された電極パッド４４Ａを介して電気的に接続されている。
コアチップ３３Ｂ〜３３Ｄの回路形成層３３Ｂａ〜３３Ｄａはコアチップ３３Ａ及び貫通電極、電極パッドを介して、インターフェースチップ３２の回路形成層３２ａに電気的に接続されている。
インターフェースチップ３２は、インターポーザ基板３１とコアチップ３３（３３Ａ〜３３Ｄ）との間にその回路形成層３２ａをインターポーザ基板１１と対向するように（フェイスダウン方向）配置され、その回路形成層３２ａに入出力回路５５が形成されている。
インターポーザ基板３１のボール電極３７は、ランド部５１、配線４９、貫通電極４８、貫通電極４８の上面に形成された接続バンプ４７、及び、インターフェースチップ３２の下面の回路形成層３２ａ上に形成されたバンプ電極４６を介してインターフェースチップ３２の回路形成層３２ａに電気的に接続されている。
本実施形態に係る半導体装置においても、インターフェースチップ３２の回路形成層３２ａに形成された入出力回路５５とインターポーザ基板３１の裏面に形成されたボール電極３７との間の経路にはインターフェースチップ３２の貫通電極３６が入らないため、図６に示した従来の半導体装置と比較すると、インターフェースチップの貫通電極の容量の分だけ負荷容量及び寄生容量が低減されている。
図４を用いて、第２の実施形態である半導体装置の効果を詳細に説明する。
第２の実施形態である半導体装置に係る半導体装置６０においては、インターポーザ基板６１に近い３個のコアチップ６３Ａ〜６３Ｃはその回路形成層６３Ａａ〜６３Ｃａがインターポーザ基板６１と対向するように（フェイスダウン方向）配置され、インターポーザ基板６１から最も遠い最上部のコアチップ６３Ｄはその回路形成層６３Ｄａがインターポーザ基板６１の反対側を向くように（フェイスアップ方向）配置されている。
この半導体装置６０においては、最上層のコアチップ６３Ｄの回路形成層６３Ｄａ側にコアチップが存在しないので、インターポーザ基板６１の上面の、コアチップ６３Ａ〜６３Ｄ及びインターフェースチップ６２の下方からずれた位置に接続バンプ７７に設けることにより、コアチップ６３Ｄの回路形成層６３Ｄａとインターポーザ基板６１の上面の接続バンプ７７とをボンディングワイヤ８５を介して容易に接続することができる。
第２の実施形態である半導体装置に係る半導体装置６０においては、インターポーザ基板６１に近い３個のコアチップ６３Ａ〜６３Ｃはその回路形成層６３Ａａ〜６３Ｃａがインターポーザ基板６１と対向するように（フェイスダウン方向）配置され、インターポーザ基板６１から最も遠い最上部のコアチップ６３Ｄはその回路形成層６３Ｄａがインターポーザ基板６１の反対側を向くように（フェイスアップ方向）配置されている。
この半導体装置６０においては、最上層のコアチップ６３Ｄの回路形成層６３Ｄａ側にコアチップが存在しないので、インターポーザ基板６１の上面の、コアチップ６３Ａ〜６３Ｄ及びインターフェースチップ６２の下方からずれた位置に接続バンプ７７に設けることにより、コアチップ６３Ｄの回路形成層６３Ｄａとインターポーザ基板６１の上面の接続バンプ７７とをボンディングワイヤ８５を介して容易に接続することができる。
この半導体装置６０において、インターポーザ基板６１のボール電極６７Ａは、ランド部８１Ａ、配線７９Ａ、貫通電極７８Ａ、インターポーザ基板６１の上面に形成された接続バンプ７６、及び、インターフェースチップ６２の下面の回路形成層６２ａ上に形成されたバンプ電極８６を介してインターフェースチップ６２の回路形成層６２ａに電気的に接続されている。
他方、インターポーザ基板６１のボール電極６７Ｂは、ランド部８１Ｂ、配線７９Ｂ、貫通電極７８Ｂ、貫通電極７８Ｂの上面に形成された接続バンプ７７、ボンディングワイヤ８５、及び、電極パッド７３Ｄを介してコアチップ６３Ｄの回路形成層６３Ｄａに電気的に接続されている。
他方、インターポーザ基板６１のボール電極６７Ｂは、ランド部８１Ｂ、配線７９Ｂ、貫通電極７８Ｂ、貫通電極７８Ｂの上面に形成された接続バンプ７７、ボンディングワイヤ８５、及び、電極パッド７３Ｄを介してコアチップ６３Ｄの回路形成層６３Ｄａに電気的に接続されている。
図５に、第２の実施形態である半導体装置の変形例の断面模式図を示す。
第２の実施形態の変形例である半導体装置９０では、最上層のコアチップ９３Ｄ以外の他のコアチップ９３Ａ〜９３Ｃについてもその回路形成層９３Ａａ〜９３Ｃａがインターポーザ基板９１の反対側を向くように（フェイスアップ方向）配置されている。
第２の実施形態の変形例である半導体装置９０では、最上層のコアチップ９３Ｄ以外の他のコアチップ９３Ａ〜９３Ｃについてもその回路形成層９３Ａａ〜９３Ｃａがインターポーザ基板９１の反対側を向くように（フェイスアップ方向）配置されている。
各コアチップ９３Ａ〜９３Ｄにはそれぞれ貫通電極９４Ａ、９４Ｂ、９４Ｃ、９４Ｄが設けられている。
貫通電極９４Ａの上面には回路形成層９３Ａａを介して電極パッド１０３Ａを、その下面には電極パッド１０４Ａを有する。貫通電極９４Ｂの上面には回路形成層９３Ｂａを介して電極パッド１０３Ｂを、その下面には電極パッド１０４Ｂを有する。貫通電極９４Ｃの上面には回路形成層９３Ｃａを介して電極パッド１０３Ｃを、その下面には電極パッド１０４Ｃを有する。貫通電極９４Ｄの上面には回路形成層９３Ｄａを介して電極パッド１０３Ｄを、また、下面には電極パッド１０４Ｄを有する。
貫通電極９４Ａの上面には回路形成層９３Ａａを介して電極パッド１０３Ａを、その下面には電極パッド１０４Ａを有する。貫通電極９４Ｂの上面には回路形成層９３Ｂａを介して電極パッド１０３Ｂを、その下面には電極パッド１０４Ｂを有する。貫通電極９４Ｃの上面には回路形成層９３Ｃａを介して電極パッド１０３Ｃを、その下面には電極パッド１０４Ｃを有する。貫通電極９４Ｄの上面には回路形成層９３Ｄａを介して電極パッド１０３Ｄを、また、下面には電極パッド１０４Ｄを有する。
コアチップ９３Ａの回路形成層９３Ａａとコアチップ９３Ｂの回路形成層９３Ｂａとは、コアチップ９３Ａの上面に形成された電極パッド１０３Ａ、バンプ電極１１２Ｂ、コアチップ９３Ｂの下面に形成された電極パッド１０４Ｂ、及び、コアチップ９３Ｂの貫通電極９４Ｂを介して電気的に接続されている。
コアチップ９３Ｂの回路形成層９３Ｂａとコアチップ９３Ｃの回路形成層９３Ｃａとは、コアチップ９３Ｂの上面に形成された電極パッド１０３Ｂ、バンプ電極１１２Ｃ、コアチップ９３Ｃの下面に形成された電極パッド１０４Ｃ、コアチップ９３Ｃの貫通電極９４Ｃを介して電気的に接続されている。
コアチップ９３Ｃの回路形成層９３Ｃａとコアチップ９３Ｄの回路形成層９３Ｄａとは、コアチップ９３Ｃの上面に形成された電極パッド１０３Ｃ、バンプ電極１１２Ｄ、コアチップ９３Ｄの下面に形成された電極パッド１０４Ｄ、及び、コアチップ９３Ｄの貫通電極９４Ｄを介して電気的に接続されている。
また、コアチップ９３Ａの回路形成層９３Ａａとインターフェースチップ９２の回路形成層９２ａとは、インターフェースチップ９２の貫通電極９６、インターフェースチップ９２の上面に形成された電極パッド９５、コアチップ９３Ａの下面に形成された電極パッド１０４Ａ、及び、コアチップ９３Ａの貫通電極９４Ａを介して電気的に接続されている。
コアチップ９３Ｂ〜９３Ｄの回路形成層９３Ｂａ〜９３Ｄａはコアチップ９３Ａ及び貫通電極、電極パッドを介して、インターフェースチップ９２の回路形成層９２ａに電気的に接続されている。
コアチップ９３Ｂの回路形成層９３Ｂａとコアチップ９３Ｃの回路形成層９３Ｃａとは、コアチップ９３Ｂの上面に形成された電極パッド１０３Ｂ、バンプ電極１１２Ｃ、コアチップ９３Ｃの下面に形成された電極パッド１０４Ｃ、コアチップ９３Ｃの貫通電極９４Ｃを介して電気的に接続されている。
コアチップ９３Ｃの回路形成層９３Ｃａとコアチップ９３Ｄの回路形成層９３Ｄａとは、コアチップ９３Ｃの上面に形成された電極パッド１０３Ｃ、バンプ電極１１２Ｄ、コアチップ９３Ｄの下面に形成された電極パッド１０４Ｄ、及び、コアチップ９３Ｄの貫通電極９４Ｄを介して電気的に接続されている。
また、コアチップ９３Ａの回路形成層９３Ａａとインターフェースチップ９２の回路形成層９２ａとは、インターフェースチップ９２の貫通電極９６、インターフェースチップ９２の上面に形成された電極パッド９５、コアチップ９３Ａの下面に形成された電極パッド１０４Ａ、及び、コアチップ９３Ａの貫通電極９４Ａを介して電気的に接続されている。
コアチップ９３Ｂ〜９３Ｄの回路形成層９３Ｂａ〜９３Ｄａはコアチップ９３Ａ及び貫通電極、電極パッドを介して、インターフェースチップ９２の回路形成層９２ａに電気的に接続されている。
インターフェースチップ９２は、インターポーザ基板９１とコアチップ９３（９３Ａ〜９３Ｄ）との間にその回路形成層９２ａをインターポーザ基板９１と対向するように（フェイスダウン方向）配置され、その回路形成層９２ａには入出力回路が形成されている。
インターポーザ基板９１のボール電極（外部端子）９７は、ランド部１１１、配線１０９、貫通電極１０８、貫通電極１０８の上面に形成された接続バンプ１０７、及び、インターフェースチップ９２の下面の回路形成層９２ａ上に形成されたバンプ電極１０６を介してインターフェースチップ９２の回路形成層９２ａに電気的に接続されている。
この変形例においても、インターフェースチップ９２の回路形成層９２ａに形成された入出力回路とインターポーザ基板９１の裏面に形成されたボール電極９７との間の経路にはインターフェースチップ９２の貫通電極９６が入らないため、図６に示した従来の半導体装置と比較すると、インターフェースチップの貫通電極の容量の分だけ負荷容量及び寄生容量が低減されている。
また、最上層のコアチップ９３Ｄの回路形成層９３Ｄａ側にコアチップが存在しないので、インターポーザ基板９１の上面の、コアチップ９３Ａ〜９３Ｄ及びインターフェースチップ７２の下方からずれた位置に接続バンプに設けることにより、コアチップ９３Ｄの回路形成層９３Ｄａとインターポーザ基板９１の上面の接続バンプとをボンディングワイヤを介して容易に接続することができる。
また、最上層のコアチップ９３Ｄの回路形成層９３Ｄａ側にコアチップが存在しないので、インターポーザ基板９１の上面の、コアチップ９３Ａ〜９３Ｄ及びインターフェースチップ７２の下方からずれた位置に接続バンプに設けることにより、コアチップ９３Ｄの回路形成層９３Ｄａとインターポーザ基板９１の上面の接続バンプとをボンディングワイヤを介して容易に接続することができる。
以上、本発明の実施形態について説明したが、本発明は上記の実施形態に限定されることなく、本発明の要旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
例えば、上記実施形態においては、第１の半導体チップとしてインターフェースチップを用いる場合を示したが、インターフェース機能に加え、アドレスやコマンドを生成する機能を持つメモリコントローラを有するロジックチップを第１の半導体チップとして用いてもよい。
また、上記実施形態においてはコアチップ（第２の半導体チップ）の積層数を４個として説明したが、本発明において積層するコアチップの積層数は特に限定されるものではなく、１個でも構わない。なお、コアチップが１個の場合、第１の実施形態では当該コアチップはフェイスダウンで配置された構成であり、第２の実施形態では当該コアチップはフェイスアップで配置された構成となる。
また、コアチップに形成されるメモリの種類としては、ＤＲＡＭに限定されるものではなく、他の種類のメモリであっても構わない。また、チップ間の接合部は公知の種々の態様を用いることができる。
インテーフェースチップ（第１の半導体チップ）はコアチップ（第２の半導体チップ）と異なる大きさ（平面積）を有してもよい。
また、上記実施形態においてはコアチップ（第２の半導体チップ）の積層数を４個として説明したが、本発明において積層するコアチップの積層数は特に限定されるものではなく、１個でも構わない。なお、コアチップが１個の場合、第１の実施形態では当該コアチップはフェイスダウンで配置された構成であり、第２の実施形態では当該コアチップはフェイスアップで配置された構成となる。
また、コアチップに形成されるメモリの種類としては、ＤＲＡＭに限定されるものではなく、他の種類のメモリであっても構わない。また、チップ間の接合部は公知の種々の態様を用いることができる。
インテーフェースチップ（第１の半導体チップ）はコアチップ（第２の半導体チップ）と異なる大きさ（平面積）を有してもよい。
本発明は、チップ間が貫通電極を介して電気的に接続された半導体装置であって、インターフェースチップとインターポーザ基板との間の負荷容量及び寄生容量が低減された半導体装置を製造・利用する産業において利用可能性がある。
１ インターポーザ基板
２ インターフェースチップ（第1の半導体チップ）
２ａ 回路形成層
３ コアチップ（第２の半導体チップ）
３Ａ〜３Ｄ コアチップ（第２の半導体チップ）
３Ａａ〜３Ｄａ 回路形成層
４Ａ〜４Ｄ 貫通電極
６ 貫通電極
７ ボール電極（電極）
１０ 半導体装置
１３Ａ〜１３Ｄ 電極パッド（チップ間接合部）
１４Ａ〜１４Ｄ 電極パッド（チップ間接合部）
１５ 電極パッド
１６ バンプ電極
１７ 接続バンプ
１８ 貫通電極
２１Ａ〜２１Ｄ バンプ電極
２５ 入出力回路
３０ 半導体装置
３１ インターポーザ基板
３２ インターフェースチップ（第1の半導体チップ）
３２ａ 回路形成層
３３ コアチップ（第２の半導体チップ）
３３Ａ〜３３Ｄ コアチップ（第２の半導体チップ）
３３Ａａ〜３３Ｄａ 回路形成層
３４Ａ〜３４Ｄ 貫通電極
３６ 貫通電極
３７ ボール電極（電極）
４３Ａ〜４３Ｄ 電極パッド（チップ間接合部）
４４Ａ〜４４Ｄ 電極パッド（チップ間接合部）
４５ 電極パッド（チップ間接合部）
４６ バンプ電極
５５ 入出力回路
６０ 半導体装置
６１ インターポーザ基板
６２ インターフェースチップ（第1の半導体チップ）
６２ａ 回路形成層
６３ コアチップ（第２の半導体チップ）
６３Ａ〜６３Ｄ コアチップ（第２の半導体チップ）
６３Ａａ〜６３Ｄａ 回路形成層
６４Ａ〜６４Ｄ 貫通電極
６７Ａ、６７Ｂ ボール電極（電極）
７３Ａ〜７３Ｄ 電極パッド（チップ間接合部）
７４Ａ〜７４Ｄ 電極パッド（チップ間接合部）
７６ 接続バンプ
７７ 接続バンプ
７８Ａ、７８Ｂ 貫通電極
８５ ボンディングワイヤ
８６ バンプ電極
９０ 半導体装置
９１ インターポーザ基板
９２ インターフェースチップ（第1の半導体チップ）
９２ａ 回路形成層
９３ コアチップ（第２の半導体チップ）
９３Ａ〜９３Ｄ コアチップ（第２の半導体チップ）
９３Ａａ〜９３Ｄａ 回路形成層
９４Ａ〜９４Ｄ 貫通電極
９６ 貫通電極
９７ ボール電極（電極）
１０３Ａ〜１０３Ｄ 電極パッド（チップ間接合部）
１０４Ａ〜１０４Ｄ 電極パッド（チップ間接合部）
１０６ バンプ電極
１０７ 接続バンプ
２ インターフェースチップ（第1の半導体チップ）
２ａ 回路形成層
３ コアチップ（第２の半導体チップ）
３Ａ〜３Ｄ コアチップ（第２の半導体チップ）
３Ａａ〜３Ｄａ 回路形成層
４Ａ〜４Ｄ 貫通電極
６ 貫通電極
７ ボール電極（電極）
１０ 半導体装置
１３Ａ〜１３Ｄ 電極パッド（チップ間接合部）
１４Ａ〜１４Ｄ 電極パッド（チップ間接合部）
１５ 電極パッド
１６ バンプ電極
１７ 接続バンプ
１８ 貫通電極
２１Ａ〜２１Ｄ バンプ電極
２５ 入出力回路
３０ 半導体装置
３１ インターポーザ基板
３２ インターフェースチップ（第1の半導体チップ）
３２ａ 回路形成層
３３ コアチップ（第２の半導体チップ）
３３Ａ〜３３Ｄ コアチップ（第２の半導体チップ）
３３Ａａ〜３３Ｄａ 回路形成層
３４Ａ〜３４Ｄ 貫通電極
３６ 貫通電極
３７ ボール電極（電極）
４３Ａ〜４３Ｄ 電極パッド（チップ間接合部）
４４Ａ〜４４Ｄ 電極パッド（チップ間接合部）
４５ 電極パッド（チップ間接合部）
４６ バンプ電極
５５ 入出力回路
６０ 半導体装置
６１ インターポーザ基板
６２ インターフェースチップ（第1の半導体チップ）
６２ａ 回路形成層
６３ コアチップ（第２の半導体チップ）
６３Ａ〜６３Ｄ コアチップ（第２の半導体チップ）
６３Ａａ〜６３Ｄａ 回路形成層
６４Ａ〜６４Ｄ 貫通電極
６７Ａ、６７Ｂ ボール電極（電極）
７３Ａ〜７３Ｄ 電極パッド（チップ間接合部）
７４Ａ〜７４Ｄ 電極パッド（チップ間接合部）
７６ 接続バンプ
７７ 接続バンプ
７８Ａ、７８Ｂ 貫通電極
８５ ボンディングワイヤ
８６ バンプ電極
９０ 半導体装置
９１ インターポーザ基板
９２ インターフェースチップ（第1の半導体チップ）
９２ａ 回路形成層
９３ コアチップ（第２の半導体チップ）
９３Ａ〜９３Ｄ コアチップ（第２の半導体チップ）
９３Ａａ〜９３Ｄａ 回路形成層
９４Ａ〜９４Ｄ 貫通電極
９６ 貫通電極
９７ ボール電極（電極）
１０３Ａ〜１０３Ｄ 電極パッド（チップ間接合部）
１０４Ａ〜１０４Ｄ 電極パッド（チップ間接合部）
１０６ バンプ電極
１０７ 接続バンプ
Claims (9)
- 電極を備えた第１基板上に、前記第１基板を介して外部との間で情報伝達を行う第1の半導体チップと、この第1の半導体チップの制御の下で動作する第２の半導体チップとを積層した半導体装置において、
前記第1の半導体チップを、前記第１基板と前記第２の半導体チップとの間に、前記第1の半導体チップの回路形成面が前記第１基板と対向するように配置したことを特徴とする半導体装置。 - 前記第1の半導体チップと前記第２の半導体チップとは貫通電極を介して接続されていることを特徴とする請求項１に記載の半導体装置。
- 前記第２の半導体チップを、該第２の半導体チップの回路形成面が前記第１基板と対向するように配置したことを特徴とする請求項１又は２のいずれかに記載の半導体装置。
- 前記第２の半導体チップは複数あって積層配置されていることを特徴とする請求項１から３のいずれか一項に記載の半導体装置。
- 前記積層された第２の半導体チップ同士は貫通電極を介して接続されていることを特徴とする請求項４に記載の半導体装置。
- 前記第２の半導体チップは複数あって積層配置されており、前記複数の第２の半導体チップのうち少なくとも前記第１基板から最も遠くに配置する第２の半導体チップは、該第２の半導体チップの回路形成層が前記第1基板の反対側を向くように配置されていることを特徴とする請求項１又は２のいずれかに記載の半導体装置。
- 前記積層された第２の半導体チップ同士は貫通電極を介して接続されていることを特徴とする請求項６に記載の半導体装置。
- 前記複数の第２の半導体チップのうち、前記第１基板から最も遠くに配置する第２の半導体チップは前記第１基板の電極とワイヤによっても接続されていることを特徴とする請求項６又は７のいずれかに記載の半導体装置。
- 前記第１の半導体チップは入出力回路を備え、前記第２の半導体チップはＤＲＡＭを備えていることを特徴とする請求項１から８のいずれか一項に記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2010139550A JP2012004432A (ja) | 2010-06-18 | 2010-06-18 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2010139550A JP2012004432A (ja) | 2010-06-18 | 2010-06-18 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2012004432A true JP2012004432A (ja) | 2012-01-05 |
Family
ID=45536060
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2010139550A Pending JP2012004432A (ja) | 2010-06-18 | 2010-06-18 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2012004432A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10340200B2 (en) | 2016-12-20 | 2019-07-02 | Shinko Electric Industries Co., Ltd. | Semiconductor device |
-
2010
- 2010-06-18 JP JP2010139550A patent/JP2012004432A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10340200B2 (en) | 2016-12-20 | 2019-07-02 | Shinko Electric Industries Co., Ltd. | Semiconductor device |
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