JP2013175732A - 半導体装置 - Google Patents

Abstract

【課題】演算LSIとメモリLSIの積層で、放熱特性、積層パッケージ外部への高速通信のための伝送路特性、を確保する半導体装置を提供する。
【解決手段】半導体パッケージ内に積層LSI外へ外部通信LSI、メモリLSI、演算LSIをこの順序で積層し、各LSI間を貫通電極で接続する。また、積層されたメモリLSIの貫通電極入力端子に対して複数の積層されたLSIの出力端子を接続し、積層されたメモリLSIの貫通電極出力端子に積層された複数のLSIの入力端子を接続することで、メモリLSIの配線に外部通信LSIと演算LSIの両方を直接接続する。
【選択図】図１

Description

本発明は、積層実装されたLSI群に関する。

LSIは、微細加工技術の進化とともに、より多くのトランジスタを１チップに集積することで性能向上を図ってきた。しかしながら、微細化の限界や、最先端プロセスの利用コストの増大などの影響で、これまでのような1チップへの集積化を進めることが必ずしも最適解ではなくなる。そこで、複数のLSIを積層することによる3次元方向の集積が有望な技術となる。

このとき、積層されるLSI間および積層されたLSIの外部との通信機能が重要となる。積層LSIのための通信方式としては、有線方式（LSI基板シリコンに電極(穴)をあける方法など）、無線方式が検討されている。

昨今の高性能なメディア処理や、ネットワーク処理においては、CPUなどを含む演算LSIとメモリ間の転送が年々大容量化しており、この部分の通信能力が全体の性能を決める主要因になってきている。特許文献１では、メモリとボード上の部品との通信を行うLSIと、複数のメモリLSIを積層した構成について言及している。システムボード上平面に実装されている複数のメモリを積層することでメモリへの配線を短くでき、高速化と低消費電力化に寄与する。

特開２００４−３２７４７４

上述の背景技術に対し、我々は更なる性能向上、低消費電力化、スペース効率向上を達成するためには、プロセッサなどのLSIもメモリLSIに合わせて積層することが有効と考える。

ここで本願出願人は、これまでの演算LSIとメモリLSIの単純な積層では、増加する熱密度に対する放熱特性の確保、積層パッケージ外部への高速通信のための伝送路特性の確保などが必要となるという課題を発見した。また、積層用のLSIの汎用性の確保しつつ、積層されたLSI間の通信性能を向上させる接続トポロジーも必要となるという課題を発見した。

しかしながら、これらの課題に対する解決手段は、現状では存在しない。前述の特許文献１からも、解決手段は発見されなかった。

上述の課題を解決するために本願において開示される発明のうち代表的なものの概要を簡単に説明すれば以下の通りである。

すなわち、半導体パッケージ内に複数のＬＳＩを積層した半導体装置であって、 パッケージ基板と、パッケージ基板に接続され、半導体パッケージの外部とデータ通信を行うための通信回路を有する第１ＬＳＩと、第１ＬＳＩの上方に配置され、複数の第１ビット線及び複数の第１ワード線の交点に設けられた複数の第１メモリセルを具備する第１記憶装置を有する第２ＬＳＩと、第２ＬＳＩの上方に配置され、第１記憶装置の記憶情報を用いて演算処理を行うための第３ＬＳＩと、 第２ＬＳＩを貫通して設けられ、第１、第２及び第３ＬＳＩを互いに電気的に接続するための第１貫通電極とを有することを特徴とする。

本発明によれば、メモリLSIと演算LSI間、および、メモリLSIとパッケージ外部部品間の通信性能の向上によりシステム性能の向上が可能となる。

積層されるLSIパッケージの構成図である。 積層される演算LSIの構成図である。 積層されるメモリLSIの構成図である。 積層される外部通信LSIの構成図である。 積層LSIパッケージ内のLSI間の位置関係を表す図である。 演算LSI内のシリコン貫通電極の制御部を示す図である。 シリコン貫通電極の制御部内の回路の図である。 メモリLSI内のシリコン貫通電極の制御部を示す図である。 外部通信LSI内のシリコン貫通電極の制御部を示す図である。 積層されるLSIパッケージの別の構成を示す図である。 積層されるメモリLSIの別の実施の形態を示す構成図である。 積層されるLSIの断面構造を示す図である。 入出力回路の１実施例を示す図である。

図１には、積層されたLSIの一形態が示される。積層されたLSIの積層断面が図示されている。本形態においては、パッケージ基板PKGBの上層に外部通信LSI(COMLSI)が積層され、その上層にデータの記憶を行うメモリLSI(MEMLSI)が2枚積層され、またその上層に演算器を搭載した演算LSI(LGLSI)が2枚積層される。外部通信LSIは、この積層LSI外のシステム基板上の部品との間で通信周波数1GHzを超える高速な有線通信を行う回路を備え、積層LSI外部との高速通信はこの外部通信LSIを介して行う。外部通信LSIは回路・配線面をパッケージ基板側に向けたフリップ接続をされる。メモリLSIは、DRAMや、SRAM、フラッシュメモリ、磁性体メモリなどが該当する。演算LSIには、CPUなど汎用のプロセッサや、グラフィックス・アクセラレータなどの専用プロセッサや、加算器や乗算器などの演算回路を多数ならべてその間をスイッチ回路で接続した動的再構成可能プロセッサや、FPGAを搭載するLSIが該当する。

このように、図１に記載の発明は、ひとつの半導体パッケージ内に、外部通信LSI、メモリLSI及び演算LSIを、この順序で積層し、これらのLSI間を貫通電極で接続することで、高速大容量通信を最短経路で行うことを特徴とする。ここで、シリコン貫通電極とは、基板シリコンに穴をあけ、その穴に導電物質をつめたものであり、これにより積層されたLSI間を電気的に接続できる。

ここで、積層の順序を上記のような順序にしたのは、以下に述べる理由からである。

まず、演算LSIは、最も消費電力が高く、発熱が問題となりやすい。そこで、演算LSIを最上層に配置することで、外部への放熱を容易とし、発熱の問題を低減することが可能となる。

次に、外部通信LSIは、高速通信を行うため分岐やつなぎ目の少ない伝送路を形成する必要がある。そこで、外部通信LSIを最下層に配置することで、パッケージ基板に直接接続することが可能となり、分岐やつなぎ目の少ない伝送路を形成することが容易となるため、高速通信をより効率的に行うことが可能となる。

以上の理由から、最上層に演算LSIを配置し、最下層に外部通信LSIを配置し、その間にメモリLSIを配置する。これにより、積層LSIパッケージ外への高速通信と発熱に対する信頼性の両方を確保することが可能となる。

本実施例において、演算を行う演算LSIと外部通信LSIを分離する構成をとるのも同じ理由であり、仮に演算LSIと外部通信LSIを同一チップに実装し、メモリLSIとの積層を行うと高速通信または発熱に対する信頼性の何れかが犠牲になる。さらに、複数の演算LSIを積層するケースもあり、そのケースではさらにその傾向が顕著になる。

図１において、積層されたLSI間は、シリコン基板に垂直方向に穴をあけ、その穴に導電性の物質を挿入して配線を形成したシリコン貫通電極と、ボンディングワイヤWPW2により接続される。TVPW1、TVPW2は電源供給のためのシリコン貫通電極である。TVPW１はメモリLSIと演算LSIへ共通の電源を供給するためのシリコン貫通電極であり、電源はパッケージ外部からパッケージ基板、外部通信LSI、TVPW1を介して、メモリLSIと演算LSIの電源ラインに接続される。TVPW2は演算LSIのみが必要とする電源を供給するためのシリコン貫通電極であり、電源はパッケージ外部からパッケージ基板、ボンディングワイヤWPW2を介して、演算LSIの電源ラインおよびTVPW2に接続される。

ここで、図１においては、演算LSI、メモリLSI及び外部通信LSIの全てを貫通するシリコン貫通電極TVPW1と、演算LSIのみを貫通するシリコン貫通電極TVPW2という２種類のシリコン貫通電極が設けられている。演算LSIがTVPW１とは別にTVPW２を有する理由は、電圧の異なる電源を演算LSIに供給するためである。特に、演算LSIが論理回路の構成によっては、約3.3V程度の高電圧を動作のために必要とし、メモリLSIがこのような高電圧を必要としない場合がある。このような演算LSIのみに必要な高電圧の電源がある場合は、別経路を用意して演算LSIに直接高電圧の電源を供給するほうが、TVPW1等のその他の回路に不要な付加がかからず、回路の誤動作を防止できる点で望ましい。

このような、演算LSIのみに必要な電圧を、ボンディングワイヤWPW2を介して演算LSIにのみ供給することを特徴とする。この特徴により、外部通信LSIやメモリLSIにシリコン貫通電極を形成するための孔を空けずに、演算LSIにのみ必要な電源を演算LSIに供給することが可能となり、外部通信LSIやメモリLSIの面積の点で有利である。

一方、TVPW2を図１のように演算LSIのみを貫通する電極として実装するのではなく、TVPW１と同様にすべてのLSIを貫通する電極として実装することも可能である。この場合には、演算LSIのみが必要とする電源であるTVPW２は外部通信LSIとメモリLSIの配線には接続されない。TVPW２に対して、外部通信LSIやメモリLSIは信号線を提供するのみである。

外部通信LSIやメモリLSIの面積の点では不利であるが、中間層のLSIなどボンディングワイヤを使用できない場合や、電源強度をあげたい場合などには有利である。

次に本実施の形態における各LSIおよびパッケージ外部との通信の経路について記載する。演算LSI間の通信は、シリコン貫通電極TVSIG２を介す。演算LSIとメモリLSI間の通信は、シリコン貫通電極TVSIG1を介す。演算LSIと外部通信LSI間の通信は、シリコン貫通電極TVSIG2と、ボンディングワイヤWSIGと、パッケージ基板PKGB内配線を介す。演算LSIとパッケージ外部との通信は、シリコン貫通電極TVSIG2と、ボンディングワイヤWSIGと、パッケージ基板PKGB内配線と、システム基板SYSB内配線を介する。外部通信LSIとメモリLSI間の通信は、シリコン貫通電極TVSIG1を介す。外部通信LSIとパッケージ外部との通信は、パッケージ基板PKGB内配線と、システム基板SYSB内配線を介する。メモリLSIとパッケージ外部との通信は、シリコン貫通電極TVSIG１と、外部通信LSIと、パッケージ基板PKGB内配線と、システム基板SYSB内配線を介する。また、ここでいう通信とは、狭義の通信ではなく、リセット信号や、エンディアン信号や、動作周波数や端子設定などの初期値信号や、LSIの識別子信号なども含め電源以外のすべての情報の入出力をさす。

通信のための経路としては、演算LSI、メモリLSI及び外部通信LSIのいずれも貫通するシリコン貫通電極TVSIG1と、演算LSI同士を接続するシリコン貫通電極TVSIG2が設けられている。さらに、データ通信用のボンディングワイヤWSIGによって、演算LSIとパッケージ基板とが接続されている。

以上のように、図１においては、メモリLSIに対し外部通信LSIと演算LSIの両方を、シリコン貫通電極TVSIG1を介して直結し通信する構成をとる。この構成により、演算LSI外部通信LSIからメモリへのアクセスを最大とすることが可能となる。

このシステムの典型的な動作は、外部通信LSIがパッケージ外部から画像や通信パケットなど処理対象データを積層されたメモリLSIに読み込み、このデータに対して演算LSIが何らかの演算処理を行う。そして、その結果をメモリLSIに格納し、その結果を外部通信LSIがメモリLSIから外のストレージやネットワークに出力するというものになる。このように、外部演算LSIが受信したデータをメモリLSIに格納し、そのデータを演算LSIが演算する動作、又は演算LSIが演算したデータをメモリLSIに格納し、そのデータを外部通信LSIがパッケージ外部に出力する動作に対して、本実施例の積層LSIは、外部通信LSI、メモリLSIそして演算LSIが順に積層されているため、外部通信LSIと演算LSIがメモリLSI内のメモリを共有でき、さらにデータの送受信の順序に対応して各LSIが配置されているため、外部通信LSIとメモリLSI間、演算LSIとメモリLSI間の通信を効率よく行うことが可能である。

図１においては、全体を接続するTVSIG1の他に、TVSIG2というシリコン貫通電極を設けている。しかし、TVSIG２を用いて行っている演算LSI間の通信も、共通のTVSIG１を用いて行うことも可能である。この場合は、演算LSIのシリコン貫通電極の数を削減でき、演算LSIの面積の点で有利である。

一方、演算LSI間のみを接続するTVSIG2を設けることで、演算LSI間に要求される高速通信を実現することが可能となる。同様に、外部通信LSIとメモリ間に専用のシリコン貫通電極を設け、外部通信LSIが高速にメモリLSIとアクセスする経路を確保することも可能である。

本実施例では、全てのLSIを接続せず、積層されたLSIの一部を接続するTVSIG2は、演算LSI間のみを接続するものとして記載されているが、必ずしもこれに限定されるものではなく、一部のLSI間を接続するシリコン貫通電極となっていれば良い。従って、積層されたLSIの一部を接続するシリコン貫通電極として、他のLSI(例えば、演算LSIとメモリLSI等)を接続する方式を採ることも可能である。このとき、どのLSIを貫通する場合においても、接続されたLSI間において高速通信が可能となる。

また、LSI間の接続にシリコン貫通電極とボンディングワイヤが併用されるのは、積層されたLSIの汎用的な利用と通信性能の両方の要求を満たすことを目的としている。図１の実施の例においては、メモリLSIが、広く他のLSIとの積層も想定した汎用性をもった積層LSIである。このLSIの汎用性の面から、上層に積層される演算LSI固有の信号のすべてを、シリコン貫通電極としてメモリLSIに形成するのは現実的でない。ここで演算LSI固有の信号とは、演算LSIが必要とするが、メモリLSIが有さない信号であり、演算LSIと外部通信LSI間の通信のための信号、演算LSIの識別信号や、演算LSIの動作周波数の初期値信号などを指す。一方で、図１の典型的な動作を考えたとき、外部通信LSIがパッケージ外部から画像や通信パケットなど処理対象データを積層されたメモリLSIに読み込み、このデータに対して演算LSIが何らかの演算処理を行いその結果をメモリLSIに格納し、その結果を外部通信LSIがメモリLSIから外のストレージやネットワークに出力するというものである。上記の演算LSIと外部通信LSI間の通信のための信号、演算LSIの識別信号や、演算LSIの動作周波数の初期値信号は、メモリLSIは必要としない信号なので、メモリLSIを介する必要性はない。さらに、大容量の通信は必要なく、高速通信も必要としない。そのため、本実施の形態では、これらの信号にはボンディングワイヤを用いることで、メモリLSIにそれ自身が必要としないシリコン貫通電極を設ける必要がない。また、他の大容量通信や高速通信が必要なデータ通信に対しシリコン貫通電極を確保することが可能となる。

また、図１の実施の形態においては積層されたLSI間は直接接続されているが、メモリLSIと演算LSI間、および、メモリLSIと外部通信LSI間に、端子位置調整用の配線を持つインタポーザー層が挿入される場合もある。例えば、メモリLSIのシリコン貫通電極の位置と、演算LSIのシリコン貫通電極の位置が一致しない場合に必要となる。また同じ目的で、再配線層を用いることもできる。

ここで、各LSIをフェイスダウン(回路が配置される面を下向きにする配置)で配置するか、フェイスアップ（回路が配置される面を上向きにする配置）で配置するかは限定しない。但し、以下の特別な状況においては、フェイスダウンで配置することがより望ましい。その理由を以下で詳述する。

まず、外部通信LSIは、フェイスダウンとすることで、パッケージ基板と通信回路と直接接続することができる。そのため、より高速な通信が可能となる。

さらに、演算LSIのうち、最も上層に配置されるものについても、ボンディングワイヤ接続が必要ない時には、フェイスダウンで配置することが望ましい場合がある。これは、最上層の演算LSIに孔を空けずにシリコン貫通電極に接続することが可能となるためであり、このため、プロセスコストや回路面積がより有利となる。

図２は、演算LSIの１実施の形態を示す。PUは演算を行うプロセッシング・ブロックであり、DMAはデータ転送ブロックであり、PERIは割込み制御やクロック制御やタイマなどを含む周辺回路ブロックであり、3DIFA はメモリLSIとの通信するためのシリコン貫通電極信号群であり、3DDRAはLSIが3DIRAを用いて行う通信を制御するための制御ブロックであり、3DIFAと3DDRAとを併せて他のLSIとの入出力ポートを構成する。3DIFB は他の演算LSIとの通信するためのシリコン貫通電極信号群であり、3DDRBは3DIFBを用いて通信するための制御ブロックであり、２DDRはボンディングワイヤを介して外部通信LSIへの通信および積層LSI外部への低速通信するための制御ブロックであり、OCICはオンチップのブロック間を接続するオンチップ・インタコネクトであり、OCBRはOCIC間を接続するブリッジ回路であり、TVPW1とTVPW2は図１で示した電源供給用のシリコン貫通電極であり、WPPWはボンディングワイヤ（図１のWPW2）で電源を供給するための電極であり、WSIGDとWSIGMはボンディングワイヤ(図１のWSIG)で信号を接続する際の電極である。WSIGDは読み出し/書き込みやLSI間の同期など動的な使用をする信号であり、WSIGMはLSI識別子や初期値設定のための静的な使用をする信号である。WPPWから供給された電源は供給された演算LSIの電源として、さらに、TVPW2に接続され下層の演算LSIにも電源供給される。WSIGDおよびWSIGMには図１のWSIGが接続され、WSIGDはデータの読み出し/書き込みや、LSI間の同期や、演算LSIのソフトウェアデバッグ用の信号(JTAG信号や内部状態観測信号など) など動的な使用をするための信号であり、WSIGMはエンディアン信号や、LSIの識別子信号、LSIの機能を指定するための信号などの静的な使用をする信号である。

シリコン貫通電極信号群の3DIFAは、図１におけるTVSIG１とTVSIG2から構成されており、演算LSI、メモリLSI及び外部通信LSIのそれぞれの間の通信に用いられる。PUやDMACなどからメモリLSI内の記憶領域へのデータの読出し/書き込みが発生すると、その要求がオンチップ・インタコネクトOCICを介して3DDRAに到着し、3DDRAはその要求に基づき3DIFAを介してメモリLSIにデータの読出し/書き込み要求を出力する。このアクセスに対するメモリLSIからの返答データを、3DIFAを介して3DDRAが受信し、3DDRAはその情報を、メモリLSIへの要求をおこなったPUやDMACにOCICを介して出力する。シリコン貫通電極信号群の3DIFBは、図１におけるTVSIG2から構成されており、演算LSI間の通信に用いられる。3DIFBには、ある演算LSIのPUやDMACなどから別の演算LSIへの読出し/書き込み要求信号、この読出し/書き込みに対する返答のための信号、演算LSI間の割り込み関連信号、演算LSI間のメモリコヒーレンスをとるための信号、演算LSI間でタイミング同期を取るための信号、演算LSIのソフトウェアデバッグをサポートする信号などが含まれる。

ここで、インタフェースの配置箇所をLSI間で同一にすることで、積層した際に鉛直方向のみの通信を行うことが可能となる。すると、水平又は斜め方向に通信する場合と比較して、それぞれのLSIにおける面内の通信が不要となり、高速通信を行う上で有利となる。

図３は、メモリLSIの一実施の形態を示す。MEMはメモリアレイを含む記憶部であり、3DIFAは演算LSIおよび外部通信LSIと通信するためのシリコン貫通電極信号群であり、3DDRAは3DIFAを用いて通信するための制御ブロックであり、TVPW1は図１で示した電源供給用のシリコン貫通電極である。

メモリLSIは、演算LSIおよび外部通信LSIが出力したメモリの読出し/書き込み要求を、3DIFAを介して受信し、その要求に従ってMEMへの読み出し/書き込み処理を行い、読み出しの場合は読み出したデータを含む返答情報を3DIFAに出力する。読出し/書き込み要求は、LSI間の同期をとるための情報、積層された複数のメモリLSIからひとつを選択するためのLSI選択情報、読出し/書き込みを示すコマンド情報、アドレス情報、処理識別子、書き込み時には書き込みデータを含む。返答情報は、LSI間の同期をとるための情報、読出しデータ、処理識別子を含む。処理識別子は、メモリLSIへの読出し/書き込み要求に含まれる情報であり、メモリLSIは返答情報にこの処理識別子を含める。読出し/書き込み要求の発行元である演算LSIや外部通信LSIは、処理識別子を見て自分が発行した要求に対応する返答情報を選別する。多数の積層されたLSIがメモリLSIに対して要求を行う場合、他のLSIからの要求もシリコン貫通電極上に出力されるため、処理識別子が必要となる。ここで、処理識別子とは、読み出し又は書き込み要求の際のデータの送信先及び送信元のデータを指す。この処理識別子を付加することによって、同種のLSIを積層してもLSIの区別が可能となるため、同種のLSIを関相することが可能となり、スケーラビリティーを向上することができる。また、要求信号には、後述の調停要求の信号も付加される。

このように、処理識別子を付加した要求を行うことによって、ある共通のシリコン貫通電極を複数のLSIで使用することが可能となる。

図４は、外部通信LSIの一実施の形態を示す。２DIOPは3D積層パッケージ外部の部品との間で高速な通信を行うインタフェース回路ブロックであり、２DIOCは2DIOPを制御するためのブロックであり、SCTRLは2DIOCを制御するための小型のコントローラマイコンであり、3DIFA はメモリLSIとの通信するためのシリコン貫通電極信号群であり、3DDRAは3DIFAを用いて通信するための制御ブロックであり、OCICはオンチップのブロック間を接続するオンチップ・インタコネクトであり、OCBRはOCIC間を接続するブリッジ回路であり、TVPW1は図１で示した電源供給用のシリコン貫通電極である。2DIOCは、内蔵レジスタに指定されたアドレス領域間でのデータ転送を行うDMAを含む。また、コントローラマイコンSCTRLは、演算LSIとの通信を行うプログラムや、2DIOCのレジスタの設定を行うプログラムなど、積層された他のLSIやパッケージ外部との通信にかかわる処理を実行する。

図５は、積層されたLSI同士の位置関係と、シリコン貫通電極を用いたアクセスの方法を示す。上述のようにシリコン貫通電極信号群3DIFA（図５における3DIFA-1、3DIFA-2、3DIFA-3、3DIFA-4）は、演算LSI（LGLSI１、LGLSI２）、および、外部通信LSI（COMLSI）が、メモリLSI（MEMLSI1、MEMLSI2）に対して、読出し/書き込みを行うための信号である。それぞれのメモリLSIは、４つの入出力ポートを持ち、それらの４つのポートそれぞれにシリコン貫通電極信号群3DIFAが接続されている。このシリコン貫通電極に対して演算LSIと外部通信LSIが接続され、演算LSIと外部通信LSIは共有する３DIFAを時分割で使用し、メモリLSIにアクセスする。各3DIFAは複数のLSIで共有されるため同時にメモリにアクセスすることはできない。そのため、演算LSI１/2、外部通信LSIからの各3DIFAの使用要求を調停し、演算LSI１/2、外部通信LSIのうちのひとつに3DIFAの使用権をあたえる調停機能を、３DIFA毎にひとつ設ける。図５の実施の形態において、3DIFA-1の調停機能はLGLSI1の３DDRA-１が有し、3DIFA-2の調停機能はLGLSI２の３DDRA-２が有し、3DIFA-３の調停機能はLGLSI1の３DDRA-３が有し、3DIFA-４の調停機能はLGLSI２の３DDRA-４が有する。調停機能は、それぞれの３DIFAが接続されるメモリ部に最も頻繁にアクセスする必要があるLSIに配置される。

このように、本実施例の調停機能は、メモリ部に最も頻繁にアクセスするLSIに持たせることを特徴とする。この特徴により、最も頻繁に生じるメモリ部へのアクセスをデフォルトの状態で行うことが可能となるため、調停の機能を他のLSIに持たせて、そのLSIに対し調停要求を頻繁に出すケースと比較して、スループットを向上させることができる。ここで、調停機能を特定のLSIに持たせる方法については、後述の図６で説明する。

図５の場合、MEMLSI１と２のMEM１をもっとも頻繁に使用するのが、LGLSI１のPU１とPU２であるため、PU１とPU２と同LSI内の３DDRA-１が３DIFA-１の調停を受け持つ。また、演算LSI１/2、外部通信LSIが、シリコン貫通電極3DIFA-1を介してメモリLSIにアクセスしたい時には、まず、3DIFA-1の調停機能をもつLGLSI１の３DDRA-１に対して3DIFA-1使用要求を発行し、3DIFA-1から使用を許可されたLSIが3DIFA-1を使用してメモリに対して読み出し/書き込み要求を出力する。

演算LSIとメモリLSI間、および、外部通信LSIとメモリLSI間の接続を、上記のように行う主な理由は、[1]積層枚数を変更しても同様の接続方式で対応することが可能であるため、積層枚数に対するスケーラビリティーが高いこと、[2]大容量の通信が発生する演算LSIとメモリLSI間、および、外部通信LSIとメモリLSI間を直接接続でき、効率よく通信が行えることである。

一方、シリコン貫通電極3DIFB（図５における3DIFB-1、3DIFB-2、3DIFB-3、3DIFB-4）は、演算LSI（LGLSI１、LGLSI２）間の通信を行うための信号である。別の演算LSI内のオンチップメモリや機能回路へのアクセスや、3DIFAで直接接続されていないメモリLSI内のメモリブロックへのアクセスにはこのシリコン貫通電極を用いる。例えば、LGLSI1内のPU１が、LGLSI２のPU１内のメモリ領域への読み出し/書き込みを行いたい時、LGLSI1内のPU１は接続されるOCICに読み出し/書き込み要求を発生する。この要求にはLGLSI２のPU１内のアクセス対象となる部分を指す要求先アドレス情報、返信をするための要求元アドレス情報、コマンドなどが含まれる。要求を受けたOCICはその要求先アドレス情報をデコードし、LGLSI１内の3DDRB-1にLGLSI２への読み出し/書き込み要求を発生する。この3DDRB-1は3DIFB-1に要求を出力し、LGLSI２内の3DIFB-1を介してLGLSI２内の3DDRB-1がこの要求を受け取る。この3DDRB-1はLGLSI2内のOCICにこの要求を出力し、このOCICは要求先アドレスに基づきLGLSI２内のPU１に要求を送信する。要求を処理したLGLSI２内のPU１は返答を要求元アドレスとともに返信する。返信された情報は要求元アドレスに従って、LGLSI1内のPU１に返信される。

図６は、図５のLGLSI１内の３DDRA-１および３DIFA-１の部分について示す。この3DDRA-1は、接続される3DIFA-1の使用権の調停を行う。図１や図５にある演算LSIのように同一のマスクで製造したLSIを複数積層するため、各3DDRAが調整を行うかどうかを指定する必要があり、調停機能を有する3DDRA-1を示すための指定信号ARBMDによりこれを指定する。ARBMD信号は、1ビットであることも、複数ビットであることもある。

信号ARBMDに値を与える方法の一つとしては、ヒューズ回路を用いる方法がある。このヒューズを用いる方法では、積層組み立て時に、ARBMDが所望の値となるよう、電気あるいはレーザーなどで負荷を与えてヒューズを切断する。また、ARBMDを与える別の方法としては、LSI内に不揮発メモリデバイスを集積し、この不揮発メモリの出力をARMBDに接続し、積層組み立て時にこの不揮発メモリデバイスにARMBDの値を書きこむ方法がある。また、ARBMDを与える別の方法としては、この信号ARBMDをLSI外部端子として引き出しておき、積層組み立て時にこの外部端子に0/１信号を接続する方法がある。また、ARBMDを与える別の方法としては、ARBMD信号をプロセッサPUから書き込み可能な記憶素子の出力に接続し、起動後にPUによりこの記憶素子にARBMD値を書き込む方法がある。

ここで、ARBMDを特別に設けずに、特定のLSIを特別な構成にして調停機能を持たせることも可能ではあるが、そのためには、調停機能を持たせるLSIを特別のマスクを用いて製造する必要があり、製造コストが増大してしまう。

それに対し、本実施例のようにARBMDによって3DDRAに調停機能を持たせる構成とすることで、調停機能を持たせるLSIを特別な構成にする必要がなくなり、マスクの作成コストを抑えることができるため、製造コストを抑制することができる。さらに前述の通り、メモリLSIに頻繁にアクセスを行う特定のLSIに調停機能を持たせることによる、スループット向上やスケーラビリティー向上の効果も有する。

例えば、図５のLGLSI１とLGLSI２に、全く同じLSIを用いることができる。3DDRA-1内の3DARBAが使用権の調停を行う部分である。3DARBAは、他の演算LSI(LGLSI2)からの3DIFA-1使用要求信号(ARBSIGRQ1)、LGLSI1内部のPUやDMAなど回路ブロックからの3DIFA-1使用要求信号(ARBSIGRQ2)、外部通信LSI(COMLSI)からの3DIFA-1使用要求信号(ARBSIGRQ3)を受け、3DIFA-1の使用権の調停を行う。ARBSIGRQ1は、図５におけるLGLSI2から出力され、シリコン貫通電極（図１のTVSIG2）を介して、3DARBAに伝達される。ARBSIGRQ２は、LGLSI１内の回路ブロックから出力され、内部のオンチップ・インタフェース(図１のOCIC)を介して、3DARBAに伝達される。ARBSIGRQ３は、外部通信LSIから出力され、ボンディングワイヤ(図１のWSIG)とLGLSI1内の配線を介して、3DARBAに伝達される。3DARBAは、調停の結果、使用権を与える回路に使用許可信号をアサートする。ARBSIGGT1は他の演算LSI(LGLSI2)への3DIFA-1使用許可信号であり、ARBSIGGT２はLGLSI1内部のPUやDMAなど回路ブロックへの3DIFA-1使用許可信号であり、ARBSIGGT３は外部通信LSI(COMLSI)への3DIFA-1使用要求信号である。ARBSIGGT1は、シリコン貫通電極（図１のTVSIG2）を介して、LGLSI2に伝達される。ARBSIGGT２は、内部のオンチップ・インタフェース(図１のOCIC)を介して、使用権を要求した回路ブロックに伝達される。ARBSIGGT３は、LGLSI1内の配線とボンディングワイヤWSIGを介して、外部通信LSIに出力することも可能であり、シリコン貫通電極を介して外部通信LSIに出力することも可能である。なお、ARBSIGRQ4とARBSIGGT4は、それぞれARBSIGRQ1とARBSIGGT1と同じ役割の信号であり、積層枚数が増えた場合の予備信号である。ここで、3DIFAの使用要求信号は共有とした場合のオーバーヘッドが大きいため、共有することは好ましくない。それに対し、予備信号を持たせることによる回路面積等の問題はさほど大きくないため、積層枚数を増加させる上では、本実施例のように予備信号を持たせる方が有利である。

MEMRQはメモリへのアクセス要求を行うためのシリコン貫通電極である。3DIFA-1使用許可を受けたLSIの3DDRAがこのMEMRQにメモリアクセス要求を出力する。MEMRQを用いて、LSI間の同期をとるための情報、積層された複数のメモリLSIからひとつを選択するためのLSI選択情報、読出し/書き込みを示すコマンド情報、アドレス情報、処理識別子、書き込みデータなどをメモリに送信する。

MEMRSはメモリが読み出しデータなどの返答を返すためのシリコン貫通電極である。要求を出した3DDRAはメモリから出力された読出しデータ、処理識別子、タイミング同期を取るための信号などを受信する。

また、図６内の、OCIFPはオンチップ・インタコネクトOCICとの接続回路であり、３DRQCAはOCICからの読み出し/書き込み要求をMEMRQへの出力形式に変換し３DARBAに指示されるタイミングで出力する回路であり、３DRSCAはMEMRSを介して得られたデータのうち必要なデータを選択し形式変換を行い、OCIFPへ出力する回路である。

TVCSR、TVCS、TVCRはシリコン貫通電極への信号送信、または、シリコン貫通電極からの信号受信を行う回路ブロックである。TVCSRは、送受信双方向の回路ブロックであり、3DIFA-1の使用要求および使用許可信号に用いられる。

また、積層される演算LSIは、演算LSIなど同じ構成を持つLSI同士を識別する信号を備える。例えば、演算LSIに搭載されるPUはこの信号からの情報により、自身が何番目のPUであるかを知ることができる。この情報をPU上で動作するプログラムから利用することで、PU毎に動作を変えることができる。この識別信号値は、ARBMDと同様の手法により、製造後にLSI毎に与えられる。

図７にTVCSR、TVCS、TVCR、それぞれの回路ブロックの回路構成を示す。TVCSは、シリコン貫通電極に信号を出力するための回路ブロックである。本回路は、シリコン貫通電極への出力端子と、出力するデータの入力端子と、信号を出力するか、入力信号に依らずフローティング状態(あるいは弱い信号出力)とするかを指定するための制御入力端子をもつ。ここで、データの入力端子と制御入力端子への入力は図６に記載する3DARBAが出力し、このうちの制御入力端子にはCTRLIO2が接続される。このCTRLIO2は3DIFAの使用権がえられデータを出力する期間のみアサートされ、この期間回路ブロックは活性化し、TVCSから３DIFAにデータが出力される。その他の期間はフローティングされ非活性状態となり、入力の値に依らず3DIFAへの出力を高インピーダンス状態とし、３DIFAを他の回路に開放する。この構成により、他のLSIが通信を行う場合の当該LSIによる影響を無くすことが可能であるため、複数のLSIを同一の貫通電極を介してデータ通信することが可能となる。この構成及び効果は、下記のTVCSRでも同様である。

TVCRは、シリコン貫通電極からのデータを受信するための回路である。

TVCSRは、図６の実施の形態において３DIFA-1の使用要求および使用許可信号に用いられる回路である。TVCSRは、シリコン貫通電極からの入力もシリコン貫通電極への出力も可能な回路構成をとる。接続される３DDRAが３DIFAの調停機能を担うかどうかで入力と出力が切り替わる。本例では、調停を行う場合について記載する。この時、ARBSIGRQ１、ARBSIGRQ４を介して積層される他のLSIから3DIFA-1の使用要求を受け、3DIFAの使用許可をARBSIGGT1およびARBSIGGT4を介して送信する。そのため、TVCSRは、ARBSIGRQ１とARBSIGRQ４に対しては３DIFA-1からの入力を受けるように指定され、ARBSIGGT１とARBSIGGT４に対しては３DIFA-1に出力を行うよう指定される。また、このTVCSRは、シリコン貫通電極への入出力端子と、図６における3DARBAからの入力端子と、信号を出力するかフローティング状態(あるいは弱い信号出力)とするかを指定するための制御入力端子をもつ。この制御入力端子への入力は、図６に記載する3DARBAが出力するCTRLIO１が接続される。このCTRLIO１は、対応するTVCSRが送信用であり、かつ、3DIFAの使用権がえられデータを出力する期間のみアサートされる。CTRLIO1がアサートされた期間TVCSRから信号が出力される。TVCSRがシリコン貫通電極からの信号を受信するか、シリコン貫通電極へ信号を送信するかは、図６のARBMDの値によって決まる。

図６、図７では、図５のLGLSI１内の３DDRA-１および３DIFA-１の部分について示したが、LGLSI１、LGLSI２内の他の3DDRAおよび3DIFAも同様の構成となる。

図8では、図５のメモリLSI内の３DDRA-１および３DIFA-１の部分について示す。MEMIFPはメモリブロックMEMとの接続回路であり、３DRQCAMは３DIFAからの読み出し/書き込み要求をMEMへの出力形式に変換し、MEMへ出力する回路であり、３DRSCAMはMEMからの読み出しデータに付随する情報を合せて形式変換しTVCSに出力する回路である。メモリへの読出し/書き込み要求が接続されるMEMRQには入力回路TVCRが接続され、メモリからの返答を返すMEMRSには出力回路TVCSが接続される。TVCSに接続される制御信号CTRLIO2は、3DIFAにデータを出力する期間のみアサートされ、この期間TVCSからデータが出力される。その他の期間はフローティング状態となる。

図８のMEMRQおよびMEMRSのように常時入出力方向が固定されている場合はTVCSやTVCRを用いることができる。一方、同じシリコン貫通電極を用いてLSI間で双方向通信を行う場合は、時分割で入出力方向が変わるためTVCSRを用いる。図６において、MEMRQおよびMEMRSに接続されているTVCSおよびTVCRをTVCSRに変更し、MEMRQおよびMEMRSを用いてLGLSI１からLGLSI２の通信や、LGLSI２からLGLSI１への通信を行う場合がこれに相当する。また、片方向通信のみ行うシリコン貫通電極においても、図６のARBSIGRQやARBSIGGTのように、LSIによって同じ回路で入出力方向を変える場合もTVCSRを用いる。

図９では、図５の外部通信LSI内の３DDRA-１および３DIFA-１の部分について示す。MEMRQはメモリへのアクセス要求を行うためのシリコン貫通電極である。この外部通信LSIの３DDRA−１は、3DIFA-1内MEMRQの使用調停を行う演算LSIの3DDRA-1に対して、ARBSIGRQ3を介してMEMRQ使用要求を出力し、ARBSIGGT3を介してMEMRQの使用許可を得る。この外部通信LSIの３DDRA−１は、使用許可が得られた場合に、MEMRQを介して、LSI間の同期をとるための情報、積層された複数のメモリLSIからひとつを選択するためのLSI選択情報、読出し/書き込みを示すコマンド情報、アドレス情報、処理識別子、書き込みデータなどを含むメモリへのアクセス要求を行う。

MEMRSはメモリが読み出しデータなどの返答を返すためのシリコン貫通電極である。外部通信LSIの３DDRA−１は、メモリから出力された読出しデータ、処理識別子、タイミング同期を取るための信号などをMEMRSを介して受信する。

また、図９内の、OCIFPはオンチップ・インタコネクトOCICとの接続回路であり、３DRQCAはOCICからの読み出し/書き込み要求をMEMRQへの出力形式に変換し３DARBAに指示されるタイミングで出力する回路であり、３DRSCAはMEMRSを介して得られたデータのうち必要なデータを選択し形式変換を行い、OCIFPへ出力する回路である。

図１０は、図１においてボンディングワイヤWSIGを介して行われていた演算LSIと外部通信LSI間の通信を無線で行う構成である。本実施の形態では無線通信方式として磁気誘導結合方式を用いている。この通信では送信側と受信側がコイルを備え、送信コイルに電流を流し、受信側がこの磁界の変化を検知し、通信を行う。LSI積層の場合通信距離が長くとも数ｍｍと短いため、簡易な構成で実現できる磁気誘導方式が適する。この構成により、図１の構成において演算LSIと外部通信LSIの間の通信のためのボンディングワイヤWSIG接続を取り去ることが可能となる。

また、図10の実施の形態においては、電源電圧安定化を目的として、キャパシタンスDCAPをパッケージボード(PKGB）に実装した。電源設計は、このパッケージを用いるシステム設計段階で重要となるが、このDCAPの集積によりシステム設計をより容易にすることができる。

図１１は、積層用のメモリLSIであり、図３に示す実施の形態に対して、メモリLSI内部の電源には接続されない電源用のシリコン貫通電極TVPWSと、メモリLSI内部の機能には影響を及ぼさない通信用のシリコン貫通電極TVSIGSが付加されている。TVPSWはメモリLSIの下層あるいは上層のLSIに対して電源を供給するためのもので、図１の構成における電源供給用のボンディングワイヤを置き換えることができる。TVSIGSはメモリLSIの上下のLSI間での通信を行うためのシリコン貫通電極であり、図１の構成における電源供給用のボンディングワイヤを置き換えることができる。このような汎用の貫通電極を持つことでメモリLSIの汎用性を確保しつつ、更なる小型化や積層層自由度の向上が可能となる。

図１２、図１３には図７に示したシリコン貫通ビア駆動回路の別の構成を示す。図７に示す構成は、LSIの裏面からLSIの表面へ間にトランジスタを挟むことなく電極が形成される場合に有用である。これに対し、図１３の回路は、LSIの裏面からLSI表面の電極の間にトランジスタを挿入する構成を示す。

図１２は、図１と同様に積層されたLSIの断面構造を示す。ただし、シリコン貫通電極付近のみを図示している。本図において、パッケージ基板PKGBの上に、LSI１、LSI2、LSI３、LSI４が積層されており、それらがシリコン貫通電極TVSIGを用いた３次元方向の配線で接続されている。TVSIGはLSI裏面に形成したシリコン貫通電極であり、SVSIGは従来のシリコンプロセスの配線ビアと配線層を用いて形成した３次元方向電極であり、TVCSRBはTVSIGおよびSVSIGに接続される回路部分であり、WTVSIGはTVSIGとTVCSRBを接続する配線であり、WSVSIGはSVSIGとTVCSRBを接続する配線であり、WSHSIGはTVCSRBと他の回路部分を接続する配線である。WTVSIG、WSVSIG、WSHSIGは従来のシリコンプロセスで形成される配線である。

図１３は、図１２中のTVCSRBの１形態を示す。本図において、OUTSEL１、OUTSEL２、INSELは２つの入力信号のうちの一つを選択して出力するためのセレクタ回路であり、BUF１、BUF4はシリコン貫通電極に信号を送信するための回路であり、BUF2、BUF３はシリコン貫通電極からの信号を受信するための回路である。また、OUTDATAは他の回路部分からTVCSRB への入力信号であり、INDATAは他の回路部分への出力信号であり、INSELCNTRとTRCNTRはセレクタ回路のための制御信号である。また、OUTCNTR1、OUTCNTR２は上記バッファ回路のオンオフを制御するための制御信号である。OUTDATA、INDATA、INSELCTRL、OUTSELCNTR、OUTCNTR1、OUTCNTR２は他の回路部分と接続される信号であり、図１２においてはWSHSIGに含まれる信号である。

図１３の回路は、LSI表面からLSI裏面、または、LSI裏面からLSI表面へ通過する信号に対して信号の整形および増幅機能を持つ点が、図７に示す回路と異なる。WTVSIGから入力された信号をWSVSIGへ伝える場合、BUF１をオフ（バッファのスイッチを遮断し出力をハイインピーダンス状態）とし、BUF４をオン（バッファのスイッチを接続した状態）とし、TRCNTR信号によりBUF４の入力にBUF３の出力が入るようにOUTSEL２を制御する。WSVSIGから入力された信号をWTVSIGへ伝える場合、BUF１をオンとし、BUF４をオフとし、TRCNTR信号によりBUF１の入力にBUF２の出力が入るようにOUTSEL１を制御する。また、OUTDATAからの信号をWTVSIGに出力する場合、BUF４をオフとし、BUF１をオンとし、TRCTR信号によりBUF１の入力にOUTDATAからの信号が入るようにOUTSEL１を制御する。OUTDATAからの信号をWSVSIGに出力する場合、BUF４をオンとし、BUF１をオフとし、TRCTR信号によりBUF４の入力にOUTDATAからの信号が入るようにOUTSEL２を制御する。また、WTVSIGからの信号をINDATAから出力する場合、INSELCNTR信号によりINDATAにBUF3の出力が入るようにINSELを制御する。WSVSIGからの信号をINDATAから出力する場合、INSELCNTR信号によりINDATAにBUF２の出力が入るようにINSELを制御する。このように、LSI裏面の電極(TVSIG)とLSI表面の電極(SVSIG)の間に、TVCSRBを挿入することで、多数のLSIが積層されシリコン貫通電極が長くなった場合にも高速な通信が可能となる。
（付記）
１．半導体パッケージ内に複数のＬＳＩを積層した半導体装置であって、
パッケージ基板と、
前記パッケージ基板に接続され、前記半導体パッケージの外部とデータ通信を行うための通信回路を有する第１ＬＳＩと、
前記第１ＬＳＩの上方に配置され、複数の第１ビット線及び複数の第１ワード線の交点に設けられた複数の第１メモリセルを具備する第１記憶装置を有する第２ＬＳＩと、
前記第２ＬＳＩの上方に配置され、前記第１記憶装置の記憶情報を用いて演算処理を行うための第３ＬＳＩと、
前記第２ＬＳＩを貫通して設けられ、前記第１、第２及び第３ＬＳＩを互いに電気的に接続するための第１貫通電極とを有することを特徴とする半導体装置。
２．前記１記載の半導体装置において、
前記第１ＬＳＩは、前記半導体パッケージの外部から受信した第１データを、前記第２ＬＳＩに書き込み、
前記第３ＬＳＩは、前記第１データを前記第２ＬＳＩから読み出して前記演算処理を行うことを特徴とする半導体装置。
３．上記１記載の半導体装置において、
前記第３ＬＳＩは、前記演算処理の結果である第２データを前記第２ＬＳＩに書き込み、
前記第１ＬＳＩは、前記第２データを前記第２ＬＳＩから読み出して前記半導体パッケージの外部に送信することを特徴とする半導体装置。
４．上記１記載の半導体装置において、
前記第１貫通電極は、前記第１、第２及び第３ＬＳＩを貫通していることを特徴とする半導体装置。
５．上記１記載の半導体装置において、
前記第３ＬＳＩは、前記第３ＬＳＩの下面に前記演算処理を行うための回路が構成されていることを特徴とする半導体装置。
６．上記１記載の半導体装置において、
前記第１貫通電極は、前記第１ＬＳＩ及び前記第２ＬＳＩを貫通して設けられ、
前記第１ＬＳＩは、前記第１ＬＳＩの下面に前記通信回路が構成されていることを特徴とする半導体装置。
７．上記１記載の半導体装置において、
前記パッケージ基板と前記第３ＬＳＩを接続するための第１ボンディングワイヤをさらに有し、
前記第１貫通電極を介して、前記第１、第２及び第３ＬＳＩに第１電源が供給され、
前記第１ボンディングワイヤを介して、前記第３ＬＳＩに前記第１電源とは電圧の異なる第２電源が供給されることを特徴とする半導体装置。
８．上記７記載の半導体装置において、
前記第２ＬＳＩと前記第３ＬＳＩの間に配置され、前記第１記憶装置の記憶情報を用いて演算処理を行うための第４ＬＳＩと、
前記第４ＬＳＩを貫通して設けられ、前記第３ＬＳＩと前記第４ＬＳＩとを電気的に接続するための第２貫通電極をさらに有し、
前記第１貫通電極を介して、前記第１、第２、第３及び第４ＬＳＩに第１電源が供給され、
前記第２貫通電極を介して、前記第３及び第４ＬＳＩに前記第１電源よりも電圧の高い第２電源が供給されることを特徴とする半導体装置。
９．上記１記載の半導体装置において、
前記第２ＬＳＩと前記第３ＬＳＩの間に配置され、前記第１記憶装置の記憶情報を用いて演算処理を行うための第４ＬＳＩと、
前記第４ＬＳＩを貫通して設けられ、前記第３ＬＳＩと前記第４ＬＳＩとを電気的に接続するための第２貫通電極とをさらに有し、
前記第１貫通電極を介して、前記第１、第２、第３及び第４ＬＳＩの間のデータ通信を行い、
前記第２貫通電極を介して、前記第３ＬＳＩと前記第４ＬＳＩの間のデータ通信を行うことを特徴とする半導体装置。
１０．上記１記載の半導体装置において、
前記パッケージ基板と前記第３ＬＳＩとを電気的に接続するための第２ボンディングワイヤをさらに有し、
前記第１貫通電極を介して、前記第１、第２及び第３ＬＳＩの間で第３データのデータ通信を行い、
前記第２ボンディングワイヤを介して、前記第１ＬＳＩと第３ＬＳＩの間で第４データのデータ通信を行うことを特徴とする半導体装置。
１１．上記１０記載の半導体装置において、
前記第４データは、前記第３ＬＳＩの識別情報又は前記第３ＬＳＩの動作周波数の初期値を示す情報であることを特徴とする半導体装置。
１２．上記１記載の半導体装置において、
前記第１ＬＳＩは、活性状態において入力されたデータを前記第１貫通電極に出力し、
非活性状態において前記第１貫通電極への出力を入力されたデータに依存しない状態とする第１回路ブロックと、前記第１回路ブロックの制御を行うための第１制御ブロックとをさらに有し、
前記第３ＬＳＩは、活性状態において入力されたデータを前記第１貫通電極に出力し、
非活性状態において前記第１貫通電極への出力を入力されたデータに依存しない状態とする第２回路ブロックと、前記第２回路ブロックの制御を行うための第２制御ブロックとをさらに有し、
前記第１又は第２制御ブロックのうち一方は、前記第１ＬＳＩと前記第３ＬＳＩのどちらに前記第２ＬＳＩへのアクセスを許可するかを決定するための調停機能を有し、
前記第１制御ブロックが前記調停機能を有する場合であって前記第１ＬＳＩに前記第２ＬＳＩへのアクセスを許可するときは、前記第１制御ブロックは、前記第１回路ブロックを前記活性状態にし、
前記第１制御ブロックが前記調停機能を有する場合であって前記第３ＬＳＩに前記第２ＬＳＩへのアクセスを許可するときは、前記第１制御ブロックは、前記第１回路ブロックを前記非活性状態にするとともに、前記第２制御ブロックに前記第１貫通電極の使用許可を示す第１信号を送信し、
前記第１制御ブロックが前記調停機能を有しない場合は、前記第１制御ブロックは、前記第２制御ブロックから前記第１貫通電極の使用許可を示す第２信号を受信したときは前記第１回路ブロックを前記活性状態とし、前記第２制御ブロックから前記第２信号を受信しないときは前記第１回路ブロックを前記非活性状態とすることを特徴とする半導体装置。
１３．上記１２記載の半導体装置において、
前記第１ＬＳＩが前記第２ＬＳＩにアクセスする回数が前記第３ＬＳＩが前記第２ＬＳＩにアクセスする回数よりも多い場合は、前記第１制御ブロックが前記調停機能を有し、
前記第３ＬＳＩが前記第２ＬＳＩにアクセスする回数が前記第１ＬＳＩが前記第２ＬＳＩにアクセスする回数よりも多い場合は、前記第２制御ブロックが前記調停機能を有することを特徴とする半導体装置。
１４．上記１２記載の半導体装置において、
前記第１及び第２制御ブロックは、前記第１又は第２制御ブロックのどちらが前記調停機能を有するかを示す指定信号を受信することを特徴とする半導体装置。
１５．前記第１４記載の半導体装置において、
前記第１ＬＳＩは、前記指定信号を前記第１ＬＳＩの外部から受信するための第１端子を有し、
前記第３ＬＳＩは、前記指定信号を前記第３ＬＳＩの外部から受信するための第２端子を有することを特徴とする半導体装置。
１６．上記１２記載の半導体装置において、
前記第１又は第２制御ブロックのどちらが前記調停機能を有するかを記憶するための不揮発メモリをさらに有することを特徴とする半導体装置。
１７．上記１記載の半導体装置において、
前記第１ＬＳＩと前記第２ＬＳＩの間に配置され、複数の第２ビット線及び複数の第２ワード線の交点に設けられた複数の第２メモリセルを具備する第２記憶装置を有する第５ＬＳＩと、
前記第２ＬＳＩと前記第３ＬＳＩの間に配置され、前記第１又は第２記憶装置の記憶情報を用いて演算処理を行うための第６ＬＳＩとをさらに有し、
前記第２ＬＳＩは、前記第２ＬＳＩを前記第５ＬＳＩと区別するための第１識別信号を受信し、
前記第５ＬＳＩは、前記第５ＬＳＩを前記第２ＬＳＩと区別するための第２識別信号を受信し、
前記第３ＬＳＩは、前記第３ＬＳＩを前記第５ＬＳＩと区別するための第３識別信号を受信し、
前記第６ＬＳＩは、前記第６ＬＳＩを前記第３ＬＳＩと区別するための第４識別信号を受信することを特徴とする半導体装置。
１８．前記第１７記載の半導体装置において、
前記第２ＬＳＩは、前記第１識別信号を前記第２ＬＳＩの外部から受信するための第１端子を有し、
前記第５ＬＳＩは、前記第２識別信号を前記第５ＬＳＩの外部から受信するための第２端子を有し、
前記第３ＬＳＩは、前記第３識別信号を前記第３ＬＳＩの外部から受信するための第３端子を有し、
前記第６ＬＳＩは、前記第４識別信号を前記第６ＬＳＩの外部から受信するための第４端子を有することを特徴とする半導体装置。
１９．上記１７記載の半導体装置において、
前記第１乃至第４識別信号を記憶するための不揮発メモリをさらに有することを特徴とする半導体装置。
２０．上記１記載の半導体装置において、
前記第１貫通電極を介して、前記第１、第２及び第３ＬＳＩの間で第５データのデータ通信を行い、
前記第５データは、前記第５データの送信元のＬＳＩを示す第１情報及び前記第５データの送信先のＬＳＩを示す第２情報を有することを特徴とする半導体装置。
２１．上記１記載の半導体装置において、
前記第１ＬＳＩは、第１無線通信回路をさらに有し、
前記第３ＬＳＩは、第２無線通信回路をさらに有し、
前記第１及び第２無線通信回路を用いて、前記第１ＬＳＩと前記第３ＬＳＩの間のデータ通信を行うことを特徴とする半導体装置。
２２．上記１記載の半導体装置において、
前記第１及び第３ＬＳＩの電源端子と接続され、前記第２ＬＳＩを貫通し、かつ前記第２ＬＳＩの電源端子と接続されない第３貫通電極をさらに有し、
前記第１貫通電極は、前記第１、第２及び第３ＬＳＩに第１電源を供給し、
前記第３貫通電極は、前記第３ＬＳＩに、前記第１電源とは電圧の異なる第３電源を供給することを特徴とする半導体装置。
２３．上記１記載の半導体装置において、
前記第１及び第３ＬＳＩを電気的に接続し、前記第２ＬＳＩを貫通し、かつ前記第１記憶装置の入力端子と接続されない第４貫通電極をさらに有し、
前記第４貫通電極を介して、前記第１ＬＳＩと第３ＬＳＩの間の通信を行うことを特徴とする半導体装置。
２４．上記１記載の半導体装置において、
前記第１貫通電極は、前記第１ＬＳＩの上面と下面の間に設けられ、前記第１ＬＳＩの上面と下面との間の通信の際に信号の増幅を行うための第１回路と、前記第２ＬＳＩの上面と下面の間に設けられ、前記第２ＬＳＩの上面と下面との間の通信の際に信号の増幅を行うための第２回路と、前記第３ＬＳＩの上面と下面の間に設けられ、前記第３ＬＳＩの上面と下面の間の通信の際に信号の増幅を行うための第３回路とを有することを特徴とする半導体装置。

PKG：パッケージボード、LGLSI：演算LSI、MEMLSI：メモリLSI、COMLSI：外部通信LSI、PKGB：パッケージボード、TVPW：電源用シリコン貫通電極、TVSIG：信号用シリコン貫通電極、WPW：電源用ボンディングワイヤ、WSIG：信号用ボンディングワイヤ、PU：プロセッシング・ブロック、DMA:データ転送ブロック、PERI：周辺回路ブロック、3DIFA：メモリアクセス用シリコン貫通電極群、3DDRA：3DIFA制御ブロック、3DIFB：演算LSI間通信用シリコン貫通電極群、3DDRB：3DIFB制御ブロック、2DDR：ボンディングワイヤ通信用制御回路、OCIC：オンチップ・インタコネクト、OCBR:OCIC間ブリッジ回路、2DIOP：高速通信インタフェース回路、2DIOC：2DIOP制御回路、SCTRL：外部通信LSIコントローラマイコン、MEM:メモリブロック、ARBMD：LSI機能指定用信号、ARBSIGRQ：シリコン貫通電極使用要求信号、ARBSIGGT：シリコン貫通電極使用許可信号、WLSIG：信号用磁気通信回路。

Claims (9)

1. 半導体パッケージ内に複数のＬＳＩを積層した半導体装置であって、
   パッケージ基板と、
   前記パッケージ基板に接続され、前記半導体パッケージの外部とデータ通信を行うための通信回路を有する第１ＬＳＩと、
   前記第１ＬＳＩの上方に配置され、複数の第１ビット線及び複数の第１ワード線の交点に設けられた複数の第１メモリセルを具備する第１記憶装置を有する第２ＬＳＩと、
   前記第２ＬＳＩの上方に配置され、前記第１記憶装置の記憶情報を用いて演算処理を行うための第３ＬＳＩと、
   前記第２ＬＳＩを貫通して設けられ、前記第１、第２及び第３ＬＳＩを互いに電気的に接続するための第１貫通電極とを有し、
   前記パッケージ基板と前記第３ＬＳＩを接続するための第１ボンディングワイヤをさらに有し、
   前記第１貫通電極を介して、前記第１、第２及び第３ＬＳＩに第１電源が供給され、
   前記第１ボンディングワイヤを介して、前記第３ＬＳＩに前記第１電源とは電圧の異なる第２電源が供給されることを特徴とする半導体装置。
2. 請求項１記載の半導体装置において、
   前記第１貫通電極は、前記第１ＬＳＩ及び前記第２ＬＳＩを貫通して設けられ、
   前記第１ＬＳＩは、前記第１ＬＳＩの下面に前記通信回路が構成されていることを特徴とする半導体装置。
3. 請求項２記載の半導体装置において、
   前記第１貫通電極を介して、前記第１、第２及び第３ＬＳＩの間で第５データのデータ通信を行い、
   前記第５データは、前記第５データの送信元のＬＳＩを示す第１情報及び前記第５データの送信先のＬＳＩを示す第２情報を有することを特徴とする半導体装置。
4. 請求項３記載の半導体装置において、
   前記パッケージ基板と前記第３ＬＳＩとを電気的に接続するための第２ボンディングワイヤをさらに有し、
   前記第１貫通電極を介して、前記第１、第２及び第３ＬＳＩの間で第３データのデータ通信を行い、
   前記第２ボンディングワイヤを介して、前記第１ＬＳＩと第３ＬＳＩの間で第４データのデータ通信を行うことを特徴とする半導体装置。
5. 請求項４記載の半導体装置において、
   前記第４データは、前記第３ＬＳＩの識別情報又は前記第３ＬＳＩの動作周波数の初期値を示す情報であることを特徴とする半導体装置。
6. 請求項５記載の半導体装置において、
   前記第１ＬＳＩと前記第２ＬＳＩの間に配置され、複数の第２ビット線及び複数の第２ワード線の交点に設けられた複数の第２メモリセルを具備する第２記憶装置を有する第５ＬＳＩと、
   前記第２ＬＳＩと前記第３ＬＳＩの間に配置され、前記第１又は第２記憶装置の記憶情報を用いて演算処理を行うための第６ＬＳＩとをさらに有し、
   前記第２ＬＳＩは、前記第２ＬＳＩを前記第５ＬＳＩと区別するための第１識別信号を受信し、
   前記第５ＬＳＩは、前記第５ＬＳＩを前記第２ＬＳＩと区別するための第２識別信号を受信し、
   前記第３ＬＳＩは、前記第３ＬＳＩを前記第５ＬＳＩと区別するための第３識別信号を受信し、
   前記第６ＬＳＩは、前記第６ＬＳＩを前記第３ＬＳＩと区別するための第４識別信号を受信することを特徴とする半導体装置。
7. 前記第６記載の半導体装置において、
   前記第２ＬＳＩは、前記第１識別信号を前記第２ＬＳＩの外部から受信するための第１端子を有し、
   前記第５ＬＳＩは、前記第２識別信号を前記第５ＬＳＩの外部から受信するための第２端子を有し、
   前記第３ＬＳＩは、前記第３識別信号を前記第３ＬＳＩの外部から受信するための第３端子を有し、
   前記第６ＬＳＩは、前記第４識別信号を前記第６ＬＳＩの外部から受信するための第４端子を有することを特徴とする半導体装置。
8. 請求項７記載の半導体装置において、
   前記第１乃至第４識別信号を記憶するための不揮発メモリをさらに有することを特徴とする半導体装置。
9. 請求項３記載の半導体装置において、
   前記第１及び第３ＬＳＩを電気的に接続し、前記第２ＬＳＩを貫通し、かつ前記第１記憶装置の入力端子と接続されない第４貫通電極をさらに有し、
   前記第４貫通電極を介して、前記第１ＬＳＩと第３ＬＳＩの間の通信を行うことを特徴とする半導体装置。

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