JP2019207707A - 異種3次元回路スタック、システム、方法および装置 - Google Patents
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Abstract
Description
図1は、実施形態による、データ処理システム100のブロック図である。データ処理システム100は、1または複数のプロセッサ102と、1または複数のグラフィックスプロセッサ108とを含み、多数のプロセッサ102またはプロセッサコア107を有するシングルプロセッサのデスクトップシステム、マルチプロセッサのワークステーションシステム、またはサーバシステムであってもよい。一実施形態において、データ処理システム100は、モバイル、ハンドヘルド型、またはエンベデッドデバイスにおいて用いるためのシステムオンチップ集積回路(SOC)である。
図4は、グラフィックスプロセッサ用のグラフィックス処理エンジン410の実施形態のブロック図である。一実施形態において、グラフィックス処理エンジン(GPE)410は、図3に示されるGPE310の1つのバージョンである。GPE410は、3Dパイプライン412およびメディアパイプライン416を含み、その各々は、図3の3Dパイプライン312およびメディアパイプライン316の実装と異なるか、またはこれに類似するかのいずれかであり得る。
図5は、スケーラブルな数のグラフィックスコアを有するグラフィックスプロセッサの別の実施形態のブロック図である。一実施形態において、グラフィックスプロセッサは、リング相互接続502、パイプラインフロントエンド504、メディアエンジン537、およびグラフィックスコア580A〜Nを含む。リング相互接続502は、複数の他のグラフィックスプロセッサ、または1もしくは複数の汎用プロセッサコアを含む複数の他の処理ユニットに、グラフィックスプロセッサを結合する。一実施形態において、グラフィックスプロセッサは、マルチコア処理システム内に統合される多くのプロセッサのうちの1つである。
図8は、グラフィックスパイプライン820、メディアパイプライン830、ディスプレイエンジン840、スレッド実行ロジック850、およびレンダリング出力パイプライン870を含むグラフィックスプロセッサの別の実施形態のブロック図である。一実施形態において、グラフィックスプロセッサは、1または複数の汎用プロセッシングコアを含むマルチコア処理システム内のグラフィックスプロセッサである。グラフィックスプロセッサは、1または複数の制御レジスタ(図示せず)へのレジスタ書き込みにより、またはリング相互接続802を介してグラフィックスプロセッサに発行された複数のコマンドにより、制御される。リング相互接続802は、他のグラフィックスプロセッサまたは汎用プロセッサ等の複数の他の処理コンポーネントに、グラフィックスプロセッサを結合する。リング相互接続からの複数のコマンドは、グラフィックスパイプライン820またはメディアパイプライン830の個別のコンポーネントに複数の命令を提供するコマンドストリーマ803により、解釈される。
図9Aは、一実施形態によるグラフィックスプロセッサコマンドフォーマットを図示するブロック図であり、図9Bは、一実施形態によるグラフィックスプロセッサコマンドシーケンスを図示するブロック図である。図9Aにおける実線で囲まれた複数のボックスは、グラフィックスコマンドに一般に含まれる複数のコンポーネントを図示するが、破線は、任意選択であるか、または複数のグラフィックスコマンドのサブセットのみに含まれる複数のコンポーネントを含む。図9Aの例示的なグラフィックスプロセッサコマンドフォーマット900は、コマンドのターゲットクライアント902、コマンドオペレーションコード(オペコード)904、およびコマンドのための関連するデータ906を識別する複数のデータフィールドを含む。サブオペコード905およびコマンドサイズ908もいくつかのコマンドに含まれる。
図10は、一実施形態のよるデータ処理システムのための例示的なグラフィックスソフトウェアアーキテクチャを図示する。ソフトウェアアーキテクチャは、3Dグラフィックスアプリケーション1010、オペレーティングシステム1020、および少なくとも1つのプロセッサ1030を含む。プロセッサ1030は、グラフィックスプロセッサ1032、および1または複数の汎用プロセッサコア1034を含む。グラフィックスアプリケーション1010およびオペレーティングシステム1020は各々、データ処理システムのシステムメモリ1050において実行される。
ハイブリッドデータ配信ファブリックは、スケーラブルなGPUを特徴付けるグラフィックスプロセッサの実施形態のための相互接続ロジックとして用いられ得る。一実施形態において、ハイブリッドファブリックは、各物理チャネル上に1または複数のプログラミング可能な仮想チャネルを有し、共有バスにわたって動作する1または複数の物理データチャネルを含む。仮想チャネルは、独立して調整され、チャネルアクセスが別個に仮想チャネル毎にネゴシエートされ得る。複数の仮想チャネルにわたるトラフィックは、1または複数のトラフィッククラスに分類され得る。一実施形態において、優先順位付けシステムは、複数の仮想チャネルおよびトラフィッククラスが調整のために相対的優先順位を割り当てられることを可能にする。一実施形態において、複数のトラフィックバランシングアルゴリズムは、ファブリックと結合された各ノードに実質的に等しい帯域およびスループットを維持するように動作する。一実施形態において、ハイブリッドファブリックデータ配信ロジックは、ファブリックと結合された複数のノードより高いクロックレートで動作し、バス幅の低減を可能にしつつ、バススループットを維持する。一実施形態において、各共有バスは、アイドル状態にある場合に、別個にクロックゲートされ、バスウェークイベントをトリガする今後のアクティビティの初期指示を送信する。
[項目1]
汎用プロセッサコアと、
複数のグラフィックスオペレーションを実行する複数の命令を処理する1または複数のグラフィックスプロセッサコアと、
上記1または複数のグラフィックスプロセッサコアを相互接続し、上記1または複数のグラフィックスプロセッサコアを共有リソースと結合する、少なくとも1つのデータチャネルを有する相互接続ロジックとを備え、
上記相互接続ロジックは、仮想チャネルを介して上記1または複数のグラフィックスプロセッサコアと上記共有リソースとの間でデータ配信を可能にし、
上記仮想チャネルは、複数のトラフィック分類を有するプログラミング可能なトラフィック分類システムを含む、プロセッサ。
[項目2]
上記少なくとも1つのデータチャネルは、共有バスである、項目1に記載のプロセッサ。
[項目3]
上記相互接続ロジックは、複数のデータチャネルを有する、項目1に記載のプロセッサ。
[項目4]
上記複数のデータチャネルの各々は、別個にクロックゲートされるバスであり、
各バスは、受信アクティビティをシグナリングする複数の初期指示を用いる、項目3に記載のプロセッサ。
[項目5]
上記共有リソースは、共有メモリリソースである、項目1に記載のプロセッサ。
[項目6]
上記共有メモリリソースは、共有キャッシュである、項目5に記載のプロセッサ。
[項目7]
上記相互接続ロジックは、複数の仮想チャネルを介して上記データ配信を可能にする、項目1に記載のプロセッサ。
[項目8]
上記複数の仮想チャネルは、プログラミング可能な優先順位システムに基づいて調整される、項目7に記載のプロセッサ。
[項目9]
上記プログラミング可能なトラフィック分類システムは、上記複数のトラフィック分類のうちの少なくとも1つを上記複数の仮想チャネルの単一の仮想チャネルに割り当てる、項目7に記載のプロセッサ。
[項目10]
上記複数のトラフィック分類は、プログラミング可能な優先順位を含む、項目1に記載のプロセッサ。
[項目11]
上記プログラミング可能な優先順位は、複数の仮想チャネルの単一の仮想チャネル内のトラフィック分類に関する、項目10に記載のプロセッサ。
[項目12]
上記相互接続ロジックは、上記1または複数のグラフィックスプロセッサコアより高い周波数で動作する、項目1に記載のプロセッサ。
[項目13]
上記1または複数のグラフィックスプロセッサコアは、複数のグラフィックスプロセッサコアを含む3次元(3D)集積回路スタックを有する、項目1に記載のプロセッサ。
[項目14]
複数のコアを有し、少なくとも1つのコアは、複数のグラフィックス命令を処理するための命令セットを含む、プロセッサと、
上記プロセッサと結合されたメモリとを備え、
上記少なくとも1つのコアは、少なくとも1つのクロックゲートされた物理データチャネルおよび1または複数の仮想チャネルを有する相互接続ロジックを介して上記プロセッサ上の共有リソースと結合し、
各仮想チャネルは、複数のプログラミング可能なトラフィック分類を有するデータを搬送し、
上記複数のプログラミング可能なトラフィック分類の各々は、複数の優先順位付けされた仮想チャネルのうちの1つに割り当てられる、システム。
[項目15]
上記プロセッサは、複数のグラフィックスプロセッサコアを含む3次元(3D)集積回路スタックを有する、項目14に記載のシステム。
[項目16]
ソースノードからターゲットノードへのメッセージについて複数のノード共有バス上におけるチャネルアクセス状態を決定するための手段と、
第1のデータチャネルを介して上記ソースノードからターゲットノードへとメッセージを送信するための手段と、
第1のグラフィックスプロセッサコアと結合された第1のデータバスコネクタにおいて上記メッセージを受信するための手段と、
少なくとも上記ソースノードおよび上記ターゲットノードに基づいて、第1のデータチャネルから第2のデータチャネルへと上記メッセージを切り替えるための手段とを備え、
上記複数のノードのうちの少なくとも1つは、グラフィックスプロセッサコアと結合し、上記複数のノードのうちの少なくとも1つは、共有リソースと結合し、
上記メッセージは、第1の優先順位を有する第1のトラフィック分類を含む、装置。
[項目17]
チャネルアクセスを決定するための上記手段は、
チャネルアクセスプロトコルを用いて、第3のデータチャネルがメッセージの送信に利用可能であるか否かを判断するための手段と、
上記第3のデータチャネルを介した送信がブロックされることを判断した後、上記第1のデータチャネルを介してメッセージを送信するための手段とを有する、項目16に記載の装置。
[項目18]
上記第1のデータチャネル、上記第2のデータチャネル、および上記第3のデータチャネルは、仮想データチャネルである、項目17に記載の装置。
[項目19]
上記チャネルアクセスプロトコルは、時分割多重アクセスプロトコルである、項目17に記載の装置。
[項目20]
上記チャネルアクセスプロトコルは、搬送波感知多重アクセスプロトコルである、項目17に記載の装置。
[項目21]
複数のグラフィックスプロセッサコアを含む少なくとも1つの三次元(3D)集積回路スタックを更に備える、項目16〜20のいずれか1項に記載の装置。
[項目22]
複数のグラフィックスプロセッサコアを含む3次元(3D)集積回路スタックの複数のノード共有バス上における、ソースノードからターゲットノードへのメッセージについてチャネルアクセス状態を決定する段階と、
第1のデータチャネルを介して上記ソースノードからターゲットノードへとメッセージを送信する段階と、
第1のグラフィックスプロセッサコアと結合された第1のデータバスコネクタにおいて上記メッセージを受信する段階と、
少なくとも上記ソースノードおよび上記ターゲットノードに基づいて、第1のデータチャネルから第2のデータチャネルへと上記メッセージを切り替える段階とを備え、
上記複数のノードのうちの少なくとも1つは、上記複数のグラフィックスプロセッサコアのうちの少なくとも1つと結合し、上記複数のノードのうちの少なくとも1つは、共有リソースと結合し、
上記メッセージは、第1の優先順位を有する第1のトラフィック分類を含む、機械実装方法。
[項目23]
チャネルアクセスを決定する段階は、
チャネルアクセスプロトコルを用いて、第3のデータチャネルが上記メッセージの送信に利用可能であるか否かを判断する段階と、
上記第3のデータチャネルを介した送信がブロックされることを判断した後、上記第1のデータチャネルを介して上記メッセージを送信する段階とを有し、
上記チャネルアクセスプロトコルは、時分割多重アクセスおよび搬送波感知多重アクセスのうちの1または複数を含む、項目22に記載の機械実装方法。
[項目24]
上記第1のデータチャネル、上記第2のデータチャネル、および上記第3のデータチャネルは、仮想データチャネルである、項目23に記載の機械実装方法。
[項目25]
少なくとも1つの機械により実行されると、上記少なくとも1つの機械に、項目22〜24のいずれか1項に記載の方法を実行する少なくとも1つの集積回路を製造させるデータを格納した機械可読媒体。
Claims (20)
- 第1のプロセッサと、
1または複数のスルーシリコンビアを通じて、前記第1のプロセッサと通信可能に結合された第2のプロセッサであって、前記第1のプロセッサまたは前記第2のプロセッサのうちの少なくとも一方は、グラフィックスプロセッサである、第2のプロセッサと、
前記第1のプロセッサおよび前記第2のプロセッサを共有リソースに通信可能に結合する相互接続ロジックであって、前記相互接続ロジックは、前記第1のプロセッサおよび前記第2のプロセッサと、対応するオンチップ相互接続を介して結合する、相互接続ロジックと
を備え、
前記相互接続ロジックは、前記共有リソースへの帯域幅を調整する帯域幅共有ロジックを含み、
前記共有リソースは、前記相互接続ロジックを介して受信したデータをキャッシュするメモリを含む、異種3次元回路スタック。 - 前記共有リソースは、共有メモリリソースである、請求項1に記載の異種3次元回路スタック。
- 前記共有メモリリソースはダイナミックランダムアクセスメモリを含む、請求項2に記載の異種3次元回路スタック。
- 前記共有メモリリソースは不揮発性メモリを含む、請求項2に記載の異種3次元回路スタック。
- 前記相互接続ロジックは、前記第1のプロセッサまたは前記第2のプロセッサのうちの一方より高い周波数で動作する、請求項1から4のいずれか一項に記載の異種3次元回路スタック。
- 前記第1のプロセッサまたは前記第2のプロセッサのうちの少なくとも一方はアクセラレータである、請求項1から5のいずれか一項に記載の異種3次元回路スタック。
- 第3のプロセッサをさらに備え、前記第3のプロセッサは、アクセラレータまたはグラフィックスプロセッサを含む、請求項1から6のいずれか一項に記載の異種3次元回路スタック。
- 前記第3のプロセッサは、アクセラレータおよびグラフィックスプロセッサを含む、請求項7に記載の異種3次元回路スタック。
- 前記相互接続ロジックは、前記グラフィックスプロセッサの実行スレッドのために、前記共有リソースへのコヒーレントなアクセスを可能にする、請求項8に記載の異種3次元回路スタック。
- 前記相互接続ロジックは、プログラムで割り当てられるトラフィック分類を介したコヒーレントなアクセスを可能にする、請求項9に記載の異種3次元回路スタック。
- 1または複数のスルーシリコンビアを通じて第2のプロセッサと通信可能に結合される第1のプロセッサを含む異種3次元回路スタックであって、前記第1のプロセッサまたは前記第2のプロセッサのうちの少なくとも一方はグラフィックスプロセッサである、異種3次元回路スタックと、
前記第1のプロセッサと通信可能に結合される第1のメモリと、
前記第1のプロセッサおよび前記第2のプロセッサを共有リソースに通信可能に結合する相互接続ロジックであって、前記相互接続ロジックは、対応するオンチップ相互接続を介して前記第1のプロセッサおよび前記第2のプロセッサと結合する、相互接続ロジックと
を備え、
前記相互接続ロジックは、前記共有リソースへの帯域幅を調整する帯域幅共有ロジックを含み、
前記共有リソースは、前記相互接続ロジックを介して受信したデータをキャッシュする第2のメモリを含む、システム。 - 前記第2のプロセッサはアクセラレータまたはグラフィックスプロセッサを含む、請求項11に記載のシステム。
- 前記第2のプロセッサはアクセラレータおよびグラフィックスプロセッサを含む、請求項12に記載のシステム。
- 前記共有リソースはダイナミックランダムアクセスメモリを含む共有メモリリソースである、請求項11から13のいずれか一項に記載のシステム。
- 前記第1のメモリはダイナミックランダムアクセスメモリを含む、請求項11から14のいずれか一項に記載のシステム。
- 前記相互接続ロジックは、前記第1のプロセッサまたは前記第2のプロセッサのうちの一方より高い周波数で動作する、請求項11から15のいずれか一項に記載のシステム。
- 異種3次元回路スタックを相互接続する方法であって、
1または複数のスルーシリコンビアを通じて第1のプロセッサを第2のプロセッサに通信可能に結合する段階であって、前記第1のプロセッサまたは前記第2のプロセッサのうちの少なくとも一方はグラフィックスプロセッサであり、前記第1のプロセッサおよび前記第2のプロセッサは、対応するオンチップ相互接続を用いた相互接続ロジックを介して共有リソースに通信可能に結合される、段階と、
前記共有リソースへの帯域幅を調整する帯域幅共有ロジックを構成する段階と、
前記相互接続ロジックを介して受信したデータをキャッシュするメモリを構成する段階と
を備える方法。 - 前記相互接続ロジックに第3のプロセッサを通信可能に結合する段階であって、前記第3のプロセッサはアクセラレータまたはグラフィックスプロセッサを含む、段階をさらに備える、請求項17に記載の方法。
- 1または複数のスルーシリコンビアを通じて第1のプロセッサを第2のプロセッサに通信可能に結合する手段であって、前記第1のプロセッサまたは前記第2のプロセッサのうちの少なくとも一方はグラフィックスプロセッサであり、前記第1のプロセッサおよび前記第2のプロセッサは、対応するオンチップ相互接続を用いた相互接続ロジックを介して共有リソースに通信可能に結合される、手段と、
前記共有リソースへの帯域幅を調整する帯域幅共有ロジックを構成する手段と、
前記相互接続ロジックを介して受信したデータをキャッシュするメモリを構成する手段と
を備える装置。 - 前記相互接続ロジックに第3のプロセッサを通信可能に結合する手段であって、前記第3のプロセッサはアクセラレータまたはグラフィックスプロセッサを含む、手段をさらに備える、請求項19に記載の装置。
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