JP2017517810A - スケーラブルなgpuにおけるデータ配信ファブリック - Google Patents
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Abstract
Description
図1は、実施形態による、データ処理システム100のブロック図である。データ処理システム100は、1または複数のプロセッサ102と、1または複数のグラフィックスプロセッサ108とを含み、多数のプロセッサ102またはプロセッサコア107を有するシングルプロセッサのデスクトップシステム、マルチプロセッサのワークステーションシステム、またはサーバシステムであってもよい。一実施形態において、データ処理システム100は、モバイル、ハンドヘルド型、またはエンベデッドデバイスにおいて用いるためのシステムオンチップ集積回路(SOC)である。
図4は、グラフィックスプロセッサ用のグラフィックス処理エンジン410の実施形態のブロック図である。一実施形態において、グラフィックス処理エンジン(GPE)410は、図3に示されるGPE310の1つのバージョンである。GPE410は、3Dパイプライン412およびメディアパイプライン416を含み、その各々は、図3の3Dパイプライン312およびメディアパイプライン316の実装と異なるか、またはこれに類似するかのいずれかであり得る。
図5は、スケーラブルな数のグラフィックスコアを有するグラフィックスプロセッサの別の実施形態のブロック図である。一実施形態において、グラフィックスプロセッサは、リング相互接続502、パイプラインフロントエンド504、メディアエンジン537、およびグラフィックスコア580A〜Nを含む。リング相互接続502は、複数の他のグラフィックスプロセッサ、または1もしくは複数の汎用プロセッサコアを含む複数の他の処理ユニットに、グラフィックスプロセッサを結合する。一実施形態において、グラフィックスプロセッサは、マルチコア処理システム内に統合される多くのプロセッサのうちの1つである。
図8は、グラフィックスパイプライン820、メディアパイプライン830、ディスプレイエンジン840、スレッド実行ロジック850、およびレンダリング出力パイプライン870を含むグラフィックスプロセッサの別の実施形態のブロック図である。一実施形態において、グラフィックスプロセッサは、1または複数の汎用プロセッシングコアを含むマルチコア処理システム内のグラフィックスプロセッサである。グラフィックスプロセッサは、1または複数の制御レジスタ(図示せず)へのレジスタ書き込みにより、またはリング相互接続802を介してグラフィックスプロセッサに発行された複数のコマンドにより、制御される。リング相互接続802は、他のグラフィックスプロセッサまたは汎用プロセッサ等の複数の他の処理コンポーネントに、グラフィックスプロセッサを結合する。リング相互接続からの複数のコマンドは、グラフィックスパイプライン820またはメディアパイプライン830の個別のコンポーネントに複数の命令を提供するコマンドストリーマ803により、解釈される。
図9Aは、一実施形態によるグラフィックスプロセッサコマンドフォーマットを図示するブロック図であり、図9Bは、一実施形態によるグラフィックスプロセッサコマンドシーケンスを図示するブロック図である。図9Aにおける実線で囲まれた複数のボックスは、グラフィックスコマンドに一般に含まれる複数のコンポーネントを図示するが、破線は、任意選択であるか、または複数のグラフィックスコマンドのサブセットのみに含まれる複数のコンポーネントを含む。図9Aの例示的なグラフィックスプロセッサコマンドフォーマット900は、コマンドのターゲットクライアント902、コマンドオペレーションコード(オペコード)904、およびコマンドのための関連するデータ906を識別する複数のデータフィールドを含む。サブオペコード905およびコマンドサイズ908もいくつかのコマンドに含まれる。
図10は、一実施形態のよるデータ処理システムのための例示的なグラフィックスソフトウェアアーキテクチャを図示する。ソフトウェアアーキテクチャは、3Dグラフィックスアプリケーション1010、オペレーティングシステム1020、および少なくとも1つのプロセッサ1030を含む。プロセッサ1030は、グラフィックスプロセッサ1032、および1または複数の汎用プロセッサコア1034を含む。グラフィックスアプリケーション1010およびオペレーティングシステム1020は各々、データ処理システムのシステムメモリ1050において実行される。
ハイブリッドデータ配信ファブリックは、スケーラブルなGPUを特徴付けるグラフィックスプロセッサの実施形態のための相互接続ロジックとして用いられ得る。一実施形態において、ハイブリッドファブリックは、各物理チャネル上に1または複数のプログラミング可能な仮想チャネルを有し、共有バスにわたって動作する1または複数の物理データチャネルを含む。仮想チャネルは、独立して調整され、チャネルアクセスが別個に仮想チャネル毎にネゴシエートされ得る。複数の仮想チャネルにわたるトラフィックは、1または複数のトラフィッククラスに分類され得る。一実施形態において、優先順位付けシステムは、複数の仮想チャネルおよびトラフィッククラスが調整のために相対的優先順位を割り当てられることを可能にする。一実施形態において、複数のトラフィックバランシングアルゴリズムは、ファブリックと結合された各ノードに実質的に等しい帯域およびスループットを維持するように動作する。一実施形態において、ハイブリッドファブリックデータ配信ロジックは、ファブリックと結合された複数のノードより高いクロックレートで動作し、バス幅の低減を可能にしつつ、バススループットを維持する。一実施形態において、各共有バスは、アイドル状態にある場合に、別個にクロックゲートされ、バスウェークイベントをトリガする今後のアクティビティの初期指示を送信する。
Claims (25)
- 汎用プロセッサコアと、
複数のグラフィックスオペレーションを実行する複数の命令を処理する1または複数のグラフィックスプロセッサコアと、
前記1または複数のグラフィックスプロセッサコアを相互接続し、前記1または複数のグラフィックスプロセッサコアを共有リソースと結合する、少なくとも1つのデータチャネルを有する相互接続ロジックとを備え、
前記相互接続ロジックは、仮想チャネルを介して前記1または複数のグラフィックスプロセッサコアと前記共有リソースとの間でデータ配信を可能にし、
前記仮想チャネルは、複数のトラフィック分類を有するプログラミング可能なトラフィック分類システムを含む、プロセッサ。 - 前記少なくとも1つのデータチャネルは、共有バスである、請求項1に記載のプロセッサ。
- 前記相互接続ロジックは、複数のデータチャネルを有する、請求項1に記載のプロセッサ。
- 前記複数のデータチャネルの各々は、別個にクロックゲートされるバスであり、
各バスは、受信アクティビティをシグナリングする複数の初期指示を用いる、請求項3に記載のプロセッサ。 - 前記共有リソースは、共有メモリリソースである、請求項1に記載のプロセッサ。
- 前記共有メモリリソースは、共有キャッシュである、請求項5に記載のプロセッサ。
- 前記相互接続ロジックは、複数の仮想チャネルを介して前記データ配信を可能にする、請求項1に記載のプロセッサ。
- 前記複数の仮想チャネルは、プログラミング可能な優先順位システムに基づいて調整される、請求項7に記載のプロセッサ。
- 前記プログラミング可能なトラフィック分類システムは、前記複数のトラフィック分類のうちの少なくとも1つを前記複数の仮想チャネルの単一の仮想チャネルに割り当てる、請求項7に記載のプロセッサ。
- 前記複数のトラフィック分類は、プログラミング可能な優先順位を含む、請求項1に記載のプロセッサ。
- 前記プログラミング可能な優先順位は、複数の仮想チャネルの単一の仮想チャネル内のトラフィック分類に関する、請求項10に記載のプロセッサ。
- 前記相互接続ロジックは、前記1または複数のグラフィックスプロセッサコアより高い周波数で動作する、請求項1に記載のプロセッサ。
- 前記1または複数のグラフィックスプロセッサコアは、複数のグラフィックスプロセッサコアを含む3次元(3D)集積回路スタックを有する、請求項1に記載のプロセッサ。
- 複数のコアを有し、少なくとも1つのコアは、複数のグラフィックス命令を処理するための命令セットを含む、プロセッサと、
前記プロセッサと結合されたメモリとを備え、
前記少なくとも1つのコアは、少なくとも1つのクロックゲートされた物理データチャネルおよび1または複数の仮想チャネルを有する相互接続ロジックを介して前記プロセッサ上の共有リソースと結合し、
各仮想チャネルは、複数のプログラミング可能なトラフィック分類を有するデータを搬送し、
前記複数のプログラミング可能なトラフィック分類の各々は、複数の優先順位付けされた仮想チャネルのうちの1つに割り当てられる、システム。 - 前記プロセッサは、複数のグラフィックスプロセッサコアを含む3次元(3D)集積回路スタックを有する、請求項14に記載のシステム。
- ソースノードからターゲットノードへのメッセージについて複数のノード共有バス上におけるチャネルアクセス状態を決定するための手段と、
第1のデータチャネルを介して前記ソースノードからターゲットノードへとメッセージを送信するための手段と、
第1のグラフィックスプロセッサコアと結合された第1のデータバスコネクタにおいて前記メッセージを受信するための手段と、
少なくとも前記ソースノードおよび前記ターゲットノードに基づいて、第1のデータチャネルから第2のデータチャネルへと前記メッセージを切り替えるための手段とを備え、
前記複数のノードのうちの少なくとも1つは、グラフィックスプロセッサコアと結合し、前記複数のノードのうちの少なくとも1つは、共有リソースと結合し、
前記メッセージは、第1の優先順位を有する第1のトラフィック分類を含む、装置。 - チャネルアクセスを決定するための前記手段は、
チャネルアクセスプロトコルを用いて、第3のデータチャネルがメッセージの送信に利用可能であるか否かを判断するための手段と、
前記第3のデータチャネルを介した送信がブロックされることを判断した後、前記第1のデータチャネルを介してメッセージを送信するための手段とを有する、請求項16に記載の装置。 - 前記第1のデータチャネル、前記第2のデータチャネル、および前記第3のデータチャネルは、仮想データチャネルである、請求項17に記載の装置。
- 前記チャネルアクセスプロトコルは、時分割多重アクセスプロトコルである、請求項17に記載の装置。
- 前記チャネルアクセスプロトコルは、搬送波感知多重アクセスプロトコルである、請求項17に記載の装置。
- 複数のグラフィックスプロセッサコアを含む少なくとも1つの三次元(3D)集積回路スタックを更に備える、請求項16〜20のいずれか1項に記載の装置。
- 複数のグラフィックスプロセッサコアを含む3次元(3D)集積回路スタックの複数のノード共有バス上における、ソースノードからターゲットノードへのメッセージについてチャネルアクセス状態を決定する段階と、
第1のデータチャネルを介して前記ソースノードからターゲットノードへとメッセージを送信する段階と、
第1のグラフィックスプロセッサコアと結合された第1のデータバスコネクタにおいて前記メッセージを受信する段階と、
少なくとも前記ソースノードおよび前記ターゲットノードに基づいて、第1のデータチャネルから第2のデータチャネルへと前記メッセージを切り替える段階とを備え、
前記複数のノードのうちの少なくとも1つは、前記複数のグラフィックスプロセッサコアのうちの少なくとも1つと結合し、前記複数のノードのうちの少なくとも1つは、共有リソースと結合し、
前記メッセージは、第1の優先順位を有する第1のトラフィック分類を含む、機械実装方法。 - チャネルアクセスを決定する段階は、
チャネルアクセスプロトコルを用いて、第3のデータチャネルが前記メッセージの送信に利用可能であるか否かを判断する段階と、
前記第3のデータチャネルを介した送信がブロックされることを判断した後、前記第1のデータチャネルを介して前記メッセージを送信する段階とを有し、
前記チャネルアクセスプロトコルは、時分割多重アクセスおよび搬送波感知多重アクセスのうちの1または複数を含む、請求項22に記載の機械実装方法。 - 前記第1のデータチャネル、前記第2のデータチャネル、および前記第3のデータチャネルは、仮想データチャネルである、請求項23に記載の機械実装方法。
- 少なくとも1つの機械により実行されると、前記少なくとも1つの機械に、請求項22〜24のいずれか1項に記載の方法を実行する少なくとも1つの集積回路を製造させるデータを格納した機械可読媒体。
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