CN109923519B - 用于加速多核计算架构中的图形工作负荷的机制 - Google Patents

Abstract

描述了一种处理装置。该装置包括：多个处理核，该多个处理核包括第一处理核和第二处理核；第一现场可编程门阵列(FPGA)，耦合至第一处理核，以加速在该第一处理核处被处理的图形工作负荷的执行；以及第二FPGA，耦合至第二处理核，以加速在该第二处理核处被处理的工作负荷的执行。

Description

用于加速多核计算架构中的图形工作负荷的机制

技术领域

本文中所描述的实施例总体上涉及计算机。更具体地，描述了用于加速计算设备处的图形工作负荷的执行的实施例。

背景技术

图形处理涉及执行用于图像渲染的快速数学计算。此类图形工作负荷可在通用微处理器或图形处理单元(GPU)(其为专业化的电子电路)处执行，以快速地操纵并改变存储器，从而加速帧缓冲器中旨在用于输出到显示器的图像的创建。通常存在对于加速图形工作负荷以执行性能关键的操作系统(OS)内核的需要。

当前在微处理器和GPU处实现各种加速技术(例如，软件和固定功能单元)。然而，此类技术具有限制和/或缺点。对这些技术的改进以现场可编程门阵列(FPGA)的实现方式为特征，从而加速性能关键的循环的执行，以便释放处理核资源。此类实现方式是一种改进，因为FPGA在执行这些循环时在性能和功率上是更高效的(例如，它们不限于核的数据访问、指令集架构(ISA)和微架构限制)。在该设计中，单个FPGA由所有的微处理器或GPU核共享。然而，该共享设计仍然具有性能缺陷，因为单个FPGA是必须为需要访问同步的不同内核提供服务的被竞争的资源。

附图说明

在所附附图的各图中，以示例方式而不以限制方式对实施例进行说明，其中相同的附图标记指代类似的要素。

图1是根据实施例的处理系统的框图。

图2是处理器的实施例的框图，该处理器具有一个或多个处理器核、集成存储器控制器以及集成图形处理器。

图3是图形处理器的框图，该图形处理器可以是分立的图形处理单元，或可以是与多个处理核集成的图形处理器。

图4是根据一些实施例的图形处理器的图形处理引擎的框图。

图5是图形处理器的另一实施例的框图。

图6图示出线程执行逻辑，该线程执行逻辑包括在图形处理引擎的一些实施例中采用的处理元件的阵列。

图7是图示出根据一些实施例的图形处理器指令格式的框图。

图8是图形处理器的另一实施例的框图。

图9A是图示出根据实施例的图形处理器命令格式的框图，以及图9B是图示出根据实施例的图形处理器命令序列的框图。

图10图示出根据一些实施例的用于数据处理系统的示例性图形软件架构。

图11是图示出根据实施例的可用于制造集成电路以执行操作的IP核开发系统的框图。

图12是图示出根据实施例的可使用一个或多个IP核来制造的示例性芯片上系统集成电路的框图。

图13是图示出根据实施例的可使用一个或多个IP核来制造的芯片上系统集成电路的示例性图形处理器的框图。

图14是图示出根据实施例的可使用一个或多个IP核来制造的芯片上系统集成电路的附加示例性图形处理器的框图。

图15图示出计算设备的一个实施例。

图16A和16B图示出具有多个本地FPGA的图形处理核的实施例。

图17A和17B图示出具有本地FPGA的图形处理核的实施例。

具体实施方式

在以下描述中，陈述了众多具体细节。然而，可在不具有这些具体细节的情况下实施如本文中所描述的实施例。在其他实例中，没有详细示出公知的电路、结构以及技术，以便不至于使对本描述的理解变得模糊。

提供了针对FPGA的实施例，该FPGA耦合至被包括在通用微处理器和/或GPU中的每个处理核，以加速性能关键的循环的执行并释放处理器核上的资源。在此类实施例中，每个核可包括小型FPGA，以使得该核能够选择工作负荷内核来加速。因此，每一个处理器核的FPGA使得FPGA能够是快速地可重新编程的，以在工作负荷的寿命期间进行FPGA程序/实现方式的高效交换。在其他实施例中，可分配一组一个或多个FPGA，以同时处置不同的任务，使得一个或多个FPGA能够被编程为用于执行不同的内核。

构想了贯穿本文档可互换地引用诸如“请求”、“查询”、“作业”、“工作”、“工作项”和“工作负荷”之类的术语。类似地，“应用”或“代理”可指代或包括通过诸如自由渲染API(诸如，开放图形库11，/>12等)之类的API提供的计算机程序、软件应用、游戏、工作站应用等，其中“分派”可互换地称为“工作单元”或“绘制”，并且类似地，“应用”可互换地称为“工作流”或简单地称为“代理”。例如，诸如3D游戏的工作负荷之类的工作负荷可包括并发布任何数量和类型的“帧”，其中，每个帧可以表示图像(例如，帆船、人脸)。进一步地，每个帧可包括并提供任何数量和类型的工作单元，其中，每个工作单元可表示由其相应的帧表示的图像(例如，帆船、人脸)的部分(例如，帆船的桅杆、人脸的前额)。然而，为了一致性，贯穿本文档，每一项可由单个术语(例如，“分派”、“代理”等)来引用。

在一些实施例中，如“显示屏”和“显示表面”之类的术语可用于互换地指代显示设备的可见部分，而显示设备的其余部分可被嵌入到诸如智能电话、可穿戴设备等之类的计算设备中。构想并且应当注意，实施例不限于任何特定的计算设备、软件应用、硬件部件、显示设备、显示屏或表面、协议、标准等。例如，实施例可被应用于任何数量和类型的计算机上的任何数量和类型的实时应用，并且可与在任何数量和类型的计算机上的任何数量和类型的实时应用一起使用，该计算机诸如台式机、膝上型计算机、平板计算机、智能电话、头戴式显示器、以及其他可穿戴设备等。进一步地，例如，使用这种新颖技术渲染高效性能的场景可用在从诸如桌面合成等之类的简单场景到诸如3D游戏、增强现实应用等之类的复杂场景的范围。

系统概述

图1是根据实施例的处理系统100的框图。在各实施例中，系统100包括一个或多个处理器102以及一个或多个图形处理器108，并且可以是单处理器台式系统、多处理器工作站系统或具有大量处理器102或处理器核107的服务器系统。在一个实施例中，系统100是被并入用于在移动设备、手持式设备或嵌入式设备内使用的芯片上系统(SoC)集成电路内的处理平台。

系统100的实施例可以包括基于服务器的游戏平台、游戏控制台，或被并入基于服务器的游戏平台、游戏控制台内，该游戏控制台包括游戏与媒体控制台、移动游戏控制台、手持式游戏控制台、或在线游戏控制台。在一些实施例中，系统100是移动电话、智能电话、平板计算设备或移动互联网设备。数据处理系统100还可以包括可穿戴设备、与可穿戴设备耦合、或者集成在可穿戴设备中，该可穿戴设备诸如智能手表可穿戴设备、智能眼镜设备、增强现实设备、或虚拟现实设备。在一些实施例中，数据处理系统100是电视或机顶盒设备，该电视或机顶盒设备具有一个或多个处理器102以及由一个或多个图形处理器108生成的图形界面。

在一些实施例中，一个或多个处理器102各自包括用于处理指令的一个或多个处理器核107，这些指令在被执行时执行系统和用户软件的操作。在一些实施例中，一个或多个处理器核107中的每个处理器核被配置成用于处理特定的指令集109。在一些实施例中，指令集109可促进复杂指令集计算(CISC)、精简指令集计算(RISC)、或经由超长指令字(VLIW)的计算。多个处理器核107可各自处理不同的指令集109，该指令集109可包括用于促进对其他指令集进行仿真的指令。处理器核107还可包括其他处理设备，诸如，数字信号处理器(DSP)。

在一些实施例中，处理器102包括高速缓存存储器104。取决于架构，处理器102可以具有单个内部高速缓存或多个层级的内部高速缓存。在一些实施例中，在处理器102的各部件之间共享高速缓存存储器。在一些实施例中，处理器102还使用外部高速缓存(例如，第3级(L3)高速缓存或末级高速缓存(LLC))(未示出)，可使用已知的高速缓存一致性技术在处理器核107之间共享外部高速缓存。另外，寄存器堆106被包括在处理器102中，该处理器102可包括用于存储不同类型的数据的不同类型的寄存器(例如，整数寄存器、浮点寄存器、状态寄存器、以及指令指针寄存器)。一些寄存器可以是通用寄存器，而其他寄存器可特定于处理器102的设计。

在一些实施例中，处理器102耦合至处理器总线110，以在处理器102与系统100中的其他部件之间传输诸如地址、数据、或控制信号之类的通信信号。在一个实施例中，系统100使用示例性“中枢”系统架构，该示例性“中枢”系统架构包括存储器控制器中枢116和输入输出(I/O)控制器中枢130。存储器控制器中枢116促进存储器设备与系统100的其他部件之间的通信，而I/O控制器中枢(ICH)130提供经由本地I/O总线至I/O设备的连接。在一个实施例中，存储器控制器中枢116的逻辑被集成在处理器内。

存储器设备120可以是动态随机存取存储器(DRAM)设备、静态随机存取存储器(SRAM)设备、闪存设备、相变存储器设备、或具有合适的性能以充当进程存储器的某种其他存储器设备。在一个实施例中，存储器设备120可以作为系统100的系统存储器来进行操作，以存储数据122和指令121，以供在一个或多个处理器102执行应用或进程时使用。存储器控制器中枢116还与任选的外部图形处理器112耦合，该任选的外部图形处理器112可与处理器102中的一个或多个图形处理器108通信以执行图形和媒体操作。

在一些实施例中，ICH 130启用外围设备以经由高速I/O总线连接到存储器设备120和处理器102。I/O外围设备包括但不限于音频控制器146、固件接口128、无线收发机126(例如，Wi-Fi、蓝牙)、数据存储设备124(例如，硬盘驱动器、闪存等)以及用于将传统(legacy)(例如，个人系统2(PS/2))设备耦合至系统的传统I/O控制器。一个或多个通用串行总线(USB)控制器142连接输入设备，这些输入设备诸如键盘和鼠标144的组合。网络控制器134还可耦合至ICH 130。在一些实施例中，高性能网络控制器(未示出)耦合至处理器总线110。将会领会，所示的系统100是示例性的而非限制性的，因为也可使用以不同方式配置的其他类型的数据处理系统。例如，I/O控制器中枢130可被集成在一个或多个处理器102内，或者存储器控制器中枢116和I/O控制器中枢130可被集成到诸如外部图形处理器112之类的分立的外部图形处理器中。

图2是处理器200的实施例的框图，该处理器200具有一个或多个处理器核202A-202N、集成存储器控制器214、以及集成图形处理器208。图2的具有与本文中任何其他附图的元件相同的附图标记(或名称)的那些元件能以与在本文中其他地方描述的方式类似的任何方式进行操作或起作用，但不限于此。处理器200可包括附加核，这些附加核多达且包括由虚线框表示的附加核202N。处理器核202A-202N中的每一个都包括一个或多个内部高速缓存单元204A-204N。在一些实施例中，每个处理器核还可访问一个或多个共享高速缓存单元206。

内部高速缓存单元204A-204N和共享高速缓存单元206表示处理器200内的高速缓存存储器层级结构。高速缓存存储器层级结构可包括每个处理器核内的至少一个层级的指令和数据高速缓存、以及一个或多个层级的共享中级高速缓存，诸如，第2级(L2)、第3级(L3)、第4级(L4)、或其他层级的高速缓存，其中，在外部存储器之前的最高层级的高速缓存被分类为LLC。在一些实施例中，高速缓存一致性逻辑维持各高速缓存单元206与204A-204N之间的一致性。

在一些实施例中，处理器200还可包括一组一个或多个总线控制器单元216和系统代理核210。一个或多个总线控制器单元216管理一组外围总线，诸如，一个或多个外围部件互连总线(例如，PCI、PCI快速)。系统代理核210提供对各处理器部件的管理功能。在一些实施例中，系统代理核210包括一个或多个集成存储器控制器214，以管理对各外部存储器设备(未示出)的访问。

在一些实施例中，处理器核202A-202N中的一个或多个包括对同步多线程的支持。在此类实施例中，系统代理核210包括用于在多线程处理期间对核202A-202N进行协调和操作的部件。系统代理核210可附加地包括功率控制单元(PCU)，该功率控制单元包括用于调节处理器核202A-202N以及图形处理器208的功率状态的逻辑和部件。

在一些实施例中，处理器200附加地包括用于执行图形处理操作的图形处理器208。在一些实施例中，图形处理器208与共享高速缓存单元的集合206以及系统代理核210耦合，该系统代理核210包括一个或多个集成存储器控制器214。在一些实施例中，显示控制器211与图形处理器208耦合，以将图形处理器输出驱动到一个或多个耦合的显示器。在一些实施例中，显示控制器211可以是经由至少一个互连与图形处理器耦合的分开的模块，或者可被集成在图形处理器208或系统代理核210内。

在一些实施例中，基于环的互连单元212用于耦合处理器200的内部部件。然而，可使用替代的互连单元，诸如，点对点互连、切换式互连、或其他技术，包括本领域公知的技术。在一些实施例中，图形处理器208经由I/O链路213与环形互连212耦合。

示例性I/O链路213表示各种各样的I/O互连中的至少一者，包括促进各处理器部件与高性能嵌入式存储器模块218(诸如，eDRAM模块)之间的通信的封装上I/O互连。在一些实施例中，处理器核202-202N中的每个处理器核以及图形处理器208将嵌入式存储器模块218用作共享末级高速缓存。

在一些实施例中，处理器核202A-202N是执行同一指令集架构的同构核。在另一实施例中，处理器核202A-202N就指令集架构(ISA)而言是异构的，其中，处理器核202A-N中的一者或多者执行第一指令集，而其他核中的至少一者执行第一指令集的子集或不同的指令集。在一个实施例中，处理器核202A-202N就微架构而言是同质的，其中，具有相对较高功耗的一个或多个核与具有较低功耗的一个或多个功率核耦合。另外，处理器200可被实现在一个或多个芯片上或者被实现为除其他部件之外还具有所图示的部件的SoC集成电路。

图3是图形处理器300的框图，该图形处理器300可以是分立的图形处理单元、或者可以是与多个处理核集成的图形处理器。在一些实施例中，图形处理器经由至图形处理器上的寄存器的存储器映射的I/O接口并且利用被置入处理器存储器中的命令进行通信。在一些实施例中，图形处理器300包括用于访问存储器的存储器接口314。存储器接口314可以是到本地存储器、一个或多个内部高速缓存、一个或多个共享外部高速缓存、和/或到系统存储器的接口。

在一些实施例中，图形处理器300还包括用于将显示输出数据驱动到显示设备320的显示控制器302。显示控制器302包括用于显示器的一个或多个重叠平面以及视频或用户接口元件的多个层的组合的硬件。在一些实施例中，图形处理器300包括视频编解码器引擎306，以将媒体编码、解码或转码为一种或多种媒体编码格式，从一种或多种媒体编码格式编码、解码或转码媒体，或在一种或多种媒体编码格式之间进行对媒体进行编码、解码或转码，这些媒体编码格式包括但不限于：运动图像专家组(MPEG)格式(诸如，MPEG-2)、高级视频译码(AVC)格式(诸如，H.264/MPEG-4AVC)、以及电影&电视工程师协会(SMPTE)421M/VC-1、和联合图像专家组(JPEG)格式(诸如，JPEG、以及运动JPEG(MJPEG)格式)。

在一些实施例中，图形处理器300包括用于执行包括例如位边界块传递的二维(2D)光栅化器操作的块图像传递(BLIT)引擎304。然而，在一个实施例中，使用图形处理引擎(GPE)310的一个或多个部件执行2D图形操作。在一些实施例中，图形处理引擎310是用于执行图形操作的计算引擎，这些图形操作包括三维(3D)图形操作和媒体操作。

在一些实施例中，GPE 310包括用于执行3D操作的3D流水线312，3D操作诸如，使用作用于3D图元形状(例如，矩形、三角形等)的处理功能来渲染三维图像和场景。3D流水线312包括可编程的固定功能元件，这些可编程的固定功能元件执行元件内的各种任务和/或将执行线程生成(spawn)至3D/媒体子系统315。虽然3D流水线312可以用于执行媒体操作，但是GPE 310的实施例还包括专门用于执行诸如视频后处理和图像增强之类的媒体操作的媒体流水线316。

在一些实施例中，媒体流水线316包括固定功能或可编程逻辑单元以便代替、或代表视频编解码器引擎306来执行一种或多种专业的媒体操作，诸如，视频解码加速、视频解交织、以及视频编码加速。在一些实施例中，媒体流水线316附加地包括用于生成供在3D/媒体子系统315上执行的线程的线程生成单元。所生成的线程对3D/媒体子系统315中所包括的一个或多个图形执行单元执行对媒体操作的计算。

在一些实施例中，3D/媒体子系统315包括用于执行由3D流水线312和媒体流水线316生成的线程的逻辑。在一个实施例中，流水线向3D/媒体子系统315发送线程执行请求，该3D/媒体子系统包括用于仲裁并将各请求分派到可用的线程执行资源的线程分派逻辑。执行资源包括用于处理3D和媒体线程的图形执行单元阵列。在一些实施例中，3D/媒体子系统315包括用于线程指令和数据的一个或多个内部高速缓存。在一些实施例中，子系统还包括用于在线程之间共享数据并用于存储输出数据的共享存储器，包括寄存器和可寻址存储器。

3D/媒体处理

图4是根据一些实施例的图形处理器的图形处理引擎410的框图。在一个实施例中，GPE 410是图3中所示出的GPE 310的一个版本。图4的具有与本文中任何其他附图的元件相同的附图标记(或名称)的元件能以与在本文中其他地方描述的方式类似的任何方式进行操作或起作用，但不限于此。

在一些实施例中，GPE 410与命令流转化器(command streamer)403耦合，该命令流转化器403将命令流提供至GPE 3D和媒体流水线412、416。在一些实施例中，命令流转化器403耦合至存储器，该存储器可以是系统存储器、或者内部高速缓存存储器和共享高速缓存存储器中的一者或多者。在一些实施例中，命令流转化器403从存储器接收命令，并且将这些命令发送至3D流水线412和/或媒体流水线416。这些命令是从环形缓冲器中取出的指示，该环形缓冲器存储用于3D和媒体流水线412、416的命令。在一个实施例中，环形缓冲器可以附加地包括存储多批多个命令的批命令缓冲器。3D和媒体流水线412、416通过以下方式来处理命令：经由相应流水线内的逻辑来执行操作；或将一个或多个执行线程分派给执行单元阵列414。在一些实施例中，执行单元阵列414是可缩放的，以使得该阵列包括基于GPE 410的目标功率和性能水平的可变数量的执行单元。

在一些实施例中，采样引擎430与存储器(例如，高速缓存存储器或系统存储器)以及执行单元阵列414耦合。在一些实施例中，采样引擎430提供用于执行单元阵列414的存储器访问机制，该存储器访问机制允许执行阵列414从存储器读取图形和媒体数据。在一些实施例中，采样引擎430包括用于为媒体执行专业图像采样操作的逻辑。

在一些实施例中，采样引擎430中的专业媒体采样逻辑包括去噪/解交织模块432、运动估计模块434以及图像缩放和过滤模块436。在一些实施例中，去噪/解交织模块432包括用于对经解码的视频数据执行去噪或解交织算法中的一者或多者的逻辑。解交织逻辑将经交织的视频内容的交替场(alternating field)组合为单个视频帧。去噪逻辑降低或移除来自视频和图像数据的数据噪声。在一些实施例中，去噪逻辑和解交织逻辑是运动自适应的，并且基于在视频数据中检测到的运动量来使用空间或时域过滤。在一些实施例中，去噪/解交织模块432包括专用运动检测逻辑(例如，在运动估计引擎434内)。

在一些实施例中，运动估计引擎434通过对视频数据执行视频加速功能(诸如，运动向量估计和预测)来提供对视频操作的硬件加速。运动估计引擎确定描述图像数据在连续的视频帧之间的变换的运动向量。在一些实施例中，图形处理器媒体编解码器(codec)使用视频运动估计引擎434以在宏块层级上对视频执行操作，在宏块层级上对视频的操作否则对于利用通用处理器来执行可能是过于计算密集的。在一些实施例中，运动估计引擎434一般可用于图形处理器部件以辅助视频解码和处理功能，该视频解码和处理功能对视频数据内的运动的方向或幅度是敏感的或自适应于视频数据内的运动的方向或幅度。

在一些实施例中，图像缩放和过滤模块436执行图像处理操作以增强所生成的图像和视频的视觉质量。在一些实施例中，缩放和过滤模块436在将数据提供至执行单元阵列414之前的采样操作期间处理图像和视频数据。

在一些实施例中，GPE 410包括数据端口444，该数据端口444为图形子系统提供用于访问存储器的附加机制。在一些实施例中，数据端口444促进用于包括以下各项的操作的存储器访问：渲染目标写入、恒定缓冲器读取、抓取存储器空间读取/写入，以及媒体表面访问。在一些实施例中，数据端口444包括用于对存储器的访问进行高速缓存的高速缓存存储器空间。高速缓存存储器可以是单个数据高速缓存，或者可被分离成用于经由数据端口来访问存储器的多个子系统的多个高速缓存(例如，渲染缓冲器高速缓存、恒定缓冲器高速缓存等)。在一些实施例中，在执行单元阵列414中的执行单元上执行的线程通过经由数据分配互连交换消息来与数据端口通信，该数据分配互连耦合GPE410的子系统中的每个子系统。

执行单元

图5是图形处理器500的另一实施例的框图。图5的具有与本文中的任何其他附图的元件相同的附图标记(或名称)的元件能以与在本文中其他地方描述的方式类似的任何方式进行操作或起作用，但不限于此。

在一些实施例中，图形处理器500包括环形互连502、流水线前端504、媒体引擎537和图形核580A-580N。在一些实施例中，环形互连502将图形处理器耦合至其他处理单元，其他处理单元包括其他图形处理器或者一个或多个通用处理器核。在一些实施例中，图形处理器是集成在多核处理系统内的许多处理器中的一个。

在一些实施例中，图形处理器500经由环形互连502接收多批命令。传入的命令由流水线前端504中的命令流转化器503解释。在一些实施例中，图形处理器500包括用于经由(多个)图形核580A-580N来执行3D几何处理和媒体处理的可缩放执行逻辑。对于3D几何处理命令，命令流转化器503将命令供应至几何流水线536。对于至少一些媒体处理命令，命令流转化器503将命令供应至视频前端534，该视频前端534与媒体引擎537耦合。在一些实施例中，媒体引擎537包括用于视频和图像后处理的视频质量引擎(VQE)530以及用于提供硬件加速的媒体数据编码和解码的多格式编码/解码(MFX)533引擎。在一些实施例中，几何流水线536和媒体引擎537各自生成用于由至少一个图形核580A提供的线程执行资源的执行线程。

在一些实施例中，图形处理器500包括可缩放线程执行资源，这些可缩放线程执行资源以模块化核580A-580N(有时称为核片(core slice))为特征，这些模块化核各自具有多个子核550A-550N、560A-560N(有时称为核子片(core sub-slice))。在一些实施例中，图形处理器500可具有任何数量的图形核580A至580N。在一些实施例中，图形处理器500包括图形核580A，该图形核580A至少具有第一子核550A和第二核子核560A。在其他实施例中，图形处理器是具有单个子核(例如，550A)的低功率处理器。在一些实施例中，图形处理器500包括多个图形核580A-580N，每一个图形核都包括第一子核550A-550N的集合以及第二子核560A-560N的集合。第一子核550A-550N的集合中的每个子核至少包括执行单元552A-552N和媒体/纹理采样器554A-554N的第一集合。第二子核560A-560N的集合中的每一个子核至少包括执行单元562A-562N和采样器564A-564N的第二集合。在一些实施例中，每个子核550A-550N、560A-560N共享共享资源570A-570N的集合。在一些实施例中，共享资源包括共享高速缓存存储器和像素操作逻辑。其他共享资源也可被包括在图形处理器的各实施例中。

图6示出线程执行逻辑600，该线程执行逻辑600包括在GPE的一些实施例中采用的处理元件的阵列。图6的具有与本文中任何其他附图的元件相同的附图标记(或名称)的元件能以与在本文中其他地方描述的方式类似的任何方式进行操作或起作用，但不限于此。

在一些实施例中，线程执行逻辑600包括像素着色器602、线程分派器604、指令高速缓存606、包括多个执行单元608A-608N的可缩放执行单元阵列、采样器610、数据高速缓存612和数据端口614。在一个实施例中，所包括的部件经由互连结构被互连，该互连结构链接至这些部件中的每个部件。在一些实施例中，线程执行逻辑600包括通过指令高速缓存606、数据端口614、采样器610和执行单元阵列608A-608N中的一者或多者而至存储器(诸如，系统存储器或高速缓存存储器)的一个或多个连接。在一些实施例中，每个执行单元(例如，608A)是能够为每个线程并行地执行多个同时线程并且处理多个数据元素的单独的向量处理器。在一些实施例中，执行单元阵列608A-608N包括任何数量的单独的执行单元。

在一些实施例中，执行单元阵列608A-608N主要用于执行“着色器”程序。在一些实施例中，阵列608A-608N中的执行单元执行包括对许多标准3D图形着色器指令的原生支持的指令集，从而使得以最小的转换执行来自图形库(例如，Direct 3D和OpenGL)的着色器程序。这些执行单元支持顶点和几何处理(例如，顶点程序、几何程序、顶点着色器)、像素处理(例如，像素着色器、片段着色器)以及通用处理(例如，计算和媒体着色器)。

执行单元阵列608A-608N中的每个执行单元对数据元素阵列进行操作。数据元素的数量是“执行大小”、或指令的通道数量。执行通道是执行数据元素访问、掩码、和指令内的流控制的逻辑单元。通道的数量可与针对特定的图形处理器的物理算术逻辑单元(ALU)或浮点单元(FPU)的数量无关。在一些实施例中，执行单元608A-608N支持整数和浮点数据类型。

执行单元指令集包括单指令多数据(SIMD)指令。各种数据元素可作为紧缩数据类型存储在寄存器中，并且执行单元将基于元素的数据大小来处理各种元素。例如，当对256位宽的向量进行操作时，该256位的向量被存储在寄存器中，并且执行单元作为四个单独的64位紧缩数据元素(四字(QW)大小的数据元素)、八个单独的32位紧缩数据元素(双字(DW)大小的数据元素)、十六个单独的16位紧缩数据元素(字(W)大小的数据元素)、或三十二个单独的8位数据元素(字节(B)大小的数据元素)对向量进行操作。然而，不同的向量宽度和寄存器大小是可能的。

一个或多个内部指令高速缓存(例如，606)被包括在线程执行逻辑600中，以对用于执行单元的线程指令进行高速缓存。在一些实施例中，一个或多个数据高速缓存(例如，612)被包括，以对在线程执行期间的线程数据进行高速缓存。在一些实施例中，采样器610被包括，从而为3D操作提供纹理采样并且为媒体操作提供媒体采样。在一些实施例中，采样器610包括专业的纹理或媒体采样功能，以在向执行单元提供所采样的数据之前在采样过程中处理纹理或媒体数据。

在执行期间，图形和媒体流水线经由线程生成和分派逻辑向线程执行逻辑600发送线程发起请求。在一些实施例中，线程执行逻辑600包括本地线程分派器604，该本地线程分派器604仲裁来自图形和媒体流水线的线程发起请求，并且在一个或多个执行单元608A-608N上实例化所请求的线程。例如，几何流水线(例如，图5的536)将顶点处理、曲面细分(tessellation)或几何处理线程分派给线程执行逻辑600(图6)。在一些实施例中，线程分派器604还可以处理来自执行着色器程序的运行时线程生成请求。

一旦一组几何对象已经被处理并被光栅化成像素数据，像素着色器602就被调用，以进一步计算输出信息并且使得结果被写入到输出表面(例如，颜色缓冲器、深度缓冲器、模板印刷(stencil)缓冲器等)。在一些实施例中，像素着色器602计算各顶点属性的值，各顶点属性的这些值将跨光栅化的对象被内插。在一些实施例中，像素着色器602随后执行应用编程接口(API)供应的像素着色器程序。为了执行像素着色器程序，像素着色器602经由线程分派器604将线程分派至执行单元(例如，608A)。在一些实施例中，像素着色器602使用采样器610中的纹理采样逻辑来访问存储器中所存储的纹理图中的纹理数据。对纹理数据和输入几何数据的算术运算计算每个几何片段的像素颜色数据，或丢弃一个或多个像素而不进行进一步处理。

在一些实施例中，数据端口614提供存储器访问机制，以供线程执行逻辑600将经处理的数据输出至存储器以便在图形处理器输出流水线上进行处理。在一些实施例中，数据端口614包括或耦合至一个或多个高速缓存存储器(例如，数据高速缓存612)，从而对用于经由数据端口进行的存储器访问的数据进行高速缓存。

图7是图示出根据一些实施例的图形处理器指令格式700的框图。在一个或多个实施例中，图形处理器执行单元支持具有以多种格式的指令的指令集。实线框图示出一般被包括在执行单元指令中的组成部分，而虚线包括任选的或仅被包括在指令子集中的组成部分。在一些实施例中，所描述和图示的指令格式700是宏指令，因为它们是供应至执行单元的指令，这与从一旦指令被处理就进行的指令解码产生的微操作相对照。

在一些实施例中，图形处理器执行单元原生地支持采用128位格式710的指令。64位紧凑指令格式730可用于基于所选择的指令、多个指令选项和操作数数量的一些指令。原生的128位格式710提供对所有指令选项的访问，而一些选项和操作在64位指令格式730中受限。64位指令格式730中可用的原生指令根据实施例而不同。在一些实施例中，使用索引字段713中的一组索引值将指令部分地压缩。执行单元硬件基于索引值来引用一组压缩表，并使用压缩表输出来重构采用128位格式710的原生指令。

针对每种格式，指令操作码712限定执行单元要执行的操作。执行单元跨每个操作数的多个数据元素并行地执行每条指令。例如，响应于添加指令，执行单元跨标识纹理元素或图片元素的每个颜色通道执行同步添加操作。默认地，执行单元跨操作数的所有数据通道执行每条指令。在一些实施例中，指令控制字段714实现对某些执行选项的控制，这些执行选项诸如通道选择(例如，断言)以及数据通道排序(例如，混合)。针对128位指令710，执行大小字段716限制了将并行地执行的数据通道的数量。在一些实施例中，执行大小字段716不可用于64位紧凑指令格式730。

一些执行单元指令具有多达三个操作数，包括两个源操作数src0 720、src1 722和一个目的地718。在一些实施例中，执行单元支持双目的地指令，其中这些目的地中的一个是隐式的。数据操纵指令可以具有第三源操作数(例如，SRC2 724)，其中，指令操作码712确定源操作数的数量。指令的最后的源操作数可以是利用该指令传递的立即数(例如，硬编码的)值。

在一些实施例中，128位指令格式710包括访问/地址模式信息726，该访问/地址模式信息726指定例如是使用直接寄存器寻址模式还是间接寄存器寻址模式。当使用直接寄存器寻址模式时，由指令710中的位直接提供一个或多个操作数的寄存器地址。

在一些实施例中，128位指令格式710包括访问/地址模式字段726，该访问/地址模式字段726指定针对指令的地址模式和/或访问模式。在一个实施例中，访问模式用于限定针对指令的数据访问对齐。一些实施例支持包括16字节对齐访问模式和1字节对齐访问模式的访问模式，其中，访问模式的字节对齐确定指令操作数的访问对齐。例如，当处于第一模式时，指令710可将字节对齐的寻址用于源操作数和目的地操作数，并且当处于第二模式时，指令710可将16字节对齐的寻址用于所有的源操作数和目的地操作数。

在一个实施例中，访问/地址模式字段726的地址模式部分确定指令要使用直接寻址还是间接寻址。当使用直接寄存器寻址模式时，指令710中的位直接提供一个或多个操作数的寄存器地址。当使用间接寄存器寻址模式时，可基于指令中的地址寄存器值和地址立即数字段来计算一个或多个操作数的寄存器地址。

在一些实施例中，基于操作码712的位字段对指令进行分组从而简化操作码解码740。针对8位的操作码，位4、5、和6允许执行单元确定操作码的类型。所示出的确切的操作码分组仅为示例。在一些实施例中，移动和逻辑操作码组742包括数据移动和逻辑指令(例如，移动(mov)、比较(cmp))。在一些实施例中，移动和逻辑组742共享五个最高有效位(MSB)，其中移动(mov)指令采用0000xxxxb的形式，并且逻辑指令采用0001xxxxb的形式。流控制指令组744(例如，调用(call)、跳转(jmp))包括采用0010xxxxb形式(例如，0x20)的指令。混杂指令组746包括指令的混合，包括采用0011xxxxb形式(例如，0x30)的同步指令(例如，等待(wait)、发送(send))。并行数学指令组748包括采用0100xxxxb形式(例如，0x40)的按分量的算术指令(例如，加(add)、乘(mul))。并行数学组748跨数据通道并行地执行算术运算。向量数学组750包括采用0101xxxxb形式(例如，0x50)的算术指令(例如，dp4)。向量数学组对向量操作数执行算术运算，诸如，点积计算。

图形流水线

图8是图形处理器800的另一实施例的框图。图8的具有与本文中任何其他附图中的元件相同的附图标记(或名称)的元件能以与在本文中其他地方描述的方式类似的任何方式进行操作或起作用，但不限于此。

在一些实施例中，图形处理器800包括图形流水线820、媒体流水线830、显示引擎840、线程执行逻辑850、以及渲染输出流水线870。在一些实施例中，图形处理器800是包括一个或多个通用处理核的多核处理系统内的图形处理器。图形处理器通过至一个或多个控制寄存器(未示出)的寄存器写入或者经由通过环形互连802发布至图形处理器800的命令而受控。在一些实施例中，环形互连802将图形处理器800耦合至其他处理部件，其他处理部件诸如其他图形处理器或通用处理器。来自环形互连802的命令由命令流转化器803解译，该命令流转化器803将指令供应至图形流水线820或媒体流水线830的单独部件。

在一些实施例中，命令流转化器803引导顶点获取器805的操作，该顶点获取器805从存储器读取顶点数据并执行由命令流转化器803提供的顶点处理命令。在一些实施例中，顶点获取器805将顶点数据提供给顶点着色器807，该顶点着色器807对每个顶点执行坐标空间变换和照明操作。在一些实施例中，顶点获取器805和顶点着色器807通过经由线程分派器831向执行单元852A、852B分派执行线程来执行顶点处理指令。

在一些实施例中，执行单元852A、852B是具有用于执行图形和媒体操作的指令集的向量处理器阵列。在一些实施例中，执行单元852A、852B具有专用于每个阵列或在多个阵列之间被共享的附加的L1高速缓存851。高速缓存可以被配置为数据高速缓存、指令高速缓存、或被分区以不同分区中包含数据和指令的单个高速缓存。

在一些实施例中，图形流水线820包括用于执行3D对象的硬件加速的曲面细分的曲面细分部件。在一些实施例中，可编程的外壳着色器811配置曲面细分操作。可编程域着色器817提供对曲面细分输出的后端评估。曲面细分器813在外壳着色器811的指示下进行操作，并且包含专用逻辑，该专用逻辑用于基于作为输入被提供至图形流水线820的粗糙的几何模型来生成详细的几何对象的集合。在一些实施例中，如果未使用曲面细分，则可以绕过曲面细分部件811、813、817。

在一些实施例中，完整的几何对象可以由几何着色器819经由被分派至所述执行单元852A、852B的一个或多个线程来处理、或者可以直接行进至剪辑器829。在一些实施例中，几何着色器对整个几何对象进行操作，而不是如在图形流水线的先前级中那样对顶点或顶点补片(patch))进行操作。如果禁用曲面细分，则几何着色器819从顶点着色器807接收输入。在一些实施例中，几何着色器819是可由几何着色器程序编程的，以便在曲面细分单元被禁用时执行几何曲面细分。

在光栅化之前，剪辑器829处理顶点数据。剪辑器829可以是固定功能剪辑器或者具有剪辑和几何着色器功能的可编程剪辑器。在一些实施例中，渲染输出流水线870中的光栅化器和深度测试部件873分派像素着色器，以将几何对象转换为它们的每像素表示。在一些实施例中，像素着色器逻辑被包括在线程执行逻辑850中。在一些实施例中，应用可绕过光栅化器873，并且经由流出单元823访问未光栅化的顶点数据。

图形处理器800具有允许数据和消息在处理器的主要部件之间传递的互连总线、互连结构或某个其他互连机制。在一些实施例中，执行单元852A、852B和(多个)相关联的高速缓存851、纹理和媒体采样器854、以及纹理/采样器高速缓存858经由数据端口856进行互连，以执行存储器访问并且与处理器的渲染输出流水线部件进行通信。在一些实施例中，采样器854、高速缓存851、858以及执行单元852A、852B各自都具有单独的存储器访问路径。

在一些实施例中，渲染输出流水线870包含光栅化器和深度测试部件873，该光栅化器和深度测试部件873将基于顶点的对象转换为相关联的基于像素的表示。在一些实施例中，光栅化器逻辑包括用于执行固定功能三角形和线光栅化的窗口器/掩蔽器单元。相关联的渲染高速缓存878和深度高速缓存879在一些实施例中也是可用的。像素操作部件877对数据执行基于像素的操作，然而在一些实例中，与2D操作(例如，利用混合的位块图像传递)相关联的像素操作由2D引擎841执行，或者在显示时间由显示控制器843使用重叠显示平面来代替。在一些实施例中，共享L3高速缓存875可用于所有的图形部件，从而允许在无需使用主系统存储器的情况下共享数据。

在一些实施例中，图形处理器媒体流水线830包括媒体引擎837和视频前端834。在一些实施例中，视频前端834从命令流转化器803接收流水线命令。在一些实施例中，媒体流水线830包括单独的命令流转化器。在一些实施例中，视频前端834在将命令发送至媒体引擎837之前处理媒体命令。在一些实施例中，媒体引擎337包括用于生成线程以用于经由线程分派器831分派至线程执行逻辑850的线程生成功能。

在一些实施例中，图形处理器800包括显示引擎840。在一些实施例中，显示引擎840在处理器800外部，并且经由环形互连802、或某个其他互连总线或结构与图形处理器耦合。在一些实施例中，显示引擎840包括2D引擎841和显示控制器843。在一些实施例中，显示引擎840包含能够独立于3D流水线而操作的专用逻辑。在一些实施例中，显示控制器843与显示设备(未示出)耦合，该显示设备可以是系统集成的显示设备(如在膝上型计算机中)、或者经由显示设备连接器附接的外部显示设备。

在一些实施例中，图形流水线820和媒体流水线830可被配置成用于基于多个图形和媒体编程接口执行操作，并且并非专用于任何一种应用编程接口(API)。在一些实施例中，图形处理器的驱动器软件将专用于特定图形或媒体库的API调用转换为可由图形处理器处理的命令。在一些实施例中，为来自Khronos Group的开放图形库(OpenGL)、开放计算语言(OpenCL)，来自微软公司的Direct3D库提供支持，或者可向OpenGL和D3D两者提供支持。还可为开源计算机视觉库(OpenCV)提供支持。如果可做出从未来API的流水线到图形处理器的流水线的映射，则具有兼容的3D流水线的未来API也将受到支持。

图形流水线编程

图9A是图示出根据一些实施例的图形处理器命令格式900的框图。图9B是图示出根据实施例的图形处理器命令序列910的框图。图9A中的实线框图示出一般被包括在图形命令中的组成成分，而虚线包括任选的或者仅被包括在图形命令的子集中的组成部分。图9A的示例性图形处理器命令格式900包括用于标识命令的目标客户端902、命令操作代码(操作码)904、以及用于命令的有关数据906的数据字段。一些命令中还包括子操作码905和命令大小908。

在一些实施例中，客户端902指定处理命令数据的图形设备的客户端单元。在一些实施例中，图形处理器命令解析器检查每个命令的客户端字段，以调整对命令的进一步处理，并将命令数据路由至合适的客户端单元。在一些实施例中，图形处理器客户端单元包括存储器接口单元、渲染单元、2D单元、3D单元、和媒体单元。每个客户端单元具有对命令进行处理的相应的处理流水线。一旦命令被客户端单元接收到，客户端单元就读取操作码904以及子操作码905(如果存在)，从而确定要执行的操作。客户端单元使用数据字段906中的信息来执行命令。针对一些命令，期望显式的命令大小908来指定命令的大小。在一些实施例中，命令解析器基于命令操作码自动地确定命令中的至少一些命令的大小。在一些实施例中，经由双字的倍数使命令对齐。

图9B中的流程图示出了示例性图形处理器命令序列910。在一些实施例中，以图形处理器的实施例为特征的数据处理系统的软件或固件使用所示出的命令序列的版本来启动、执行并终止图形操作集合。仅出于示例性目的示出并描述了样本命令序列，因为实施例并不限于这些特定命令，也不限于此命令序列。而且，所述命令可以作为批量命令以命令序列被发布，以使得图形处理器将以至少部分同时的方式处理命令序列。

在一些实施例中，图形处理器命令序列910可开始于：流水线转储清除命令912，以使得任一活跃的图形流水线完成该流水线的当前未决的命令。在一些实施例中，3D流水线922和媒体流水线924不同时进行操作。执行流水线转储清除，以使得活跃的图形流水线完成任何未决的命令。响应于流水线转储清除，用于图形处理器的命令解析器将暂停命令处理，直到活跃的绘图引擎完成未决的操作并且相关的读高速缓存被无效。任选地，渲染高速缓存中被标记为‘脏’的任何数据可以被转储清除到存储器。在一些实施例中，流水线转储清除命令912可以用于流水线同步或者用在将图形处理器置于低功率状态之前。

在一些实施例中，当命令序列需要图形处理器在流水线之间显式地切换时，使用流水线选择命令913。在一些实施例中，除非上下文是发布用于这两条流水线的命令，否则在发布流水线命令之前，在执行上下文中仅需要一次流水线选择命令913。在一些实施例中，在经由流水线选择命令913的流水线切换之前正好需要流水线转储清除命令912。

在一些实施例中，流水线控制命令914配置用于操作的图形流水线，并且用于对3D流水线922和媒体流水线924进行编程。在一些实施例中，流水线控制命令914配置用于活跃流水线的流水线状态。在一个实施例中，流水线控制命令914用于流水线同步，并且用于在处理批量命令之前清除来自活跃的流水线内的一个或多个高速缓存存储器的数据。

在一些实施例中，用于返回缓冲器状态916的命令用于配置返回缓冲器的集合以供相应的流水线写入数据。一些流水线操作需要分配、选择、或配置一个或多个返回缓冲器，在处理期间，所述操作将中间数据写入到该一个或多个返回缓冲器中。在一些实施例中，配置图形处理器还使用一个或多个返回缓冲器以存储输出数据并且执行跨线程通信。在一些实施例中，返回缓冲器状态916包括选择用于流水线操作集合的返回缓冲器的大小和数量。

命令序列中的剩余命令基于用于操作的活跃的流水线而不同。基于流水线判定920，命令序列被定制用于以3D流水线状态930开始的3D流水线922、或者开始于媒体流水线状态940的媒体流水线924。

用于3D流水线状态930的命令包括用于顶点缓冲器状态、顶点元素状态、常量颜色状态、深度缓冲器状态、以及有待在处理3D图元命令之前配置的其他状态变量的3D状态设置命令。这些命令的值至少部分地基于使用中的特定3D API来确定。在一些实施例中，如果将不使用某些流水线元件，则3D流水线状态930命令还能够选择性地禁用或绕过这些特定的流水线元件。

在一些实施例中，3D图元932命令用于提交待由3D流水线处理的3D图元。经由3D图元932命令传递给图形处理器的命令和相关联参数将被转发到图形流水线中的顶点获取功能。顶点获取功能使用3D图元932命令数据来生成顶点数据结构。顶点数据结构被存储在一个或多个返回缓冲器中。在一些实施例中，3D图元932命令用于经由顶点着色器对3D图元执行顶点操作。为了处理顶点着色器，3D流水线922将着色器执行线程分派至图形处理器执行单元。

在一些实施例中，经由执行934命令或事件来触发3D流水线922。在一些实施例中，寄存器写入触发命令执行。在一些实施例中，经由命令序列中的‘前进’(‘go’)或‘拣选’(‘kick’)命令来触发执行。在一个实施例中，使用流水线同步命令来触发命令执行，以对通过图形流水线的命令序列进行转储清除。3D流水线将针对3D图元来执行几何处理。一旦完成操作，则对所得到的几何对象进行光栅化，并且像素引擎对所得到的像素进行着色。对于那些操作，还可以包括用于控制像素着色和像素后端操作的附加命令。

在一些实施例中，当执行媒体操作时，图形处理器命令序列910跟随媒体流水线924路径。一般地，针对媒体流水线924进行编程的具体用途和方式取决于待执行的媒体或计算操作。在媒体解码期间，特定的媒体解码操作可被卸载到媒体流水线。在一些实施例中，还可绕过媒体流水线，并且可使用由一个或多个通用处理核提供的资源来整体地或部分地执行媒体解码。在一个实施例中，媒体流水线还包括用于通用图形处理器单元(GPGPU)操作的元件，其中，图形处理器用于使用计算着色器程序来执行SIMD向量运算，该计算着色器程序与渲染图形图元不是显式地相关的。

在一些实施例中，以与3D流水线922相似的方式对媒体流水线924进行配置。将一组媒体流水线状态命令940分派或放置到命令队列中，在媒体对象命令942之前。在一些实施例中，用于媒体流水线状态的命令940包括用于配置媒体流水线元件的数据，这些媒体流水线元件将用于处理媒体对象。这包括用于在媒体流水线内配置视频解码和视频编码逻辑的数据，诸如，编码或解码格式。在一些实施例中，用于媒体流水线状态的命令940还支持将一个或多个指针用于包含批量的状态设置的“间接”状态元件。

在一些实施例中，媒体对象命令942将指针供应至媒体对象以用于由媒体流水线进行处理。媒体对象包括存储器缓冲器，该存储器缓冲器包含待处理的视频数据。在一些实施例中，在发布媒体对象命令942之前，所有的媒体流水线状态必须是有效的。一旦流水线状态被配置并且媒体对象命令942被排队，则经由执行944命令或等效的执行事件(例如，寄存器写入)来触发媒体流水线924。随后可通过由3D流水线922或媒体流水线924提供的操作对来自媒体流水线924的输出进行后处理。在一些实施例中，以与媒体操作类似的方式来配置和执行GPGPU操作。

图形软件架构

图10图示出根据一些实施例的用于数据处理系统1000的示例性图形软件架构。在一些实施例中，软件架构包括3D图形应用1010、操作系统1020、以及至少一个处理器1030。在一些实施例中，处理器1030包括图形处理器1032以及一个或多个通用处理器核1034。图形应用1010和操作系统1020各自在数据处理系统的系统存储器1050中执行。

在一些实施例中，3D图形应用1010包含一个或多个着色器程序，该一个或多个着色器程序包括着色器指令1012。着色器语言指令可以采用高级着色器语言，诸如，高级着色器语言(HLSL)或OpenGL着色器语言(GLSL)。应用还包括可执行指令1014，该可执行指令1014采用适合用于由通用处理器核1034执行的机器语言。应用还包括由顶点数据限定的图形对象1016。

在一些实施例中，操作系统1020是来自微软公司的 操作系统、专用类UNIX操作系统、或使用Linux内核的变体的开源类UNIX操作系统。操作系统1020可以支持图形API 1022，诸如，Direct3D API或OpenGL API。当Direct3D API正在使用时，操作系统1020使用前端着色器编译器1024以将采用HLSL的任何着色器指令1012编译成较低级的着色器语言。编译可以是即时(JIT)编译，或者应用可以执行着色器预编译。在一些实施例中，在对3D图形应用1010进行编译期间，将高级着色器编译成低级着色器。

在一些实施例中，用户模式图形驱动器1026包含后端着色器编译器1027，该后端着色器编译器1027用于将着色器指令1012转换为硬件专用的表示。当OpenGL API正在使用时，将采用GLSL高级语言的着色器指令1012传递至用户模式图形驱动器1026以用于编译。在一些实施例中，用户模式图形驱动器1026使用操作系统内核模式功能1028来与内核模式图形驱动器1029进行通信。在一些实施例中，内核模式图形驱动器1029与图形处理器1032进行通信以分派命令和指令。

IP核实现

至少一个实施例的一个或多个方面可以由存储在机器可读介质上的表示性代码实现，该机器可读介质表示和/或限定集成电路(诸如，处理器)内的逻辑。例如，机器可读介质可包括表示处理器内的各个逻辑的指令。当由机器读取时，指令可使机器制造用于执行本文中所描述的技术的逻辑。此类表示(称为“IP核”)是集成电路的逻辑的可重复使用单元，这些可重复使用单元可以作为对集成电路的结构进行描述的硬件模型而被存储在有形的机器可读介质上。可将该硬件模型供应给各消费者或制造设施，这些消费者或制造设施将该硬件模型加载在制造集成电路的制造机器上。可制造集成电路，以使得电路执行与本文中所描述的实施例中的任一实施例相关联地描述的操作。

图11是图示出根据实施例的可以用于制造集成电路以执行操作的IP核开发系统1100的框图。IP核开发系统1100可用于生成可以并入到更大的设计中或用于构建整个集成电路(例如，SOC集成电路)的模块化、可重复使用的设计。设计设施1130可以采用高级编程语言(例如，C/C++)来生成对IP核设计的软件仿真1110。软件仿真1110可以用于使用仿真模型1112来设计、测试并验证IP核的行为。仿真模型1112可以包括功能、行为和/或时序仿真。然后可从仿真模型1112创建或合成寄存器传输级(RTL)设计。RTL设计1115是对硬件寄存器之间的数字信号的流动进行建模的集成电路(包括使用建模的数字信号执行的相关联的逻辑)的行为的抽象。除了RTL设计1115之外，还可以创建、设计或合成处于逻辑级或晶体管级的较低层级的设计。由此，初始设计和仿真的具体细节可有所不同。

可由设计设施将RTL设计1115或等效方案进一步合成为硬件模型1120，该硬件模型1120可采用硬件描述语言(HDL)或物理设计数据的某种其他表示。可以进一步仿真或测试HDL以验证IP核设计。可使用非易失性存储器1140(例如，硬盘、闪存、或任何非易失性存储介质)来存储IP核设计以用于递送至第3方制造设施1165。替代地，可以通过有线连接1150或无线连接1160来传输(例如，经由互联网)IP核设计。制造设施1165随后可制造至少部分地基于IP核设计的集成电路。所制造的集成电路可以被配置成用于执行根据本文中所描述的至少一个实施例的操作。

示例性芯片上系统集成电路

图12-图14图示出根据本文中所描述的各实施例的可使用一个或多个IP核来制造的示例性集成电路和相关联的图形处理器。除了所图示的之外，还可包括其他逻辑和电路，包括附加的图形处理器/核、外围接口控制器或通用处理器核。

图12是图示出根据实施例的可使用一个或多个IP核来制造的示例性芯片上系统集成电路1200的框图。示例性集成电路包括一个或多个应用处理器1205(例如，CPU)、至少一个图形处理器1210，并且可附加地包括图像处理器1215和/或视频处理器1220，其中的任一项都可以是来自相同的或多个不同的设计设施的模块化IP核。集成电路包括外围或总线逻辑，该外围或总线逻辑包括USB控制器1225、UART控制器1230、SPI/SDIO控制器1235和I²S/I²C控制器1240。另外，集成电路可以包括显示设备1245，该显示设备1245耦合至高清晰度多媒体接口(HDMI)控制器1250和移动产业处理器接口(MIPI)显示接口1255中的一个或多个。可由闪存子系统1260(包括闪存和闪存控制器)来提供存储。可经由存储器控制器1265来提供存储器接口以访问SDRAM或SRAM存储器设备。另外，一些集成电路附加地包括嵌入式安全引擎1270。

另外，集成电路1200的处理器中可包括其他逻辑和电路，包括附加的图形处理器/核、外围接口控制器或通用处理器核。

图13是图示出根据实施例的可使用一个或多个IP核来制造的芯片上系统集成电路的示例性图形处理器1310的框图。图形处理器1310可以是图12的图形处理器1210的变体。图形处理器1310包括顶点处理器1305以及一个或多个片段处理器1315A-1315N。图形处理器1310可以经由分开的逻辑执行不同的着色器程序，以使得顶点处理器1305被优化成执行用于顶点着色器程序的操作，而一个或多个片段处理器1315A-1315N执行用于片段或像素着色器程序的片段(例如，像素)着色操作。顶点处理器1305执行3D图形流水线的顶点处理级，并生成图元和顶点数据。(多个)片段处理器1315A-1315N使用由顶点处理器1305生成的图元和顶点数据来产生显示在显示设备上的帧缓冲器。在一个实施例中，(多个)片段处理器1315A-1315N被优化成执行如提供用于OpenGL API中的片段着色器程序，片段处理器1315A-1315N可用于执行与如提供用于Direct 3D API中的像素着色器程序类似的操作。

图形处理器1310附加地包括一个或多个存储器管理单元(MMU)1320A-1320B、(多个)高速缓存1325A-1325B和(多个)电路互连1330A-1330B。一个或多个MMU 1320A-1320B提供用于图形处理器1300的虚拟到物理地址映射，包括用于顶点处理器1305和/或(多个)片段处理器1315A-1315N的虚拟到物理地址映射，除了存储在一个或多个高速缓存1320A-1320B中的顶点或图像/纹理数据之外，顶点处理器1305和/或(多个)片段处理器1315A-1315N还可引用存储在存储器中的顶点或图像/纹理数据。在一个实施例中，一个或多个MMU1325A-1325B可与系统内的其他MMU同步，以使得每个处理器1205-1220可以参与共享或统一虚拟存储器系统，其他MMU包括与图12的一个或多个应用处理器1205、图像处理器1215和/或视频处理器1220相关联的一个或多个MMU。根据实施例，一个或多个电路互连1330A-1330B使得图形处理器1310能够经由SoC的内部总线或经由直接连接与SoC内的其他IP核接口连接。

图14是图示出根据实施例的可使用一个或多个IP核来制造的芯片上系统集成电路的附加示例性图形处理器1410的框图。图形处理器1410可以是图12的图形处理器1210的变体。图形处理器1410包括图13的集成电路1300的一个或多个MMU 1320A-1320B、高速缓存1325A-1325B和电路互连1330A-1330B。

图形处理器1410包括一个或多个着色器核1415A-1415N，该一个或多个着色器核1415A-1415N提供统一着色器核架构，在该统一着色器核架构中，单个核或单类型的核可以执行所有类型的可编程着色器代码，包括顶点着色器、片段着色器和计算着色器。存在的着色器核的确切数量在各实施例和各实现方式之间可以有所不同。另外，图形处理器1410包括核间任务管理器1405和分块单元(tiling unit)1418，该核间任务管理器1405充当线程分派器以将执行线程分派给一个或多个着色器核1415A-1415N，该分块单元1418用于加速用于基于图块的渲染的分块操作，在用于基于图块的渲染的分块操作中，对场景的渲染操作被细分在图像空间中，从而例如利用场景内的局部空间一致性，或优化内部高速缓存的使用。

图15图示出根据一个实施例的计算设备1500。计算设备1500(例如，智能可穿戴设备、虚拟现实(VR)设备、头戴式显示器(HMD)、移动计算机、物联网(IoT)设备、膝上型计算机、台式计算机、服务器计算机等)可与图1的数据处理系统100相同，因此为了简洁、清楚和易于理解，以上参考图1-图14所阐述的许多细节不在下文中作进一步的讨论或重复。

贯穿本文档，术语“用户”可被互换地称为“观看者”、“观察者”、“人”、“个人”、“终端用户”等等。应当注意，贯穿本文档，如“图形域”等术语可与“图形处理单元”、“图形处理器”或简单地与“GPU”互换地引用，并且类似地，“CPU域”或“主机域”可与“计算机处理单元”、“应用处理器”或简单地与“CPU”互换地引用。

计算设备1500可包括任何数量和类型的通信设备，诸如大型计算系统，诸如，服务器计算机、台式计算机等，并且可进一步包括机顶盒(例如，基于互联网的有线电视机顶盒等)、基于全球定位系统(GPS)的设备等。计算设备1500可包括充当通信设备的移动计算设备，诸如包括智能电话的蜂窝电话、个人数字助理(PDA)、平板计算机、膝上型计算机、电子阅读器、智能电视、电视平台、可穿戴设备(例如，眼镜、手表、手环、智能卡、珠宝、衣物等)、媒体播放器等。例如，在一个实施例中，计算设备1500可以包括采用计算机平台的移动计算设备，该计算机平台主控将计算设备1500的各种硬件和/或软件部件集成在单个芯片上的诸如芯片上系统(“SoC”或“SOC”)之类的集成电路(“IC”)。

如所图示，在一个实施例中，计算设备1500可包括任何数量和类型的硬件和/或软件部件，诸如(但不限于)图形处理单元1514、图形驱动器(也称为“GPU驱动器”、“图形驱动器逻辑”、“驱动器逻辑”、用户模式驱动器(UMD)、UMD、用户模式驱动器框架(UMDF)、UMDF或简称为“驱动器”)1516，中央处理单元1512、存储器1508、网络设备、驱动器等等，以及诸如触摸屏、触摸面板、触摸板、虚拟或常规键盘、虚拟或常规鼠标、端口、连接器等之类的输入/输出(I/O)源1504。计算设备1500可包括用作计算设备1500的硬件和/或物理资源与用户之间的接口的操作系统(OS)1506。构想了CPU 1512可包括一个或多个处理器，诸如图1的(多个)处理器102，而GPU 1514可包括一个或多个图形处理器，诸如图1的(多个)图形处理器108。

应当注意，贯穿本文档，可互换地使用如“节点”、“计算节点”、“服务器”、“服务器设备”、“云计算机”、“云服务器”、“云服务器计算机”、“机器”、“主机”、“设备”、“计算设备”、“计算机”、“计算系统”等术语。应当进一步注意，贯穿本文档，可互换地使用如“应用”、“软件应用”、“程序”、“软件程序”、“包”、“软件包”等术语。并且，贯穿本文档，可互换地使用如“作业”、“输入”、“请求”、“消息”等术语。

构想了并且如参考图1-14进一步所描述，如以上所描述的图形流水线的某些进程在软件中实现，而其余部分则在硬件中实现。图形流水线能以图形协处理器设计来实现，其中，CPU 1512被设计为用于与GPU 1514一起工作，该GPU 1514可被包括在CPU 1512中或与该CPU 1512位于一起。在一个实施例中，GPU 1514可采用用于执行与图形渲染有关的常规功能的任何数量与类型的常规软件与硬件逻辑，以及用于执行任何数量与类型的指令(诸如，图1的指令121)以执行贯穿本文档所公开的各种新颖功能的新颖的软件与硬件逻辑。

如上所述，存储器1508可包括随机存取存储器(RAM)，该RAM包括具有对象信息的应用数据库。存储器控制器中枢(诸如，图1的存储器控制器中枢116)可访问RAM中的数据，并将其转发到GPU 1514以用于图形流水线处理。RAM可包括双倍数据速率RAM(DDR RAM)、扩展数据输出RAM(EDO RAM)等。如参照图3所图示，CPU 1512与硬件图形流水线交互以共享图形流水线功能。经处理的数据被存储在硬件图形流水线的缓冲器中，并且状态信息被存储在存储器1508中。所得到的图像随后被传送到诸如显示部件(诸如，图3的显示设备320)之类的I/O源1504，以用于图像的显示。构想了显示设备可以是用于向用户显示信息的各种类型的显示设备，诸如，阴极射线管(CRT)、薄膜晶体管(TFT)、液晶显示器(LCD)、有机发光二极管(OLED)阵列等。

存储器1508可包括缓冲器(例如，帧缓冲器)的预分配的区域；然而，本领域普通技术人员应当理解，实施例不限于此，并且可使用较低级图形流水线可访问的任何存储器。计算设备1500可进一步包括如图1中所引用的输入/输出(I/O)控制中枢(ICH)130、一个或多个I/O源1504等。

CPU 1512可包括用于执行指令的一个或多个处理器，以便执行计算系统实现的任何软件例程。指令经常涉及对数据执行的某种操作。数据和指令两者都可以存储在系统存储器1508和任何相关联的高速缓存中。高速缓存典型地被设计成具有比系统存储器1508短的等待时间；例如，高速缓存可以被集成到与(多个)处理器相同的(多个)硅芯片上和/或利用较快的静态RAM(SRAM)单元进行构造，而系统存储器1508可利用较慢的动态RAM(DRAM)单元进行构造。与系统存储器1508相反，通过倾向于将更频繁使用的指令和数据存储在高速缓存中，改善了计算设备1500的整体性能效率。构想在一些实施例中，GPU 1514可作为CPU1512的部分(诸如，物理CPU封装的部分)存在，在这种情况下，存储器1508可由CPU 1512和GPU 1514共享或保持分开。

可使系统存储器1508对计算设备1500内的其他部件可用。例如，从至计算设备1500的各种接口(例如，键盘和鼠标、打印机端口、局域网(LAN)端口、调制解调器端口等)接收到的或从计算机设备1500的内部存储元件(例如，硬盘驱动器)检取的任何数据(例如，输入图形数据)通常在它们由一个或多个处理器以软件程序的实现方式操作之前临时排队进入到系统存储器1508中。类似地，软件程序确定应通过计算系统接口中的一个从计算设备1500发送到外部实体或存储到内部存储元件中的数据在其被传输或存储之前经常在系统存储器1508中临时排队。

进一步地，例如，诸如图1的ICH 130之类的ICH可用于确保此类数据在系统存储器1508与其适当的对应计算系统接口(和内部存储设备，如果计算系统是如此设计的话)之间被合适地传递，并且可在其自身与所观察到的I/O源/设备1504之间具有双向点对点链路。类似地，诸如图1的MCH 116之类的MCH可用于管理CPU 1512与GPU 1514、接口与内部存储元件之间对于系统存储器1508访问的各种竞争请求，这些请求可能在时间上相对于彼此紧接地出现。

I/O源1504可包括一个或多个I/O设备，该一个或多个I/O设备被实现为用于向计算设备1500(例如，网络适配器)传送数据和/或传送来自计算设备1500的数据；或者实现为用于计算设备1500内的大规模非易失性存储(例如，硬盘驱动器)。包括字母数字及其他键的用户输入设备可用于将信息和命令选择通信至GPU 1514。另一类型的用户输入设备是用于将方向信息和命令选择通信至GPU 1514并控制显示设备上的光标移动的光标控件，诸如，鼠标、轨迹球、触摸屏、触摸板或光标方向键。可采用计算机设备1500的相机和麦克风阵列来观察手势、记录音频和视频并接收和发射视觉命令和音频命令。

计算设备1500可进一步包括(多个)网络接口，以提供对网络的访问，该网络诸如，LAN、广域网(WAN)、城域网(MAN)、个域网(PAN)、蓝牙、云网络、移动网络(例如，第3代(3G)、第4代(4G)等)、内联网、因特网等。(多个)网络接口可包括例如，具有天线的无线网络接口，所述天线可以表示一个或多个天线。(多个)网络接口还可包括例如，用于经由网络电缆与远程设备通信的有线网络接口，该网络电缆可以是例如以太网电缆、同轴电缆、光缆、串行电缆或并行电缆。

(多个)网络接口可例如通过符合IEEE 802.11b和/或IEEE 802.11g标准来提供对LAN的访问，并且/或者无线网络接口可例如通过符合蓝牙标准来提供对个域网的访问。还可支持其他无线网络接口和/或协议，包括上述标准的先前的以及后续的版本。除了经由无线LAN标准的通信之外或作为其替代，(多个)网络接口可使用例如以下协议来提供无线通信：时分多址(TDMA)协议、全球移动通信系统(GSM)协议、码分多址(CDMA)协议和/或任何其他类型的无线通信协议。

(多个)网络接口可包括一个或多个通信接口，诸如，调制解调器、网络接口卡或其他众所周知的接口设备，诸如，用于耦合至以太网的那些接口设备、令牌环或为了提供通信链路以支持例如LAN或WAN的其他类型的物理有线或无线附连。以此方式，计算机系统还可以经由常规的网络基础设施(例如，包括内联网或互联网)耦合至多个外围设备、客户端、控制表面、控制台或服务器。

应当领会，对于某些实现方式，比在上文中所描述的示例更少或更多地配备的系统可以是优选的。因此，取决于诸如价格约束、性能要求、技术改进或其他情况之类的众多因素，计算设备1500的配置可随着实现方式而有所不同。电子设备或计算机系统1500的示例可包括(但不限于)：移动设备、个人数字助理、移动计算设备、智能电话、蜂窝电话、手持设备、单向寻呼机、双向寻呼机、消息收发设备、计算机、个人计算机(PC)、台式计算机、膝上型计算机、笔记本计算机、手持式计算机、平板计算机、服务器、服务器阵列或服务器场、web服务器、网络服务器、互联网服务器、工作站、小型计算机、大型计算机、超级计算机、网络装置、web装置、分布式计算系统、多处理器系统、基于处理器的系统、消费电子产品、可编程消费电子产品、电视、数字电视、机顶盒、无线接入点、基站、订户站、移动订户中心、无线电网络控制器、路由器、中枢、网关、桥接器、交换机、机器或上述各项的组合。

实施例可被实现为以下各项中的任何一项或其组合：使用母板互连的一个或多个微芯片或者集成电路、硬连线逻辑、由存储器设备存储且由微处理器执行的软件、固件、专用集成电路(ASIC)和/或现场可编程门阵列(FPGA)。作为示例，术语“逻辑”可包括软件或硬件和/或软件和硬件的组合。

实施例可以被提供为例如计算机程序产品，该计算机程序产品可包括其上存储有机器可执行指令的一种或多种机器可读介质，该机器可执行指令在由一个或多个机器(诸如，计算机、计算机网络或其他电子设备)执行时可导致该一个或多个机器执行根据在本文中所描述的实施例的操作。机器可读介质可包括但不限于：软盘、光盘、CD-ROM(紧致盘只读存储器)以及磁光盘、ROM、RAM、EPROM(可擦除可编程只读存储器)、EEPROM(电可擦除可编程只读存储器)、磁卡或光卡、闪存、或者适用于存储机器可执行指令的其他类型的介质/机器可读介质。

而且，实施例可作为计算机程序产品被下载，其中，可以经由通信链路(例如，调制解调器和/或网络连接)，借助于在载波或其他传播介质中具体化和/或由载波或其他传播介质调制的一个或多个数据信号来将程序从远程计算机(例如，服务器)传递至请求计算机(例如，客户机)。

根据各实施例，可在计算设备1500处处理图形工作负荷。取决于实施例，可在CPU1512或GPU 1514处处理这些工作负荷。在此类实施例中，FPGA耦合至被包括在CPU 1512和GPU 1514中的每个处理核，以加速性能关键的循环的执行并释放处理器核上的资源。在其他实施例中，可实现不同类型的现场可编程集成电路(例如，在制造之后现场可编程的)。

FPGA在执行关键循环时具有高性能和功率效率，因为它们不限于核的数据访问、指令集架构(ISA)和微架构限制(例如，避免指令解码和高成本的提取/混洗/置换)，同时具有可显著提升性能的排他地专用于工作负荷的单指令多数据(SIMD)配置。在以等待时间关键的工作负荷(例如，光线遍历或纹理访问)为特征的实施例中，可通过提供较高数量的独立的上下文/线程/光纤在FPGA内实现高效的等待时间隐藏。

图16A和图16B图示出耦合至处理核的FPGA的实施例。图16A图示出CPU 1512的一个实施例，该CPU 1512具有耦合至相应的核1610的FPGA 120。例如，FPGA 1620(0)-1620(N)分别耦合至核1610(0)-1120(N)。相应地，每个核包括小型FPGA，以使得核能够选择工作负荷内核来加速。每一处理器核的小型FPGA使得FPGA 1620能够是可快速地重新编程的，因此使得工作负荷的寿命期间高效地交换FPGA程序/实现方式是可能的。在进一步的实施例中，可分配一个或多个FPGA 1620的集合，以同时处置不同的任务。因此，可对一个或多个FPGA1620进行编程以执行不同的内核，从而使得核1610能够加速其他内核。

在CPU实施例中，FPGA 1620作为独立的代理耦合至高速缓存存储器设备1640，该高速缓存存储器设备1640耦合至核1610。在一个实施例中，每个高速缓存存储器设备1640是耦合至核1610(例如，类似于核的L1)的L2高速缓存，以便维持高带宽和低等待时间数据连接，同时保持所有的数据访问是高速缓存一致的。将FPGA1620附接至核1610L2提供了高带宽和非常低等待时间的数据访问连接，这避免了使用FPGA资源在FPGA 1620内添加类似的大高速缓存功能。相应地，可为功能单元分拨FPGA 1610内的更多空间。

对于具有高L2高速缓存命中率(例如，>90％)的工作负荷(诸如，光线遍历)，直接L2连接与每一FPGA 1620的16-32个线程/光纤组合提供显著的性能提升，从而使得内核完全受吞吐量约束。这区别于当前软件实现方式中的受等待时间约束的结果。在进一步的实施例中，具有作为专用L2代理的FPGA并因此迫使所有数据通过L2传递，这维持了有效的高速缓存一致性状态。

图16B图示出GPU 1514的实施例，类似于图16A中所示出的，该GPU 1514具有耦合至相应核1610的FPGA 120。然而，在该GPU实施例中，每个本地FPGA 1620耦合至支持核1610的本地存储器160。相应地，每个本地FPGA在共享多处理器(SM)层级上使用。在一个实施例中，SM具有若干共享单元(例如，共享纹理采样器、光栅引擎等)，以使得每个FPGA 1620通过允许FPGA 1620与该SM的本地存储器和寄存器堆进行交互而与其他共享资源一起操作。

图17A图示出耦合至FPGA 1620的核1610的一个实施例。在一个实施例中，核1610包括用于控制所耦合的FPGA 1620的执行的控制器1710。在一个实施例中，控制器1710经由特殊的存储器映射的I/O(MMIO)区域控制FPGA 1620。然而，在其他实施例中，控制器1710可通过专用处理器(例如，x86)指令来控制FPGA 1620。在进一步的实施例中，与核1610共享资源(例如，页表、内部存储器<->L2或环/网格<->L2数据传递队列等)。

图17B图示出其中多个核1610(例如，核0和核1)耦合至FPGA 1620的实施例。在该实施例中，核0和核1内的控制器1710(a)和1710(b)分别控制所耦合的FPGA 1620的执行。在此类实施例中，核0和核1可共享共同的末级高速缓存。因此，FPGA 1620耦合至该末级高速缓存。

核本地FPGA 1620的实现方式通过使得核能够独立地操作而提供更少的资源竞争。由于每个核可独立地操作，因此可更容易地对FPGA 1620进行虚拟化和分区。例如，具有N个核(每个核具有其自身的FPGA)的芯片可被分区成看起来是具有N/M个核的M个芯片。

特定品牌、单词、术语、词组、名称、和/或首字母缩写词(诸如，“GPU”、“GPU域”、“GPGPU”、“CPU”、“CPU域”、“图形驱动器”、“工作负荷”、“应用”、“帧”、“工作单元”、“绘制”、“分派”、“API”、“硬件”、“软件”、“代理”、“图形驱动器”、“内核模式图形驱动器”、“用户模式驱动器”、“UMD”、“用户模式驱动器框架”、“UMDF”、“位”、“字节”、“内插”等)不应被解读成将各实施例限制成产品中或在本文档外部的文献中携带该标签的软件或设备。

对“一个实施例”、“实施例”、“示例实施例”、“各实施例”等的引用指示如此描述的(多个)实施例可包括特定特征、结构或特性，但是，不是每一个实施例都必定包括该特定特征、结构或特征。此外，一些实施例可具有针对其他实施例所描述的特征的一些、全部，或不具有任何所描述的特征。

在上述说明书中，已经参照其特定示例性实施例描述了实施例。然而，在不偏离所附权利要求中阐述的实施例的更广泛精神和范围的情况下，将显而易见的是，可对实施例进行各种修改和改变。因此，说明书和附图将以说明性而非限制性的含义来看待。

在所附描述以及权利要求书中，可使用术语“耦合的”及其派生词。“耦合的”被用来指示两个或更多个元件彼此协作或进行交互，但是它们之间可具有或可不具有中间物理或电学部件。

如权利要求书中所使用，除非另外指定，否则使用序数形容词“第一”、“第二”、“第三”等来描述共同的要素仅指示类似要素的不同实例被提及，并不旨在暗示如此描述的要素必须按照给定的序列，无论是时间上、空间上、等级上或以任何其他方式。

以下条款和/或示例涉及进一步的实施例或示例。可在一个或多个实施例中的任何地方使用示例中的细节。能以各种方式将不同的实施例或示例的各种特征与所包括的一些特征以及被排除的其他特征组合以适应各种不同的应用。示例可包括诸如以下各项的主题：方法；用于执行所述方法的动作的装置；至少一种包括指令的机器可读介质，所述指令当由机器执行时使所述机器执行所述方法的动作；或用于根据本文中所描述的实施例和示例促进混合通信的设备或系统。

一些实施例涉及包括一种处理装置的示例1，该装置包括：多个处理核，该多个处理核包括第一处理核和第二处理核；第一现场可编程门阵列(FPGA)，耦合至第一处理核，以加速在该第一处理核处被处理的工作负荷的执行；以及第二FPGA，耦合至第二处理核，以加速在该第二处理核处被处理的工作负荷的执行。

示例2包括如示例1所述的主题，其中，第一FPGA和第二FPGA加速工作负荷中的性能关键的循环的执行。

示例3包括如示例1和2所述的主题，其中，第一处理核选择要在第一FPGA处加速的第一工作负荷，并且第二处理核选择要在第二FPGA处加速的第二工作负荷。

示例4包括如示例1-3所述的主题，其中，第一FPGA被编程为用于执行第一类型的工作负荷，并且第二FPGA被编程为用于执行第二类型的工作负荷。

示例5包括如示例1-4所述的主题，其中，第一FPGA和第二FPGA提供一个或多个独立的线程以执行等待时间隐藏。

示例6包括如示例1-5所述的主题，其中，第一处理核包括用于控制第一FPGA的执行的第一控制器，并且第二处理核包括用于控制第二FPGA的执行的第二控制器。

示例7包括如示例1-6所述的主题，其中，第一控制器和第二控制器经由存储器映射的I/O(MMIO)区域来控制第一FPGA和第二FPGA的执行。

示例8包括如示例1-7所述的主题，其中，第一控制器和第二控制器经由专用处理器指令来控制第一FPGA和第二FPGA的执行。

示例9包括如示例1-8所述的主题，其中，处理装置包括通用微处理器。

示例10包括如示例1-9所述的主题，进一步包括：耦合至第一处理核和第一FPGA的第一高速缓存存储器设备；以及耦合至第二处理核和第二FPGA的第二高速缓存存储器设备。

示例11包括如示例1-10所述的主题，其中，第一FPGA是对第一高速缓存存储器设备独立的代理，并且第二FPGA是对第二高速缓存存储器设备独立的代理。

示例12包括如示例1-11所述的主题，进一步包括：耦合至第一FPGA的第三处理核；以及耦合至第一处理核、第三处理核和第一FPGA的第一高速缓存存储器设备，其中，第一FPGA加速在第一处理核和第三处理核处被处理的工作负荷的执行。

示例13包括如示例1-12所述的主题，其中，处理装置包括图形处理单元(GPU)。

示例14包括如示例1-13所述的主题，进一步包括：耦合至第一处理核和第一FPGA的第一存储器设备；以及耦合至第二处理核和第二FPGA的第二存储器设备。

示例15包括如示例1-14所述的主题，进一步包括：耦合至第一FPGA的第三处理核；以及耦合至第一处理核、第三处理核和第一FPGA的第一存储器设备，其中，第一FPGA加速在第一处理核和第三处理核处被处理的工作负荷的执行。

一些实施例涉及包括一种中央处理单元(CPU)的示例16，该CPU包括：多个处理核，该多个处理核包括第一处理核和第二处理核；第一现场可编程门阵列(FPGA)，耦合至第一处理核，以加速在该第一处理核处被处理的工作负荷的执行；第一高速缓存存储器设备，耦合至第一处理核和第一FPGA；第二FPGA，耦合至第二处理核，以加速在该第二处理核处被处理的工作负荷的执行；以及第二高速缓存存储器设备，耦合至第二处理核和第二FPGA。

示例17包括如示例16所述的主题，其中，第一处理核选择要在第一FPGA处加速的第一工作负荷，并且第二处理核选择要在第二FPGA处加速的第二工作负荷。

示例18包括如示例16和17所述的主题，其中，第一FPGA被编程为用于执行第一类型的工作负荷，并且第二FPGA被编程为用于执行第二类型的工作负荷。

示例19包括如示例16-18所述的主题，其中，第一处理核包括用于控制第一FPGA的执行的第一控制器，并且第二处理核包括用于控制第二FPGA的执行的第二控制器。

示例20包括如示例16-19所述的主题，进一步包括耦合至第一FPGA和第一高速缓存存储器设备的第三处理核，其中，第一FPGA加速在第一处理核和第三处理核处被处理的工作负荷的执行。

一些实施例涉及包括一种图形处理单元(GPU)的示例21，该GPU包括：多个图形处理核，该多个图形处理核包括第一图形处理核和第二图形处理核；第一现场可编程门阵列(FPGA)，耦合至第一图形处理核，以加速在该第一图形处理核处被处理的图形工作负荷的执行；第一存储器设备，耦合至第一图形处理核和第一FPGA；第二FPGA，耦合至第二图形处理核，以加速在该第二图形处理核处被处理的图形工作负荷的执行；以及第二存储器设备，耦合至第二图形处理核和第二FPGA。

示例22包括如示例21所述的主题，其中，第一图形处理核选择要在第一FPGA处加速的第一工作负荷，并且第二图形处理核选择要在第二FPGA处加速的第二工作负荷。

示例23包括如示例21和22所述的主题，其中，第一FPGA被编程为用于执行第一类型的图形工作负荷，并且第二FPGA被编程为用于执行第二类型的图形工作负荷。

示例24包括如示例21-23所述的主题，其中，第一图形处理核包括用于控制第一FPGA的执行的第一控制器，并且第二图形处理核包括用于控制第二FPGA的执行的第二控制器。

示例25包括如示例21-24所述的主题，进一步包括耦合至第一FPGA和第一存储器设备的第三图形处理核，其中，第一FPGA加速在第一图形处理核和第三图形处理核处被处理的工作负荷的执行。

附图以及前述描述给出了实施例的示例。本领域技术人员将理解，所描述的元件中的一个或多个可以合并成单个功能元件。或者，某些元件可以被拆分成多个功能元件。可将来自一个实施例的元件添加到另一实施例。例如，可改变本文中所描述的过程的顺序，并且本文中所描述的过程的顺序不限于本文中所描述的方式。而且，任何流程图的动作都不需要以所示的顺序来实现；也不一定需要执行所有这些动作。此外，不依赖于其他动作的那些动作也可与其他动作并行地执行。各实施例的范围绝非由这些特定示例限制。众多变体(无论是否在说明书中显式地给出)都是可能的，这些变体诸如，结构、尺度以及材料的使用方面的差异。实施例的范围至少与由所附权利要求书给出的范围一样广泛。

Claims (25)

1.一种处理装置，包括：

多个处理核，所述多个处理核包括：

处理器的第一处理核，所述第一处理核耦合至所述处理器的内部高速缓存来作为线程指令和数据的直接代理；以及

所述处理器的第二处理核，所述第二处理核耦合至所述高速缓存来作为不同的线程指令和数据的直接代理；

第一现场可编程门阵列(FPGA)，耦合至所述第一处理核，以加速在所述第一处理核处被处理的工作负荷的执行；以及

第二FPGA，耦合至所述第二处理核，以加速在所述第二处理核处被处理的工作负荷的执行。

2.如权利要求1所述的装置，其特征在于，所述第一FPGA和所述第二FPGA加速工作负荷中的性能关键的循环的执行。

3.如权利要求2所述的装置，其特征在于，所述第一处理核选择要在所述第一FPGA处加速的第一工作负荷，并且所述第二处理核选择要在所述第二FPGA处加速的第二工作负荷。

4.如权利要求2所述的装置，其特征在于，所述第一FPGA被编程为用于执行第一类型的工作负荷，并且所述第二FPGA被编程为用于执行第二类型的工作负荷。

5.如权利要求2所述的装置，其特征在于，所述第一FPGA和所述第二FPGA提供一个或多个独立的线程以执行等待时间隐藏。

6.如权利要求2所述的装置，其特征在于，所述第一处理核包括用于控制所述第一FPGA的执行的第一控制器，并且所述第二处理核包括用于控制所述第二FPGA的执行的第二控制器。

7.如权利要求6所述的装置，其特征在于，所述第一控制器和所述第二控制器经由存储器映射的I/O(MMIO)区域来控制所述第一FPGA和所述第二FPGA的执行。

8.如权利要求6所述的装置，其特征在于，所述第一控制器和所述第二控制器经由专用处理器指令来控制所述第一FPGA和所述第二FPGA的执行。

9.如权利要求2所述的装置，其特征在于，所述处理装置包括通用微处理器。

10.如权利要求9所述的装置，其特征在于，进一步包括：

第一高速缓存存储器设备，耦合至所述第一处理核和所述第一FPGA；以及

第二高速缓存存储器设备，耦合至所述第二处理核和所述第二FPGA。

11.如权利要求10所述的装置，其中，所述第一FPGA是对所述第一高速缓存存储器设备独立的代理，并且所述第二FPGA是对所述第二高速缓存存储器设备独立的代理。

12.如权利要求9所述的装置，其特征在于，进一步包括：

第三处理核，耦合至所述第一FPGA；以及

第一高速缓存存储器设备，耦合至所述第一处理核、所述第三处理核以及所述第一FPGA，其中，所述第一FPGA加速在所述第一处理核和所述第三处理核处被处理的工作负荷的执行。

13.如权利要求2所述的装置，其特征在于，所述处理装置包括图形处理单元(GPU)。

14.如权利要求13所述的装置，其特征在于，进一步包括：

第一存储器设备，耦合至所述第一处理核和所述第一FPGA；以及

第二存储器设备，耦合至所述第二处理核和所述第二FPGA。

15.如权利要求13所述的装置，其特征在于，进一步包括：

第三处理核，耦合至所述第一FPGA；以及

第一存储器设备，耦合至所述第一处理核、所述第三处理核以及所述第一FPGA，其中，所述第一FPGA加速在所述第一处理核和所述第三处理核处被处理的工作负荷的执行。

16.一种中央处理单元(CPU)，包括：

多个处理核，所述多个处理核包括：

CPU的第一处理核，所述第一处理核耦合至所述CPU的内部高速缓存来作为线程指令和数据的直接代理；以及

所述CPU的第二处理核，所述第二处理核耦合至所述高速缓存来作为不同的线程指令和数据的直接代理；

第一现场可编程门阵列(FPGA)，耦合至所述第一处理核，以加速在所述第一处理核处被处理的工作负荷的执行；

第一高速缓存存储器设备，耦合至所述第一处理核和所述第一FPGA；

第二FPGA，耦合至所述第二处理核，以加速在所述第二处理核处被处理的工作负荷的执行；以及

第二高速缓存存储器设备，耦合至所述第二处理核和所述第二FPGA。

17.如权利要求16所述的CPU，其特征在于，所述第一处理核选择要在所述第一FPGA处加速的第一工作负荷，并且所述第二处理核选择要在所述第二FPGA处加速的第二工作负荷。

18.如权利要求17所述的CPU，其特征在于，所述第一FPGA被编程为用于执行第一类型的工作负荷，并且所述第二FPGA被编程为用于执行第二类型的工作负荷。

19.如权利要求18所述的CPU，其特征在于，所述第一处理核包括用于控制所述第一FPGA的执行的第一控制器，并且所述第二处理核包括用于控制所述第二FPGA的执行的第二控制器。

20.如权利要求16所述的CPU，其特征在于，进一步包括耦合至所述第一FPGA和所述第一高速缓存存储器设备的第三处理核，其中，所述第一FPGA加速在所述第一处理核和所述第三处理核处被处理的工作负荷的执行。

21.一种图形处理单元(GPU)，包括：

多个图形处理核，所述多个图形处理核包括：

GPU的第一图形处理核，所述第一图形处理核耦合至所述GPU的内部高速缓存来作为线程指令和数据的直接代理；以及

所述GPU的第二图形处理核，所述第二图形处理核耦合至所述高速缓存来作为不同的线程指令和数据的直接代理；

第一现场可编程门阵列(FPGA)，耦合至所述第一图形处理核，以加速在所述第一图形处理核处被处理的图形工作负荷的执行；

第一存储器设备，耦合至所述第一图形处理核和所述第一FPGA；

第二FPGA，耦合至所述第二图形处理核，以加速在所述第二图形处理核处被处理的图形工作负荷的执行；以及

第二存储器设备，耦合至所述第二图形处理核和所述第二FPGA。

22.如权利要求21所述的GPU，其特征在于，所述第一图形处理核选择要在所述第一FPGA处加速的第一工作负荷，并且所述第二图形处理核选择要在所述第二FPGA处加速的第二工作负荷。

23.如权利要求22所述的GPU，其特征在于，所述第一FPGA被编程为用于执行第一类型的图形工作负荷，并且所述第二FPGA被编程为用于执行第二类型的图形工作负荷。

24.如权利要求23所述的GPU，其特征在于，所述第一图形处理核包括用于控制所述第一FPGA的执行的第一控制器，并且所述第二图形处理核包括用于控制所述第二FPGA的执行的第二控制器。

25.如权利要求21所述的GPU，其特征在于，进一步包括耦合至所述第一FPGA和所述第一存储器设备的第三图形处理核，其中，所述第一FPGA加速在所述第一图形处理核和所述第三图形处理核处被处理的工作负荷的执行。