CN109643463B - 预设图形处理器内的分级式深度逻辑 - Google Patents

Abstract

本文描述的实施例使得能够使用Hi‑Z数据来预设图形处理器的分级式Z单元，该Hi‑Z数据是由在通用处理器上执行遮挡剔除操作生成的。一个实施例提供了用于致使以下操作的指令，这些操作包括：经由通用处理器来对场景执行遮挡剔除；以及存储所生成的分级式Z数据。在遮挡剔除操作期间生成的分级式Z数据可以与图形处理器共享并且用于预设图形处理器的分级式Z单元。然后，在预设分级式Z单元之后，可以使用分级式Z数据来渲染场景的至少一部分，从而提高图形处理器针对场景的分级式Z操作的有效性。

Description

预设图形处理器内的分级式深度逻辑

技术领域

实施例总体上涉及用于执行图形处理操作的逻辑。更具体地，实施例涉及用于执行图形处理操作的异构处理逻辑。

背景技术

实时图形应用的动态性质使得对预先计算的可见性确定算法的使用不太令人期望。可以经由使用分级式(hierarchical)深度测试(例如，分级式Z)来加速动态可见性确定。分级式Z是使得GPU能够通过拒绝一大组传入片段来执行高速深度测试的现代图形处理单元(GPU)的已知特征。深度测试性能的提高，部分是由于使用了可以在芯片上存储器内或通过高速缓存维护的深度缓冲器的简化且压缩版本。传统深度缓冲器是针对每个像素存储深度要素或针对场景的每个像素的每个样本存储深度要素的二维阵列。

与传统深度缓冲器相比，分级式深度缓冲器以较低粒度来存储深度数据或存储深度数据的不同表示而不是每像素表示。可以使用分级式深度缓冲器来执行分级式深度剔除或遮挡剔除。遮挡剔除是用于识别对象的可见性确定算法，所述对象驻留在待渲染的视体中但不可见，因为这些对象被更靠近相机的其他对象隐藏。分级式遮挡剔除的一种实施方式利用了像素或样本图块的最大深度值。如果所估算的图块内的三角形的保守最小深度大于图块的最大深度，则在所述图块内三角形完全被遮挡。在这种情况下，不需要从存储器中读取每样本深度值，并且不会在图块内针对剔除三角形执行进一步处理。

在本领域中已知的GPU通常包括可以被配置成执行遮挡剔除的某种形式的分级式深度剔除单元。可以在分级式深度单元的不同实施方式中使用不同的遮挡剔除算法，并且定期地执行优化工作以试图实现高性能和能量高效操作。

附图说明

通过阅读以下说明书和所附权利要求并参考以下附图，实施例的各种优点对于本领域技术人员将变得显而易见，在附图中：

图1是具有处理器的计算机系统的实施例的框图，所述处理器具有一个或多个处理器核和图形处理器；

图2是处理器的一个实施例的框图，所述处理器具有一个或多个处理器核、集成存储器控制器、以及集成图形处理器；

图3是图形处理器的一个实施例的框图，所述图形处理器可以是分立的图形处理单元、或者可以是与多个处理核集成的图形处理器；

图4是用于图形处理器的图形处理引擎的实施例的框图；

图5是图形处理器的另一实施例的框图；

图6是包括处理元件阵列的线程执行逻辑的框图；

图7展示了根据实施例的图形处理器执行单元指令格式；

图8是图形处理器的另一实施例的框图，所述图形处理器包括图形流水线、媒体流水线、显示引擎、线程执行逻辑、以及渲染输出流水线；

图9A是框图，展示了根据实施例的图形处理器命令格式；

图9B是框图，展示了根据实施例的图形处理器命令序列；

图10展示了根据实施例的数据处理系统的示例性图形软件架构；

图11是框图，展示了根据实施例的可以用于制造用于执行操作的集成电路的IP核开发系统；

图12是框图，展示了根据实施例的可以使用一个或多个IP核来制作的示例性芯片上系统集成电路；

图13是框图，展示了芯片上系统集成电路的示例性图形处理器；

图14是框图，展示了芯片上系统集成电路的附加示例性图形处理器；

图15是根据实施例的头戴式显示系统的部件的展示；

图16是视场内的盲点的展示；

图17是用于为头戴式显示器的眼睛渲染场景的采样图的展示；

图18是根据实施例的具有盲点映射的中央凹化渲染采样图的展示；

图19是根据实施例的用于定义场景的盲点区域的过程的流程图；

图20是流程图，展示了根据实施例的用于使用盲点数据来优化渲染操作的逻辑；

图21是根据实施例的用于结合凹形渲染来执行盲点优化的逻辑的流程图；并且

图22是根据实施例的图形系统的框图。

图23是根据实施例的包括图形处理器的计算设备的框图。

具体实施方式

本文描述的实施例将被配置成使用分级式深度数据的多层掩码表示的分级式深度单元的实施方式与基于向量处理器或协处理器的遮挡剔除计算组合来实现异构分级式深度实施方式。在一个实施例中，为了渲染帧，诸如SIMD使能中央处理单元等向量处理器或协处理器执行并行处理指令以使用软件遮挡剔除算法的至少一部分来执行第一遮挡剔除轮次，所述软件遮挡剔除算法诸如掩蔽软件遮挡剔除算法或适用于在并行处理器上执行的另一遮挡剔除算法。然后，使用在第一遮挡剔除轮次期间生成的深度数据来预设(prime)包括分级式深度单元的图形处理器，使得图形处理器的分级式深度单元能够对帧执行附加的深度剔除，而不需要重新生成分级式深度数据，并且经由分级式深度测试实现更早的几何剔除。预设分级式深度单元是指向深度单元提供预定分级式深度数据的过程，与使用清除的分级式深度缓冲器的深度单元的干式启动(dry startup)相反。深度单元硬件可以被配置成使用预定分级式深度数据的至少一部分，而不是从场景中重新生成深度数据。

出于解释的目的，阐述了许多具体的细节以提供对以下所描述的各实施例的透彻理解。然而，对于本领域技术人员而言，可以在不具有这些具体细节中的一些细节的情况下实践各实施例将是明显的。在其他情况下，以框图的形式示出公知的结构和设备，以避免模糊各实施例的基本原理并且提供对各实施例的更透彻理解。尽管参照图形处理器描述了以下实施例中的一些实施例，但是本文所描述的技术和教导可以应用于各种类型的电路或半导体器件，包括通用处理设备或图形处理设备。本文中对“一个实施例”或“实施例”的引用表明结合所述实施例或与所述实施例相关联地描述的具体特征、结构或特性可以包括在这类实施例中的至少一个实施例中。然而，短语“在一个实施例中(in one embodiment)”在本说明书中各地方的出现不一定全都指代相同的实施例。

在以下说明书和权利要求书中，可以使用术语“耦合”和“连接”及其衍生词。应当理解，这些术语并不意为彼此的同义词。“耦合”用于指示彼此协作或相互作用的彼此之间可能或可能不直接物理或电接触的两个或更多个元件。“连接”用于指示彼此耦合的两个或更多个元件之间的通信的建立。

在接下来的说明中，图1至图14提供了对结合各个实施例或与其相关的示例性数据处理系统和图形处理器逻辑的概述。图15至图23提供了各个实施例的具体细节。以下实施例的一些方面是参照图形处理器进行描述的，而其他方面是关于如中央处理单元(CPU)等通用处理器进行描述的。类似的技术和教导可以应用于其他类型的电路或半导体器件，包括但不限于集成众核处理器、GPU集群、或现场可编程门阵列(FPGA)的一个或多个实例。一般而言，这些教导适用于对图像(例如，样本、像素)、顶点数据、或几何数据进行操控或处理的任何处理器或机器。

系统概述

图1是根据实施例的处理系统100的框图。在各实施例中，系统100包括一个或多个处理器102以及一个或多个图形处理器108，并且可以是单处理器台式系统、多处理器工作站系统或具有大量处理器102或处理器核107的服务器系统。在一个实施例中，系统100是被并入用于在移动设备、手持式设备或嵌入式设备内使用的芯片上系统(SoC)集成电路内的处理平台。

系统100的实施例可以包括基于服务器的游戏平台、游戏控制台，或被并入基于服务器的游戏平台、游戏控制台内，该游戏控制台包括游戏与媒体控制台、移动游戏控制台、手持式游戏控制台、或在线游戏控制台。在一些实施例中，系统100是移动电话、智能电话、平板计算设备或移动互联网设备。数据处理系统100还可以包括可穿戴设备、与可穿戴设备耦合、或者集成在可穿戴设备中，该可穿戴设备诸如智能手表可穿戴设备、智能眼镜设备、增强现实设备、或虚拟现实设备。在一些实施例中，数据处理系统100是电视或机顶盒设备，该电视或机顶盒设备具有一个或多个处理器102以及由一个或多个图形处理器108生成的图形界面。

在一些实施例中，一个或多个处理器102各自包括用于处理指令的一个或多个处理器核107，这些指令在被执行时执行系统和用户软件的操作。在一些实施例中，一个或多个处理器核107中的每个处理器核被配置成用于处理特定的指令集109。在一些实施例中，指令集109可促进复杂指令集计算(CISC)、精简指令集计算(RISC)、或经由超长指令字(VLIW)的计算。多个处理器核107可各自处理不同的指令集109，该指令集109可包括用于促进对其他指令集进行仿真的指令。处理器核107还可包括其他处理设备，诸如，数字信号处理器(DSP)。

在一些实施例中，处理器102包括高速缓存存储器104。取决于架构，处理器102可以具有单个内部高速缓存或多个层级的内部高速缓存。在一些实施例中，在处理器102的各部件之间共享高速缓存存储器。在一些实施例中，处理器102还使用外部高速缓存(例如，第3级(L3)高速缓存或末级高速缓存(LLC))(未示出)，可使用已知的高速缓存一致性技术在处理器核107之间共享外部高速缓存。另外，寄存器堆106被包括在处理器102中，该处理器102可包括用于存储不同类型的数据的不同类型的寄存器(例如，整数寄存器、浮点寄存器、状态寄存器、以及指令指针寄存器)。一些寄存器可以是通用寄存器，而其他寄存器可特定于处理器102的设计。

在一些实施例中，处理器102耦合至处理器总线110，以在处理器102与系统100中的其他部件之间传输诸如地址、数据、或控制信号之类的通信信号。在一个实施例中，系统100使用示例性“中枢”系统架构，该示例性“中枢”系统架构包括存储器控制器中枢116和输入输出(I/O)控制器中枢130。存储器控制器中枢116促进存储器设备与系统100的其他部件之间的通信，而I/O控制器中枢(ICH)130提供经由本地I/O总线至I/O设备的连接。在一个实施例中，存储器控制器中枢116的逻辑被集成在处理器内。

存储器设备120可以是动态随机存取存储器(DRAM)设备、静态随机存取存储器(SRAM)设备、闪存设备、相变存储器设备、或具有合适的性能以充当进程存储器的某种其他存储器设备。在一个实施例中，存储器设备120可以作为系统100的系统存储器来进行操作，以存储数据122和指令121，以供在一个或多个处理器102执行应用或进程时使用。存储器控制器中枢116还与任选的外部图形处理器112耦合，该任选的外部图形处理器112可与处理器102中的一个或多个图形处理器108通信以执行图形和媒体操作。

在一些实施例中，ICH 130启用外围设备以经由高速I/O总线连接到存储器设备120和处理器102。I/O外围设备包括但不限于音频控制器146、固件接口128、无线收发机126(例如，Wi-Fi、蓝牙)、数据存储设备124(例如，硬盘驱动器、闪存等)以及用于将传统(legacy)(例如，个人系统2(PS/2))设备耦合至系统的传统I/O控制器。一个或多个通用串行总线(USB)控制器142连接输入设备，这些输入设备诸如键盘和鼠标144的组合。网络控制器134还可耦合至ICH 130。在一些实施例中，高性能网络控制器(未示出)耦合至处理器总线110。将会领会，所示的系统100是示例性的而非限制性的，因为也可使用以不同方式配置的其他类型的数据处理系统。例如，I/O控制器中枢130可被集成在一个或多个处理器102内，或者存储器控制器中枢116和I/O控制器中枢130可被集成到诸如外部图形处理器112之类的分立的外部图形处理器中。

图2是处理器200的实施例的框图，该处理器200具有一个或多个处理器核202A-202N、集成存储器控制器214、以及集成图形处理器208。图2的具有与本文中任何其他附图的元件相同的附图标记(或名称)的那些元件能以与在本文中其他地方描述的方式类似的任何方式进行操作或起作用，但不限于此。处理器200可包括附加核，这些附加核多达且包括由虚线框表示的附加核202N。处理器核202A-202N中的每一个都包括一个或多个内部高速缓存单元204A-204N。在一些实施例中，每个处理器核还可访问一个或多个共享高速缓存单元206。

内部高速缓存单元204A-204N和共享高速缓存单元206表示处理器200内的高速缓存存储器层级结构。高速缓存存储器层级结构可包括每个处理器核内的至少一个层级的指令和数据高速缓存、以及一个或多个层级的共享中级高速缓存，诸如，第2级(L2)、第3级(L3)、第4级(L4)、或其他层级的高速缓存，其中，在外部存储器之前的最高层级的高速缓存被分类为LLC。在一些实施例中，高速缓存一致性逻辑维持各高速缓存单元206与204A-204N之间的一致性。

在一些实施例中，处理器200还可包括一组一个或多个总线控制器单元216和系统代理核210。一个或多个总线控制器单元216管理一组外围总线，诸如，一个或多个外围部件互连总线(例如，PCI、PCI快速)。系统代理核210提供对各处理器部件的管理功能。在一些实施例中，系统代理核210包括一个或多个集成存储器控制器214，以管理对各外部存储器设备(未示出)的访问。

在一些实施例中，处理器核202A-202N中的一个或多个包括对同步多线程的支持。在此类实施例中，系统代理核210包括用于在多线程处理期间对核202A-202N进行协调和操作的部件。系统代理核210可附加地包括功率控制单元(PCU)，该功率控制单元包括用于调节处理器核202A-202N以及图形处理器208的功率状态的逻辑和部件。

在一些实施例中，处理器200附加地包括用于执行图形处理操作的图形处理器208。在一些实施例中，图形处理器208与共享高速缓存单元的集合206以及系统代理核210耦合，该系统代理核210包括一个或多个集成存储器控制器214。在一些实施例中，显示控制器211与图形处理器208耦合，以将图形处理器输出驱动到一个或多个耦合的显示器。在一些实施例中，显示控制器211可以是经由至少一个互连与图形处理器耦合的分开的模块，或者可被集成在图形处理器208或系统代理核210内。

在一些实施例中，基于环的互连单元212用于耦合处理器200的内部部件。然而，可使用替代的互连单元，诸如，点对点互连、切换式互连、或其他技术，包括本领域公知的技术。在一些实施例中，图形处理器208经由I/O链路213与环形互连212耦合。

示例性I/O链路213表示各种各样的I/O互连中的至少一者，包括促进各处理器部件与高性能嵌入式存储器模块218(诸如，eDRAM模块)之间的通信的封装上I/O互连。在一些实施例中，处理器核202-202N中的每个处理器核以及图形处理器208将嵌入式存储器模块218用作共享末级高速缓存。

在一些实施例中，处理器核202A-202N是执行同一指令集架构的同构核。在另一实施例中，处理器核202A-202N就指令集架构(ISA)而言是异构的，其中，处理器核202A-N中的一者或多者执行第一指令集，而其他核中的至少一者执行第一指令集的子集或不同的指令集。在一个实施例中，处理器核202A-202N就微架构而言是同质的，其中，具有相对较高功耗的一个或多个核与具有较低功耗的一个或多个功率核耦合。另外，处理器200可被实现在一个或多个芯片上或者被实现为除其他部件之外还具有所图示的部件的SoC集成电路。

图3是图形处理器300的框图，该图形处理器300可以是分立的图形处理单元、或者可以是与多个处理核集成的图形处理器。在一些实施例中，图形处理器经由至图形处理器上的寄存器的存储器映射的I/O接口并且利用被置入处理器存储器中的命令进行通信。在一些实施例中，图形处理器300包括用于访问存储器的存储器接口314。存储器接口314可以是到本地存储器、一个或多个内部高速缓存、一个或多个共享外部高速缓存、和/或到系统存储器的接口。

在一些实施例中，图形处理器300还包括用于将显示输出数据驱动到显示设备320的显示控制器302。显示控制器302包括用于显示器的一个或多个重叠平面以及视频或用户接口元件的多个层的组合的硬件。在一些实施例中，图形处理器300包括视频编解码器引擎306，以将媒体编码、解码或转码为一种或多种媒体编码格式，从一种或多种媒体编码格式编码、解码或转码媒体，或在一种或多种媒体编码格式之间进行对媒体进行编码、解码或转码，这些媒体编码格式包括但不限于：运动图像专家组(MPEG)格式(诸如，MPEG-2)、高级视频译码(AVC)格式(诸如，H.264/MPEG-4 AVC)、以及电影&电视工程师协会(SMPTE)421M/VC-1、和联合图像专家组(JPEG)格式(诸如，JPEG、以及运动JPEG(MJPEG)格式)。

在一些实施例中，图形处理器300包括用于执行包括例如位边界块传递的二维(2D)光栅化器操作的块图像传递(BLIT)引擎304。然而，在一个实施例中，使用图形处理引擎(GPE)310的一个或多个部件执行2D图形操作。在一些实施例中，图形处理引擎310是用于执行图形操作的计算引擎，这些图形操作包括三维(3D)图形操作和媒体操作。

在一些实施例中，GPE 310包括用于执行3D操作的3D流水线312，3D操作诸如，使用作用于3D图元形状(例如，矩形、三角形等)的处理功能来渲染三维图像和场景。3D流水线312包括可编程的固定功能元件，这些可编程的固定功能元件执行元件内的各种任务和/或将执行线程生成(spawn)至3D/媒体子系统315。虽然3D流水线312可以用于执行媒体操作，但是GPE 310的实施例还包括专门用于执行诸如视频后处理和图像增强之类的媒体操作的媒体流水线316。

在一些实施例中，媒体流水线316包括固定功能或可编程逻辑单元以便代替、或代表视频编解码器引擎306来执行一种或多种专业的媒体操作，诸如，视频解码加速、视频解交织、以及视频编码加速。在一些实施例中，媒体流水线316附加地包括用于生成供在3D/媒体子系统315上执行的线程的线程生成单元。所生成的线程对3D/媒体子系统315中所包括的一个或多个图形执行单元执行对媒体操作的计算。

在一些实施例中，3D/媒体子系统315包括用于执行由3D流水线312和媒体流水线316生成的线程的逻辑。在一个实施例中，流水线向3D/媒体子系统315发送线程执行请求，该3D/媒体子系统包括用于仲裁并将各请求分派到可用的线程执行资源的线程分派逻辑。执行资源包括用于处理3D和媒体线程的图形执行单元阵列。在一些实施例中，3D/媒体子系统315包括用于线程指令和数据的一个或多个内部高速缓存。在一些实施例中，子系统还包括用于在线程之间共享数据并用于存储输出数据的共享存储器，包括寄存器和可寻址存储器。

3D/媒体处理

图4是根据一些实施例的图形处理器的图形处理引擎410的框图。在一个实施例中，GPE 410是图3中所示出的GPE 310的一个版本。图4的具有与本文中任何其他附图的元件相同的附图标记(或名称)的元件能以与在本文中其他地方描述的方式类似的任何方式进行操作或起作用，但不限于此。

在一些实施例中，GPE 410与命令流转化器(command streamer)403耦合，该命令流转化器403将命令流提供至GPE 3D和媒体流水线412、416。在一些实施例中，命令流转化器403耦合至存储器，该存储器可以是系统存储器、或者内部高速缓存存储器和共享高速缓存存储器中的一者或多者。在一些实施例中，命令流转化器403从存储器接收命令，并且将这些命令发送至3D流水线412和/或媒体流水线416。这些命令是从环形缓冲器中取出的指示，该环形缓冲器存储用于3D和媒体流水线412、416的命令。在一个实施例中，环形缓冲器可以附加地包括存储多批多个命令的批命令缓冲器。3D和媒体流水线412、416通过以下方式来处理命令：经由相应流水线内的逻辑来执行操作；或将一个或多个执行线程分派给执行单元阵列414。在一些实施例中，执行单元阵列414是可缩放的，以使得该阵列包括基于GPE 410的目标功率和性能水平的可变数量的执行单元。在一些实施例中，采样引擎430与存储器(例如，高速缓存存储器或系统存储器)以及执行单元阵列414耦合。在一些实施例中，采样引擎430提供用于执行单元阵列414的存储器访问机制，该存储器访问机制允许执行阵列414从存储器读取图形和媒体数据。在一些实施例中，采样引擎430包括用于为媒体执行专业图像采样操作的逻辑。

在一些实施例中，采样引擎430中的专业媒体采样逻辑包括去噪/解交织模块432、运动估计模块434以及图像缩放和过滤模块436。在一些实施例中，去噪/解交织模块432包括用于对经解码的视频数据执行去噪或解交织算法中的一者或多者的逻辑。解交织逻辑将经交织的视频内容的交替场(alternating field)组合为单个视频帧。去噪逻辑降低或移除来自视频和图像数据的数据噪声。在一些实施例中，去噪逻辑和解交织逻辑是运动自适应的，并且基于在视频数据中检测到的运动量来使用空间或时域过滤。在一些实施例中，去噪/解交织模块432包括专用运动检测逻辑(例如，在运动估计引擎434内)。

在一些实施例中，运动估计引擎434通过对视频数据执行视频加速功能(诸如，运动向量估计和预测)来提供对视频操作的硬件加速。运动估计引擎确定描述图像数据在连续的视频帧之间的变换的运动向量。在一些实施例中，图形处理器媒体编解码器使用视频运动估计引擎434以在宏块层级上对视频执行操作，在宏块层级上对视频的操作否则对于利用通用处理器来执行可能是过于计算密集的。在一些实施例中，运动估计引擎434一般可用于图形处理器部件以辅助视频解码和处理功能，该视频解码和处理功能对视频数据内的运动的方向或幅度是敏感的或自适应于视频数据内的运动的方向或幅度。

在一些实施例中，图像缩放和过滤模块436执行图像处理操作以增强所生成的图像和视频的视觉质量。在一些实施例中，缩放和过滤模块436在将数据提供至执行单元阵列414之前的采样操作期间处理图像和视频数据。

在一些实施例中，GPE 410包括数据端口444，该数据端口444为图形子系统提供用于访问存储器的附加机制。在一些实施例中，数据端口444促进用于包括以下各项的操作的存储器访问：渲染目标写入、恒定缓冲器读取、抓取存储器空间读取/写入，以及媒体表面访问。在一些实施例中，数据端口444包括用于对存储器的访问进行高速缓存的高速缓存存储器空间。高速缓存存储器可以是单个数据高速缓存，或者可被分离成用于经由数据端口来访问存储器的多个子系统的多个高速缓存(例如，渲染缓冲器高速缓存、恒定缓冲器高速缓存等)。在一些实施例中，在执行单元阵列414中的执行单元上执行的线程通过经由数据分配互连交换消息来与数据端口通信，该数据分配互连耦合GPE410的子系统中的每个子系统。

执行单元

图5是图形处理器500的另一实施例的框图。图5的具有与本文中的任何其他附图的元件相同的附图标记(或名称)的元件能以与在本文中其他地方描述的方式类似的任何方式进行操作或起作用，但不限于此。

在一些实施例中，图形处理器500包括环形互连502、流水线前端504、媒体引擎537和图形核580A-580N。在一些实施例中，环形互连502将图形处理器耦合至其他处理单元，其他处理单元包括其他图形处理器或者一个或多个通用处理器核。在一些实施例中，图形处理器是集成在多核处理系统内的许多处理器中的一个。

在一些实施例中，图形处理器500经由环形互连502接收多批命令。传入的命令由流水线前端504中的命令流转化器503解释。在一些实施例中，图形处理器500包括用于经由(多个)图形核580A-580N来执行3D几何处理和媒体处理的可缩放执行逻辑。对于3D几何处理命令，命令流转化器503将命令供应至几何流水线536。对于至少一些媒体处理命令，命令流转化器503将命令供应至视频前端534，该视频前端534与媒体引擎537耦合。在一些实施例中，媒体引擎537包括用于视频和图像后处理的视频质量引擎(VQE)530以及用于提供硬件加速的媒体数据编码和解码的多格式编码/解码(MFX)533引擎。在一些实施例中，几何流水线536和媒体引擎537各自生成用于由至少一个图形核580A提供的线程执行资源的执行线程。

在一些实施例中，图形处理器500包括可缩放线程执行资源，这些可缩放线程执行资源以模块化核580A-580N(有时称为核片(core slice))为特征，这些模块化核各自具有多个子核550A-550N、560A-560N(有时称为核子片(core sub-slice))。在一些实施例中，图形处理器500可具有任何数量的图形核580A至580N。在一些实施例中，图形处理器500包括图形核580A，该图形核580A至少具有第一子核550A和第二核子核560A。在其他实施例中，图形处理器是具有单个子核(例如，550A)的低功率处理器。在一些实施例中，图形处理器500包括多个图形核580A-580N，每一个图形核都包括第一子核550A-550N的集合以及第二子核560A-560N的集合。第一子核550A-550N的集合中的每个子核至少包括执行单元552A-552N和媒体/纹理采样器554A-554N的第一集合。第二子核560A-560N的集合中的每一个子核至少包括执行单元562A-562N和采样器564A-564N的第二集合。在一些实施例中，每个子核550A-550N、560A-560N共享共享资源570A-570N的集合。在一些实施例中，共享资源包括共享高速缓存存储器和像素操作逻辑。其他共享资源也可被包括在图形处理器的各实施例中。

图6示出线程执行逻辑600，该线程执行逻辑600包括在GPE的一些实施例中采用的处理元件的阵列。图6的具有与本文中任何其他附图的元件相同的附图标记(或名称)的元件能以与在本文中其他地方描述的方式类似的任何方式进行操作或起作用，但不限于此。

在一些实施例中，线程执行逻辑600包括像素着色器602、线程分派器604、指令高速缓存606、包括多个执行单元608A-608N的可缩放执行单元阵列、采样器610、数据高速缓存612和数据端口614。在一个实施例中，所包括的部件经由互连结构被互连，该互连结构链接至这些部件中的每个部件。在一些实施例中，线程执行逻辑600包括通过指令高速缓存606、数据端口614、采样器610和执行单元阵列608A-608N中的一者或多者而至存储器(诸如，系统存储器或高速缓存存储器)的一个或多个连接。在一些实施例中，每个执行单元(例如，608A)是能够为每个线程并行地执行多个同时线程并且处理多个数据元素的单独的向量处理器。在一些实施例中，执行单元阵列608A-608N包括任何数量的单独的执行单元。

在一些实施例中，执行单元阵列608A-608N主要用于执行“着色器”程序。在一些实施例中，阵列608A-608N中的执行单元执行包括对许多标准3D图形着色器指令的原生支持的指令集，从而使得以最小的转换执行来自图形库(例如，Direct 3D和OpenGL)的着色器程序。这些执行单元支持顶点和几何处理(例如，顶点程序、几何程序、顶点着色器)、像素处理(例如，像素着色器、片段着色器)以及通用处理(例如，计算和媒体着色器)。

执行单元阵列608A-608N中的每个执行单元对数据元素阵列进行操作。数据元素的数量是“执行大小”、或指令的通道数量。执行通道是执行数据元素访问、掩码、和指令内的流控制的逻辑单元。通道的数量可与针对特定的图形处理器的物理算术逻辑单元(ALU)或浮点单元(FPU)的数量无关。在一些实施例中，执行单元608A-608N支持整数和浮点数据类型。

执行单元指令集包括单指令多数据(SIMD)或单指令多线程(SIMT)指令。各种数据元素可作为紧缩数据类型存储在寄存器中，并且执行单元将基于元素的数据大小来处理各种元素。例如，当对256位宽的向量进行操作时，该256位的向量被存储在寄存器中，并且执行单元作为四个单独的64位紧缩数据元素(四字(QW)大小的数据元素)、八个单独的32位紧缩数据元素(双字(DW)大小的数据元素)、十六个单独的16位紧缩数据元素(字(W)大小的数据元素)、或三十二个单独的8位数据元素(字节(B)大小的数据元素)对向量进行操作。然而，不同的向量宽度和寄存器大小是可能的。

一个或多个内部指令高速缓存(例如，606)被包括在线程执行逻辑600中，以对用于执行单元的线程指令进行高速缓存。在一些实施例中，一个或多个数据高速缓存(例如，612)被包括，以对在线程执行期间的线程数据进行高速缓存。在一些实施例中，采样器610被包括，从而为3D操作提供纹理采样并且为媒体操作提供媒体采样。在一些实施例中，采样器610包括专业的纹理或媒体采样功能，以在向执行单元提供所采样的数据之前在采样过程中处理纹理或媒体数据。

在执行期间，图形和媒体流水线经由线程生成和分派逻辑向线程执行逻辑600发送线程发起请求。在一些实施例中，线程执行逻辑600包括本地线程分派器604，该本地线程分派器604仲裁来自图形和媒体流水线的线程发起请求，并且在一个或多个执行单元608A-608N上实例化所请求的线程。例如，几何流水线(例如，图5的536)将顶点处理、曲面细分(tessellation)或几何处理线程分派给线程执行逻辑600(图6)。在一些实施例中，线程分派器604还可以处理来自执行着色器程序的运行时线程生成请求。

一旦一组几何对象已经被处理并被光栅化成像素数据，像素着色器602就被调用，以进一步计算输出信息并且使得结果被写入到输出表面(例如，颜色缓冲器、深度缓冲器、模板印刷(stencil)缓冲器等)。在一些实施例中，像素着色器602计算各顶点属性的值，各顶点属性的这些值将跨光栅化的对象被内插。在一些实施例中，像素着色器602随后执行应用编程接口(API)供应的像素着色器程序。为了执行像素着色器程序，像素着色器602经由线程分派器604将线程分派至执行单元(例如，608A)。在一些实施例中，像素着色器602使用采样器610中的纹理采样逻辑来访问存储器中所存储的纹理图中的纹理数据。对纹理数据和输入几何数据的算术运算计算每个几何片段的像素颜色数据，或丢弃一个或多个像素而不进行进一步处理。

在一些实施例中，数据端口614提供存储器访问机制，以供线程执行逻辑600将经处理的数据输出至存储器以便在图形处理器输出流水线上进行处理。在一些实施例中，数据端口614包括或耦合至一个或多个高速缓存存储器(例如，数据高速缓存612)，从而对用于经由数据端口进行的存储器访问的数据进行高速缓存。

图7是图示出根据一些实施例的图形处理器指令格式700的框图。在一个或多个实施例中，图形处理器执行单元支持具有以多种格式的指令的指令集。实线框图示出一般被包括在执行单元指令中的组成部分，而虚线包括任选的或仅被包括在指令子集中的组成部分。在一些实施例中，所描述和图示的指令格式700是宏指令，因为它们是供应至执行单元的指令，这与从一旦指令被处理就进行的指令解码产生的微操作相对照。

在一些实施例中，图形处理器执行单元原生地支持采用128位指令格式710的指令。64位紧凑指令格式730可用于基于所选择的指令、多条指令选项和操作数数量的一些指令。原生的128位指令格式710提供对所有指令选项的访问，而一些选项和操作在64位指令格式730中受限。64位指令格式730中可用的原生指令根据实施例而不同。在一些实施例中，使用索引字段713中的一组索引值将指令部分地压缩。执行单元硬件基于索引值来引用一组压缩表，并使用压缩表输出来重构采用128位指令格式710的原生指令。

针对每种格式，指令操作码712限定执行单元要执行的操作。执行单元跨每个操作数的多个数据元素并行地执行每条指令。例如，响应于添加指令，执行单元跨标识纹理元素或图片元素的每个颜色通道执行同步添加操作。默认地，执行单元跨操作数的所有数据通道执行每条指令。在一些实施例中，指令控制字段714实现对某些执行选项的控制，这些执行选项诸如通道选择(例如，断言)以及数据通道排序(例如，混合)。针对128位指令710，执行大小字段716限制了将并行地执行的数据通道的数量。在一些实施例中，执行大小字段716不可用于64位紧凑指令格式730。

一些执行单元指令具有多达三个操作数，包括两个源操作数src0 720、src1 722和一个目的地718。在一些实施例中，执行单元支持双目的地指令，其中这些目的地中的一个是隐式的。数据操纵指令可以具有第三源操作数(例如，SRC2 724)，其中，指令操作码712确定源操作数的数量。指令的最后的源操作数可以是利用该指令传递的立即数(例如，硬编码的)值。

在一些实施例中，128位指令格式710包括访问/地址模式信息726，该访问/地址模式信息726指定例如是使用直接寄存器寻址模式还是间接寄存器寻址模式。当使用直接寄存器寻址模式时，由指令710中的位直接提供一个或多个操作数的寄存器地址。

在一些实施例中，128位指令格式710包括访问/地址模式字段726，该访问/地址模式字段726指定针对指令的地址模式和/或访问模式。在一个实施例中，访问模式用于限定针对指令的数据访问对齐。一些实施例支持包括16字节对齐访问模式和1字节对齐访问模式的访问模式，其中，访问模式的字节对齐确定指令操作数的访问对齐。例如，当处于第一模式时，指令710可将字节对齐的寻址用于源操作数和目的地操作数，并且当处于第二模式时，指令710可将16字节对齐的寻址用于所有的源操作数和目的地操作数。

在一个实施例中，访问/地址模式字段726的地址模式部分确定指令要使用直接寻址还是间接寻址。当使用直接寄存器寻址模式时，指令710中的位直接提供一个或多个操作数的寄存器地址。当使用间接寄存器寻址模式时，可基于指令中的地址寄存器值和地址立即数字段来计算一个或多个操作数的寄存器地址。

在一些实施例中，基于操作码712的位字段对指令进行分组从而简化操作码解码740。针对8位的操作码，位4、5、和6允许执行单元确定操作码的类型。所示出的确切的操作码分组仅为示例。在一些实施例中，移动和逻辑操作码组742包括数据移动和逻辑指令(例如，移动(mov)、比较(cmp))。在一些实施例中，移动和逻辑组742共享五个最高有效位(MSB)，其中移动(mov)指令采用0000xxxxb的形式，并且逻辑指令采用0001xxxxb的形式。流控制指令组744(例如，调用(call)、跳转(jmp))包括采用0010xxxxb形式(例如，0x20)的指令。混杂指令组746包括指令的混合，包括采用0011xxxxb形式(例如，0x30)的同步指令(例如，等待(wait)、发送(send))。并行数学指令组748包括采用0100xxxxb形式(例如，0x40)的按分量的算术指令(例如，加(add)、乘(mul))。并行数学组748跨数据通道并行地执行算术运算。向量数学组750包括采用0101xxxxb形式(例如，0x50)的算术指令(例如，dp4)。向量数学组对向量操作数执行算术运算，诸如，点积计算。

图形流水线

图8是图形处理器800的另一实施例的框图。图8的具有与本文中任何其他附图中的元件相同的附图标记(或名称)的元件能以与在本文中其他地方描述的方式类似的任何方式进行操作或起作用，但不限于此。

在一些实施例中，图形处理器800包括图形流水线820、媒体流水线830、显示引擎840、线程执行逻辑850、以及渲染输出流水线870。在一些实施例中，图形处理器800是包括一个或多个通用处理核的多核处理系统内的图形处理器。图形处理器通过至一个或多个控制寄存器(未示出)的寄存器写入或者经由通过环形互连802发布至图形处理器800的命令而受控。在一些实施例中，环形互连802将图形处理器800耦合至其他处理部件，其他处理部件诸如其他图形处理器或通用处理器。来自环形互连802的命令由命令流转化器803解译，该命令流转化器803将指令供应至图形流水线820或媒体流水线830的单独部件。

在一些实施例中，命令流转化器803引导顶点获取器805的操作，该顶点获取器805从存储器读取顶点数据并执行由命令流转化器803提供的顶点处理命令。在一些实施例中，顶点获取器805将顶点数据提供给顶点着色器807，该顶点着色器807对每个顶点执行坐标空间变换和照明操作。在一些实施例中，顶点获取器805和顶点着色器807通过经由线程分派器831向执行单元852A、852B分派执行线程来执行顶点处理指令。

在一些实施例中，执行单元852A、852B是具有用于执行图形和媒体操作的指令集的向量处理器阵列。在一些实施例中，执行单元852A、852B具有专用于每个阵列或在多个阵列之间被共享的附加的L1高速缓存851。高速缓存可以被配置为数据高速缓存、指令高速缓存、或被分区以不同分区中包含数据和指令的单个高速缓存。

在一些实施例中，图形流水线820包括用于执行3D对象的硬件加速的曲面细分的曲面细分部件。在一些实施例中，可编程的外壳着色器811配置曲面细分操作。可编程域着色器817提供对曲面细分输出的后端评估。曲面细分器813在外壳着色器811的指示下进行操作，并且包含专用逻辑，该专用逻辑用于基于作为输入被提供至图形流水线820的粗糙的几何模型来生成详细的几何对象的集合。在一些实施例中，如果未使用曲面细分，则可以绕过曲面细分部件811、813、817。

在一些实施例中，完整的几何对象可以由几何着色器819经由被分派至所述执行单元852A、852B的一个或多个线程来处理、或者可以直接行进至剪辑器829。在一些实施例中，几何着色器对整个几何对象进行操作，而不是如在图形流水线的先前级中那样对顶点或顶点补片(patch))进行操作。如果禁用曲面细分，则几何着色器819从顶点着色器807接收输入。在一些实施例中，几何着色器819是可由几何着色器程序编程的，以便在曲面细分单元被禁用时执行几何曲面细分。

在光栅化之前，剪辑器829处理顶点数据。剪辑器829可以是固定功能剪辑器或者具有剪辑和几何着色器功能的可编程剪辑器。在一些实施例中，渲染输出流水线870中的光栅化器和深度测试部件873分派像素着色器，以将几何对象转换为它们的每像素表示。在一些实施例中，像素着色器逻辑被包括在线程执行逻辑850中。在一些实施例中，应用可绕过光栅化，并且经由流出单元823访问未光栅化的顶点数据。

图形处理器800具有允许数据和消息在处理器的主要部件之间传递的互连总线、互连结构或某个其他互连机制。在一些实施例中，执行单元852A、852B和(多个)相关联的高速缓存851、纹理和媒体采样器854、以及纹理/采样器高速缓存858经由数据端口856进行互连，以执行存储器访问并且与处理器的渲染输出流水线部件进行通信。在一些实施例中，采样器854、高速缓存851、858以及执行单元852A、852B各自都具有单独的存储器访问路径。

在一些实施例中，渲染输出流水线870包含光栅化器和深度测试部件873，该光栅化器和深度测试部件873将基于顶点的对象转换为相关联的基于像素的表示。在一些实施例中，渲染输出流水线870包括用于执行固定功能三角形和线光栅化的窗口器/掩蔽器单元。相关联的渲染高速缓存878和深度高速缓存879在一些实施例中也是可用的。像素操作部件877对数据执行基于像素的操作，然而在一些实例中，与2D操作(例如，利用混合的位块图像传递)相关联的像素操作由2D引擎841执行，或者在显示时间由显示控制器843使用重叠显示平面来代替。在一些实施例中，共享L3高速缓存875可用于所有的图形部件，从而允许在无需使用主系统存储器的情况下共享数据。

在一些实施例中，图形处理器媒体流水线830包括媒体引擎837和视频前端834。在一些实施例中，视频前端834从命令流转化器803接收流水线命令。在一些实施例中，媒体流水线830包括单独的命令流转化器。在一些实施例中，视频前端834在将命令发送至媒体引擎837之前处理媒体命令。在一些实施例中，媒体引擎837包括用于生成线程以用于经由线程分派器831分派至线程执行逻辑850的线程生成功能。

在一些实施例中，图形处理器800包括显示引擎840。在一些实施例中，显示引擎840在处理器800外部，并且经由环形互连802、或某个其他互连总线或结构与图形处理器耦合。在一些实施例中，显示引擎840包括2D引擎841和显示控制器843。在一些实施例中，显示引擎840包含能够独立于3D流水线而操作的专用逻辑。在一些实施例中，显示控制器843与显示设备(未示出)耦合，该显示设备可以是系统集成的显示设备(如在膝上型计算机中)、或者经由显示设备连接器附接的外部显示设备。

在一些实施例中，图形流水线820和媒体流水线830可被配置成用于基于多个图形和媒体编程接口执行操作，并且并非专用于任何一种应用编程接口(API)。在一些实施例中，图形处理器的驱动器软件将专用于特定图形或媒体库的API调用转换为可由图形处理器处理的命令。在一些实施例中，为来自Khronos Group的开放图形库(OpenGL)、开放计算语言(OpenCL)，来自微软公司的Direct3D库提供支持，或者可向OpenGL和D3D两者提供支持。还可为开源计算机视觉库(OpenCV)提供支持。如果可做出从未来API的流水线到图形处理器的流水线的映射，则具有兼容的3D流水线的未来API也将受到支持。

图形流水线编程

图9A是图示出根据一些实施例的图形处理器命令格式900的框图。图9B是图示出根据实施例的图形处理器命令序列910的框图。图9A中的实线框图示出一般被包括在图形命令中的组成成分，而虚线包括任选的或者仅被包括在图形命令的子集中的组成部分。图9A的示例性图形处理器命令格式900包括用于标识命令的目标客户端902、命令操作代码(操作码)904、以及用于命令的有关数据906的数据字段。一些命令中还包括子操作码905和命令大小908。

在一些实施例中，客户端902指定处理命令数据的图形设备的客户端单元。在一些实施例中，图形处理器命令解析器检查每个命令的客户端字段，以调整对命令的进一步处理，并将命令数据路由至合适的客户端单元。在一些实施例中，图形处理器客户端单元包括存储器接口单元、渲染单元、2D单元、3D单元、和媒体单元。每个客户端单元具有对命令进行处理的相应的处理流水线。一旦命令被客户端单元接收到，客户端单元就读取操作码904以及子操作码905(如果存在)，从而确定要执行的操作。客户端单元使用数据字段906中的信息来执行命令。针对一些命令，期望显式的命令大小908来指定命令的大小。在一些实施例中，命令解析器基于命令操作码自动地确定命令中的至少一些命令的大小。在一些实施例中，经由双字的倍数使命令对齐。

图9B中的流程图示出了示例性图形处理器命令序列910。在一些实施例中，以图形处理器的实施例为特征的数据处理系统的软件或固件使用所示出的命令序列的版本来启动、执行并终止图形操作集合。仅出于示例性目的示出并描述了样本命令序列，因为实施例并不限于这些特定命令，也不限于此命令序列。而且，所述命令可以作为批量命令以命令序列被发布，以使得图形处理器将以至少部分同时的方式处理命令序列。

在一些实施例中，图形处理器命令序列910可开始于：流水线转储清除命令912，以使得任一活跃的图形流水线完成该流水线的当前未决的命令。在一些实施例中，3D流水线922和媒体流水线924不同时进行操作。执行流水线转储清除，以使得活跃的图形流水线完成任何未决的命令。响应于流水线转储清除，用于图形处理器的命令解析器将暂停命令处理，直到活跃的绘图引擎完成未决的操作并且相关的读高速缓存被无效。任选地，渲染高速缓存中被标记为‘脏’的任何数据可以被转储清除到存储器。在一些实施例中，流水线转储清除命令912可以用于流水线同步或者用在将图形处理器置于低功率状态之前。

在一些实施例中，当命令序列需要图形处理器在流水线之间显式地切换时，使用流水线选择命令913。在一些实施例中，除非上下文是发布用于这两条流水线的命令，否则在发布流水线命令之前，在执行上下文中仅需要一次流水线选择命令913。在一些实施例中，在经由流水线选择命令913的流水线切换之前正好需要流水线转储清除命令912。

在一些实施例中，流水线控制命令914配置用于操作的图形流水线，并且用于对3D流水线922和媒体流水线924进行编程。在一些实施例中，流水线控制命令914配置用于活跃流水线的流水线状态。在一个实施例中，流水线控制命令914用于流水线同步，并且用于在处理批量命令之前清除来自活跃的流水线内的一个或多个高速缓存存储器的数据。

在一些实施例中，用于返回缓冲器状态916的命令用于配置返回缓冲器的集合以供相应的流水线写入数据。一些流水线操作需要分配、选择、或配置一个或多个返回缓冲器，在处理期间，所述操作将中间数据写入到该一个或多个返回缓冲器中。在一些实施例中，图形处理器还使用一个或多个返回缓冲器以存储输出数据并且执行跨线程通信。在一些实施例中，配置返回缓冲器状态916包括选择用于流水线操作集合的返回缓冲器的大小和数量。

命令序列中的剩余命令基于用于操作的活跃的流水线而不同。基于流水线判定920，命令序列被定制用于以3D流水线状态930开始的3D流水线922、或者开始于媒体流水线状态940的媒体流水线924。

用于3D流水线状态930的命令包括用于顶点缓冲器状态、顶点元素状态、常量颜色状态、深度缓冲器状态、以及有待在处理3D图元命令之前配置的其他状态变量的3D状态设置命令。这些命令的值至少部分地基于使用中的特定3D API来确定。在一些实施例中，如果将不使用某些流水线元件，则3D流水线状态930命令还能够选择性地禁用或绕过这些特定的流水线元件。

在一些实施例中，3D图元932命令用于提交待由3D流水线处理的3D图元。经由3D图元932命令传递给图形处理器的命令和相关联参数将被转发到图形流水线中的顶点获取功能。顶点获取功能使用3D图元932命令数据来生成顶点数据结构。顶点数据结构被存储在一个或多个返回缓冲器中。在一些实施例中，3D图元932命令用于经由顶点着色器对3D图元执行顶点操作。为了处理顶点着色器，3D流水线922将着色器执行线程分派至图形处理器执行单元。

在一些实施例中，经由执行934命令或事件来触发3D流水线922。在一些实施例中，寄存器写入触发命令执行。在一些实施例中，经由命令序列中的‘前进’(‘go’)或‘踢除’(‘kick’)命令来触发执行。在一个实施例中，使用流水线同步命令来触发命令执行，以对通过图形流水线的命令序列进行转储清除。3D流水线将针对3D图元来执行几何处理。一旦完成操作，则对所得到的几何对象进行光栅化，并且像素引擎对所得到的像素进行着色。对于那些操作，还可以包括用于控制像素着色和像素后端操作的附加命令。

在一些实施例中，当执行媒体操作时，图形处理器命令序列910跟随媒体流水线924路径。一般地，针对媒体流水线924进行编程的具体用途和方式取决于待执行的媒体或计算操作。在媒体解码期间，特定的媒体解码操作可被卸载到媒体流水线。在一些实施例中，还可绕过媒体流水线，并且可使用由一个或多个通用处理核提供的资源来整体地或部分地执行媒体解码。在一个实施例中，媒体流水线还包括用于通用图形处理器单元(GPGPU)操作的元件，其中，图形处理器用于使用计算着色器程序来执行SIMD向量运算，该计算着色器程序与渲染图形图元不是显式地相关的。

在一些实施例中，以与3D流水线922相似的方式对媒体流水线924进行配置。将用于配置媒体流水线状态940的一组命令分派或放置到命令队列中，在媒体对象命令942之前。在一些实施例中，用于媒体流水线状态的命令940包括用于配置媒体流水线元件的数据，这些媒体流水线元件将用于处理媒体对象。这包括用于在媒体流水线内配置视频解码和视频编码逻辑的数据，诸如，编码或解码格式。在一些实施例中，用于媒体流水线状态的命令940还支持将一个或多个指针用于包含批量的状态设置的“间接”状态元件。

在一些实施例中，媒体对象命令942将指针供应至媒体对象以用于由媒体流水线进行处理。媒体对象包括存储器缓冲器，该存储器缓冲器包含待处理的视频数据。在一些实施例中，在发布媒体对象命令942之前，所有的媒体流水线状态必须是有效的。一旦流水线状态被配置并且媒体对象命令942被排队，则经由执行944命令或等效的执行事件(例如，寄存器写入)来触发媒体流水线924。随后可通过由3D流水线922或媒体流水线924提供的操作对来自媒体流水线924的输出进行后处理。在一些实施例中，以与媒体操作类似的方式来配置和执行GPGPU操作。

图形软件架构

图10图示出根据一些实施例的用于数据处理系统1000的示例性图形软件架构。在一些实施例中，软件架构包括3D图形应用1010、操作系统1020、以及至少一个处理器1030。在一些实施例中，处理器1030包括图形处理器1032以及一个或多个通用处理器核1034。图形应用1010和操作系统1020各自在数据处理系统的系统存储器1050中执行。

在一些实施例中，3D图形应用1010包含一个或多个着色器程序，该一个或多个着色器程序包括着色器指令1012。着色器语言指令可以采用高级着色器语言，诸如，高级着色器语言(HLSL)或OpenGL着色器语言(GLSL)。应用还包括可执行指令1014，该可执行指令1014采用适合用于由(多个)通用处理器核1034执行的机器语言。应用还包括由顶点数据限定的图形对象1016。

在一些实施例中，操作系统1020是来自微软公司的操作系统、专用类UNIX操作系统、或使用Linux内核的变体的开源类UNIX操作系统。操作系统1020可以支持图形API 1022，诸如，Direct3D API或OpenGL API。当Direct3D API正在使用时，操作系统1020使用前端着色器编译器1024以将采用HLSL的任何着色器指令1012编译成较低级的着色器语言。编译可以是即时(JIT)编译，或者应用可以执行着色器预编译。在一些实施例中，在对3D图形应用1010进行编译期间，将高级着色器编译成低级着色器。

在一些实施例中，用户模式图形驱动器1026包含后端着色器编译器1027，该后端着色器编译器1027用于将着色器指令1012转换为硬件专用的表示。当OpenGL API正在使用时，将采用GLSL高级语言的着色器指令1012传递至用户模式图形驱动器1026以用于编译。在一些实施例中，用户模式图形驱动器1026使用操作系统内核模式功能1028来与内核模式图形驱动器1029进行通信。在一些实施例中，内核模式图形驱动器1029与图形处理器1032进行通信以分派命令和指令。

IP核实现

至少一个实施例的一个或多个方面可以由存储在机器可读介质上的表示性代码实现，该机器可读介质表示和/或限定集成电路(诸如，处理器)内的逻辑。例如，机器可读介质可包括表示处理器内的各个逻辑的指令。当由机器读取时，指令可使机器制造用于执行本文中所描述的技术的逻辑。此类表示(称为“IP核”)是集成电路的逻辑的可重复使用单元，这些可重复使用单元可以作为对集成电路的结构进行描述的硬件模型而被存储在有形的机器可读介质上。可将该硬件模型供应给各消费者或制造设施，这些消费者或制造设施将该硬件模型加载在制造集成电路的制造机器上。可制造集成电路，以使得电路执行与本文中所描述的实施例中的任一实施例相关联地描述的操作。

图11是图示出根据实施例的可以用于制造集成电路以执行操作的IP核开发系统1100的框图。IP核开发系统1100可用于生成可以并入到更大的设计中或用于构建整个集成电路(例如，SOC集成电路)的模块化、可重复使用的设计。设计设施1130可以采用高级编程语言(例如，C/C++)来生成对IP核设计的软件仿真1110。软件仿真1110可以用于使用仿真模型1112来设计、测试并验证IP核的行为。仿真模型1112可以包括功能、行为和/或时序仿真。然后可从仿真模型1112创建或合成寄存器传输级(RTL)设计1115。RTL设计1115是对硬件寄存器之间的数字信号的流动进行建模的集成电路(包括使用建模的数字信号执行的相关联的逻辑)的行为的抽象。除了RTL设计1115之外，还可以创建、设计或合成处于逻辑级或晶体管级的较低层级的设计。由此，初始设计和仿真的具体细节可有所不同。

可由设计设施将RTL设计1115或等效方案进一步合成为硬件模型1120，该硬件模型1120可采用硬件描述语言(HDL)或物理设计数据的某种其他表示。可以进一步仿真或测试HDL以验证IP核设计。可使用非易失性存储器1140(例如，硬盘、闪存、或任何非易失性存储介质)来存储IP核设计以用于递送至第3方制造设施1165。替代地，可以通过有线连接1150或无线连接1160来传输(例如，经由互联网)IP核设计。制造设施1165随后可制造至少部分地基于IP核设计的集成电路。所制造的集成电路可以被配置成用于执行根据本文中所描述的至少一个实施例的操作。

示例性芯片上系统集成电路

图12-图14图示出根据本文中所描述的各实施例的可使用一个或多个IP核来制造的示例性集成电路和相关联的图形处理器。除了所图示的之外，还可包括其他逻辑和电路，包括附加的图形处理器/核、外围接口控制器或通用处理器核。

图12是图示出根据实施例的可使用一个或多个IP核来制造的示例性芯片上系统集成电路1200的框图。示例性集成电路1200包括一个或多个应用处理器1205(例如，CPU)、至少一个图形处理器1210，并且可附加地包括图像处理器1215和/或视频处理器1220，其中的任一项都可以是来自相同的或多个不同的设计设施的模块化IP核。集成电路1200包括外围或总线逻辑，该外围或总线逻辑包括USB控制器1225、UART控制器1230、SPI/SDIO控制器1235和I²S/I²C控制器1240。另外，集成电路可以包括显示设备1245，该显示设备1245耦合至高清晰度多媒体接口(HDMI)控制器1250和移动产业处理器接口(MIPI)显示接口1255中的一个或多个。可由闪存子系统1260(包括闪存和闪存控制器)来提供存储。可经由存储器控制器1265来提供存储器接口以访问SDRAM或SRAM存储器设备。另外，一些集成电路附加地包括嵌入式安全引擎1270。

图13是图示出根据实施例的可使用一个或多个IP核来制造的芯片上系统集成电路的示例性图形处理器1310的框图。图形处理器1310可以是图12的图形处理器1210的变体。图形处理器1310包括顶点处理器1305以及一个或多个片段处理器1315A1315N(例如，1315A、1315B、1315C、1315D至1315N-1和1315N)。图形处理器1310可以经由分开的逻辑执行不同的着色器程序，以使得顶点处理器1305被优化成执行用于顶点着色器程序的操作，而一个或多个片段处理器1315A-1315N执行用于片段或像素着色器程序的片段(例如，像素)着色操作。顶点处理器1305执行3D图形流水线的顶点处理级，并生成图元和顶点数据。(多个)片段处理器1315A-1315N使用由顶点处理器1305生成的图元和顶点数据来产生显示在显示设备上的帧缓冲器。在一个实施例中，(多个)片段处理器1315A-1315N被优化成执行如提供用于OpenGL API中的片段着色器程序，片段处理器1315A-1315N可用于执行与如提供用于Direct 3D API中的像素着色器程序类似的操作。

图形处理器1310附加地包括一个或多个存储器管理单元(MMU)1320A-1320B、(多个)高速缓存1325A-1325B和(多个)电路互连1330A-1330B。一个或多个MMU 1320A-1320B提供用于图形处理器1310的虚拟到物理地址映射，包括用于顶点处理器1305和/或(多个)片段处理器1315A-1315N的虚拟到物理地址映射，除了存储在一个或多个高速缓存1325A-1325B中的顶点或图像/纹理数据之外，顶点处理器1305和/或(多个)片段处理器1315A-1315N还可引用存储在存储器中的顶点或图像/纹理数据。在一个实施例中，一个或多个MMU1320A-1320B可与系统内的其他MMU同步，以使得每个处理器1205-1220可以参与共享或统一虚拟存储器系统，其他MMU包括与图12的一个或多个应用处理器1205、图像处理器1215和/或视频处理器1220相关联的一个或多个MMU。根据实施例，一个或多个电路互连1330A-1330B使得图形处理器1310能够经由SoC的内部总线或经由直接连接与SoC内的其他IP核接口连接。

图14是图示出根据实施例的可使用一个或多个IP核来制造的芯片上系统集成电路的附加示例性图形处理器1410的框图。图形处理器1410可以是图12的图形处理器1210的变体。图形处理器1410包括图13的集成电路1300的一个或多个MMU 1320A-1320B、(多个)高速缓存1325A-1325B和(多个)电路互连1330A-1330B。

图形处理器1410包括一个或多个着色器核1415A-1415N(例如，1415A、1415B、1415C、1415D、1415E、1415F至1415N-1和1415N)，该一个或多个着色器核1415A-1415N提供统一着色器核架构，在该统一着色器核架构中，单个核或单类型的核可以执行所有类型的可编程着色器代码，包括用于实现顶点着色器、片段着色器和/或计算着色器的着色器程序代码。存在的着色器核的确切数量在各实施例和各实现方式之间可以有所不同。另外，图形处理器1410包括核间任务管理器1405，该核间任务管理器1405充当线程分派器以将执行线程分派给一个或多个着色器核1415A-1415N。图形处理器1410还包括分块单元(tilingunit)，该分块单元1418用于加速用于基于图块的渲染的分块操作，在用于基于图块的渲染的分块操作中，对场景的渲染操作被细分在图像空间中。基于块的渲染可用于利用场景内的局部空间一致性，或优化内部高速缓存的使用。

预设图形处理器内的分级式深度逻辑

本文描述的实施例将基于CPU或向量处理器的软件遮挡剔除算法与硬件分级式深度实施方式组合以实现异构分级式深度处理的高效实施方式。在一个实施例中，诸如SIMD使能中央处理单元等向量处理器或向量协处理器使用掩蔽软件遮挡剔除算法来执行第一遮挡剔除轮次。然后，使用在软件遮挡剔除轮次期间生成的深度数据来预设图形处理器的分级式深度单元(也被称为分级式Z单元)，使得图形处理器的分级式深度单元能够针对帧来执行附加深度剔除，而不需要重新生成分级式深度数据。

虽然存在尝试从先前帧重新投影深度信息的现有提议，但是这些技术仅在帧之间的移动适度时才起作用。另外，仍然需要启发式法来填补由于丢失数据而存在的任何漏洞。相反，本文描述的实施例组合了多个处理器的处理能力，并且当在包括共享存储器的异构处理系统中实施时可能是特别有效的。然而，不需要共享存储器，并且可以使用一个或多个分立的处理节点(例如，分立GPU或集成众核处理器)来实施实施例。

用于图形硬件的掩蔽分级式深度剔除

本文描述的实施例的一个方面包括被配置成执行掩蔽分级式深度剔除的图形处理逻辑。一个实施例提供了利用分层深度表示的分级式深度剔除逻辑，其中，每样本或每像素掩码指示每样本或像素属于哪个层。与利用延迟反馈回路的现有分级式深度单元实施方式相比，所述逻辑利用了前馈算法。

图15是一组框图，展示了根据实施例的光栅化流水线的不同实施方式。3D API规范1500的表示示出了光栅化器1502、片段着色器1504和深度测试单元1506的简化概述。当经由渲染流水线处理三角形1501序列时，逐渐更新深度和颜色缓冲器。所述三角形1501序列在被写入颜色缓冲器1508之前由光栅化器1502光栅化、由片段着色器1504着色、并且由深度测试单元1506剔除。对于每个样本，在假设使用“小于”深度测试的情况下，将最接近三角形的深度与其颜色一起存储。对于本领域技术人员而言，这可以被推广到任何深度测试。这些单元的表示与OpenGL和DirectX API规范一致，尽管在一些实施方式中，片段着色器1504被称为像素着色器。

由于性能原因，实际硬件流水线可能不同于API规范1500的流水线，并且图15中还示出了硬件深度流水线1510的常见实施方式。硬件流水线1510包括与分级式Z(Hi-Z)单元1513耦合的粗糙光栅化器1512。粗糙光栅化器1512负责确定哪些样本与特定三角形重叠并且对图块的粒度进行处理，所述图块是一组W×H×D样本，其中，W和H是图块的宽度和高度并且D是每像素的样本的数量。针对每图块执行保守测试，以判定图块是否完全被覆盖、图块是否全部在三角形之外、或者图块是否与三角形部分重叠。与三角形仅部分重叠的图块需要每个样本覆盖测试。一种可能的优化是在Hi-Z单元1513之后放置每样本覆盖测试单元1520，因为Hi-Z单元1513可以在每样本覆盖测试发生之前移除或剔除图块，这可以改进每样本覆盖测试单元1520的性能。

Hi-Z单元1513被配置成在粗糙深度测试单元1514处使用粗糙深度测试来快速地丢弃(例如，剔除)或接受图块。每当明确确定整个样本组的深度测试结果时，粗糙深度测试单元1514接受或拒绝图块。为此目的，Hi-Z单元1513维持深度缓冲器(一般被称为粗糙深度缓冲器)的保守版本，所述保守版本包含采用Zmin和Zmax形式的每图块深度边界。在操作期间，粗糙深度缓冲器可以被存储在Hi-Z高速缓存1516中。当图块到达Hi-Z单元1513时，针对图块内的传入三角形的深度来计算保守边界，并且粗糙深度测试单元1514针对粗糙深度缓冲器测试边界。粗糙深度测试单元1514可以判定图块的传入三角形是通过、未通过还是不明确。可以剔除未通过图块。沿流水线向下发送通过图块和不明确图块以进行进一步处理。

在进行渲染时，在Hi-Z高速缓存1516中不断地更新粗糙深度缓冲器。可以分别使用前向Hi-Z更新模块1518和反馈Hi-Z更新模块1519来更新图块的Zmin和Zmax。前向Hi-Z更新模块1518可以计算图块的Zmin作为图块的Zmin和三角形的Zmin中的最小值。可以经由反馈Hi-Z更新模块1519来更新图块的Zmax。在深度单元1522中执行整个深度样本图块上的最大减少，并且可以通过反馈机制将结果发送回至Hi-Z单元1513。

深度单元1522通常通过针对存储在每样本深度缓冲器中的值单独地测试每个样本来对样本的图块进行处理。深度单元1522可以包括深度高速缓存1525。图块的大小可以与深度高速缓存1525中的高速缓存行关联。高速缓存行的大小由可以有效地流入和流出存储器的数据量来确定。因此，反馈Hi-Z更新模块1519的反馈机制可以在Hi-Z单元1513与深度单元1522的图块大小之间施加约束，使得对Hi-Z缓冲器中的图块的粒度执行最大减少操作，从而将粗糙深度缓冲器与常规深度缓冲器的图块大小约束为相同。

可以被集成到深度单元1522中的一个优化是早期深度测试模块1523，所述早期深度测试模块当被启用时在片段着色之前执行每样本深度测试，这降低对片段着色器1524的工作要求。可以由深度测试模块1526处理来自片段着色器1524的输出，这与API规范1500的深度测试1506部分一致。

当所展示的深度流水线1510实现对三角形1501序列的高性能深度操作时，本文描述的一些实施例包括改进的深度流水线1530，所述改进的深度流水线可以接近所展示的深度流水线1510的最佳情况性能，同时显著降低总操作带宽要求。所述改进的深度流水线1530提供用于仅使用前向更新来更新粗糙深度缓冲器的机制，从而移除了对反馈机制的需求。在一个实施例中，可以使用关于当前三角形的信息以流方式执行这种更新，而无需使用三角形缓冲或渲染历史。

改进的深度流水线1530包括与更新的Hi-Z单元1533耦合的每样本光栅化器1532，所述更新的Hi-Z单元包括掩蔽粗糙深度测试模块1534、掩蔽Hi-Z更新模块1538、和Hi-Z高速缓存1536。Hi-Z单元1533通常被配置成将尽可能多的深度处理通信限制在Hi-Z单元1533内。改进的深度流水线1530在Hi-Z单元1533之外的部分(诸如，深度单元1522)可以类似于传统的深度流水线1510。然而，在一个实施例中，可以使用不执行每样本覆盖确定的z插值模块1540。

可以使用特定Hi-Z表示来改进深度处理可以被限制到Hi-Z单元的程度。在这种表示中，两个Zmax值(例如，Zmax0和Zmax1)与每样本一位(或l x MSAA的像素)掩码组合使用，以指示样本或像素是否与Zmax0或Zmax1相关联。实施例还可以提供对多于2层的支持。

在一个实施例中，每样本栅极化器1532向计算三角形的Zmin和Zmax的掩蔽粗糙深度测试模块1534提供三角形和相关覆盖掩蔽。执行每个层的三角形Zmin和Zmax与Zmin和Zmax之间的间隔重叠测试。可以使用简单的逐位运算由三角形的覆盖掩码和选择掩码来构造聚合的每样本通过和未通过掩码。只有不存在于通过掩码或未通过掩码中的样本才需要精确的深度测试。以下清单1中给出了如何针对‘小于’测试执行粗糙深度测试的示例性伪代码：

清单1：执行粗糙深度测试

可以在每样本覆盖测试之前执行粗糙测试的替代版本。在以下清单2中示出了这种替代版本。与清单1中示出的粗糙测试版本相比，测试的替代版本没有考虑覆盖。然而，相对于以上清单1的粗糙测试，由替代版本生成的剔除率通常是可接受的。

清单2：执行不具有覆盖掩码的粗糙深度测试

除非所有样本都被掩蔽的粗糙深度测试模块1534剔除，否则掩蔽的Hi-Z更新模块1538更新粗糙深度缓冲器。更新存储在Hi-Z高速缓存1536中的粗糙深度缓冲器，其方式为粗糙深度缓冲器保守地限定深度缓冲器的内容。可以以前向Hi-Z更新模块1518更新Zmin值的相同方式更新Zmin值，其中，图块的Zmin是图块的最小Zmin和三角形的Zmin中的最小值。为了更新Hi-Z缓冲器中的Zmax值和选择掩码数据，由Zmax0、Zmax1、和三角形表示的三个深度层被合并成两个层。

可以如下执行所述合并。首先，考虑属于层i并且还被发现与传入三角形重叠的单个样本S。使用小于深度测试，已知的是，在深度测试之后S的深度将最多是层i的Zmax和三角形的Zmax中的最小值(更接近值)。然后可以执行确定以确定样本属于哪个层，是先前分配的层还是传入三角形的层。然后，可以生成三个未重叠样本掩码，从而向每个样本所属的三个层Zmax0、Zmax1和Zmax三角形中的所述未覆盖样本掩码发信号。在对样本进行分类之后，如果存在不具有关联样本的任一层(例如，样本掩码对于某一层为空)，则可以将剩余的两个层写入粗糙深度缓冲器。如果在所有三个层中都有样本，则可以使用简单的基于距离的启发式法来选择应该合并哪些层，其中，基本假设是具有类似深度值的三角形可能是同一表面的一部分。可以计算所有层之间的距离并且可以使用最短距离来确定执行哪种合并操作。还可以使用逐位运算来合并两个最接近层的样本掩码以产生新选择掩码。在清单3和清单4中可以找到更新和合并函数的示例性伪代码。

清单3：更新粗糙深度缓冲器

清单3示出了如果层中的任一层都被覆写，则简单地更新粗糙缓冲器。然而，调用基于启发式法的合并(merge)函数来解决复杂的多层情境。在清单4中示出的合并函数将三层减少为二层并且更新了选择掩码。

清单4：合并启发式法

虽然展示了小于深度函数，但实施例不限于特定深度函数。一个实施例被配置成支持大于深度函数。对于大于深度函数，由两个Zmin值和一个Zmax值来表示图块。为每个粗糙深度缓冲器图块存储单个位，以指示当前正在使用哪个表示。如果图块与当前深度函数不匹配，则可以在粗糙深度缓冲器被更新之前转换所述图块。转换可以通过保守地交换最大值与最小值来执行。

掩蔽软件遮挡剔除

本文描述的实施例的一个方面包括处理逻辑，所述处理逻辑被配置成执行用于执行掩蔽软件遮挡剔除的算法。掩蔽软件遮挡剔除算法在软件中实施Zmax掩蔽Hi-Z单元逻辑的许多方面，所述软件被优化以使用由通用或专用处理器提供的SIMD或SIMT指令。示例性指令包括但不限于由高级向量扩展(AVX)的一个或多个版本提供至x86ISA的这些指令，但是这些技术不限于任何特定的ISA。例如，可以使用针对在SIMD架构上的执行而优化的软件或使用/>NEON指令的软件来实施实施例。

在一个实施例中，遮挡剔除逻辑被划分成两个主要过程(pass)。第一过程识别一组重要的大遮挡器网格、执行基本视锥体和背面剔除、并且然后将所有未剔除的三角形转换和栅格化成全分辨率深度缓冲器。然后通过计算每个像素图块的最大深度来减少深度缓冲器，这创建了一个级的分级式深度缓冲器。第二过程在软件中执行遮挡查询以确定哪些对象是可见的。每个潜在遮挡物的边界框是被剔除的视锥体，并且然后转换为屏幕空间以形成具有最小深度Z_框-最小的边界矩形。可以通过遍历边界矩形并针对存储在分级式深度缓冲器中的相关深度Z_{图块-最大}测试最小深度Z_框-最小来执行遮挡查询。如果Z_框-最小大于Z_{图块-最大}，则然后根据遮挡来对所述对象进行分类。在一个实施例中，如果软件遮挡剔除操作待与GPU上的渲染操作结合执行，则不需要执行第二过程的所有操作。相反，仅执行用于执行遮挡查询的Hi-Z数据。

在一个实施例中，软件遮挡算法被配置成执行掩蔽软件遮挡剔除。为了创建覆盖掩码，处理几何图元(例如，三角形)的每条边缘。示例性实施方式使用具有每寄存器、每通道有32位的8宽SIMD，使得能够并行处理8×32像素的图块。由实施例支持的精确图块大小可以基于处理器或支持的ISA的基础处理能力而变化。虽然一个实施例被配置成处理8×32像素的图块，但是可以支持更大或更小的图块大小。出于讨论的目的，将描述8×8像素图块并将其作为示例。

图16展示了根据实施例的通过掩蔽软件遮挡剔除生成的示例性位掩码。8×8像素图块1602被展示为由三角形图元1603覆盖。在一个实施例中，图块的每一位被初始化为一(例如，Obi)。然后将零从每个图块的边缘移入，直到接触图元的边缘，这为每个边缘创建了位掩码。经由逐位与(AND)组合针对图元的每个边缘生成的位掩码，以产生最终覆盖位掩码。

例如，可以通过将零从图块1602的左侧移入直到到达第一边缘1605而生成第零位掩码1604(位掩码0)。可以通过将零从图块1602的右侧移入直到到达第二边缘1607而生成第一位掩码1606(位掩码1)。可以通过将零从图块1602的右侧移入直到到达第三边缘1609而生成第二位掩码1608(位掩码2)。然而，在所展示的情况下，第三边缘离开图块，因此没有为第二位掩码1608设置零位。通过逐位与(AND)组合针对图元的每个边缘生成的位掩码，以产生作为覆盖位掩码的最终位掩码1610。计算图元的保守深度并与图块的Hi-Z记录合并。这是计算覆盖的一种方法。其他方法也是可能的。

用于将图元深度与Hi-Z记录合并的基于软件的合并启发式法类似于关于经由图形硬件为实施方式设计的掩蔽分级式深度剔除逻辑所描述的启发式法，其示例性伪代码在以上清单4中示出。在一个实施例中，使用了CPU优化合并启发式法。一般而言，可以基于将在其上执行软件遮挡剔除逻辑的主机处理器或处理系统来执行掩蔽软件遮挡剔除逻辑的各种优化，包括利用GPU与CPU或其他处理器之间的共享存储器系统的优化。

预设图形处理器内的分级式深度逻辑

在经由CPU对场景进行软件遮挡剔除期间生成的Hi-Z数据可用于预设GPU内的图形处理器上的分级式深度逻辑。预设图形处理器的分级式深度逻辑包括对分级式深度单元进行配置以从由用于场景的软件遮挡剔除逻辑生成的分级式深度缓冲器中读取分级式深度数据，而不是基于场景的光栅化生成单独的分级式深度数据。使用这种方法，图形处理器可以将Hi-Z缓冲器数据用于借助软件遮挡剔除预先提供的帧，而不是必须计算任何每像素/每样本深度。此外，图形处理器的光栅化器单元(例如，图15的每样本光栅化器1532)可以经由对Hi-Z单元进行遮挡查询和/或分级式深度测试来避免光栅化完全被遮挡的对象。在一个实施例中，Hi-Z缓冲器数据由Hi-Z单元进一步细化和更新，但是可以绕过对Hi-Z缓冲器的进一步处理。

在具有Hi-Z单元的传统图形处理器中，用于先前场景的Hi-Z数据在对随后的场景操作之前被清除。相反，图形处理器可以使用在对场景的软件遮挡剔除操作期间生成的Hi-Z数据来预设内部Hi-Z单元(例如，如图15中的Hi-Z单元1533)。然后可以使用图形处理器渲染场景，图形处理器已经由Hi-Z数据预设。然后，由于所提供的Hi-Z数据，图形处理器的渲染性能得以提高。首先，图形处理器将不必渲染Hi-Z缓冲器来确定深度数据，因为预先提供了用于场景的Hi-Z缓冲器数据。经由对Hi-Z单元进行遮挡查询和/或分级式深度测试的光栅化器(例如，图15的每样本光栅化器1532)然后可以绕过对完全被遮挡的对象的初始光栅化。

图17展示了根据实施例的使用经预设的分级式深度单元的渲染过程。示出了第一组场景数据1710，其中，场景图块1702包括第一对象1711(对象1)和第二对象1712(对象2)。将描述对单个图块(例如，图块1702)的操作，但是相同的过程通常应用于场景中的所有图块。

使用第一组场景数据1710执行软件遮挡剔除，在其期间生成图块的保守深度表示。所展示的深度表示为Zmax-mask(Zmax1704)表示，但可以基于软件遮挡剔除算法变化。例如，也可以使用最小-最大表示，尽管在软件中执行遮挡剔除时Zmax-mask表示可以产生更高的性能。所述表示关于全分辨率深度缓冲器应该是保守的，以便确保分级式测试总是产生正确的结果。

一旦完成软件遮挡剔除，存储在分级式深度缓冲器中的Hi-Z数据就可以对GPU是可用的。此数据可以经由共享存储器与内部GPU共享，或者可以通过I/O或接口总线传输至分立GPU。如由第二组场景数据1720展示的，可以使用图块1702的深度数据来初始化场景的GPU数据。例如，Zmax-mask(Zmax1704)数据可用于在渲染场景之前初始化由图形处理器的Hi-Z单元使用的Hi-Z缓冲器，而不是清除由先前场景生成的Hi-Z缓冲器。然后，Hi-Z单元可以进一步细化用于场景的Hi-Z数据，或者可以完全依赖于通过软件遮挡剔除操作生成的Hi-Z数据。

作为将Hi-Z缓冲器与GPU共享或通过I/O总线将Hi-Z缓冲器数据复制到GPU的替代方案，CPU(例如，经由图形驱动器)可以对每个图块渲染图块大小的四边形，其中，四边形仅覆盖图块并且具有与存储在由CPU生成的相应Hi-Z记录中的最大深度相对应的深度值。这个方法可能不那么高效并且可能难以使用Zmax-mask表示来执行，在一些实施例中，所述Zmax-mask表示是深度数据的更高效表示。

如果由软件遮挡剔除算法生成的Hi-Z记录的格式与由图形处理器的Hi-Z单元使用的Hi-Z记录相同，则可以直接共享或传输数据。如果格式不同，则可以执行转换。在各实施方式和实施例中，软件可以将Hi-Z记录转换成由图形处理器使用的格式。这可以由软件遮挡剔除逻辑或由与图形处理器相关联的图形驱动器来执行。可替代地，图形处理器可以被配置成以硬件方式转换Hi-Z记录。在一个实施例中，如果需要转换，则转换逻辑可以在Hi-Z缓冲器内的适当位置处执行转换。在一个实施例中，分配新的Hi-Z缓冲器并且所转换的数据被写入新的Hi-Z缓冲器。在转换之后，可以经由共享存储器或通过I/O总线上的数据传输将指向适当格式的Hi-Z缓冲器的指针发送至图形处理器。如果由软件遮挡剔除逻辑使用的Hi-Z记录格式与由图形处理器Hi-Z单元使用的格式相同，使得不需要转换，则可以实现最高性能。

当图形处理器开始渲染场景时，生成第三组场景数据1730。在渲染期间，已经使用由软件遮挡剔除逻辑生成的Hi-Z数据预设了图形处理器的Hi-Z单元，这意味着对于每个图块(例如，图块1702)，已经存在了图块的HiZ缓冲器数据(例如，Zmax1704)，从而给予Hi-Z更大的“遮挡力”、使得Hi-Z单元能够执行更有效的遮挡查询。在这种示例场景下，第二对象1732(对象2)完全遮挡了第一对象1731(对象1)。因此，对第一对象1731的遮挡查询将指示将不会为第一对象绘制样本。因此，第一对象1731可以被完全剔除并且光栅化器可以绕过对第一对象1731的光栅化。在一个实施例中，在光栅化期间，所述剔除由与Hi-Z单元一致的光栅化器来执行。在一个实施例中，所述剔除还可以由与Hi-Z单元一致的3D图形管线的几何着色器来执行，或者在一个实施例中，基于从第一场景数据1710生成的Hi-Z数据来执行。

当随后深度测试(例如，在片段着色器之前进行的早期深度测试)通过使用由软件遮挡剔除逻辑生成的Hi-Z数据来预设图形处理器的Hi-Z单元可以指示不应该渲染第一像素1731的样本或像素时，可以在渲染流水线中更早地剔除对象，从而进一步减少图形处理器执行的工作。

用于异构处理器的分级式深度剔除

本文描述的深度剔除操作可以用于在具有共享存储器的异构处理系统中实现异构分级式深度剔除。

图18是根据实施例的异构处理系统1800的框图。异构处理系统1800包括CPU 1802和GPU 1804。在一个实施例中，异构处理系统1800是其中CPU 1802和GPU 1804处于同一单个管芯上的芯片上系统集成电路。在一个实施例中，异构处理系统1800是其中CPU 1802、GPU 1804和存储器1806耦合在单个封装体内的封装体上系统集成电路。CPU 1802和GPU1804各自与存储器1806的单元耦合，所述存储器的单元在CPU 1802与GPU 1804之间共享。存储器1806可以存储在CPU 1802与GPU 1804之间共享的Hi-Z缓冲器1808(也被称为分级式深度缓冲器)。

CPU可以是适用于作为主系统处理器操作的任何类型的通用处理器，并且可以是包括多个处理器核的多核处理器，诸如，图1的(多个)处理器核102或如图2中的核202A至202N。GPU 1804包括一个或多个图形处理器、图形处理器核、和/或图形处理集群，并且可以包括如关于本文描述的任何图形处理器所描述的图形处理器逻辑。GPU 1804另外包括Hi-Z单元1805，所述Hi-Z单元可以是任何分级式深度单元，包括但不限于如图15中的Hi-Z单元1513或Hi-Z单元1533。Hi-Z单元1805可以访问存储在存储器1806中的Hi-Z缓冲器1808中的Hi-Z数据。如本文所描述的，Hi-Z缓冲器1808中的Hi-Z数据可以基于由在CPU 1802上执行的软件遮挡剔除逻辑生成的Hi-Z数据。在一个实施例中，软件遮挡剔除逻辑可以直接写入共享Hi-Z缓冲器1808，并且GPU的Hi-Z单元1805可以直接从存储器1806读取这种数据。如果启用来自Hi-Z单元1805的更新，则GPU也可以直接写入存储器1806中的Hi-Z缓冲器。在一个实施例中，在Hi-Z单元1805消耗数据之前，可以将写入共享Hi-Z缓冲器1808的数据转换为由Hi-Z单元1805使用的Hi-Z记录格式。

存储器1806可以是可以在CPU 1802和GPU 1804之间共享的任何存储器，包括共享系统存储器或共享本地存储器。例如并且在一个实施例中，存储器1806可以是嵌入式存储器模块，诸如，如图2中的嵌入式存储器模块218。在一个实施例中，存储器1806是可由CPU1802和GPU 1804直接寻址的系统存储器的一部分。在这种实施例中，CPU 1802和GPU 1804可以访问存储在Hi-Z缓冲器1808中的数据，而不需要CPU 1802与GPU 1804的对应地址空间之间的存储器复制。

虽然本文描述的技术可以被优化以在具有共享存储器的异构处理系统中使用，但实施例不限于这种系统，并且Hi-Z单元预设技术可以用于各种类型的处理系统，包括具有分立GPU和/或并行处理器的系统。

图19是根据实施例的处理系统1900的框图。处理系统1900类似于并且包括先前关于图1描述的处理系统100的部件，包括经由存储器控制器中枢116耦合的外部图形处理器112。可替代地，系统1900可以包括经由I/O控制器中枢130耦合的外部图形处理器，诸如，经由PCI快速(express)总线耦合的分立图形处理器。系统1900可以另外包括经由I/O控制器中枢130耦合的并行协处理器1912，诸如，经由PCI快速总线、或另一合适的I/O总线或互连耦合的集成众核并行协处理器。并行协处理器1912还可以是被配置成执行并行GPGPU操作的通用图形处理器。

在一个实施例中，处理系统1900可以被配置成在一个或多个处理器核107或并行协处理器1912上执行软件遮挡剔除逻辑。由软件遮挡剔除逻辑生成的Hi-Z数据可以在存储器和/或到存储器设备120的I/O总线上传输到Hi-Z缓冲器1922，所述Hi-Z缓冲器存储在对所述一个或多个处理器核107和/或并行协处理器1912可访问的存储器中。在一个实施例中，存储器还可由一个或多个内部图形处理器(例如，(多个)图形处理器108)或分立图形处理器(例如，外部图形处理器112)访问。然后，内部或外部图形处理器可以通过共享存储器映射或共享地址空间来访问Hi-Z缓冲器1922。可替代地，内部或外部图形处理器可以经由存储器复制访问Hi-Z缓冲器。可以经由存储器控制器中枢116和/或I/O控制器中枢130、及其相关联的和相应的存储器和/或I/O总线来执行存储器复制。

图20是利用异构处理器的分级式深度剔除的示例性渲染操作的展示。包括CPU2002、GPU 2004、和共享存储器2003的系统可以对场景执行交替渲染操作。CPU 2002和GPU2004可以经由至少一个存储器总线2008(诸如，图18中的)或者经由至少一个I/O总线2006(诸如，图19的潜在配置中的)耦合至共享存储器2003。

在对场景进行的一组示例性渲染操作中，CPU 2002可以执行(2012)对第一场景的遮挡剔除，而GPU 2004可以执行将不会从软件遮挡剔除中显著受益的一些渲染操作。例如，GPU 2004可以生成(2014)第一场景的阴影图。然后，CPU 2002可以将针对第一场景生成的Hi-Z数据传输(2022)至GPU，要么是通过经由I/O总线2006到映射视频存储器的一个或多个存储器写入，要么是通过以其他方式将Hi-Z数据写入在CPU 2002与GPU 2004之间共享的地址空间。在完成第一场景的阴影图的生成时，GPU 2004可以经由存储器总线2008或I/O总线2006中的一个或多个从CPU接收(2024)第一场景的Hi-Z数据。然后，GPU可以使用从CPU2002接收的Hi-Z数据来在GPU上渲染(2034)第一场景。

所展示的渲染操作是示例性的，并且异构处理系统可以被配置成使用如本文描述的Hi-Z预设来执行任何数量的并行渲染操作。

图21是流程图，展示了根据实施例的用于预设图形处理器内的分级式Z单元的逻辑2100。逻辑2100可以由处理系统执行，所述处理系统包括至少一个通用处理器或通用处理器核、和至少一个图形处理器或图形处理器核，诸如，但不限于图1、图18和图19的处理系统。

逻辑2100可以使处理系统使用通用并行处理器的并行处理逻辑对场景执行软件遮挡剔除，如2102处所示。并行处理器可以是具有SIMD或向量处理逻辑(诸如，但不限于支持x86 ISA的处理器的AVX(例如，AVX、AVX2等)指令的任何CPU或应用处理器。可替代地，可以使用/>SIMD或/>NEON指令、或通过适用于执行如本文所描述的每图块并行操作的各种指令集架构可获得的任何其他SIMD或向量指令来执行软件遮挡剔除。在一个实施例中，逻辑2100可以在并行处理器上执行完整的软件遮挡剔除操作，包括确定对待渲染的一个或多个对象的遮挡。然后可以从发送到图形处理器的对象集中剔除这些对象以进行渲染。可替代地，软件遮挡剔除逻辑可以绕过对场景对象的遮挡确定。

然后，逻辑2100可以使处理系统存储在软件遮挡剔除期间生成的分级式Z数据，如2104处所示。在一个实施例中，分级式Z数据存储在并行处理器(例如，CPU)与GPU的图形处理器之间共享的存储器中的分级式Z缓冲器中。在2106处，逻辑2100然后可以例如通过将指针传递至共享分级式Z缓冲器与图形处理器共享所生成的分级式Z数据。

逻辑2100例如通过在CPU上执行的图形驱动器然后可以使用在软件遮挡剔除期间生成的分级式Z数据来预设图形处理器内的分级式Z单元，如2108所示。然后，逻辑2100可以在预设分级式Z单元之后经由图形处理器渲染场景或场景的至少一部分，如2110处所示。

图22是根据实施例的用于将由软件遮挡剔除逻辑生成的分级式Z数据与图形处理器共享的逻辑2200的流程图。深度数据可以以各种方式表示，并且记录深度数据的方式可以变化。因此，可以将深度数据存储在若干可能的记录格式之一上。由于软件遮挡剔除算法可以使用不同的分级式Z记录格式作为图形处理器，因此分级式Z数据可能需要转换或转化。在一个实施例中，在执行软件遮挡剔除算法并生成分级式Z数据之后，在CPU上执行转换或转化。在一个实施例中，图形处理器可以被配置成将传入的分级式Z数据转换为适用于由图形处理器的分级式Z单元使用的格式。

逻辑2200操作包括确定由图形处理器支持的分级式Z记录格式，如2202处所示。此信息可以是已知的，或者可以经由对图形处理器的查询来确定。例如，可以提供API以使图形处理器的查询能够确定支持的分级式Z记录格式。一旦确定了格式，逻辑2200就可以将由图形处理器使用的分级式Z记录格式与由软件遮挡剔除算法生成的分级式Z记录格式进行比较，如2204处所示。

如果记录格式匹配，则可以在2205处进行确定。如果记录格式不匹配，则逻辑2200可以将分级式Z数据转换为支持的图形处理器格式，如2206处所示。在2206处转换之后，或者如果记录格式在2205处匹配，则逻辑2200可以使用本文描述的方法中的任何一种与图形处理器共享分级式Z数据，如2208处所示。

图23是根据实施例的包括图形处理器2304的计算设备2300的框图。计算设备2300可以是如图1中的数据处理系统100等计算设备。计算设备2300还可以是或可以包括在如机顶盒(例如，基于互联网的有线电视机顶盒等)等通信设备、基于全球定位系统(GPS)的设备等。计算设备2300还可以是移动计算设备或可以包括在移动计算设备中，所述移动计算设备如蜂窝电话、智能电话、个人数字助理(PDA)、平板计算机、膝上型计算机、电子阅读器、智能电视、电视平台、可穿戴设备(例如，眼镜、手表、手环、智能卡、珠宝、衣物等)、媒体播放器等。例如，在一个实施例中，计算设备2300包括移动计算设备，所述移动计算设备采用如芯片上系统(“SoC”或“SOC”)等将计算设备2300的各种硬件和/或软件部件集成在单个芯片上的集成电路(“IC”)。

计算设备2300包括图形处理器2304。图形处理器2304表示本文所描述的任何图形处理器。图形处理器包括一个或多个图形引擎、图形处理器核、以及如本文所描述的其他图形执行资源。这种图形执行资源可以呈现为各种形式，包括但不限于执行单元、着色器引擎、片段处理器、顶点处理器、流式多处理器、图形处理器集群或适合于处理图形资源和图像资源的任何计算资源集合。

在一个实施例中，图形处理器2304包括高速缓存2314，所述高速缓存可以是单个高速缓存或分成多个高速缓冲存储器片段，包括但不限于任何数量的L1、L2、L3或L4高速缓存、渲染高速缓存、深度高速缓存、采样器高速缓存和/或着色器单元高速缓存。在一个实施例中，图形处理器2304包括深度单元2324、Hi-Z单元2334、着色器单元2344、和光栅化单元2354。图形处理器2304的Hi-Z单元2334可以使用如本文所描述的由遮挡剔除逻辑2321生成的Hi-Z数据来预设。

如所展示的，在一个实施例中，并且除了图形处理器2304之外，计算设备2300可以进一步包括任何数量和类型的硬件部件和/或软件组件，包括但不限于应用处理器2306、存储器2308以及输入/输出(I/O)源2310。应用处理器2306可以与如参照图3所示的硬件图形流水线交互以共享图形流水线功能。经处理的数据被存储在硬件图形流水线中的缓冲器中，并且状态信息被存储在存储器2308中。所产生的数据可以传送到显示控制器，以经由诸如图3的显示设备320等显示设备来输出。所述显示设备可以属于各种类型，诸如阴极光线管(CRT)、薄膜晶体管(TFT)、液晶显示器(LCD)、有机发光二极管(OLED)阵列等，并且可以被配置为经由图形用户界面向用户显示信息。

应用处理器2306可以包括一个或多个处理器，如图1的(多个)处理器102，并且可以是至少部分地用于执行计算设备2300的操作系统(OS)2302的中央处理单元(CPU)。OS2302可以用作计算设备2300的硬件资源和/或物理资源与一个或多个用户之间的接口。OS2302可以包括计算设备2300中的各种硬件设备的驱动器逻辑2322。驱动器逻辑2322可以包括图形驱动器逻辑2323，如图10的用户模式图形驱动器1026和/或内核模式图形驱动器1029。

设想的是，在一些实施例中，图形处理器2304可以作为应用处理器2306的一部分(比如物理CPU封装体的一部分)而存在，在这种情况下，存储器2308的至少一部分可以由应用处理器2306和图形处理器2304来共享，但是存储器2308的至少一部分可以专用于图形处理器2304，或者图形处理器2304可以具有单独的存储器存储设备。存储器2308可以包括缓冲器(例如，帧缓冲器)的预分配区域；然而，本领域普通技术人员应当理解，实施例不限于此，并且可以使用低级图形流水线可访问的任何存储器。存储器2308可以包括各种形式的随机存取存储器(RAM)(例如，SDRAM、SRAM等)，包括利用图形处理器2304来渲染桌面或3D图形场景的应用。如图1的存储器控制器中枢116等存储器控制器中枢可以访问存储器2308中的数据并且将其转发到图形处理器2304以便进行图形流水线处理。存储器2308可以对计算设备2300内的其他部件可用。例如，从计算设备2300的各种I/O源2310接收到的任何数据(例如，输入图形数据)都可以在其由软件程序或应用的实施方式中的一个或多个处理器(例如，应用处理器2306)操作之前临时排队进入存储器2308。类似地，软件程序确定应通过计算系统接口之一从计算设备2300发送到外部实体或应当存储到内部存储元件中的数据在其被传输或存储之前经常临时排队进入存储器2308。

I/O源可以包括如触摸屏、触摸面板、触摸板、虚拟或常规键盘、虚拟或常规鼠标、端口、连接器、网络设备等设备并且可以通过如图1中引用的输入/输出(I/O)控制中枢(ICH)130附接。另外，I/O源2310可以包括一个或多个I/O设备，所述一个或多个I/O设备实施为用于向计算设备2300(例如，网络适配器)传送数据和/或传送来自所述计算设备的数据；或者用于计算设备2300内的大规模非易失性存储设备(例如，硬盘驱动器)。包括字母数字及其他键的用户输入设备可以用于将信息和命令选择传送到图形处理器2304。另一类型的用户输入设备是用于将方向信息和命令选择传送至GPU并控制显示设备上的光标移动的光标控件，如鼠标、轨迹球、触摸屏、触摸板或光标方向键。可以采用计算设备2300的相机和麦克风阵列来观察手势、记录音频和视频并接收和发射视觉命令和音频命令。

被配置为网络接口的I/O源2310可以提供对网络的访问，所述网络诸如LAN、广域网(WAN)、城域网(MAN)、个域网(PAN)、蓝牙、云网络、蜂窝或移动网络(例如，第3代(3G)、第4代(4G)等)、内联网、互联网等。(多个)网络接口可以包括例如具有一个或多个天线的无线网络接口。(多个)网络接口还可以包括例如通过网络电缆与远程设备通信的有线网络接口，所述网络电缆可以是例如以太网电缆、同轴电缆、光缆、串行电缆或并行电缆。

(多个)网络接口可以例如通过遵循IEEE 802.11标准来提供对LAN的访问，和/或无线网络接口可以例如通过遵循蓝牙标准来提供对个域网的访问。还可以支持其他无线网络接口和/或协议，包括所述标准的先前版本以及后续版本。除了或代替经由无线LAN标准的通信，(多个)网络接口可以使用例如以下协议来提供无线通信：时分多址(TDMA)协议、全球移动通信系统(GSM)协议、码分多址(CDMA)协议和/或任何其他类型的无线通信协议。

应当理解，对于某些实施方式，比在上文中所描述的示例更少或更多地配备的系统可以是优选的。因此，取决于众多因素，如价格约束、性能要求、技术改进或其他情况，计算设备2300的配置可以随着实施方式而改变。示例包括但不限于：移动设备、个人数字助理、移动计算设备、智能电话、蜂窝电话、手持设备、单向寻呼机、双向寻呼机、消息收发设备、计算机、个人计算机(PC)、台式计算机、膝上型计算机、笔记本计算机、手持式计算机、平板计算机、服务器、服务器阵列或服务器场、web服务器、网络服务器、互联网服务器、工作站、小型计算机、大型计算机、超级计算机、网络设备、web设备、分布式计算系统、多处理器系统、基于处理器的系统、消费电子设备、可编程消费电子设备、电视、数字电视、机顶盒、无线接入点、基站、订户站、移动订户中心、无线电网络控制器、路由器、集线器、网关、桥接器、交换机、机器或上述各项的组合。

实施例可以被实施为以下各项中的任何一项或其组合：使用母板互连的一个或多个微芯片或集成电路、硬连线逻辑、由存储器设备存储且由微处理器执行的软件、固件、专用集成电路(ASIC)和/或现场可编程门阵列(FPGA)。以示例的方式，术语“逻辑”可以包括软件或硬件和/或软件和硬件的组合。

实施例可以被提供为例如计算机程序产品，所述计算机程序产品可以包括其上存储有机器可执行指令的一个或多个机器可读介质，所述机器可执行指令在由诸如计算机、计算机网络或其他电子设备等一个或多个机器执行时可以导致所述一个或多个机器执行根据在本文中所描述的实施例的操作。机器可读介质可以包括但不限于：软盘、光盘、CD-ROM(CD盘-只读存储器)以及磁光盘、ROM、RAM、EPROM(可擦除可编程只读存储器)、EEPROM(电可擦除可编程只读存储器)、磁卡或光卡、闪存、或者适用于存储机器可执行指令的其他类型非暂态机器可读介质。

此外，实施例可以作为计算机程序产品被下载，其中，可以经由通信链路(例如，调制解调器和/或网络连接)借助于实施在载波或其他传播介质中和/或由载波或其他传播介质调制的一个或多个数据信号将程序从远程计算机(例如，服务器)传送至进行请求的计算机(例如，客户端)。

以下条款和/或示例涉及特定实施例或其示例。可在一个或多个实施例中的任何地方使用示例中的细节。可以以各种方式将不同的实施例或示例的各种特征与所包括的一些特征以及被排除的其他特征组合以适应各种不同的应用。示例可以包括主题，所述主题如，方法；用于执行所述方法的动作的装置；包括指令的至少一种机器可读介质，所述指令当由机器执行时使所述机器执行所述方法的动作；或根据本文描述的实施例和示例的设备或系统。各部件可以是用于执行所描述的操作或功能的装置。

一个示例性实施例提供了一种存储有指令的非暂态机器可读介质，所述指令当由包括通用处理器和图形处理器的异构处理系统的一个或多个处理器执行时，使所述一个或多个处理器执行以下操作，包括：经由通用处理单元对场景执行遮挡剔除操作的至少一部分；存储通过所述遮挡剔除操作生成的分级式深度数据；与所述图形处理器共享所述分级式深度数据；使用所述分级式深度数据预设所述图形处理器的分级式深度单元；以及在填充所述分级式深度单元之后经由所述图形处理器来渲染所述场景的至少一部分。

在一个实施例中，将分级式深度数据与图形处理器共享另外包括：确定由图形处理器支持的第一分级式深度记录格式；将由图形处理器支持的第一分级式深度记录格式与由遮挡剔除操作生成的第二分级式深度记录格式进行比较；判定所述第一分级式深度记录格式是否与所述第二分级式深度记录格式相匹配；以及响应于确定所述第一分级式记录格式与所述第二分级式深度记录格式不相匹配，将所述第二分级式深度记录格式转换成所述第一分级式深度记录格式。

一个实施例提供了一种异构处理系统，所述异构处理系统包括：通用处理器，所述通用处理器包括用于对场景执行遮挡剔除操作并且生成分级式深度数据的并行处理逻辑；以及图形处理器，与所述通用处理器耦合，所述图形处理器包括被配置成执行分级式深度测试的分级式深度单元，所述图形处理器用于读取所述分级式深度数据并且在渲染所述场景之前预设所述分级式深度单元。

一个实施例提供了一种数据处理系统，所述数据处理系统包括：图形处理器，所述图形处理器耦合至在同一管芯上的通用处理器；存储器，耦合至所述图形处理器和所述通用处理器，所述存储器用于存储由所述通用处理器生成的分级式深度数据；以及显示设备，用于显示由所述图形处理器渲染的场景，所述图形处理器包括分级式深度单元，其中，渲染所述场景包括对所述分级式深度单元进行配置以读取由所述通用处理器生成的分级式深度数据并且至少部分地基于由所述通用处理器生成的所述分级式深度数据来从所述场景中剔除一个或多个对象。

在一个实施例中，所述数据处理系统包括被配置成在通用处理器上执行的驱动器。所述驱动器可以对图形处理器进行配置以预设分级式深度单元并且使用经预设的分级式深度单元来至少渲染场景的一部分，在预设所述分级式深度单元的情况下，所述图形处理器可以对分级式深度单元进行配置以从存储在存储器中的分级式深度缓冲器中读取分级式深度数据。如果配置了更新，则图形处理器可以在渲染期间更新分级式深度数据，并将更新的分级式深度数据写入分级式深度缓冲器。

本领域的技术人员将从以上描述中领会到，实施例的宽泛技术可以以各种形式实施。因此，虽然已经结合实施例的特定示例描述了所述实施例，但是实施例的实际范围不应如此受限，因为对于本领域的技术人员而言，在学习了附图、说明书和所附权利要求之后，其他修改就将变得显而易见。

Claims (25)

1.一种由异构处理系统的一个或多个处理器执行的方法，所述方法包括：

经由通用处理器对场景执行遮挡剔除操作的至少部分；

存储由所述遮挡剔除操作生成的分级式深度数据；

与图形处理器共享所述分级式深度数据，其中，与所述图形处理器共享所述分级式深度数据另外包括：

确定由所述图形处理器支持的第一分级式深度记录格式；以及

将由所述图形处理器支持的所述第一分级式深度记录格式与由所述遮挡剔除操作生成的第二分级式深度记录格式进行比较；

使用所述分级式深度数据预设所述图形处理器的分级式深度单元；以及

在预设所述分级式深度单元之后，经由所述图形处理器来渲染所述场景的至少部分。

2.如权利要求1所述的方法，另外包括：使用一条或多条并行处理指令对所述场景执行所述遮挡剔除操作，所述一条或多条并行指令使用单条指令来处理图元的多个边缘。

3.如权利要求1所述的方法，其中，存储由所述遮挡剔除操作生成的所述分级式深度数据包括：将所述分级式深度数据写入存储在存储器中的分级式深度缓冲器、在被映射到所述通用处理器的地址空间内，其中，具有在被映射到所述通用处理器的地址空间内的地址的所述存储器另外被映射到所述图形处理器的地址空间内的地址。

4.如权利要求3所述的方法，其中，与所述图形处理器共享所述分级式深度数据包括：将指向所述分级式深度缓冲器的指针传递至所述图形处理器。

5.如权利要求1所述的方法，其中，与所述图形处理器共享所述分级式深度数据包括：将所述分级式深度数据复制到所述图形处理器能够访问的存储器。

6.如权利要求1所述的方法，其中，使用所述分级式深度数据来预设所述图形处理器的所述分级式深度单元包括：将所述图形处理器的所述分级式深度单元配置成读取由所述遮挡剔除操作生成的分级式深度数据。

7.如权利要求1所述的方法，其中，在预设所述分级式深度单元之后经由所述图形处理器来渲染所述场景的至少部分包括：在所述场景的光栅化阶段期间剔除几何对象，所述剔除至少部分地基于由所述遮挡剔除操作生成的所述分级式深度数据来执行。

8.如权利要求7所述的方法，其中，经由所述图形处理器渲染所述场景的至少部分包括：经由所述分级式深度单元更新由所述遮挡剔除操作生成的所述分级式深度数据。

9.如权利要求8所述方法，其中，在预设所述分级式深度单元之后经由所述图形处理器来渲染所述场景的至少部分包括：在对与所述几何对象相关联的样本或像素进行着色之前，剔除所述样本或像素，所述剔除部分地基于由所述遮挡剔除操作生成的所述分级式深度数据来执行。

10.如权利要求1至9中任一项所述的方法，其中，与所述图形处理器共享所述分级式深度数据另外包括：

判定所述第一分级式深度记录格式是否与所述第二分级式深度记录格式相匹配；以及

响应于判定了所述第一分级式记录格式不与所述第二分级式深度记录格式匹配，将所述第二分级式深度记录格式转换成所述第一分级式深度记录格式。

11.一种计算设备，包括用于执行如权利要求1至10中任一项所述的方法的装置。

12.一种非暂态机器可读介质，存储有指令，所述指令当由包括通用处理器和图形处理器的异构处理系统的一个或多个处理器执行时使所述一个或多个处理器执行如权利要求1至10中任一项所述的方法。

13.一种异构处理系统，包括：

通用处理器，包括用于对场景执行遮挡剔除操作并且生成分级式深度数据的并行处理逻辑；以及

图形处理器，与所述通用处理器耦合，所述图形处理器包括被配置成执行分级式深度测试的分级式深度单元，所述图形处理器用于读取所述分级式深度数据并且在渲染所述场景之前预设所述分级式深度单元，

其中所述通用处理器进一步用于：确定由所述图形处理器支持的第一分级式深度记录格式；以及将由所述图形处理器支持的所述第一分级式深度记录格式与由所述遮挡剔除操作生成的第二分级式深度记录格式进行比较。

14.如权利要求13所述的异构处理系统，其中，所述通用处理器用于将所述分级式深度数据写入与所述图形处理器共享的地址空间中的地址。

15.如权利要求13所述的异构处理系统，其中，所述图形处理器从与所述通用处理器共享的地址空间中的地址读取所述分级式深度数据。

16.如权利要求13所述的异构处理系统，其中，所述通用处理器和所述图形处理器用于并行地对所述场景执行操作，所述图形处理器用于执行所述遮挡剔除操作，同时所述图形处理器用于对所述场景执行一个或多个其他渲染操作。

17.一种数据处理系统，包括：

图形处理器，耦合至在同一管芯上的通用处理器；

存储器，耦合至所述图形处理器和所述通用处理器，所述存储器用于存储由所述通用处理器生成的分级式深度数据；以及

显示设备，用于显示由所述图形处理器渲染的场景，所述图形处理器包括分级式深度单元，其中，渲染所述场景包括：将所述分级式深度单元配置成读取由所述通用处理器生成的分级式深度数据并且基于由所述图形处理器生成的所述分级式深度数据从所述场景剔除一个或多个对象，

其中，所述图形处理器或所述通用处理器被配置成：

确定由所述图形处理器支持的第一分级式深度记录格式；以及

将由所述图形处理器支持的所述第一分级式深度记录格式与由所述一种或多种遮挡剔除操作生成的第二分级式深度记录格式进行比较。

18.如权利要求17所述的数据处理系统，其中，所述通用处理器用于执行一个或多个遮挡剔除操作以生成所述分级式深度数据。

19.如权利要求18所述的数据处理系统，其中，所述存储器另外用于存储包括所述分级式深度数据的分级式深度缓冲器，并且所述通用处理器用于将所述分级式深度数据写入所述分级式深度缓冲器。

20.如权利要求19所述的数据处理系统，其中，所述图形处理器用于从所述分级式深度缓冲器读取所述分级式深度数据。

21.如权利要求20所述的数据处理系统，其中，被配置成在所述通用处理器上执行的驱动器用于：将所述图形处理器配置成预设所述分级式深度单元并且使用经预设的分级式深度单元来渲染所述场景的至少部分。

22.如权利要求21所述的数据处理系统，其中，为了预设所述分级式深度单元，所述图形处理器用于将所述分级式深度单元配置成从存储在所述存储器中的所述分级式深度缓冲器读取分级式深度数据。

23.如权利要求21所述的数据处理系统，其中，所述图形处理器被配置成在所述渲染期间更新所述分级式深度数据。

24.如权利要求21所述的数据处理系统，其中，渲染所述场景包括：部分地基于由所述遮挡剔除操作生成的所述分级式深度数据来剔除与几何对象相关联的样本或像素。

25.如权利要求17至24中任一项所述的数据处理系统，所述图形处理器或所述通用处理器被配置成：

判定所述第一分级式深度记录格式是否与所述第二分级式深度记录格式相匹配；并且

响应于判定了所述第一分级式记录格式不与所述第二分级式深度记录格式相匹配，将所述第二分级式深度记录格式转换成所述第一分级式深度记录格式。