CN109196550B - 用于针对虚拟现实和多视图系统进行交织光栅化和像素着色的架构 - Google Patents

Abstract

一个实施例提供了一种图形处理装置，所述图形处理装置包括：第一逻辑，用于对与多个交织图元相关联的像素区域进行光栅化；第二逻辑，用于对由所述多个交织图元中的一个或多个所覆盖的像素区域进行着色；以及第三逻辑，用于将所述第二逻辑针对所述多个交织图元的输出交织为单个渲染目标，所述单个渲染目标包括与所述多个交织图元相关联的输出。

Description

用于针对虚拟现实和多视图系统进行交织光栅化和像素着色 的架构

技术领域

实施例总体上涉及图形处理逻辑。更具体地，实施例涉及针对虚拟现实和/或多视图系统的交织光栅化和像素着色。

背景技术

光栅化是一种将三维(3D)多边形的场景渲染到二维(2D)表面上的过程。可以采用若干个级来执行光栅化过程，包括变换级、剪辑级和扫描转换级。变换级将3D多边形顶点转换为2D平面上的顶点。一旦顶点被变换到2D位置，顶点中的一些就可能位于用于场景的查看窗口外部。可以剪辑掉这组顶点，以使得只有场景内的顶点接收到进一步的处理。一旦3D多边形被变换到2D位置并且被剪辑到查看窗口中，就执行扫描转换过程以确定使用哪些像素来绘制图像。

针对具有HMD(头戴式显示器)的VR(虚拟现实)系统执行光栅化需要以高帧率生成与从两只眼睛看到的视图相对应的两个帧缓存器以获得适当的沉浸式体验，这加倍了GPU的负担，除非使用一些巧妙的技术。

附图说明

通过阅读以下说明书和所附权利要求书，并且通过参考以下附图，实施例的各种优点对于本领域技术人员将变得显而易见，在附图中：

图1是具有处理器的计算机系统的实施例的框图，所述处理器具有一个或多个处理器核以及图形处理器；

图2是处理器的一个实施例的框图，所述处理器具有一个或多个处理器核、集成存储器控制器、以及集成图形处理器；

图3是图形处理器的一个实施例的框图，所述图形处理器可以是分立的图形处理单元、或者可以是集成有多个处理核的图形处理器；

图4是用于图形处理器的图形处理引擎的实施例的框图；

图5是图形处理器的另一实施例的框图；

图6是包括处理元件阵列的线程执行逻辑的框图；

图7展示了根据实施例的图形处理器执行单元指令格式；

图8是图形处理器的另一实施例的框图，所述图形处理器包括图形流水线、媒体流水线、显示引擎、线程执行逻辑、以及渲染输出流水线；

图9A是框图，展示了根据实施例的图形处理器命令格式；

图9B是框图，展示了根据实施例的图形处理器命令序列；

图10展示了根据实施例的数据处理系统的示例性图形软件架构；

图11是框图，展示了根据实施例的可以用于制造用于执行操作的集成电路的IP核开发系统；

图12是框图，展示了根据实施例的可以使用一个或多个IP核来制造的示例性芯片上系统集成电路；

图13是框图，展示了芯片上系统集成电路的示例性图形处理器；

图14是框图，展示了芯片上系统集成电路的附加示例性图形处理器；

图15是根据实施例的图形渲染流水线的框图；

图16是示例性光栅化元素的图示；

图17是根据实施例的图块光栅化交织的图示；

图18是根据实施例的交织化渲染目标的图示；

图19是根据实施例的图块渲染交织逻辑的流程图；

图20是根据实施例的交织光栅化回退逻辑的流程图；并且

图21是根据实施例的包括图形处理器的计算设备的框图。

具体实施方式

一种可能的技术是在顶点着色器中生成两组视口位置，一组视口位置与每个视口相对应，这避免了需要用于生成被渲染到两个视口中的两个三角形的几何着色器(GS)。本文所描述的实施例在渲染流水线中进一步向下游扩展这种技术，并提供了用于光栅化和像素着色的交织架构。在一个实施例中，关于图元对——包括光栅化期间图元内的图块以及像素着色期间图元的像素数据——来执行对各项的交织。交织架构增大了与处理图元相关联的时间局部性，包括在像素处理期间所访问的纹理数据的增大的时间局部性。

出于解释的目的，阐述了许多具体的细节以便提供对以下所述的各实施例的透彻理解。然而，对于本领域技术人员而言，可以在不具有这些具体细节中的一些细节的情况下实践本实施例将是明显的。在其他情况下，以框图的形式示出公知的结构和设备以避免模糊基本原理并提供对实施例的更透彻的理解。尽管以下实施例中的一些引用图形处理器来描述，但是本文所描述的技术和教导可适用于各种类型的电路或半导体设备，包括通用处理设备或图形处理设备。本文对“一个实施例(one embodiment)”或“实施例(anembodiment)”的引用表明结合所述实施例或与所述实施例相关联地描述的具体特征、结构或特性可以被包括在这类实施例中的至少一个实施例中。然而，说明书中各种地方出现的短语“在一个实施例中(in one embodiment)”不一定全都指代相同的实施例。

在以下说明书和权利要求书中，可以使用术语“耦合”和“连接”及其衍生词。应当理解，这些术语并不意为彼此的同义词。“耦合”用于指示彼此协作或相互作用的彼此之间可能或可能不直接物理或电接触的两个或更多个元件。“连接”用于指示彼此耦合的两个或更多个元件之间的通信的建立。

在接下来的说明中，图1至图14提供了对结合各个实施例或与其相关的示例性数据处理系统和图形处理器逻辑的概述。图14至图21提供了各个实施例的具体细节。尽管以下实施例中的一些实施例是参照图形处理器来描述的，但是类似的技术和教导可以应用于其他类型的电路或半导体设备，因为这些教导可适用于操控或处理图像数据的任何处理器或机器。

系统概述

图1是根据实施例的处理系统100的框图。在各实施例中，系统100包括一个或多个处理器102以及一个或多个图形处理器108，并且可以是单处理器台式系统、多处理器工作站系统或具有大量处理器102或处理器核107的服务器系统。在一个实施例中，系统100是被纳入到用于在移动设备、手持式设备或嵌入式设备中使用的芯片上系统(SoC)集成电路内的处理平台。

系统100的实施例可以包括或并入基于服务器的游戏平台、游戏控制台，包括游戏与媒体控制台、移动游戏控制台、手持式游戏控制台、或在线游戏控制台。在一些实施例中，系统100是移动电话、智能电话、平板计算设备或移动互联网设备。数据处理系统100还可包括可穿戴设备(诸如智能手表可穿戴设备、智能眼镜设备、增强现实设备、或虚拟现实设备)、与所述可穿戴设备耦合、或者集成在所述可穿戴设备中。在一些实施例中，数据处理系统100是电视或机顶盒设备，所述电视或机顶盒设备具有一个或多个处理器102以及由一个或多个图形处理器108生成的图形界面。

在一些实施例中，一个或多个处理器102每个包括用于处理指令的一个或多个处理器核107，所述指令在被执行时执行系统和用户软件的操作。在一些实施例中，一个或多个处理器核107中的每个处理器核被配置成用于处理特定的指令集109。在一些实施例中，指令集109可以促进复杂指令集计算(CISC)、精简指令集计算(RISC)、或经由超长指令字(VLIW)的计算。多个处理器核107可以各自处理不同的指令集109，所述指令集可以包括用于促进对其他指令集进行仿真的指令。处理器核107还可以包括其他处理设备，如数字信号处理器(DSP)。

在一些实施例中，处理器102包括高速缓存存储器104。取决于架构，处理器102可以具有单个内部高速缓存或内部高速缓存的多个级。在一些实施例中，在处理器102的各部件当中共享高速缓存存储器。在一些实施例中，处理器102还使用外部高速缓存(例如，3级(L3)高速缓存或末级高速缓存(LLC))(未示出)，可以使用已知的高速缓存一致性技术来在处理器核107当中共享外部高速缓存。另外地，寄存器堆106包括在处理器102中，所述处理器可以包括用于存储不同类型的数据的不同类型的寄存器(例如，整数寄存器、浮点寄存器、状态寄存器、和指令指针寄存器)。一些寄存器可以是通用寄存器，而其他寄存器可以特定于处理器102的设计。

在一些实施例中，处理器102与处理器总线110耦合，以在处理器102与系统100中的其他部件之间传输通信信号，诸如地址、数据、或控制信号。在一个实施例中，系统100使用示例性“中枢”系统架构，所述示例性“中枢”系统架构包括存储器控制器中枢116和输入输出(I/O)控制器中枢130。存储器控制器中枢116促进存储器设备与系统100的其他部件之间的通信，而I/O控制器中枢(ICH)130提供经由本地I/O总线至I/O设备的连接。在一个实施例中，存储器控制器中枢116的逻辑被集成在处理器内。

存储器设备120可以是动态随机存取存储器(DRAM)设备、静态随机存取存储器(SRAM)设备、闪存设备、相变存储器设备、或具有适当的性能以充当进程存储器的某个其他存储器设备。在一个实施例中，存储器设备120可以作为系统100的系统存储器操作，以存储数据122和指令121，以便在一个或多个处理器102执行应用或进程时使用。存储器控制器中枢116也与任选的外部图形处理器112耦合，所述任选的外部图形处理器112可与处理器102中的一个或多个图形处理器108通信以执行图形和媒体操作。

在一些实施例中，ICH 30启动外围设备以经由高速I/O总线连接到存储器设备120和处理器102。I/O外围设备包括但不限于音频控制器146、固件接口128、无线收发机126(例如，Wi-Fi、蓝牙)、数据存储设备124(例如，硬盘驱动器、闪存等)以及用于将传统(legacy)(例如，个人系统2(PS/2))设备耦合至系统的旧式传统I/O控制器。一个或多个通用串行总线(USB)控制器142连接输入设备(诸如，键盘和鼠标144的组合)。网络控制器134还可与ICH130耦合。在一些实施例中，高性能网络控制器(未示出)与处理器总线110耦合。应当理解，所示的系统100是示例性的而非限制性的，因为也可以使用不同方式配置的其他类型的数据处理系统。例如，I/O控制器总线130可以集成在一个或多个处理器102内，或者存储器控制器中枢116和I/O控制器中枢130可以集成在分立外部图形处理器中，例如外部图形处理器112。

图2是处理器200的实施例的框图，所述处理器具有一个或多个处理器核202A至202N、集成存储器控制器214、以及集成图形处理器208。图2的具有与此处任何其他附图中的元件相同的参考号(或名称)的那些元件可采用与在本文中其他地方描述的方式相类似的任何方式进行操作或起作用，但不限于这些。处理器200可包括多达且包括由虚线框表示的附加核202N的附加核。处理器核202A至202N各自包括一个或多个内部高速缓存单元204A至204N。在一些实施例中，每个处理器核还可以访问一个或多个共享的高速缓存单元206。

内部高速缓存单元204A至204N和共享高速缓存单元206表示处理器200内部的高速缓存存储器层级结构。高速缓存存储器层级结构可以包括每个处理器核内的至少一级指令和数据高速缓存以及一级或多级共享中级高速缓存，诸如2级(L2)、3级(L3)、4级(L4)、或其他级的高速缓存，其中，最高级的高速缓存在外部存储器之前被分类为LLC。在一些实施例中，高速缓存一致性逻辑维持各高速缓存单元206与204A至204N之间的一致性。

在一些实施例中，处理器200还可以包括一组一个或多个总线控制器单元216和系统代理核210。一个或多个总线控制器单元216管理一组外围总线，诸如一个或多个外围部件互连总线(例如，PCI、PCI快速)。系统代理核210提供对各处理器部件的管理功能。在一些实施例中，系统代理核210包括一个或多个集成存储器控制器214用于管理对各外部存储器设备(未示出)的访问。

在一些实施例中，处理器核202A至202N中的一个或多个包括对同步多线程的支持。在这种实施例中，系统代理核210包括用于在多线程处理过程中协调和操作核202A至202N的部件。另外，系统代理核210还可以包括功率控制单元(PCU)，所述功率控制单元包括用于调节处理器核202A至202N的功率状态的逻辑和部件以及图形处理器208。

在一些实施例中，另外，处理器200还包括用于执行图形处理操作的图形处理器208。在一些实施例中，图形处理器208耦合至共享高速缓存单元206集以及系统代理核210，所述系统代理核包括一个或多个集成存储器控制器214。在一些实施例中，显示控制器211与图形处理器208耦合以便将图形处理器输出驱动到一个或多个耦合的显示器。在一些实施例中，显示控制器211可以是经由至少一个互连与图形处理器耦合的单独模块，或者可以集成在图形处理器208或系统代理核210内。

在一些实施例中，基于环的互连单元212用于耦合处理器200的内部部件。然而，可以使用替代性互连单元，比如点到点互连、切换式互连、或其他技术，包括本领域众所周知的技术。在一些实施例中，图形处理器208经由I/O链路213与环形互连212耦合。

示例性I/O链路213表示多个I/O互连中的多个品种中的至少一种，包括促进各处理器部件与高性能嵌入式存储器模块218(比如eDRAM模块)之间的通信的封装体I/O互连。在一些实施例中，处理器核202A至202N中的每个处理器核以及图形处理器208将嵌入式存储器模块218用作共享末级高速缓存。

在一些实施例中，处理器核202A至202N是执行相同指令集架构的同构核。在另一实施例中，处理器核202A至202N在指令集架构(ISA)方面是异构的，其中，处理器核202A至202N中的一者或多者执行第一指令集，而其他核中的至少一者执行所述第一指令集的子集或不同的指令集。在一个实施例中，处理器核202A至202N就微架构而言是同质的，其中，具有相对较高功耗的一个或多个核与具有较低功耗的一个或多个功率核耦合。另外，处理器200可以实现在一个或多个芯片上或者被实现为具有除其他部件之外的所展示的部件的SoC集成电路。

图3是图形处理器300的框图，所述图形处理器可以是分立式图形处理单元、或者可以是与多个处理核集成的图形处理器。在一些实施例中，图形处理器经由到图形处理器上的寄存器的映射I/O接口并且利用被放置在处理器存储器中的命令与存储器进行通信。在一些实施例中，图形处理器300包括用于访问存储器的存储器接口314。存储器接口314可以是到本地存储器、一个或多个内部高速缓存、一个或多个共享外部高速缓存、和/或到系统存储器的接口。

在一些实施例中，图形处理器300还包括显示控制器302，所述显示控制器用于将显示输出数据驱动到显示设备320。显示控制器302包括用于显示器的一个或多个重叠平面的硬件以及多层视频或用户接口元件的组成。在一些实施例中，图形处理器300包括用于编码、解码、或者向、从或在一个或多个媒体编码格式之间进行媒体代码转换的视频编解码器引擎306，包括但不限于：运动图像专家组(MPEG)格式(比如MPEG-2)、高级视频译码(AVC)格式(比如H.264/MPEG-4AVC)、以及电影&电视工程师协会(SMPTE)421M/VC-1、和联合图像专家组(JPEG)格式(比如JPEG、以及运动JPEG(MJPEG)格式)。

在一些实施例中，图形处理器300包括用于执行二维(2D)光栅化器操作包括例如位边界块传递的块图像传递(BLIT)引擎304。然而，在一个实施例中，使用图形处理引擎(GPE)310的一个或多个部件执行2D图形操作。在一些实施例中，GPE 310是用于执行图形操作的计算引擎，所述图形操作包括三维(3D)图形操作和媒体操作。

在一些实施例中，GPE 310包括用于执行3D操作的3D流水线312，比如使用作用于3D图元形状(例如，矩形、三角形等)的处理功能来渲染三维图像和场景。3D流水线312包括可编程且固定的功能元件，所述可编程且固定的功能元件在到3D/媒体子系统315的元件和/或生成的执行线程内执行各种任务。虽然3D流水线312可以用于执行媒体操作，但是GPE310的实施例还包括媒体流水线316，所述媒体流水线具体地用于执行媒体操作，诸如视频后处理和图像增强。

在一些实施例中，媒体流水线316包括固定功能或可编程逻辑单元以便代替、或代表视频编解码器引擎306来执行一种或多种专门的媒体操作，比如视频解码加速、视频解交织、以及视频编码加速。在一些实施例中，另外，媒体流水线316还包括线程生成单元以便生成用于在3D/媒体子系统315上执行的线程。所生成的线程对3D/媒体子系统315中所包括的一个或多个图形执行单元执行对媒体操作的计算。

在一些实施例中，3D/媒体子系统315包括用于执行3D流水线312和媒体流水线316生成的线程的逻辑。在一个实施例中，流水线向3D/媒体子系统315发送线程执行请求，所述3D/媒体子系统包括用于仲裁并将各请求分派到可用的线程执行资源的线程分派逻辑。执行资源包括用于处理3D和媒体线程的图形执行单元阵列。在一些实施例中，3D/媒体子系统315包括用于线程指令和数据的一个或多个内部高速缓存。在一些实施例中，所述子系统还包括共享存储器(包括寄存器和可寻址存储器)以便在线程之间共享数据并用于存储输出数据。

图形处理引擎

图4是根据一些实施例的图形处理器的图形处理引擎410的框图。在一个实施例中，图形处理引擎(GPE)410是图3所示的GPE 310的一个版本。图4的具有与此处任何其他附图中的元件相同的参考号(或名称)的那些元件可采用与在本文中其他地方描述的方式相类似的任何方式进行操作或起作用，但不限于这些。例如，展示了图3的3D流水线312和媒体流水线316。媒体流水线316在GPE 410的一些实施例中是可选的，并且可以不显式地地包括在GPE 410内。例如以及在至少一个实施例中，单独的媒体和/或图像处理器被耦合至GPE410。

在一些实施例中，GPE 410与命令流转化器403耦合或包括所述命令流转化器，所述命令流转化器向3D流水线312和/或媒体流水线316提供命令流。在一些实施例中，命令流转化器403与存储器耦合，所述存储器可以是系统存储器、或者是内部高速缓存存储器和共享高速缓存存储器中的一个或多个。在一些实施例中，命令流转化器403从存储器接收命令并将这些命令发送至3D流水线312和/或媒体流水线316。所述命令是从存储用于3D流水线312和媒体流水线316的环形缓冲器获取的指示。在一个实施例中，环形缓冲器可以另外包括存储多批多命令的批命令缓冲器。用于3D流水线312的命令还可以包括对在存储器中存储的数据的引用，诸如但不限于用于3D流水线312的顶点数据和几何数据和/或用于媒体流水线316的图像数据和存储器对象。3D流水线312和媒体流水线316通过经由各自流水线内的逻辑执行操作或者通过将一个或多个执行线程分派至执行图形核阵列414来处理所述命令和数据。

在各个实施例中，3D流水线312可以通过处理指令并将执行线程分派给图形核阵列414来执行一个或多个着色器程序，诸如顶点着色器、几何着色器、像素着色器、片段着色器、计算着色器或其他着色器程序。图形核阵列414提供了统一的执行资源块。图形核阵列414内的多用途执行逻辑(例如，执行单元)包括对各种3D API着色器语言的支持，并且可以执行与多个着色器相关联的多个同步执行线程。

在一些实施例中，图形核阵列414还包括用于执行诸如视频和/或图像处理的媒体功能的执行逻辑。在一个实施例中，除了图形处理操作之外，执行单元还包括可编程以执行并行通用计算操作的通用逻辑。通用逻辑可以与图1的(多个)处理器核107或图2中的核202A至202N内的通用逻辑并行地或结合地执行处理操作。

由在图形核阵列414上执行的线程生成的输出数据可以将数据输出到统一返回缓冲器(URB)418中的存储器。URB 418可以存储多个线程的数据。在一些实施例中，URB 418可以用于在图形核阵列414上执行的不同线程之间发送数据。在一些实施例中，URB 418可以另外用于图形核阵列上的线程与共享功能逻辑420内的固定功能逻辑之间的同步。

在一些实施例中，图形核阵列414是可缩放的，使得所述阵列包括可变数量的图形核，这些图形核各自具有基于GPE 410的目标功率和性能等级的可变数量的执行单元。在一个实施例中，执行资源是动态可缩放的，从而可以根据需要启用或禁用执行资源。

图形核阵列414与共享功能逻辑420耦合，所述共享功能逻辑包括在图形核阵列中的图形核之间共享的多个资源。共享功能逻辑420内的共享功能是向图形核阵列414提供专用补充功能的硬件逻辑单元。在各种实施例中，共享功能逻辑420包括但不限于采样器421、数学422和线程间通信(ITC)423逻辑。另外，一些实施例实现共享功能逻辑420内的一个或多个高速缓存425。在给定的专用功能的需求不足以包含在图形核阵列414中的情况下实施共享功能。相反，所述专用功能的单个实例被实施为共享功能逻辑420中的独立实体并且在图形核阵列414内的执行资源之间共享。在图形核阵列414之间共享并包括在图形核阵列414内的精确的一组功能在各实施例之间变化。

图5是图形处理器500的另一实施例的框图。图5的具有与本文中的任意其他附图的元件相同的附图标记(或名称)的元件能以类似于本文中其他地方描述的任何方式操作或运行，但不限于此。

在一些实施例中，图形处理器500包括环形互连502、流水线前端504、媒体引擎537和图形核580A-580N。在一些实施例中，环形互连502将图形处理器耦合至其他处理单元(包括其他图形处理器或一个或多个通用处理器核)。在一些实施例中，图形处理器是集成在多核处理系统内的许多处理器中的一个。

在一些实施例中，图形处理器500经由环形互连502接收批量的命令。传入的命令由流水线前端504中的命令流转化器503解释。在一些实施例中，图形处理器500包括用于经由(多个)图形核580A-580N来执行3D几何处理和媒体处理的可缩放执行逻辑。对于3D几何处理命令，命令流转化器503将命令供应至几何流水线536。对于至少一些媒体处理命令，命令流转化器503将命令供应至视频前端534，所述视频前端534与媒体引擎537耦合。在一些实施例中，媒体引擎537包括用于视频和图像后处理的视频质量引擎(VQE)530以及用于提供硬件加速的媒体数据编码和解码的多格式编码/解码(MFX)533引擎。在一些实施例中，几何流水线536和媒体引擎537各自都生成用于由至少一个图形核580A提供的线程执行资源的执行线程。

在一些实施例中，图形处理器500包括可缩放线程执行资源，所述可缩放线程执行单元特征为模块化核580A-580N(有时称为核片(core slice))，每一个模块化核都具有多个子核550A-550N、560A-560N(有时称为核子片(core sub-slice))。在一些实施例中，图形处理器500可具有任何数量的图形核580A至580N。在一些实施例中，图形处理器500包括图形核580A，所述图形核580A至少具有第一子核550A和第二核子核560A。在其他实施例中，图形处理器是具有单个子核(例如，550A)的低功率处理器。在一些实施例中，图形处理器500包括多个图形核580A-580N，每一个图形核都包括第一子核的集合550A-550N以及第二子核的集合560A-560N。第一子核的集合550A-550N中的每一个子核都至少包括执行单元552A-552N和媒体/纹理采样器554A-554N的第一集合。第二子核的集合560A-560N中的每一个子核都至少包括执行单元562A-562N和采样器564A-564N的第二集合。在一些实施例中，每一个子核550A-550N、560A-560N都共享一组共享资源570A-570N。在一些实施例中，共享资源包括共享高速缓存存储器和像素操作逻辑。其他共享资源也可包括在图形处理器的各种实施例中。

执行单元

图6示出线程执行逻辑600，所述线程执行逻辑600包括在GPE的一些实施例中采用的处理元件的阵列。图6的具有与本文中的任意其他附图的元件相同的附图标记(或名称)的元件能以类似于本文中其他地方描述的任何方式操作或运行，但不限于此。

在一些实施例中，线程执行逻辑600包括着色器处理器602、线程分派器604、指令高速缓存606、包括多个执行单元608A-608N的可缩放执行单元阵列、采样器610、数据高速缓存612和数据端口614。在一个实施例中，所包括的部件经由互连结构被互连，所述互连结构链接至部件中的每一个。在一些实施例中，线程执行逻辑600包括通过指令高速缓存606、数据端口614、采样器610和执行单元608A-608N中的一者或多者而至存储器(诸如，系统存储器或高速缓存存储器)的一个或多个连接。在一些实施例中，每个执行单元(例如，608A)是能够为每一个线程并行地执行多个同时硬件线程同时处理多个数据元素的独立的可编程通用计算单元。在各种实施例中，执行单元608A-608N的阵列是可缩放的以包括任何数量的单独的执行单元。

在一些实施例中，执行单元608A至608N主要用于执行着色器程序。着色器处理器602可以处理各种着色器程序并且经由线程分派器604分派与着色器程序相关联的执行线程。在一个实施例中，线程分派器包括用于对来自图形和媒体流水线的线程发起请求进行仲裁并且在一个或多个执行单元608A至608N上实例化所请求的线程的逻辑。例如，几何流水线(例如，图5的536)可以将顶点处理、曲面细分或几何着色器分派至线程执行逻辑600(图6)进行处理。在一些实施例中，线程分派器604还可处理来自执行着色器程序的运行时间线程生成请求。

在一些实施例中，执行单元608A至608N支持指令集(所述指令集包括对许多标准3D图形着色器指令的原生支持)，从而使得以最小的转换执行来自图形库(例如，Direct 3D和OpenGL)的着色器程序。这些执行单元支持顶点和几何处理(例如，顶点程序、几何程序、顶点着色器)、像素处理(例如，像素着色器、片段着色器)以及通用处理(例如，计算和媒体着色器)。执行单元608A至608N中的每一个都能够执行多发布单指令多数据(SIMD)，并且多线程操作能够在面对较高等待时间的存储器访问时实现高效的执行环境。每个执行单元内的每个硬件线程都具有专用的高带宽寄存器堆和相关的独立线程状态。对于具有整数、单精度浮点运算和双精度浮点运算、SIMD分支功能、逻辑运算、超越运算和其他混杂运算的流水线，执行是每个时钟的多发布。在等待来自存储器或共享功能之一的数据时，执行单元608A至608N内的依赖性逻辑使等待线程休眠，直到所请求的数据已返回。当等待线程正在休眠时，硬件资源可能会专门用于处理其他线程。例如，在与顶点着色器操作相关联的延迟期间，执行单元可以执行像素着色器、片段着色器或包括不同顶点着色器的另一种类型的着色器程序的操作。

执行单元608A至608N中的每个执行单元在数据元素阵列上进行操作。数据元素的数量是“执行大小”、或指令的信道数。执行通道是执行数据元素访问、掩蔽、和指令内的流控制的逻辑单元。通道的数量可以与针对特定图形处理器的物理算术逻辑单元(ALU)或浮点单元(FPU)的数量无关。在一些实施例中，执行单元608A至608N支持整数和浮点数据类型。

执行单元指令集包括SIMD指令。各种数据元素可作为压缩数据类型存储在寄存器中，并且执行单元将基于元素的数据大小来处理各种元素。例如，当在256位宽的向量上进行操作时，所述256位的向量存储在寄存器中，并且所述执行单元作为四个单独64位压缩数据元素(四倍字长(QW)大小的数据元素)、八个单独32位压缩数据元素(双倍字长(DW)大小的数据元素)、十六个单独16位压缩数据元素(字长(W)大小的数据元素)、或三十二个单独8位数据元素(字节(B)大小的数据元素)在所述向量上进行操作。然而，不同的向量宽度和寄存器大小是可能的。

一个或多个内部指令高速缓存(例如，606)包括在所述线程执行逻辑600中以便高速缓存所述执行单元的线程指令。在一些实施例中，一个或多个数据高速缓存(例如，612)被包括用于高速缓存在线程执行过程中的线程数据。在一些实施例中，采样器610被包括用于为3D操作提供纹理采样并且为媒体操作提供媒体采样。在一些实施例中，采样器610包括专门的纹理或媒体采样功能，以便在向执行单元提供采样数据之前在采样过程中处理纹理或媒体数据。

在执行过程中，图形和媒体流水线经由线程生成和分派逻辑向线程执行逻辑600发送线程发起请求。一旦一组几何对象已经被处理并被光栅化成像素数据，则着色器处理器602内的像素处理器逻辑(例如，像素着色器逻辑、片段着色器逻辑等)被调用以便进一步计算输出信息并且使得结果被写入到输出表面(例如，色彩缓冲器、深度缓冲器、模板印刷(stencil)缓冲器等)。在一些实施例中，像素着色器或片段着色器计算各顶点属性的值，所述各顶点属性跨光栅化对象被内插。在一些实施例中，着色器处理器602内的像素处理器逻辑然后执行应用编程接口(API)供应的像素或片段着色器程序。为了执行着色器程序，着色器处理器602经由线程分派器604将线程分派至执行单元(例如，608A)。在一些实施例中，像素着色器602使用采样器610中的纹理采样逻辑来访问存储器中所存储的纹理图中的纹理数据。对纹理数据和输入几何数据的算术运算计算每个几何片段的像素颜色数据，或丢弃一个或多个像素而不进行进一步处理。

在一些实施例中，数据端口614提供存储器访问机制，供线程执行逻辑600将经处理的数据输出至存储器以便在图形处理器输出流水线上进行处理。在一些实施例中，数据端口614包括或耦合至一个或多个高速缓存存储器(例如，数据高速缓存612)从而经由数据端口来高速缓存数据以供存储器访问。

图7是展示了根据一些实施例的图形处理器指令格式700的框图。在一个或多个实施例中，图形处理器执行单元支持具有多种格式的指令的指令集。实线框展示了通常包括在执行单元指令中的部件，而虚线包括可选的部件或仅包括在指令子集中的部件。在一些实施例中，所描述和展示的指令格式700是宏指令，因为它们是供应至执行单元的指令，这与从指令解码产生的微操作相反(一旦所述指令被处理)。

在一些实施例中，图形处理器执行单元原生地支持采用128位指令格式710的指令。64位紧凑指令格式730可用于基于所选指令、多个指令选项和操作数数量的一些指令。原生128位指令格式710提供对所有指令选项的访问，而一些选项和操作限制在64位格式730中。64位格式730中可用的原生指令根据实施例而不同。在一些实施例中，使用索引字段713中的一组索引值将指令部分地压缩。执行单元硬件基于索引值来参考一组压缩表，并使用压缩表输出来重构采用128位指令格式710的原生指令。

针对每种格式，指令操作码712限定执行单元要执行的操作。执行单元跨每个操作数的多个数据元素来并行地执行每条指令。例如，响应于添加指令，执行单元跨每个颜色通道执行同步添加操作，所述颜色通道表示纹理元素或图片元素。默认地，执行单元跨操作数的所有数据通道执行每条指令。在一些实施例中，指令控制字段714使能控制某些执行选项，诸如通道选择(例如，预测)以及数据通道排序(例如，混合)。针对采用128位指令格式710的指令，执行大小字段716限制了将并行执行的数据通道的数量。在一些实施例中，执行大小字段716不可用于64位紧凑指令格式730。

一些执行单元指令具有多达三个操作数，包括两个源操作数(src0 720、src1722)和一个目的地718。在一些实施例中，执行单元支持双目的地指令，其中这些目的地之一是隐式的。数据操作指令可以具有第三源操作数(例如，SRC2 724)，其中，指令操作码712确定源操作数的数量。指令的最后的源操作数可以是利用所述指令传递的即时(例如，硬编码)值。

在一些实施例中，128位指令格式710包括访问/地址模式字段726，所述访问/地址模式信息例如指定了是使用直接寄存器寻址模式还是间接寄存器寻址模式。当使用直接寄存器寻址模式时，直接由指令中的位来提供一个或多个操作数的寄存器地址。

在一些实施例中，128位指令格式710包括访问/地址模式字段726，所述访问/地址模式字段指定指令的地址模式和/或访问模式。在一个实施例中，访问模式用于限定针对指令的数据访问对齐。一些实施例支持访问模式，包括16字节对齐访问模式和1字节对齐访问模式，其中，访问模式的字节对齐确定了指令操作数的访问对齐。例如，当在第一模式中时，指令可以使用字节对齐寻址以用于源操作数和目的地操作数，并且当在第二模式中时，指令可以使用16字节对齐寻址以用于所有的源操作数和目的地操作数。

在一个实施例中，访问/地址模式字段726的地址模式部分确定指令是使用直接寻址还是间接寻址。当使用直接寄存器寻址模式时，指令中的位直接提供一个或多个操作数的寄存器地址。当使用间接寄存器寻址模式时，可以基于指令中的地址寄存器值和地址立即数字段来计算一个或多个操作数的寄存器地址。

在一些实施例中，基于操作码712位字段对指令进行分组从而简化操作码解码740。针对8位的操作码，第4、5、和6位允许执行单元确定操作码的类型。所示出的精确操作码分组仅是示例性的。在一些实施例中，移动和逻辑操作码组742包括数据移动和逻辑指令(例如，移动(mov)、比较(cmp))。在一些实施例中，移动和逻辑操作码组742共享五个最高有效位(MSB)，其中移动(mov)指令采用0000xxxxb的形式，而逻辑指令采用0001xxxxb的形式。流控制指令组744(例如，调用(call)、跳(jmp))包括采用0010xxxxb形式(例如，0x20)的指令。混杂指令组746包括指令的混合，包括采用0011xxxxb形式(例如，0x30)的同步指令(例如，等待(wait)、发送(send))。并行数学指令组748包括采用0100xxxxb形式(例如，0x40)的按分量的算术指令(例如，加(add)、乘(mul))。并行数学组748跨数据通道并行地执行算术运算。向量数学组750包括采用0101xxxxb形式(例如，0x50)的算术指令(例如，dp4)。向量数学组对向量操作数执行算术运算，诸如点积运算。

图形流水线

图8是图形处理器800的另一个实施例的框图。图8的具有与此处任何其他附图中的元件相同的参考号(或名称)的那些元件可采用与在本文中其他地方描述的方式相类似的任何方式进行操作或起作用，但不限于这些。

在一些实施例中，图形处理器800包括图形流水线820、媒体流水线830、显示引擎840、线程执行逻辑850、以及渲染输出流水线870。在一些实施例中，图形处理器800是包括一个或多个通用处理核的多核处理系统内的图形处理器。图形处理器受到至一个或多个控制寄存器(未示出)的寄存器写入的控制或者经由环形互连802经由发布至图形处理器800的命令被控制。在一些实施例中，环形互连802将图形处理器800耦合至其他处理部件，比如其他图形处理器或通用处理器。来自环形互连802的命令通过命令流转化器803被解译，所述命令流转化器将指令供应至图形流水线820或媒体流水线830的单独部件。

在一些实施例中，命令流转化器803引导顶点获取器805的操作，所述顶点获取器从存储器读取顶点数据并执行由命令流转化器803所提供的顶点处理命令。在一些实施例中，顶点获取器805将顶点数据提供给顶点着色器807，所述顶点着色器对每个顶点执行坐标空间变换和照明操作。在一些实施例中，顶点获取器805和顶点着色器807通过经由线程分派器831向执行单元852A、852B分派执行线程来执行顶点处理指令。

在一些实施例中，执行单元852A、852B是具有用于执行图形和媒体操作的指令集的向量处理器阵列。在一些实施例中，执行单元852A、852B具有附接的L1高速缓存851，所述高速缓存专用于每个阵列或在阵列之间共享。高速缓存可以被配置为数据高速缓存、指令高速缓存、或单个高速缓存，所述单个高速缓存被分区为包含不同分区中的数据和指令。

在一些实施例中，图形流水线820包括用于执行3D对象的硬件加速曲面细分的曲面细分部件。在一些实施例中，可编程的外壳着色器811配置曲面细分操作。可编程域着色器817提供对曲面细分输出的后端评估。曲面细分器813在外壳着色器811的方向上进行操作并且包含专用逻辑，所述专用逻辑用于基于粗糙几何模型来生成详细的几何对象集合，所述粗糙几何模型作为输入被提供至图形流水线820。在一些实施例中，如果未使用曲面细分，则可以对曲面细分部件(例如，外壳着色器811、曲面细分器813、域着色器817)进行旁路。

在一些实施例中，完整的几何对象可以由几何着色器819经由被分派至所述执行单元852A、852B的一个或多个线程来处理、或者可以直接行进至剪辑器829。在一些实施例中，几何着色器在整个几何对象(而非顶点或者如图形流水线的先前级中的顶点补片(patch))上进行操作。如果禁用曲面细分，则几何着色器819从顶点着色器807接收输入。在一些实施例中，几何着色器819可由几何着色器程序编程以便在曲面细分单元被禁用时执行几何曲面细分。

在光栅化之前，剪辑器829处理顶点数据。剪辑器829可以是固定功能的剪辑器或者具有剪辑和几何着色器功能的可编程剪辑器。在一些实施例中，渲染输出流水线870中的光栅化器和深度测试部件873分派像素着色器以将几何对象转换成它们的每像素表示。在一些实施例中，像素着色器逻辑包括在线程执行逻辑850中。在一些实施例中，应用可对光栅化器和深度测试部件873进行旁路并且经由流出单元823访问未光栅化的顶点数据。

图形处理器800具有互连总线、互连结构、或某个其他的互连机制，所述互连机制允许数据和消息在所述图形处理器的主要部件之中传递。在一些实施例中，执行单元852A、852B和相关联的(多个)高速缓存851、纹理和媒体采样器854、以及纹理/采样器高速缓存858经由数据端口856进行互连，以便执行存储器访问并且与处理器的渲染输出流水线部件进行通信。在一些实施例中，采样器854、高速缓存851、858以及执行单元852A、852B各自具有单独的存储器访问路径。

在一些实施例中，渲染输出流水线870包含光栅化器和深度测试部件873，所述光栅化器和深度测试部件将基于顶点的对象转换为相关联的基于像素的表示。在一些实施例中，光栅化器逻辑包括用于执行固定功能三角形和线光栅化的窗口器/掩蔽器单元。相关联的渲染高速缓存878和深度高速缓存879在一些实施例中也是可用的。像素操作部件877对数据进行基于像素的操作，然而在一些实例中，与2D操作(例如，利用混合的位块图像传递)相关联的像素操作由2D引擎841执行、或者在显示时间由显示控制器843使用重叠显示平面来代替。在一些实施例中，共享的L3高速缓存875可用于所有的图形部件，从而允许在无需使用主系统存储器的情况下共享数据。

在一些实施例中，图形处理器媒体流水线830包括媒体引擎837和视频前端834。在一些实施例中，视频前端834从命令流转化器803接收流水线命令。在一些实施例中，媒体流水线830包括单独的命令流转化器。在一些实施例中，视频前端834在将所述命令发送至媒体引擎837之前处理媒体命令。在一些实施例中，媒体引擎837包括用于生成线程以用于经由线程分派器831分派至线程执行逻辑850的线程生成功能。

在一些实施例中，图形处理器800包括显示引擎840。在一些实施例中，显示引擎840在处理器800外部并且经由环形互连802、或某个其他互连总线或机构与图形处理器耦合。在一些实施例中，显示引擎840包括2D引擎841和显示控制器843。在一些实施例中，显示引擎840包含能够独立于3D流水线而操作的专用逻辑。在一些实施例中，显示控制器843与显示设备(未示出)耦合，所述显示设备可以是系统集成显示设备(如在膝上型计算机中)、或者经由显示设备连接器附接的外部显示设备。

在一些实施例中，图形流水线820和媒体流水线830可被配置成用于基于多个图形和媒体编程接口执行操作并且并非专用于任何一种应用编程接口(API)。在一些实施例中，图形处理器的驱动器软件将专用于特定图形或媒体库的API调度转换成可由图形处理器处理的命令。在一些实施例中，为全部来自Khronos Group的开放图形库(OpenGL)、开放计算语言(OpenCL)和/或Vulkan图形和计算API提供了支持。在一些实施例中，也可以为微软公司的Direct3D库提供支持。在一些实施例中，可以支持这些库的组合。还可以为开源计算机视觉库(OpenCV)提供支持。如果可做出从未来API的流水线到图形处理器的流水线的映射，则具有兼容3D流水线的未来API也将受到支持。

图形流水线编程

图9A是展示了根据一些实施例的图形处理器命令格式900的框图。图9B是展示了根据实施例的图形处理器命令序列910的框图。图9A中的实线框展示了通常包括在图形命令中的部件，而虚线包括是可选的或者仅包括在所述图形命令的子集中的部件。图9A的示例性图形处理器命令格式900包括用于标识命令的目标客户端、命令操作代码(操作码)904、以及用于命令的有关数据906的数据字段。一些命令中还包括子操作码905和命令大小908。

在一些实施例中，客户端902指定了处理命令数据的图形设备的客户端单元。在一些实施例中，图形处理器命令解析器检查每个命令的客户端字段以便调整对命令的进一步处理并将命令数据路由至合适的客户端单元。在一些实施例中，图形处理器客户端单元包括存储器接口单元、渲染单元、2D单元、3D单元、和媒体单元。每个客户端单元具有对命令进行处理的相应处理流水线。一旦命令被客户端单元接收到，客户端单元就读取操作码904以及子操作码905(如果存在的话)从而确定要执行的操作。客户端单元使用数据字段906内的信息来执行命令。针对一些命令，期望显式的命令大小908来指定命令的大小。在一些实施例中，命令解析器基于命令操作码自动地确定命令中的至少一些命令的大小。在一些实施例中，经由双倍字长的倍数对命令进行对齐。

图9B中的流程图示出了示例性图形处理器命令序列910。在一些实施例中，以图形处理器的实施例为特征的数据处理系统的软件或固件使用所示出的命令序列的版本来启动、执行并终止图形操作集合。仅出于示例性目的示出并描述了样本命令序列，如实施例并不限于这些特定命令或者此命令序列。而且，所述命令可以作为一批命令以命令序列被发布，从而使得图形处理器将以至少部分同时的方式处理命令序列。

在一些实施例中，图形处理器命令序列910可以以流水线转储清除命令912开始以便使得任一活跃图形流水线完成针对所述流水线的当前未决命令。在一些实施例中，3D流水线922和媒体流水线924不同时进行操作。执行流水线转储清除以使得活动图形流水线完成任何未决命令。响应于流水线转储清除，用于图形处理器的命令解析器将停止命令处理直到活跃绘画引擎完成未决操作并且使得相关的读高速缓存失效。可选地，渲染高速缓存中被标记为‘脏’的任何数据可以被转储清除到存储器中。在一些实施例中，流水线转储清除命令912可以用于流水线同步或者用在将图形处理器置于低功率状态之前。

在一些实施例中，当命令序列需要图形处理器在流水线之间显式地地切换时，使用流水线选择命令913。在一些实施例中，在发布流水线命令之前在执行情境中仅需要一次流水线选择命令913，除非所述情境要发布针对两条流水线的命令。在一些实施例中，在经由流水线选择命令913的流水线切换之前正好需要流水线转储清除命令912。

在一些实施例中，流水线控制命令914配置用于操作的图形流水线并且用于对3D流水线922和媒体流水线924进行编程。在一些实施例中，流水线控制命令914配置活跃流水线的流水线状态。在一个实施例中，流水线控制命令914用于流水线同步并且用于在处理一批命令之前清除来自活跃流水线内的一个或多个高速缓存存储器中的数据。

在一些实施例中，用于返回缓冲器状态916的命令用于配置返回缓冲器的集合以供相应的流水线写入数据。一些流水线操作需要分配、选择、或配置一个或多个返回缓冲器，在处理过程中所述操作将中间数据写入所述一个或多个返回缓冲器中。在一些实施例中，图形处理器还使用一个或多个返回缓冲器以便存储输出数据并且执行跨线程通信。在一些实施例中，返回缓冲器状态916包括选择返回缓冲器的大小和数量以用于流水线操作集合。

命令序列中的剩余命令基于用于操作的活跃流水线而不同。基于流水线判定920，所述命令序列被定制用于以3D流水线状态930开始的3D流水线922、或者在媒体流水线状态940处开始的媒体流水线924。

用于3D流水线状态930的命令包括用于顶点缓冲器状态、顶点元素状态、常量颜色状态、深度缓冲器状态、以及有待在处理3D图元命令之前配置的其他状态变量的3D状态设置命令。这些命令的值至少部分地基于使用中的特定3D API来确定。在一些实施例中，3D流水线状态930命令还能够选择性地禁用或旁路掉特定流水线元件(如果将不使用那些元件的话)。

在一些实施例中，3D图元932命令用于提交待由3D流水线处理的3D图元。经由3D图元932命令传递给图形处理器的命令和相关联参数将被转发到所述图形流水线中的顶点获取功能。顶点获取功能使用3D图元932命令数据来生成多个顶点数据结构。所述顶点数据结构被存储在一个或多个返回缓冲器中。在一些实施例中，3D图元932命令用于经由顶点着色器对3D图元执行顶点操作。为了处理顶点着色器，3D流水线922将着色器执行线程分派至图形处理器执行单元。

在一些实施例中，经由执行934命令或事件触发3D流水线922。在一些实施例中，寄存器写入触发命令执行。在一些实施例中，经由命令序列中的‘前进’(‘go’)或‘拣选’(‘kick’)命令来触发执行。在一个实施例中，使用流水线同步命令来触发命令执行以便通过图形流水线转储清除命令序列。3D流水线将针对3D图元来执行几何处理。一旦完成操作，则对所产生的几何对象进行光栅化，并且像素引擎对所产生的像素进行着色。对于这些操作，还可以包括用于控制像素着色和像素后端操作的附加命令。

在一些实施例中，当执行媒体操作时，图形处理器命令序列910跟随在媒体流水线924路径之后。一般地，针对媒体流水线924进行编程的具体用途和方式取决于待执行的媒体或计算操作。在媒体解码过程中，特定的媒体解码操作可以被卸载到所述媒体流水线。在一些实施例中，还可对媒体流水线进行旁路，并且可使用由一个或多个通用处理核提供的资源来整体地或部分地执行媒体解码。在一个实施例中，媒体流水线还包括用于通用图形处理器单元(GPGPU)操作的元件，其中，所述图形处理器用于使用计算着色器程序来执行SIMD向量运算，所述计算着色器程序与渲染图形图元不是显式地相关的。

在一些实施例中，以与3D流水线922相似的方式对媒体流水线924进行配置。将一组媒体流水线状态命令940分派或放置到命令队列中，在媒体对象命令942之前。在一些实施例中，用于媒体流水线状态940的命令包括用于配置媒体流水线元件的数据，所述媒体流水线元件将用于处理媒体对象。这包括用于在媒体流水线内配置视频解码和视频编码逻辑的数据，诸如编码或解码格式。在一些实施例中，用于媒体流水线状态940的命令还支持将一个或多个指针用于包含一批状态设置的“间接”状态元件。

在一些实施例中，媒体对象命令942将指针供应至媒体对象以用于由媒体流水线进行处理。媒体对象包括存储器缓冲器，所述存储器缓冲器包含待处理的视频数据。在一些实施例中，在发布媒体对象命令942之前，所有的媒体流水线状态必须是有效的。一旦流水线状态被配置并且媒体对象命令942被排队，则经由执行944命令或等效的执行事件(例如，寄存器写入)来触发媒体流水线924。然后可以通过由3D流水线922或媒体流水线924提供的操作对来自媒体流水线924的输出进行后处理。在一些实施例中，以与媒体操作类似的方式来配置和执行GPGPU操作。

图形软件架构

图10展示了根据一些实施例的数据处理系统1000的示例性图形软件架构。在一些实施例中，软件架构包括3D图形应用1010、操作系统1020、以及至少一个处理器1030。在一些实施例中，处理器1030包括图形处理器1032以及一个或多个通用处理器核1034。图形应用1010和操作系统1020各自在数据处理系统的系统存储器1050中执行。

在一些实施例中，3D图形应用1010包含一个或多个着色器程序，所述一个或多个着色器程序包括着色器指令1012。着色器语言指令可以采用高级着色器语言，诸如高级着色器语言(HLSL)或OpenGL着色器语言(GLSL)。所述应用还包括可执行指令1014，所述可执行指令采用适合用于由通用处理器核1034执行的机器语言。所述应用还包括由顶点数据限定的图形对象1016。

在一些实施例中，操作系统1020是来自微软公司的 操作系统、专用UNIX式操作系统、或使用Linux内核变体的开源UNIX式操作系统。操作系统1020可以支持图形API 1022，诸如Direct3D API、OpenGL API或Vulkan API。当Direct3D API正在使用时，操作系统1020使用前端着色器编译器1024以将HLSL中的任何着色器指令1012编译成较低级的着色器语言。所述编译可以是即时(JIT)编译，或者所述应用可执行着色器预编译。在一些实施例中，在对3D图形应用1010进行编译的过程中，将高级着色器编译成低级着色器。在一些实施例中，着色器指令1012以中间形式提供，诸如由Vulkan API使用的标准便携式中间表示(SPIR)的版本。

在一些实施例中，用户模式图形驱动器1026包含后端着色器编译器1027，所述后端着色器编译器用于将着色器指令1012转换成硬件专用的表示。当在使用OpenGL API时，将采用GLSL高级语言的着色器指令1012传递至用户模式图形驱动器1026以用于编译。在一些实施例中，用户模式图形驱动器1026使用操作系统内核模式功能1028来与内核模式图形驱动器1029进行通信。在一些实施例中，内核模式图形驱动器1029与图形处理器1032进行通信以便分派命令和指令。

IP核实现

至少一个实施例的一个或多个方面可以由存储在机器可读介质上的代表性代码实现，所述机器可读介质表示和/或限定集成电路诸如处理器内的逻辑。例如，机器可读介质可以包括表示处理器内的各个逻辑的指令。当由机器读取时，所述指令可以使机器制造用于执行本文所述的技术的逻辑。这类表示(称为“IP核”)是集成电路的逻辑的可重复使用单元，所述可重复使用单元可以作为对集成电路的结构进行描述的硬件模型而存储在有形、机器可读介质上。可以将硬件模型供应至在制造集成电路的制造机器上加载硬件模型的各消费者或制造设施。可以制造集成电路，从而使得电路执行与本文所述的实施例中的任一实施例相关联地描述的操作。

图11是展示了根据实施例的可以用于制造集成电路以执行操作的IP核开发系统1100的框图。IP核开发系统1100可以用于生成可并入到更大的设计中或用于构建整个集成电路(例如，SOC集成电路)的模块化、可重复使用设计。设计设施1130可采用高级编程语言(例如，C/C++)生成对IP核设计的软件仿真1110。软件仿真1110可用于使用仿真模型1112来设计、测试并验证IP核的行为。仿真模型1112可以包括功能、行为和/或时序仿真。然后可由仿真模型1112来创建或合成寄存器传输级(RTL)设计。RTL设计1115是对硬件寄存器之间的数字信号的流动进行建模的集成电路(包括使用建模的数字信号执行的相关联逻辑)的行为的抽象。除了RTL设计1115之外，还可以创建、设计或合成逻辑电平或晶体管电平处的较低层次设计。由此，初始设计和仿真的具体细节可以发生变化。

可以由设计设施将RTL设计1115或等效方案进一步合成为硬件模型1120，所述硬件模型可以采用硬件描述语言(HDL)或物理设计数据的某种其他表示。可以进一步仿真或测试HDL以验证IP核设计。可使用非易失性存储器1140(例如，硬盘、闪存、或任何非易失性存储介质)来存储IP核设计以用于递送至第3方制造设施1165。可替代地，可以通过有线连接1150或无线连接1160来传输(例如，经由互联网)IP核设计。制造设施1165然后可以制造至少部分地基于IP核设计的集成电路。所制造的集成电路可被配置用于执行根据本文所述的至少一个实施例的操作。

示例性芯片上系统集成电路

图12至图14展示了根据本文所述的各种实施例的可以使用一个或多个IP核来制造的示例性集成电路和相关图形处理器。除了所展示的之外，还可以包括其他逻辑和电路，包括附加的图形处理器/核、外围接口控制器或通用处理器核。

图12是展示了根据实施例的可以使用一个或多个IP核来制造的示例性芯片上系统集成电路1200的框图。示例性集成电路1200包括一个或多个应用处理器1205(例如，CPU)、至少一个图形处理器1210，并且另外还可以包括图像处理器1215和/或视频处理器1220，其中的任一项都可以是来自相同或多个不同设计设施的模块化IP核。集成电路1200包括外围或总线逻辑，包括USB控制器1225、UART控制器1230、SPI/SDIO控制器1235和I²S/I²C控制器1240。另外，集成电路还可以包括显示设备1245，所述显示设备耦合至高清晰度多媒体接口(HDMI)控制器1250和移动行业处理器接口(MIPI)显示界面1255中的一项或多项。可以由闪存子系统1260(包括闪存和闪存控制器)来提供存储。可以经由存储器控制器1265来提供存储器接口以访问SDRAM或SRAM存储器设备。另外，一些集成电路还包括嵌入式安全引擎1270。

图13是示出了根据实施例的可以使用一个或多个IP核来制造的芯片上系统集成电路的示例性图形处理器1310的框图。图形处理器1310可以是图12的图形处理器1210的变体。图形处理器1310包括顶点处理器1305和一个或多个片段处理器1315A-1315N。图形处理器1310可以经由分开的逻辑执行不同的着色器程序，使得顶点处理器1305被优化成执行用于顶点着色器程序的操作，而一个或多个片段处理器1315A-1315N执行用于片段或像素着色器程序的片段(例如，像素)着色操作。顶点处理器1305执行3D图形流水线的顶点处理阶段，并生成图元和顶点数据。片段处理器1315A-1315N使用由顶点处理器1305生成的图元和顶点数据来产生显示在显示设备上的帧缓冲器。在一个实施例中，片段处理器1315A-1315N被优化成执行如提供用于OpenGL API中的片段着色器程序，片段处理器1315A-1315N可用于执行与如提供用于Direct 3D API中的像素着色器程序类似的操作。

图形处理器1310附加地包括一个或多个存储器管理单元(MMU)1320A-1320B、高速缓存1325A-1325B和电路互连1330A-1330B。一个或多个MMU 1320A-1320B提供用于集成电路1300的虚拟到物理地址映射，包括用于顶点处理器1305和/或片段处理器1315A-1315N的虚拟到物理地址映射，除了存储在一个或多个高速缓存1325A-1325B中的顶点或图像/纹理数据之外，顶点处理器1305和/或片段处理器1315A-1315N还可以引用存储在存储器中的顶点或图像/纹理数据。在一个实施例中，一个或多个MMU1320A-1320B可以与系统内的其他MMU同步，使得每个处理器1205-1220可以参与共享或统一虚拟存储器系统，其他MMU包括与图12的一个或多个应用处理器1205、图像处理器1215和/或视频处理器1220相关联的一个或多个MMU。根据实施例，一个或多个电路互连1330A-1330B使得图形处理器1310能够经由SoC的内部总线或经由直接连接与SoC内的其他IP核接口连接。

图14是示出了根据实施例的可以使用一个或多个IP核来制造的芯片上系统集成电路的附加示例性图形处理器1410的框图。图形处理器1410可以是图12的图形处理器1210的变体。图形处理器1410包括图13的集成电路1300的一个或多个MMU 1320A-1320B、高速缓存1325A-1325B和(多个)电路互连1330A-1330B。

图形处理器1410包括一个或多个着色器核1415A-1415N，该一个或多个着色器核1415A-1415N提供统一着色器核架构，其中单个核或单类型的核可以执行所有类型的可编程着色器代码，包括顶点着色器、片段着色器和计算着色器。存在的着色器核的确切数量可以在各实施例和各实现方式之间变化。此外，图形处理器1410包括核间任务管理器1405和分块单元(tiling unit)1418，该核间任务管理器1405充当线程分派器以将执行线程分派给一个或多个着色器核1415A-1415N，该分块单元1418用于加速用于基于图块的渲染的分块操作，在用于基于图块的渲染的分块操作中，对场景的渲染操作被细分在图像空间中，例如，以此来利用场景内的局部空间一致性，或以此来优化内部高速缓存的使用。

光栅化概述

本文所描述的实施例提供了利用分层光栅化的优化渲染技术。图15至图16提供了光栅化概述。

图15是根据实施例的图形渲染流水线1500的框图。在一个实施例中，图形渲染流水线1500包括光栅化单元1502、深度测试单元1504、像素着色器单元1506以及输出合并单元1510。光栅化单元1502可以被配置成使用若干可用光栅化算法之一将比如矩形、三角形、线等3D几何图元转换为片段。在一个实施例中，使用了分层光栅化算法。深度测试单元1504可以用于处理由光栅化单元1502输出的片段。在一个实施例中，深度测试单元1504可以是早期深度测试单元。像素着色器单元1506基于输入片段生成像素，并且所产生的像素可以在被写入渲染目标之前被发送至输出合并单元1510。

图16是示例性光栅化元素1600的图示。展示了由三个顶点(例如，顶点1605A至1605C)定义的三角形。可以围绕三角形来绘制边界框1604，并且粗糙级迭代器可以从起始巨跨度(megaspan)1606处开始迭代通过连续的巨跨度像素块(例如，16x16个块)。起始巨跨度1606可以包括四个超跨度象限，包括起始超跨度1608。块选择逻辑可以被配置成将起始巨跨度1606或起始超跨度1608的屏幕空间坐标选择为初始像素块，并且边缘测试逻辑可以对初始像素块进行分析以确定初始像素块的一组完全覆盖象限。

边缘确定逻辑可以另外对与初始像素块相邻的像素块(例如，相邻巨跨度)进行分析以判定所述相邻像素块是否为空，为空则意味着在所选像素块内的样本都不在三角形内，从而表明所选像素块完全在三角形之外。完全在三角形之外的巨跨度可以被丢弃，并且不对这些块执行进一步的迭代。针对每个被部分覆盖的巨跨度，可以执行另外的覆盖范围检查以便确定超跨度(例如，8x8)、跨度(例如，4x4)、子跨度(例如，2x2)以及如图15中所示的像素级上的更精细级别的覆盖范围。

尽管本文总体上以像素样本级别来描述光栅化，但是实施例还支持多样本抗混叠(MSAA)，其中，多个样本位置用于每个像素。例如，在启用4x MSAA的情况下，可以使用每像素4个样本点来确定多边形图元的屏幕覆盖范围值。然而，为了避免模糊实施例的细节，通常将使用每个像素中心处的一个样本点来描述概念。

交织光栅化

本文所描述的实施例提供了对多个图元的交织光栅化。使用交织光栅化可能会导致在处理虚拟现实系统的第二图元时大量的数据重用。处理图元时所涉及的典型步骤为设置、剪辑、分层光栅化和像素着色。如图16中所示的分层光栅化可以用于确定哪些图块被图元所覆盖，以便在所覆盖的图块被移动至下一图元之前对其进行着色。在VR的情况下，下一图元正好是与如从不同眼睛角度所看见的相同图元。换言之，图块光栅化交织对在一个实施例中正被渲染为两个帧缓冲器(每只眼睛对应一个帧缓冲器)的那两个图元执行交织渲染。

图块光栅化交织增大了由来自这两个图元的像素进行的纹理访问的时间局部性。本文所提出的实施例以交织方式对由这两个图元的边界框的并集所覆盖的图块进行处理。在一个实施例中，渲染逻辑在移动到下一图块之前，针对第一图元(例如，与左眼相对应)、然后是第二图元(例如，与右眼相对应)来处理同一图块。交织光栅化使得针对来自第二图元的像素的纹理请求可能由于访问的时间局部性而导致高速缓存命中。在一个实施例中，上下文切换逻辑被增强以实现对正被渲染的这两个图元之间的精细粒度的上下文切换。

当执行交织光栅化时，如果三角形经历针对两只眼睛的截然不同的透视变换，例如，如果图元非常接近眼睛，则这些三角形所访问的纹素可能是不同的，从而导致性能降级。为了避免性能降级，在图元之间的重叠度小于最优的情况下，所述架构可以在移动到下一个图元上之前回退至完全处理一个图元。重叠的程度可以被确定为屏幕空间中这两个三角形的边界框的交集面积与它们的并集面积的比值。当不存在重叠时，此比值为0.0。对于完全重叠的三角形，比值为1.0。

图17是根据实施例的图块光栅化交织1700的图示。如图17中所示，针对待渲染的每个图元P，所述图元可以被渲染为从有待渲染的第一眼睛视图视角看的第一图元1706，并且被渲染为从第二眼睛视图视角看的第二图元1708。示出了第一图元1706和第二图元1708的渲染目标的重叠。

为了执行图块光栅化交织1700，确定了各个图元的边界框。所述边界框包括第一图元1706的第一边界框1702以及第二图元1708的第二边界框1704。还可以确定作为第一边界框1702与第二边界框1704的并集的第三边界框1701。

可以针对第一图元1706的边缘、然后是第二图元1708的边缘来遍历并测试第三边界框1701内的图块，以便确定哪些图元覆盖图块。例如，光栅化逻辑可以被配置成在移动到第二图块(1712)之前针对第一图元1706和第二图元1708两者对第一图块T1(1710)进行光栅化。可以对第三边界框1701内的所有图块进行光栅化。因此，即使可以确定某些图块(例如，TN 1714)在第一图元1706的第一边界框1702外部，也可以针对图元(例如，第一图元1706)对所述图块进行光栅化。尽管这种过度光栅化可能会导致过量的工作，但是在一个实施例中，除非第一边界框1702与第二边界框1704之间几乎不或者不存在重叠，否则不会发生显著的功率或性能影响。在重叠比值被确定为低于阈值的情况下，所述逻辑可以回退到非交织光栅化以避免处理大量不必要的图块。

一旦针对图块执行了覆盖范围测试，就可以由像素着色器来处理所述图块。如果给定的图块仅由图元之一所覆盖，则只渲染所覆盖的图块。如果所述图块被这两个图元所覆盖，则对由第一图元覆盖的像素、然后是第二图元所覆盖的像素进行着色。像素着色器可以避免一次对两个不同的图元进行着色，这减小了像素着色器内的寄存器压力。

在一个实施例中，可以通过在对来自这两个图元的子图块、四边形或像素进行着色的同时进行交织来提高纹理高速缓存性能，这由于提高的访问局部性而改善了纹理访问一致性，这导致了性能的提高和功耗的降低。当所渲染的三角形相对较小时，实现了对来自两个三角形的像素或四边形进行交织的附加益处，因为对于较小三角形，SIMD利用率可能更大，因为图形架构可能能够在单个SIMD批处理中对多个三角形进行着色。然而，如果来自不同图元的像素一起组合在SIMD批处理中，则寄存器压力由于有待处理的更大的数据量而增大。因此，基于对图块与像素进行交织之间的选择，存在纹理高速缓存性能与寄存器压力之间的折衷。

下面的代码1和代码2展示了与本文所描述的实施例所提出的方法相比较的传统光栅化像素着色机制相关联的伪代码。

代码1示出了传统逻辑，所述传统逻辑在处理第二图元的图块之前处理第一图元内的每个图块。代码2中示出了交织图块光栅化。交织图块光栅化逻辑对作为这两个图元的边界框的并集的边界框内的图块进行处理。所述逻辑可以针对第一图元、然后针对第二图元来处理每个图块。

使用图块交织光栅化逻辑，当对具有远离两个眼点的较大三角形的VR场景进行光栅化时，由于通过对两只眼睛的图块进行交织实现了提高的纹理高速缓存使用率，因此所消耗的纹理带宽不应该显著增大。

在一些实施方式中，较大图块可能会减小通过交织所实现的时间一致性的改善，因为由较早的像素所访问的纹素可能会被由稍后的像素所访问的那些纹素驱逐出纹理高速缓存。在一个实施例中，可以在子图块的基础上执行交织，以使得来自这两个图块的像素象限或像素被交织。进行交织的级别可以取决于：被光栅化的图块大小、纹理高速缓存的大小、过滤模式(各向异性需要比三线性更多的纹素)、或纹理的数量、以及单一纹素的每像素位深度。作为在一个SMID批处理中对四边形或像素进行这种交织的结果，在一个实施例中，下游硬件(例如，输出合并单元1510)可以被实施为具有同时读取和写入两个渲染目标的能力。可替代地，输出合并单元可以被配置成将立体渲染目标的像素或像素组交织为交织化渲染目标，这可以用于减小输出合并级所需的带宽量。由于这两个渲染目标包含同一图元的不同视图，因此两个交织像素的输出颜色可能在颜色上相同或相似。颜色压缩逻辑可以用于压缩像素的颜色。当压缩区域中的像素颜色相似时，颜色压缩算法的性能可以显著提高。

交织化渲染目标

图18是根据实施例的交织化渲染目标1800的图示。在前一实施方式中，第一眼睛视图的第一渲染目标1802可以包含与第一图元1803相关联的像素(a，b，c，d)。第二眼睛视图的第二渲染目标1804可以包含与第二图元1805相关联的像素(e，f，g，h)。然而，与第一图元1803相关联的像素以及与第二图元1805相关联的像素仅仅是同一图元的不同视图，并且可能具有相似的颜色数据。

在一个实施例中，代替将像素写入不同的渲染目标，可以使用交织化渲染目标1806或1808。可以使用横向交织化渲染目标1806，或者可以使用纵向交织化渲染目标1808，这取决于哪种交织方法对正被渲染的内容类型产生更好的压缩。每个交织化渲染目标1806和1808的尺寸都比原始渲染目标的尺寸要大，因为交织化渲染目标1806、1808将各自存储来自单独渲染目标1802、1804的所有像素数据。然而，交织化渲染目标1806或交织化渲染目标1808中的任一个都可能向帧缓冲器压缩算法呈现更平滑的数据集，从而导致交织数据的增大的压缩比。

在一个实施例中，如与对各个像素进行交织相反，可以对像素块进行交织。例如，如果所产生的压缩比高于使用像素块交织，则可以选择2x2或4x2的像素块，或者可以使用比每像素交织实施方式更简单的逻辑来实施像素块交织设计。

在一个实施例中，当交织化渲染目标将被用作中间渲染目标时，某个逻辑可以在任何交织表面被界定为有待在后续轮次中采样并过滤的纹理之前对这些表面进行解交织。对中间渲染目标进行解交织避免了需要理解交织方法的采样器逻辑。另外，如果显示逻辑不支持读取交织化渲染目标，则可以在写入交织化渲染目标的表面被显示流水线消耗之前对所述表面进行解交织。

图19是根据实施例的图块光栅化交织逻辑1900的流程图。图块光栅化交织逻辑1900可以通过比如图15的图形渲染流水线1500等图形渲染流水线来执行，所述图形渲染流水线可以由比如图8的光栅/深度逻辑873等图形处理逻辑来执行。图块光栅化交织逻辑1900可以用于渲染虚拟现实应用的立体场景，所述立体场景输出至头戴式显示器。

在一个实施例中，图块光栅化交织逻辑1900可以确定作为第一边界框和第二边界框的并集的第三边界框，如1902处所示的。第一边界框可以与第一图元相关联，而第二边界框可以与第二图元相关联。

针对第三边界框内的每个图块，图块光栅化交织逻辑1900然后可以相对于第一图元和第二图元对场景的区域进行光栅化。所光栅化的区域可以是图块，或者可以是场景的子图块区域(比如像素四边形)，或者可以是单个像素。对于经立体渲染的VR场景，第一图元与第一眼相关联，而第二图元与第二眼相关联。光栅化包括确定VR场景内的图块的图元覆盖范围。

已经针对这两个图元对图块区域或子图块区域进行了光栅化之后，图块光栅化交织逻辑1900然后可以利用像素着色器针对每个覆盖图元对所覆盖区域进行处理。像素着色器可以针对被这两个图元覆盖的区域对这两个图元进行处理，并且可以针对单个图元所覆盖的区域对单个图元进行处理。当像素着色器对被这两个图元覆盖的区域进行处理时，像素着色器将对作为同一图元的不同视图的两个图元进行处理，而不是对两个独立的图元进行处理。

一旦区域被像素着色器处理，图块光栅化交织逻辑1900就可以例如经由输出合并单元(例如，如图15中的输出合并1510)将处理后的图块输出至渲染目标。在一个实施例中，输出合并单元可以被配置成同时输出至多个渲染目标。然而，一个实施例支持交织化渲染目标，以使得可以在单个渲染目标内对VR场景的两只眼睛的输出进行交织。在1907处，图块光栅化交织逻辑1900可以判定是否输出至交织化渲染目标。如果所述逻辑被配置成输出至交织化渲染目标，则所述逻辑可以将处理后的区域(例如，图块区域、子图块区域等)输出至交织化渲染目标，如在1908处所示的。交织化渲染目标可以是横向交织化渲染目标，如图18的渲染目标1806，或者可以是纵向交织化渲染目标，如图18的渲染目标1808。在一个实施例中，可以逐图块地做出是否进行交织的决定，并且可以使用图块压缩元数据内的一个位来指示图块是交织的还是非交织的。在一个实施例中，可以基于确定处理后区域的输出颜色具有高于阈值的相似度而执行在1907处对渲染目标进行交织的判定，以使得例如压缩之后交织渲染目标所消耗的空间总量可以小于单独压缩的渲染目标所消耗的空间总量。

在一个实施例中，当被输出至交织化渲染目标的处理后区域是将被界定为有待采样并过滤的纹理的表面的一部分时，如果采样器不支持对来自交织化渲染目标的表面的采样，则可以在采样之前对所述表面进行解交织。另外，如果显示逻辑不支持读取交织化渲染目标，则可以在显示流水线消耗被写入交织化渲染目标的表面之前，对所述表面进行解交织。

在交织像素开始在颜色上发散的情况下，例如，对于在世界空间中太靠近眼睛绘制的渲染目标区域，渲染逻辑可以回退到非交织布局。如果交织化渲染目标被禁用，则图块光栅化交织逻辑1900可以配置输出逻辑来回退到非交织布局，并且将处理后的区域输出至每只眼睛的单独渲染目标，如在1910处所示的。

图20是根据实施例的交织光栅化回退逻辑2000的流程图。在一个实施例中，可以执行交织光栅化回退逻辑2000来判定使用本文所描述的交织光栅化方法是否将改善性能，或者是否应该单独地对每只眼睛视图的图元进行光栅化。

例如，可以在如图19的框1902中确定第三边界框之后执行交织光栅化回退逻辑2000。如2004处所示，交织光栅化回退逻辑2000可以确定边界框的交集面积与第一边界框和第二边界框的并集面积之间的比值。可以执行这种确定以避免当对没有显著重叠的图元执行交织光栅化时可能导致的性能降级。在重叠度低于阈值的情况下，架构可以在移动到下一图元之前回退至完全处理一个图元。重叠的程度可以被确定为屏幕空间中这两个三角形的边界框的交集面积与它们的并集面积的比值。当不存在重叠时，此比值为0.0。对于完全重叠的三角形，比值为1.0。

如在2005处所示，所述逻辑可以判定比值是否高于当执行交织光栅化时性能可以提高的阈值，并且在2006处，启用交织光栅化。如果比值低于所述阈值，则交织光栅化回退逻辑2000可以禁用交织光栅化。

图21是根据实施例的包括图形处理器2104的计算设备2100的框图。计算设备2100可以是比如图1中的数据处理系统100的计算设备。计算设备2100还可以是比如机顶盒(例如，基于互联网的有线电视机顶盒等)、基于全球定位系统(GPS)的设备等通信设备，或者被包括在所述通信设备内。计算设备2100还可以是比如蜂窝电话、智能电话、个人数字助理(PDA)、平板计算机、膝上型计算机、电子阅读器、智能电视、电视平台、可穿戴设备(例如，眼镜、手表、手环、智能卡、珠宝、衣物等)、媒体播放器等移动计算设备，或者被包括在所述移动计算设备内。例如，在一个实施例中，计算设备2100包括移动计算设备，所述移动计算设备采用将计算设备2100的各种硬件部件和/或软件组件集成在单个芯片上的集成电路(“IC”)，比如芯片上系统(“SoC”或“SOC”)。

计算设备2100包括图形处理器2104，所述图形处理器可以是本文所描述的任何图形处理器。图形处理器2104可以包括交织逻辑2124，所述交织逻辑可以被配置成经由图形处理器2104内的一个或多个图形引擎2154实现用于虚拟现实和多视图渲染的交织光栅化和像素着色。交织表面可以在被一个或多个纹理采样器2144或显示引擎2134消耗之前被解交织。比如L3高速缓存或其他类型的高速缓存存储器等高速缓存存储器2114也可以包括在图形处理器2104内。在一个实施例中，高速缓存存储器2114是嵌入式存储器模块，比如图2的嵌入式存储器模块218。高速缓存存储器2114可以用作共享存储器，所述共享存储器可以被交织逻辑2124、(多个)显示引擎2134、(多个)纹理采样器2144以及(多个)图形引擎2154访问。

图形处理器2104还包括一个或多个显示引擎2134以将图形处理器耦合至显示设备。由图形处理器2104处理的数据被存储在硬件图形流水线内的缓冲器中，并且状态信息被存储在存储器2108中。所产生的图像然后被传送至(多个)显示引擎2134的显示控制器，以便经由比如图3的显示设备320等显示设备来输出。显示设备可以是各种类型的显示设备，比如，阴极射线管(CRT)、薄膜晶体管(TFT)、液晶显示器(LCD)、有机发光二极管(OLED)阵列等，并且可以被配置成向用户显示信息。

如所展示的，在一个实施例中，除了图形处理器2104之外，计算设备2100可以进一步包括任何数量和类型的硬件部件和/或软件组件，比如(但不限于)应用处理器2106、存储器2108、输入/输出(I/O)源2110。应用处理器2106可以如参照图3所展示的那样与硬件图形流水线交互，以共享图形流水线功能。应用处理器2106可以包括一个或多个处理器，比如图1的(多个)处理器102，并且可以是至少部分地用于执行计算设备2100的操作系统(OS)2102的中央处理单元(CPU)。OS 2102可以充当计算机设备2100的硬件资源和/或物理资源与用户之间的接口。OS 2102可以包括用于计算设备2100中的各种硬件设备的驱动器逻辑2122。驱动器逻辑2122可以包括图形驱动器逻辑2123，比如图10的用户模式图形驱动器1026和/或内核模式图形驱动器1029。在一个实施例中，图形驱动器逻辑2123包括用于启用或禁用如本文所描述的交织光栅化和像素着色逻辑的逻辑。

可以设想，在一些实施例中，图形处理器2104可以作为应用处理器2106的一部分(比如物理CPU封装体的一部分)而存在，在这种情况下，存储器2108的至少一部分可以由应用处理器2106和图形处理器2104来共享，但是存储器2108的至少一部分可以专用于图形处理器2104，或者图形处理器2104可以具有单独的存储器存储设备。存储器2108可以包括缓冲器(例如，帧缓冲器)的预分配区域；然而，本领域普通技术人员应当理解，实施例不限于此，并且可以使用低级图形流水线可访问的任何存储器。存储器2108可以包括各种形式的随机存取存储器(RAM)(例如，SDRAM、SRAM等)，包括利用图形处理器2104来渲染桌面场景或3D图形场景的应用。比如图1的存储器控制器中枢116等存储器控制器中枢可以访问存储器2108中的数据并且将其转发到图形处理器2104以便进行图形流水线处理。可以使存储器2108对计算设备2100内的其他部件可用。例如，在实施软件程序或应用时由一个或多个处理器(例如，应用处理器2106)对从计算设备2100的各种I/O源2110接收的任何数据(例如，输入图形数据)进行操作之前，可以将所述数据临时排队到存储器2108中。类似地，软件程序确定应通过计算系统接口之一从计算设备2100发送到外部实体或存储到内部存储元件中的数据在其被传输或存储之前经常在存储器2108中临时排队。

I/O源可以包括比如触摸屏、触摸面板、触摸板、虚拟或常规键盘、虚拟或常规鼠标、端口、连接器、网络设备等设备，并且可以经由如图1所引用的输入/输出(I/O)控制中枢(ICH)130来附接。另外，I/O源2110可以包括一个或多个I/O设备，所述一个或多个I/O设备被实施为用于向或从计算设备2100(例如，网络适配器)传送数据；或者用于在计算设备2100(例如，硬盘驱动器)内进行大规模非易失性存储。包括字母数字及其他键的用户输入设备可以用于将信息和命令选择传达至图形处理器2104。另一类型的用户输入设备是用于将方向信息和命令选择传达至GPU并控制显示设备上的光标移动的光标控件，诸如鼠标、轨迹球、触摸屏、触摸板或光标方向键。可以采用计算机设备2100的相机和麦克风阵列来观察手势、记录音频和视频并接收和发射视觉命令和音频命令。

被配置为一个或多个网络接口的I/O源2110可以提供对网络的访问，比如LAN、广域网(WAN)、城域网(MAN)、个域网(PAN)、蓝牙、云网络、蜂窝或移动网络(例如，第3代(3G)、第4代(4G)等)、内联网、互联网等。(多个)网络接口可以包括例如具有一个或多个天线的无线网络接口。(多个)网络接口还可以包括，例如，经由网络电缆与远程设备通信的有线网络接口，所述网络电缆可以是例如以太网电缆、同轴电缆、光缆、串行电缆或并行电缆。

(多个)网络接口可以例如通过遵循IEEE 802.11标准来提供对LAN的访问，和/或无线网络接口可以例如通过遵循蓝牙标准来提供对个域网的访问。还可以支持其他无线网络接口和/或协议，包括所述标准的先前的以及后续的版本。除了或代替经由无线LAN标准通信，(多个)网络接口可以使用例如以下协议来提供无线通信：时分多址(TDMA)协议、全球移动通信系统(GSM)协议、码分多址(CDMA)协议和/或任何其他类型的无线通信协议。

应当理解，对于某些实施方式，比在上文中所描述的示例更少或更多地配备的系统可以是优选的。因此，取决于众多因素，如价格约束、性能要求、技术改进或其他情况，计算设备2100的配置可以随着实施方式而改变。示例可以包括但不限于：移动设备、个人数字助理、移动计算设备、智能电话、蜂窝电话、手持设备、单向寻呼机、双向寻呼机、消息收发设备、计算机、个人计算机(PC)、台式计算机、膝上型计算机、笔记本计算机、手持式计算机、平板计算机、服务器、服务器阵列或服务器场、web服务器、网络服务器、因特网服务器、工作站、小型计算机、大型计算机、超级计算机、网络设备、web设备、分布式计算系统、多处理器系统、基于处理器的系统、消费电子设备、可编程消费电子设备、电视、数字电视、机顶盒、无线接入点、基站、订户站、移动订户中心、无线电网络控制器、路由器、集线器、网关、桥接器、交换机、机器或上述各项的组合。

实施例可以被实施为以下各项中的任何一项或其组合：使用母板互连的一个或多个微芯片或集成电路、硬连线逻辑、由存储器设备存储且由微处理器执行的软件、固件、专用集成电路(ASIC)和/或现场可编程门阵列(FPGA)。以示例的方式，术语“逻辑”可以包括软件或硬件和/或软件和硬件的组合。

实施例可以被提供为例如计算机程序产品，所述计算机程序产品可以包括其上存储有机器可执行指令的一种或多种机器可读介质，所述机器可执行指令在由一个或多个机器(比如计算机、计算机网络或其他电子设备)执行时可以导致所述一个或多个机器执行根据在本文中所描述的实施例的操作。机器可读介质可以包括但不限于：软盘、光盘、CD-ROM(CD盘-只读存储器)以及磁光盘、ROM、RAM、EPROM(可擦除可编程只读存储器)、EEPROM(电可擦除可编程只读存储器)、磁卡或光卡、闪存、或者适合于存储机器可执行指令的其他类型的介质/机器可读介质。

此外，实施例可以作为计算机程序产品被下载，其中，可以经由通信链路(例如，调制解调器和/或网络连接)，借助于在载波或其他传播介质中具体化和/或由载波或其他传播介质调制的一个或多个数据信号来将程序从远程计算机(例如，服务器)传输至请求计算机(例如，客户机)。

以下条款和/或示例涉及其特定实施例或示例。可在一个或多个实施例中的任何地方使用示例中的细节。可以以各种方式将不同的实施例或示例的各种特征与所包括的一些特征以及被排除的其他特征组合以适应各种不同的应用。示例可以包括主题，如，方法；用于执行方法的动作的装置；包括指令的至少一种机器可读介质，所述指令当由机器执行时使机器执行方法或装置的动作；或根据本文中所述的实施例和示例的装置或系统。各组件可以是用于执行所描述的操作或功能的装置。

一个实施例提供了一种图形处理装置，所述图形处理装置包括：第一逻辑，用于对与多个交织图元相关联的像素区域进行光栅化；第二逻辑，用于对由所述多个交织图元中的一个或多个所覆盖的像素区域进行着色；以及第三逻辑，用于将所述第二逻辑针对所述多个交织图元的输出交织为单个渲染目标，所述单个渲染目标包括与所述多个交织图元相关联的输出。

一个实施例提供了一种数据处理系统，所述数据处理系统包括：存储器，用于存储交织化渲染目标，所述交织化渲染目标用于存储与多视图场景相关联的多个图元的像素数据；以及图形处理装置，包括：第一逻辑，用于对与所述多视图场景的多个交织图元相关联的像素区域进行光栅化；第二逻辑，用于对由所述多个交织图元中的一个或多个所覆盖的像素区域进行着色；以及第三逻辑，用于将所述第二逻辑针对所述多个交织图元的输出交织为所述交织化渲染目标。

一个实施例提供了一种对由多个交织图元覆盖的像素区域进行光栅化的方法，所述方法包括：确定作为第一边界框与第二边界框的并集的第三边界框，所述第一边界框与所述多个交织图元中的第一图元相关联，并且所述第二边界框与所述多个交织图元中的第二图元相关联；针对所述第三边界框内的每个像素区域，相对于所述第一图元和所述第二图元对场景区域进行光栅化；并且其中，对所述像素区域进行光栅化确定了所述场景区域相对于所述像素区域的像素覆盖范围。

本领域技术人员将从以上描述中领会到，实施例的宽泛技术可以以各种形式实施。因此，虽然已经结合其特定示例描述了这些实施例，但是实施例的实际范围不应由此受限，因为其他的修改在本领域技术人员学习了附图、说明书和所附权利要求之后就将变得显而易见。

Claims (18)

1.一种图形处理器，包括：

第一逻辑，用于对与多个交织图元相关联的像素区域进行光栅化，所述多个交织图元包括与立体场景的第一视图相关联的第一图元以及与所述立体场景的第二视图相关联的第二图元；

第二逻辑，用于对由所述多个交织图元中的一个或多个所覆盖的像素区域进行着色；以及

第三逻辑，用于将所述第二逻辑针对所述多个交织图元的输出交织为单个渲染目标，所述单个渲染目标包括与所述多个交织图元相关联的输出。

2.如权利要求1所述的图形处理器，所述立体场景用于经由头戴式显示器来显示。

3.如权利要求2所述的图形处理器，其中，用于对由所述多个交织图元覆盖的像素区域进行光栅化的所述第一逻辑用于判定所述多个交织图元中的一个或多个是否覆盖所述像素区域。

4.如权利要求3所述的图形处理器，其中，所述第一逻辑用于：在针对所述多个交织图元中的每一个确定第二像素区域的覆盖范围之前，针对所述多个交织图元中的每一个确定第一像素区域的覆盖范围。

5.如权利要求3所述的图形处理器，其中，为了对由所述多个交织图元覆盖的所述像素区域进行光栅化，所述第一逻辑用于：

确定作为第一边界框与第二边界框的并集的第三边界框，所述第一边界框与所述多个交织图元中的第一图元相关联，并且所述第二边界框与所述多个交织图元中的第二图元相关联；并且

针对所述第三边界框内的每个像素区域，相对于所述第一图元和所述第二图元对场景区域进行光栅化，其中，对所述场景区域进行光栅化包括确定所述场景区域相对于所述像素区域的像素覆盖范围。

6.如权利要求5所述的图形处理器，其中，第一逻辑包括基于图块的光栅化器，并且所述场景区域是图块像素区域或子图块像素区域中的一者。

7.如权利要求6所述的图形处理器，其中，所述场景区域是子图块像素区域，并且所述第一逻辑用于确定场景相对于所述子图块像素区域的像素覆盖范围。

8.如权利要求7所述的图形处理器，其中，确定所述场景相对于所述子图块像素区域的像素覆盖范围包括：针对所述第一图元确定第一子图块像素区域的像素覆盖范围；以及在确定第二子图块像素区域的像素覆盖范围之前，针对所述第二图元确定第二子图块像素区域的像素覆盖范围。

9.如权利要求1所述的图形处理器，所述第三逻辑用于响应于确定所述第二逻辑针对所述多个图元中的每一个的输出具有大于阈值的相似度而将所述第二逻辑针对所述多个交织图元的输出交织为所述单个渲染目标。

10.如权利要求1所述的图形处理器，另外包括：第四逻辑，用于对写入所述单个渲染目标的输出进行压缩。

11.一种对由多个交织图元覆盖的像素区域进行光栅化的方法，所述方法包括：

确定作为第一边界框与第二边界框的并集的第三边界框，所述第一边界框与所述多个交织图元中的第一图元相关联，并且所述第二边界框与所述多个交织图元中的第二图元相关联；

针对所述第三边界框内的每个像素区域，相对于所述第一图元和所述第二图元对场景区域进行光栅化，其中，所述场景区域是子图块像素区域；并且

其中，对所述场景区域进行光栅化包括：确定所述场景区域相对于所述像素区域的像素覆盖范围；以及确定所述场景相对于所述子图块像素区域的像素覆盖范围，其中，确定所述场景相对于所述子图块像素区域的像素覆盖范围包括：针对所述第一图元确定第一子图块像素区域的像素覆盖范围；以及在确定第二子图块像素区域的像素覆盖范围之前，针对所述第二图元确定所述第一子图块像素区域的像素覆盖范围。

12.一种数据处理系统，包括用于执行如权利要求11所述的方法的装置。

13.一种图形处理装置，包括：

存储器，用于存储交织化渲染目标，所述交织化渲染目标用于存储与多视图场景相关联的多个图元的像素数据；以及

图形处理装置，包括：第一逻辑，用于对与所述多视图场景的多个交织图元相关联的像素区域进行光栅化，所述多个交织图元包括与立体场景的第一视图相关联的第一图元以及与所述立体场景的第二视图相关联的第二图元；第二逻辑，用于对由所述多个交织图元中的一个或多个所覆盖的像素区域进行着色；以及第三逻辑，用于将所述第二逻辑针对所述多个交织图元的输出交织为所述交织化渲染目标。

14.如权利要求13所述的图形处理装置，其中，所述交织化渲染目标用于以横向交织方式存储像素数据。

15.如权利要求13所述的图形处理装置，其中，所述交织化渲染目标用于以纵向交织方式存储像素数据。

16.如权利要求13所述的图形处理装置，其中，为了对由所述多个交织图元覆盖的所述像素区域进行光栅化，所述第一逻辑用于：

确定作为第一边界框与第二边界框的并集的第三边界框，所述第一边界框与所述多个交织图元中的第一图元相关联，并且所述第二边界框与所述多个交织图元中的第二图元相关联；并且

针对所述第三边界框内的每个像素区域，相对于所述第一图元和所述第二图元对场景区域进行光栅化，其中，对所述场景区域进行光栅化包括确定所述场景区域相对于所述像素区域的像素覆盖范围。

17.如权利要求16所述的图形处理装置，所述第一逻辑进一步用于确定所述第三边界框的交集面积与所述第一边界框和所述第二边界框的交集面积之间的比值，并响应于确定所述比值低于阈值而禁用交织光栅化。

18.一种机器可读介质，存储有数据，所述数据当被一台或多台机器读取时使所述一台或多台机器制造用于执行包括以下操作的方法的一个或多个集成电路：

确定作为第一边界框与第二边界框的并集的第三边界框，所述第一边界框与所述多个交织图元中的第一图元相关联，并且所述第二边界框与所述多个交织图元中的第二图元相关联；

针对所述第三边界框内的每个像素区域，相对于所述第一图元和所述第二图元对场景区域进行光栅化，其中，所述场景区域是子图块像素区域；并且

其中，对所述场景区域进行光栅化包括：确定所述场景区域相对于所述像素区域的像素覆盖范围；以及确定所述场景相对于所述子图块像素区域的像素覆盖范围，其中，确定所述场景相对于所述子图块像素区域的像素覆盖范围包括：针对所述第一图元确定第一子图块像素区域的像素覆盖范围；以及在确定第二子图块像素区域的像素覆盖范围之前，针对所述第二图元确定所述第一子图块像素区域的像素覆盖范围。