JP7344885B2 - システムオンチップのためのメモリサブシステム - Google Patents

Description

本開示の例は、一般にシステムオンチップ（ＳｏＣ）に関し、特に、１つまたは複数のメモリコントローラを含むメモリサブシステムを含むＳｏＣに関する。

集積回路技術の進歩は、プロセッサコア、メモリコントローラ、およびバスなどを含む、システム全体を単一の半導体チップに埋め込むことを可能にした。このタイプのチップは、一般的に、システムオンチップ（ＳｏＣ）と呼ばれる。他のＳｏＣは、異なるアプリケーションのためにその中に埋め込まれた異なる構成要素を有し得る。ＳｏＣは、旧来のプロセッサベース設計に勝る多くの利点を与える。単一のデバイスへの構成要素の統合は、サイズを縮小しながら全体の速度を高めるので、ＳｏＣはマルチチップ設計の魅力的な代替である。また、ＡＳＩＣ（特定用途向け集積回路）設計は著しくより長い開発時間およびより大きい開発コストを有する傾向があるので、ＳｏＣは、ＡＳＩＣなど、完全にカスタマイズされたチップの魅力的な代替である。プログラマブル論理とＳｏＣの両方の利益を得ることができるプログラマブル半導体チップを実現するために、プログラマブル論理を含む構成可能なＳｏＣ（ＣＳｏＣ）が開発された。

本開示の例は、一般に、メモリサブシステムを含む、システムオンチップ（ＳｏＣ）など、集積回路に関する。様々な例が、メモリコントローラを集積回路のマスタ回路から独立して動作させることを可能にすることができ、スケーラブルで統一されたメモリサブシステムを可能にすることができる。

本開示の一例は集積回路である。集積回路は、チップ上の第１の電力領域中の第１のマスタ回路と、チップ上の第２の電力領域中の第２のマスタ回路と、チップ上の第３の電力領域中の第１のメモリコントローラとを含む。第１のマスタ回路および第２のマスタ回路はそれぞれ、第１のメモリコントローラを介してメモリにアクセスするように構成される。第１の電力領域および第２の電力領域はそれぞれ、第３の電力領域から分離し、独立している。

本開示の別の例は、集積回路を動作させる方法である。集積回路の複数のマスタ回路の各々が複数の電力モードのうちの１つに選択的に入れられる。メモリが、複数のマスタ回路のうちの少なくとも１つによって、複数のマスタ回路の他のマスタ回路の各々の複数の電力モードのうちの選択された電力モードと無関係に、集積回路の第１のメモリコントローラを介してアクセスされる。第１のメモリコントローラは、複数のマスタ回路の各それぞれの電力領域から分離した電力領域中にある。

本開示のまた別の例は集積回路である。集積回路は、チップ上の処理システムと、チップ上のプログラマブル論理と、チップ上の構成可能な相互接続ネットワークと、チップ上の第１のメモリコントローラと、チップ上の管理ユニットとを含む。処理システムおよびプログラマブル論理はそれぞれ、構成可能な相互接続ネットワークを介して第１のメモリコントローラに通信可能に結合される。処理システムおよびプログラマブル論理はそれぞれ、第１のメモリコントローラと構成可能な相互接続ネットワークとを介してメモリにアクセスするように構成される。管理ユニットは、第１のメモリコントローラの動作から独立して処理システムおよびプログラマブル論理のそれぞれの電力モードを制御することが可能である。

これらおよび他の態様は、以下の詳細な説明を参照しながら理解され得る。

上記の特徴が詳細に理解され得るように、上記で手短に要約された、より詳細な説明が、そのうちのいくつかが添付の図面に示されている例示的な実装形態を参照することによって得られ得る。しかしながら、添付の図面は例示的な実装形態のみを示し、したがって、他の実装形態の範囲を限定するものと考えられるべきでないことに留意されたい。

本開示のいくつかの例による、集積回路（ＩＣ）のブロック図である。 本開示のいくつかの例による、ＩＣ中の電力管理およびメモリアクセスのためのフローチャートである。 本開示のいくつかの例による、ネットワークオンチップ（ＮｏＣ）を示すブロック図である。 本開示のいくつかの例による、ＮｏＣによるエンドポイント回路間の接続を示すブロック図である。 本開示のいくつかの例による、ＮｏＣに接続された４つのポートをもつメモリコントローラを含むＩＣの部分のブロック図である。

理解を促すために、可能な場合、図に共通する同一の要素を指定するために同一の参照番号が使用されている。１つの例の要素は他の例中に有利に組み込まれ得ることが企図される。

本開示の例は、メモリサブシステムを含む、システムオンチップ（ＳｏＣ）など、集積回路を与える。一般に、いくつかの例では、メモリサブシステムは、マスタモジュールの電力領域から分離し、独立した電力領域中にある、１つまたは複数のメモリコントローラを含む。したがって、メモリコントローラの動作はマスタモジュールの各々の電力モードから独立し、分離しているので、各マスタモジュールは、他のマスタモジュールの電力モードにかかわらず、メモリコントローラを介してメモリにアクセスすることができる。さらに、メモリコントローラは、ＩＣ中の、プログラマブルネットワークオンチップ（ＮｏＣ）など、相互接続構造をもつＩＣ中に実装され得る。メモリコントローラおよび相互接続構造は、マスタモジュールにメモリへのアクセスを許可するスケーラブルで統一された方式を与えることができる。

以下で、図を参照しながら様々な特徴について説明する。図は一定の縮尺で描かれていることもあり、描かれていないこともあること、および同様の構造または機能の要素は図全体にわたって同様の参照番号によって表されていることに留意されたい。図は、特徴の説明を促すためのものに過ぎないことに留意されたい。図は、異なる実施形態の網羅的な説明として、または特許請求の範囲の限定として意図されていない。さらに、示された例が、示されたすべての態様または利点を有するとは限らない。特定の例に関して説明される態様または利点は、必ずしもその例に限定されるとは限らず、そのように示されていない場合でも、またはあまり明示的に説明されていない場合でも、他のいかなる例においても実践され得る。

図１は、本開示のいくつかの例による、集積回路（ＩＣ）１００のブロック図である。いくつかの例では、ＩＣ１００は、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、プログラマブル論理デバイス（ＰＬＤ）など、プログラマブルＩＣであり得る。他の例では、ＩＣ１００は特定用途向けＩＣ（ＡＳＩＣ）または別のＩＣであり得る。ＩＣ１００は、システムオンチップ（ＳｏＣ）であり得、単一のダイ上に実装され得る。ＩＣ１００は、処理システム（ＰＳ）１０２と、プログラマブル論理（ＰＬ）１０４と、マスタおよび／またはスレーブ（Ｍ／Ｓ）ブロック１ １０６と、Ｍ／Ｓブロック２ １０８と、メモリコントローラ（ＭＣ）１ １１０と、ＭＣ２ １１２と、入出力（Ｉ／Ｏ）インターフェース１１４と、管理ユニット（ＭＵ）１１６と、システム相互接続１２０とを含む。システム相互接続１２０はネットワークオンチップ（ＮｏＣ）１２２をさらに含む。これらのブロックおよびサブシステムは例である。ＩＣ１００は、これらの任意の組合せ、追加のおよび／または異なるブロックならびにサブシステムを含むことができる。

ＰＳ１０２は、１つまたは複数のプロセッサコアであり得るか、または１つまたは複数のプロセッサコアを含むことができる。たとえば、ＰＳ１０２は、いくつかのＡＲＭベースの組込みプロセッサコアを含むことができる。ＰＬ１０４は、プログラムされ得るか、またはＰＳ１０２を使用して構成され得る、任意の数の構成可能な論理ブロック（ＣＬＢ）を含むことができる。Ｍ／Ｓブロック１ １０６およびＭ／Ｓブロック２ １０８はいくつかのブロックおよびサブシステムのいずれかであり得る。たとえば、Ｍ／Ｓブロック１ １０６およびＭ／Ｓブロック２ １０８はそれぞれ、プログラマブル論理、処理システム（デジタル信号プロセッサ（ＤＳＰ）、グラフィカルプロセッサユニット（ＧＰＵ）など）、ビデオ圧縮ユニット（ＶＣＵ）、アクセラレータ、メモリ、または他のブロックおよび／またはサブシステムであり得る。

ＭＣ１ １１０およびＭＣ２ １１２は、ＰＳ１０２、ＰＬ１０４、または別のモジュールなど、マスタモジュールによってメモリへのアクセスを制御するように構成されたメモリコントローラである。いくつかの例では、ＭＣ１ １１０およびＭＣ２ １１２はそれぞれ、ダブルデータレート第４世代（ＤＤＲ４）ＭＣ、高帯域幅メモリ第２世代（ＨＢＭ２）ＭＣ、または別のＭＣであり得る。他の例では、ＭＣ１ １１０およびＭＣ２ １１２は、任意の世代の技術および／または任意の標準または非標準ＭＣであり得る。具体例では、ＭＣ１ １１０およびＭＣ２ １１２はそれぞれＤＤＲ４ ＭＣである。ＭＣ１ １１０およびＭＣ２ １１２の各々は、パリティビットおよび／または誤り訂正コードの生成および検査、訂正不可能な誤りを示すデータポイズニングサポート、および／または誤りロギングおよび報告など、エンドツーエンドデータ保護を有することができる。

Ｉ／Ｏインターフェース１１４は、ＩＣ１００とオフチップの別の構成要素との間の通信を可能にするように構成され得る。Ｉ／Ｏインターフェース１１４は、任意の標準および／またはプロプライエタリ通信のために構成され得る。Ｉ／Ｏインターフェース１１４は、ＩＣ１００上の任意のモジュールに通信可能に結合され得る。いくつかのモジュールはＩ／Ｏインターフェース１１４に直接通信可能に結合され得、他のモジュールは、ＮｏＣ１２２のような別のモジュールによってなど、Ｉ／Ｏインターフェース１１４に間接的に通信可能に結合され得る。図示のように、ＰＳ１０２、ＰＬ１０４、ＭＣ１ １１０、およびＭＣ２ １１２は、（たとえば、システム相互接続１２０が介入することなしに）Ｉ／Ｏインターフェース１１４に直接通信可能に結合され、さらに、システム相互接続１２０はＩ／Ｏインターフェース１１４に通信可能に結合される。さらに、図示のように、Ｉ／Ｏインターフェース１１４はオフチップメモリ１２４に通信可能に結合される。オフチップメモリ１２４は、たとえば、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）、フラッシュメモリ、または他のメモリであり得るか、またはダイナミックランダムアクセスメモリ（ＤＲＡＭ）、フラッシュメモリ、または他のメモリを含むことができる。オフチップメモリ１２４は、ＩＣ１００と同じインターポーザおよび／またはパッケージ基板に取り付けられ得、そのインターポーザおよび／またはパッケージ基板は、たとえば、オフチップメモリ１２４をＩＣ１００に通信可能に結合することができる。追加の構成要素および／または異なる構成要素が、Ｉ／Ｏインターフェース１１４を使用してＩＣ１００に結合され得る。ＩＣ１００上の様々なモジュールは、Ｉ／Ｏインターフェース１１４を介して、さらに、場合によってはシステム相互接続１２０を介して、ＩＣ１００から様々なオフチップの構成要素に通信可能に結合され得る。

ＭＵ１１６は、ＩＣ１００の様々な態様を制御するように構成される。ＭＵ１１６は、単独で、または１つまたは複数の他の構成要素と協調して、ＩＣ１００を初期化し、構成し、ＩＣ１００の動作をデバッグし、ＩＣ１００の電源投入を制御し、ＩＣ１００内の電力管理を制御することができる。ＭＵ１１６による電力管理の追加の詳細について以下で説明する。

システム相互接続１２０は、ＩＣ１００のモジュールのうちの様々なモジュールを通信可能に接続することができる。前述のように、システム相互接続１２０はＮｏＣ１２２を含む。ＮｏＣ１２２は、構成可能なスイッチによって相互接続される通信経路を含む。構成可能なスイッチは、通信経路がＩＣ１００の異なるモジュールを通信可能に結合するように選択的にプログラムまたは構成されることを可能にする。スイッチが構成またはプログラムされることを可能にすることによって、ＮｏＣ１２２は、相互接続のためのＰＬ１０４中のリソースを必ずしも専用にする必要なしに、および／またはモジュール間の構成可能でない相互接続を必ずしも専用にする必要なしに、たとえば、ＰＬ１０４の構成に基づいて、リソースの効率的な使用を可能にすることができる。ＮｏＣ１２２は、ＮｏＣ１２２のスイッチを構成するために実装された相互接続をさらに含むことができ、その相互接続はＮｏＣ周辺相互接続（ＮＰＩ）と呼ばれることがある。システム相互接続１２０は、構成可能でない相互接続をさらに含み得、その相互接続は、ブートシーケンス中の通信、および／または電力管理のための通信を可能にし得る。

ＩＣ１００の様々なモジュールは異なる電力領域中にある。たとえば、ＰＳ１０２は第１の電力領域２０２中にある。ＰＬ１０４は第２の電力領域２０４中にある。ＭＣ１ １１０およびＭＣ２ １１２は１つまたは複数の第３の電力領域２０６中にある。Ｉ／Ｏインターフェース１１４は第４の電力領域２０８中にあり得、ＭＵ１１６は第５の電力領域２１０中にあり得る。システム相互接続１２０は第６の電力領域２１２中にあり得る。Ｍ／Ｓブロック１ １０６およびＭ／Ｓブロック２ １０８は、１つまたは複数の追加の電力領域中、または第１の電力領域２０２、第２の電力領域２０４、第３の電力領域２０６、第４の電力領域２０８、または第５の電力領域２１０中にあり得る。図示のように、Ｍ／Ｓブロック１ １０６およびＭ／Ｓブロック２ １０８は第１の電力領域２０２中にある。図１中の例は、１つの電力領域を共有しているいくつかのブロックまたはモジュール（たとえば、ＰＳ１０２、Ｍ／Ｓブロック１ １０６およびＭ／Ｓブロック２ １０８が第１の電力領域２０２を共有し、ＭＣ１ １１０およびＭＣ２ １１２が第３の電力領域２０６を共有している）を示すが、各ブロックまたはモジュールは、別個の物理ブロックであり得、たとえば、他のブロックまたはモジュールの電力状態から独立して動作させられる、分離した電力領域中にあり得る。たとえば、ＭＣ１ １１０およびＭＣ２ １１２の各々は、それぞれＭＣ１ １１０およびＭＣ２ １１２専用の物理ブロック中にあり得る。各電力領域は、１つまたは複数の動作電圧（または動作電圧の範囲）を有することができ、他の電力領域から独立し、分離している。

電源２００はＩＣ１００に電気的に結合される。電源２００は、ＩＣ１００上の各電力領域のための動作電圧を与える。電源２００は、ＩＣ１００と同じ基板および／またはボードに取り付けられ得、たとえば、基板および／またはボードを介してＩＣ１００に電気的に結合され得る。電源２００は、第１の電力領域２０２のための第１の電圧Ｖ０、第２の電力領域２０４のための第２の電圧Ｖ１、第３の電力領域２０６のための第３の電圧Ｖ２、第４の電力領域２０８のための第４の電圧Ｖ３、第５の電力領域２１０のための第５の電圧Ｖ４、第６の電力領域２１２のための第６の電圧Ｖ５を与える。動作電圧Ｖ０、Ｖ１、Ｖ２、Ｖ３、Ｖ４、およびＶ５のいずれかは、他の動作電圧Ｖ０、Ｖ１、Ｖ２、Ｖ３、Ｖ４、およびＶ５のいずれかと同じであり得るか、または異なり得る。

ＭＵ１１６は、ＩＣ１００のマスタモジュールとともに、標準仕様または専有実装形態に基づいて電力管理フレームワークを実現することができる。いくつかの例では、ＭＵ１１６およびマスタモジュールは、組込みエネルギー管理ＡＰＩ仕様（ＵＧ１２００）に基づいて電力管理フレームワークを実現する。

ＰＳ１０２内の１つまたは複数の処理ユニット（ＰＵ）のような、ＰＳ１０２の構成要素など、マスタモジュール内の構成要素は、電力モードを自己開始することができ、および／またはＭＵ１１６によって電力モードのうちの所与の１つに入るように制御され得る。たとえば、ＰＳ１０２内のＰＵが、所定の時間期間の間、非アクティブである場合、ＰＵは、電源切断または中断モードに入ることを要求するメッセージをＭＵ１１６に送ることができる。ＭＵ１１６がメッセージに肯定応答すると、ＰＵは電源切断または中断モードに入る。ＭＵ１１６は、次いでＰＵを起動させることができる。

ＭＣ１ １１０およびＭＣ２ １１２など、スレーブモジュールは、ＭＵ１１６のみによって、および／またはマスタモジュールとともに電力モードになるように制御され得る。たとえば、ＭＵ１１６は、マスタモジュールがスレーブモジュールのリソースを要求するまで、スレーブモジュールを電源オフモードに維持することができる。ＭＵ１１６は、次いで、マスタモジュールがスレーブモジュールのリソースにアクセスすることを可能にするために、スレーブモジュールを電力投入することができる。マスタモジュールがスレーブモジュールのリソースにアクセスすることを完了すると、ＭＵ１１６はスレーブモジュールに電源オフさせることができる。

ＭＵ１１６はまた、様々な電力領域内の構成要素のパワーゲーティングを制御することができる。たとえば、ＭＵ１１６は、ＰＳ１０２のＰＵ、Ｍ／Ｓブロック１ １０６、および／またはＭ／Ｓブロック２ １０８、ＰＵに関連するメモリブロック、ＰＬ１０４の構成可能な論理ブロックなどへのパワーゲートを制御するための信号を生成することができる論理を、そのような構成要素の用途またはインスタンス化に応じて、ソフトウェアおよび／またはハードウェアなどで実現することができる。ＰＬ１０４のいくつかの構成可能な論理ブロックがインスタンス化されない場合、たとえば、漏れを低減し、それによって電力消費を低減するために、それらの論理ブロックへの電力を排除するために、それらの論理ブロックへのパワーゲートは開放され得る。

ＭＣ１ １１０およびＭＣ２ １１２の各々がＩＣ１００の別個の物理ブロックであり（たとえば、各々がマスタモジュール中に含まれず、または配設されず、またはマスタモジュールの一部でない）、ＩＣ１００の各マスタモジュールの電力領域から分離し、独立した電力領域中にある状態で、ＭＣ１ １１０およびＭＣ２ １１２は各マスタモジュールから独立して電力モードで動作させられ得、ＭＣ１ １１０またはＭＣ２ １１２を使用するマスタモジュール間の依存性はなくされ得る。たとえば、ＰＬ１０４が、メモリから読み取るか、またはメモリに書き込むためにＭＣ１ １１０を使用し、ＰＳ１０２が節電モード（たとえば、電源切断またはオフ）にある場合、ＰＬ１０４は、ＰＳ１０２が電源投入されることなしにメモリから読み取る、またはメモリに書き込むためにＭＣ１ １１０を使用することができる。ＩＣ１００中の各マスタブロックまたはモジュール（たとえば、ＰＳ１０２、ＰＬ１０４、Ｍ／Ｓブロック１ １０６、およびＭ／Ｓブロック２ １０８）は、マスタブロック間またはモジュール間の依存性なしにＭＣ１ １１０およびＭＣ２ １１２の一方または両方を共有することができる。本明細書で説明するプログラマブルＮｏＣ１２２を実装する例では、ＮｏＣ１２２はまた、マスタモジュールとＭＣとの間、およびＭＣとメモリ（オフチップであり得る）との間など、通信がＮｏＣ１２２を通って送信されるように電源投入され、アクティブであり得る。

図１は、たとえば、プログラマブル論理および／またはプログラマブル相互接続を含む、プログラマブルＩＣのコンテキストにおける例示的な実装形態である。他の実装形態は、非プログラマブルＡＳＩＣなど、非プログラマブルＩＣのコンテキストにあり得る。いくつかの実施形態は、たとえば、マスタモジュールの他の電力領域から分離し、独立している電力領域中のメモリコントローラを含む、ＳｏＣなど、任意のＩＣにわたる。

図２は、本開示のいくつかの例による、ＩＣ中の電力管理およびメモリアクセスのためのフローチャートである。ＩＣは、プロセッサシステム、プログラマブル論理、アクセラレータ、または別のモジュールなど、複数のマスタモジュールを有する。ＩＣはさらに、マスタモジュールがオンチップであるかまたは別個のＩＣ上にあり得るメモリにアクセスするために使用し得る、メモリコントローラを有する。マスタモジュールはＩＣ上の１つまたは複数の電力領域中にあり（いくつかの事例では、各マスタモジュールが他のマスタモジュールの他の領域から分離した専用の電力領域中にあり）、メモリコントローラは、マスタモジュールが配設された１つまたは複数の電力領域から分離し、独立した、ＩＣ上の電力領域中にある。メモリコントローラは、マスタモジュール中に含まれないか、または配設されない。たとえば、メモリコントローラは、メモリコントローラ専用の物理ブロック中にあり得る。マスタモジュールの電力モードは、管理ユニットがマスタモジュールと協調することなどによって制御され得る。各マスタモジュールは、それぞれのマスタモジュールがマスタモジュールの制御に基づいて選択的に入れられ得る、中断モード、電源切断モード、アクティブモード、電源投入など、異なる電力モードを有することができる。

ブロック３０２において、ＩＣの各マスタモジュールは選択的に電力モードに入れられる。ブロック３０４において、メモリにアクセスする少なくとも１つのマスタモジュールの電力領域から分離した電力領域中の他のマスタモジュールの各々の電力モードとは無関係に、ＩＣのメモリコントローラを介して、マスタモジュールのうちの少なくとも１つによって、メモリがアクセスされる。メモリコントローラは、たとえば、マスタモジュールの電力領域から分離し、独立している電力領域中にあるので、他のマスタモジュールが不活性モードまたは電源切断モードにある場合、マスタモジュールは、（メモリにアクセスするマスタモジュールの電力領域とは異なる電力領域中にある）別のマスタモジュールをアクティブモードまたは電源投入モードに入れることなしに、メモリコントローラによってメモリにアクセスすることができる。メモリコントローラの電力領域中になく、メモリにアクセスするマスタモジュールの電力領域中にないマスタモジュールの各々は、メモリアクセスにかかわらず、それのそれぞれの電力モードにとどまり得る。

図２のフローチャートを実現するための例示的なＩＣが図１に示されており、上記で説明した。他のＩＣも、図２のフローチャートを実現し得、図１を参照ながらまたは図２を参照しながら上記で説明したよりも少ない、多い、および／または異なるモジュールおよび／または電力領域を有し得る。

図３は、本開示のいくつかの例による、ＮｏＣ１２２を示すブロック図である。ＮｏＣ１２２は、ＮｏＣマスタユニット（ＮＭＵ）４０２と、ＮｏＣスレーブユニット（ＮＳＵ）４０４と、ネットワーク４１４と、ＮｏＣ周辺相互接続（ＮＰＩ）４１０と、レジスタ（Ｒｅｇ）４１２とを含む。各ＮＭＵ４０２は、マスタエンドポイント回路をＮｏＣ１２２に接続する進入回路である。各マスタエンドポイント回路はマスタモジュール中にある。各ＮＳＵ４０４は、ＮｏＣ１２２をスレーブエンドポイント回路に接続する退出回路である。各スレーブエンドポイント回路はスレーブモジュールまたはマスタモジュール中にあり得る。マスタモジュールは、スレーブモジュールなど、別のモジュールの動作を命令または制御することが可能であるか、またはそのように構成される。いくつかの状況下で、マスタモジュールは、それの動作を別のマスタモジュールによって命令または制御され得（たとえば、スレーブになり得る）、したがって、マスタモジュールは、マスタエンドポイント回路のみ、またはマスタエンドポイント回路とスレーブエンドポイント回路との組合せを含み得る。スレーブモジュールはスレーブエンドポイント回路を有する。

ＮＭＵ４０２はネットワーク４１４によってＮＳＵ４０４に接続される。一例では、ネットワーク４１４は、ＮｏＣパケット交換機４０６と、ＮｏＣパケット交換機４０６間のルーティング４０８とを含む。各ＮｏＣパケット交換機４０６はＮｏＣパケットのスイッチングを実行する。ＮｏＣパケット交換機４０６は、複数の物理チャネルを実現するために、ルーティング４０８を介して、互いにおよびＮＭＵ４０２とＮＳＵ４０４とに接続される。ＮｏＣパケット交換機４０６はまた、物理チャネルごとに複数の仮想チャネルをサポートする。

ＮＰＩ４１０は、ＮＭＵ４０２とＮＳＵ４０４とＮｏＣパケット交換機４０６とをプログラムするための回路を含む。たとえば、ＮＭＵ４０２、ＮＳＵ４０４、およびＮｏＣパケット交換機４０６は、それらの機能を決定するレジスタ４１２を含むことができる。たとえば、レジスタ４１２は、ＮｏＣパケット交換機４０６のスイッチング機能を命令するための１つまたは複数のルーティングテーブルを実現することができる。ＮＰＩ４１０は、機能を設定するために、それのプログラミングのためにレジスタ４１２に結合された相互接続を含む。ＮｏＣ１２２のための構成データは、メモリ（たとえば、ローカルメモリおよび／またはオフチップメモリ）に記憶され得、ＮｏＣ１２２をプログラムするためにＮＰＩ４１０に与えられ得る。

ＮｏＣ１２２は、その中のデータフローを制御するためのエンドツーエンドサービス品質（ＱｏＳ）特徴を含む。例では、ＮｏＣ１２２は、最初に、データフローを指定されたトラフィッククラスに分離する。同じトラフィッククラス中のデータフローは、独立した仮想伝送路または物理伝送路を共有するか、または有するかのいずれかが可能である。ＱｏＳ方式は、トラフィッククラスにわたって優先度の２つのレベルを適用する。トラフィッククラス内およびトラフィッククラスにわたって、ＮｏＣ１２２は、トラフィックフローを成形し、ユーザ要件を満たす帯域幅およびレイテンシを与えるために重み付けされたアービトレーション方式を適用する。

図４は、本開示のいくつかの例による、ＮｏＣ１２２を介したエンドポイント回路間の接続を示すブロック図である。例では、エンドポイント回路５０２は、ＮｏＣ１２２を介してエンドポイント回路５０４に接続される。エンドポイント回路５０２は、ＮｏＣ１２２のＮＭＵ４０２に結合されたマスタ回路である。エンドポイント回路５０４は、ＮｏＣ１２２のＮＳＵ４０４に結合されたスレーブ回路である。各エンドポイント回路５０２および５０４は、たとえば、ＰＳ１０２中の回路またはＰＬ１０４中の回路であり得、ＰＳ１０２およびＰＬ１０４のうちの１つは、適切な状況下で、スレーブになるであろう、他に対するマスタになり得る。ＰＬ１０４中の各エンドポイント回路は、専用回路（たとえば、強化回路）、またはプログラマブル論理において構成される回路であり得る。

ネットワーク４１４は複数の物理チャネル５０６を含む。物理チャネル５０６は、ＮｏＣ１２２をプログラムすることによって実現される。各物理チャネル５０６は、１つまたは複数のＮｏＣパケット交換機４０６と、関連するルーティング４０８とを含む。ＮＭＵ４０２は、少なくとも１つの物理チャネル５０６を介してＮＳＵ４０４と接続する。物理チャネル５０６はまた、１つまたは複数の仮想チャネル５０８を有し得る。

いくつかの例では、ＭＣ１ １１０およびＭＣ２ １１２はそれぞれ、複数のエンドポイント回路、たとえば、４つのポートなど、ポートを含む。ＭＣ１ １１０およびＭＣ２ １１２のエンドポイント回路の各々は、それぞれのＮＳＵ４０４と接続し、したがって、ＭＣ１ １１０およびＭＣ２ １１２の各々は、複数の、たとえば４つのＮＳＵ４０４に接続する。図５は、各ＭＣ１ １１０およびＭＣ２ １１２が、４つのポートを実現するために４つのＮＳＵ４０４に接続されたエンドポイント回路を含む例を示す。各ＮＳＵ４０４はＮｏＣ１２２のルーティング４０８に接続され、ＮｏＣ１２２は、様々なＮＳＵ４０４をマスタモジュールに通信可能に結合するために様々なＮｏＣパケット交換機４０６に接続される。複数のＮＳＵ４０４を介してＮｏＣ１２２に接続されることによって、送信元から宛先までのルーティングにおけるフレキシビリティおよび負荷分散が与えられ、達成され得る。

さらに、いくつかの例では、ＭＣ１ １１０およびＭＣ２ １１２はそれぞれ、ＮｏＣ１２２について上記で説明したように、別個の仮想チャネルにおける２つのトラフィッククラスをサポートする。これは、異なるトラフィッククラスが、干渉なしにＭＣ１ １１０またはＭＣ２ １１２の物理ＮｏＣチャネルおよびポートを共有することを可能にする。さらに、複数のエンドポイント回路、たとえば、ＭＣ１ １１０およびＭＣ２ １１２のポートは、ＱｏＳの改善のために異なるトラフィッククラスの物理的分離を可能にする。

いくつかの実装形態では、１つまたは複数のメモリコントローラがＩＣ（たとえば、ＳｏＣ）上に存在し得る。各メモリコントローラは別個のメモリチャネルを実現することができる。いくつかの例では、マスタモジュールをそれぞれのメモリコントローラに通信可能に結合するようにＮｏＣ１２２を構成することによって、各メモリコントローラへのアクセスがマスタモジュールに対して透過的になり得る。これは帯域幅およびストレージ量におけるスケーラビリティを可能にすることができる。マスタモジュールに対して透過的であるメモリコントローラを追加することによって、帯域幅およびレイテンシなど、同等のパフォーマンスをもつ、複数のメモリチャネルが実現され得る。

複数のメモリチャネルの各々は別個の連続アドレス範囲を占有することができるか、または複数のメモリチャネルは、単一の連続アドレス空間を与えるためにインターリーブされ得る。いくつかの例では、たとえば、４つのメモリチャネルが２つのペアを有して実現され、各ペアは別個のアドレス範囲を占有するが、アドレスは各ペア内でインターリーブされる、混合方式が実現され得る。実現される方式は、ＮｏＣルーティングテーブルを介してプログラム可能であり得、マスタモジュールに対して透過的であり得る。ＭＣ１ １１０およびＭＣ２ １１２は、チャネル選択ビットとして使用され得るアドレスビットを無視することによってチャネルインターリービングをサポートすることができる。

チャネルインターリービングは、たとえば、所与のアプリケーションのための帯域幅またはストレージ量が単一のチャネルの容量を超え、ユーザが複数のチャネルにわたるリソースの割振りを直接管理することを望まないときに有用であり得る。チャネルインターリービングは、ユーザ介入なしに複数のチャネルにわたる自動負荷分散を与えることができる。

別個のメモリチャネル上に別個の連続アドレス範囲を有することは、ユーザがタスク間の明示的な分離を望むときに有用であり得る。たとえば、１つのチャネルは、ビデオデータなど、時間敏感またはリアルタイムデータフローのために使用され得、別のチャネルは汎用処理のために使用され得る。

本開示の例は、一般に、メモリサブシステムを含むシステムオンチップ（ＳｏＣ）など、集積回路に関する。様々な例が、集積回路のマスタ回路から独立してメモリコントローラを動作させることを可能にすることができ、スケーラブルで統一されたメモリサブシステムを可能にすることができる。

一例では、集積回路は、チップ上の第１の電力領域中の第１のマスタ回路と、チップ上の第２の電力領域中の第２のマスタ回路と、チップ上の第３の電力領域中の第１のメモリコントローラとを含み得、第１のマスタ回路および第２のマスタ回路はそれぞれ、第１のメモリコントローラを介してメモリにアクセスするように構成され、第１の電力領域および第２の電力領域はそれぞれ、第３の電力領域から分離し、独立している。

いくつかのそのような集積回路では、第１の電力領域は第２の電力領域から分離し、独立し得る。

いくつかのそのような集積回路では、第１のメモリコントローラはマスタ回路中に含まれないことがある。

いくつかのそのような集積回路では、第１のメモリコントローラは、第１のメモリコントローラに専用の物理ブロック中にあり得る。

そのような集積回路は、チップ上の構成可能な相互接続ネットワークをさらに含み得、第１のマスタ回路および第２のマスタ回路はそれぞれ、第１のメモリコントローラと構成可能な相互接続ネットワークとを介してメモリにアクセスするように構成される。

いくつかのそのような集積回路は、チップ上の第４の電力領域中の第２のメモリコントローラをさらに含み得、第１のマスタ回路および第２のマスタ回路はそれぞれ、第２のメモリコントローラと構成可能な相互接続ネットワークとを介してメモリにアクセスするように構成され、第１の電力領域および第２の電力領域はそれぞれ、第４の電力領域から分離し、独立している。

いくつかのそのような集積回路では、第１のメモリコントローラはメモリの第１のアドレス範囲にアクセスし得、第２のメモリコントローラはメモリの第２のアドレス範囲にアクセスし、第１のアドレス範囲は第２のアドレス範囲とは異なり得る。

いくつかのそのような集積回路では、第１のメモリコントローラおよび第２のメモリコントローラは、メモリへのアクセスをインターリーブするように構成され得る。

いくつかのそのような集積回路では、第１のメモリコントローラは、構成可能な相互接続ネットワークに接続された複数のポートを含み得る。

いくつかのそのような集積回路では、第１のメモリコントローラは、構成可能な相互接続ネットワークの物理チャネルそれぞれの仮想チャネルを介して複数のトラフィッククラスを処理することを可能にするように構成され得る。

本開示の別の例は、集積回路を動作させる方法である。そのような方法は、集積回路の複数のマスタ回路の各々を複数の電力モードのうちの１つに選択的に入れることと、複数のマスタ回路のうちの少なくとも１つによって、複数のマスタ回路の他のマスタ回路の各々の複数の電力モードのうちの選択された電力モードと無関係に、集積回路の第１のメモリコントローラを介してメモリにアクセスすることとを含み得、第１のメモリコントローラは、複数のマスタ回路の各それぞれの電力領域から分離した電力領域中にあり得る。

いくつかのそのような方法では、第１のメモリコントローラがマスタ回路中に含まれないことがある。

いくつかのそのような方法では、第１のメモリコントローラを介して複数のマスタ回路のうちの少なくとも１つによってメモリにアクセスすることは、集積回路の構成可能な相互接続ネットワークを介して複数のマスタ回路のうちの少なくとも１つと第１のメモリコントローラとの間を通信することを含む。

いくつかのそのような方法は、集積回路の第２のメモリコントローラと構成可能な相互接続ネットワークとを介して、複数のマスタ回路のうちの少なくとも１つによってメモリにアクセスすることをさらに含み得、第２のメモリコントローラは、複数のマスタ回路の各それぞれの電力領域から分離した電力領域中にあり得る。

そのような方法では、構成可能な相互接続ネットワークを介して、複数のマスタ回路のうちの少なくとも１つと第１のメモリコントローラとの間で通信することは、構成可能な相互接続ネットワークの物理チャネルの複数の仮想チャネルのうちの少なくとも１つを介して複数のマスタ回路のうちの少なくとも１つと第１のメモリコントローラとの間で通信することを含む。

本開示のまた別の例は集積回路である。そのような集積回路は、チップ上の処理システムと、チップ上のプログラマブル論理と、チップ上の構成可能な相互接続ネットワークと、チップ上の第１のメモリコントローラと、チップ上の管理ユニットとを含み得、処理システムおよびプログラマブル論理はそれぞれ、構成可能な相互接続ネットワークを介して第１のメモリコントローラに通信可能に結合され、処理システムおよびプログラマブル論理はそれぞれ、第１のメモリコントローラと構成可能な相互接続ネットワークとを介してメモリにアクセスするように構成され、管理ユニットは、第１のメモリコントローラの動作から独立して、処理システムおよびプログラマブル論理のそれぞれの電力モードを制御することが可能である。

そのような集積回路では、処理システムは第１の電力領域中にあり得、プログラマブル論理は、第１の電力領域から分離し、独立した第２の電力領域中にあり得、第１のメモリコントローラは、第１の電力領域および第２の電力領域の各々から分離し、独立した第３の電力領域中にあり得る。

そのような集積回路は、チップ上の第２のメモリコントローラをさらに含み得、処理システムおよびプログラマブル論理はそれぞれ、構成可能な相互接続ネットワークを介して第２のメモリコントローラに通信可能に結合され、処理システムおよびプログラマブル論理はそれぞれ、第２のメモリコントローラと構成可能な相互接続ネットワークとを介してメモリにアクセスするように構成され、管理ユニットは、第２のメモリコントローラの動作から独立して、処理システムおよびプログラマブル論理のそれぞれの電力モードを制御することが可能である。

いくつかのそのような集積回路では、第１のメモリコントローラは、構成可能な相互接続ネットワークに接続された複数のポートを含み得る。

いくつかのそのような集積回路では、構成可能な相互接続ネットワークは、物理チャネル上に複数の仮想チャネルを実現するように動作可能であり得、第１のメモリコントローラは、複数の仮想チャネルのそれぞれを介して複数のトラフィッククラスを処理することを可能にするように構成され得る。

上記は特定の例を対象とするが、他のおよびさらなる例が、それの基本的範囲から逸脱することなく考案され得、それの範囲は以下の特許請求の範囲によって決定される。

Claims (13)

1. チップ上の第１の電力領域中の第１のマスタ回路と、
   前記チップ上の第２の電力領域中の第２のマスタ回路と、
   前記チップ上の第３の電力領域中の構成可能な相互接続ネットワークと、
   前記チップ上の第４の電力領域中の第１のメモリコントローラと
   を備える集積回路であって、前記第１のマスタ回路および前記第２のマスタ回路が、それぞれ前記第１のメモリコントローラと前記構成可能な相互接続ネットワークとを介してメモリにアクセスするように構成され、前記第１の電力領域、前記第２の電力領域、および前記第３の電力領域がそれぞれ前記第４の電力領域から分離し、独立しており、
   前記チップ上の第５の電力領域中の第２のメモリコントローラをさらに備え、前記第１のマスタ回路および前記第２のマスタ回路が、それぞれ前記第２のメモリコントローラと前記構成可能な相互接続ネットワークとを介して前記メモリにアクセスするように構成され、前記第１の電力領域および前記第２の電力領域がそれぞれ前記第５の電力領域から分離し、独立している、集積回路。
2. 前記第１の電力領域が前記第２の電力領域から分離し、独立している、請求項１に記載の集積回路。
3. 前記第１のメモリコントローラがマスタ回路中に含まれない、請求項１または２に記載の集積回路。
4. 前記第１のメモリコントローラが、前記第１のメモリコントローラに専用の物理ブロック中にある、請求項１から３のいずれか一項に記載の集積回路。
5. 前記第１のメモリコントローラが前記メモリの第１のアドレス範囲にアクセスし、
   前記第２のメモリコントローラが前記メモリの第２のアドレス範囲にアクセスし、
   前記第１のアドレス範囲が前記第２のアドレス範囲とは異なる、請求項１に記載の集積回路。
6. 前記第１のメモリコントローラおよび前記第２のメモリコントローラが、前記メモリへのアクセスをインターリーブするように構成された、請求項５に記載の集積回路。
7. 前記第１のメモリコントローラが、前記構成可能な相互接続ネットワークに接続された複数のポートを含む、請求項１から６のいずれか一項に記載の集積回路。
8. 前記第１のメモリコントローラが、前記構成可能な相互接続ネットワークの物理チャネルのそれぞれの仮想チャネルを介して複数のトラフィッククラスを処理することを可能にするように構成された、請求項１から７のいずれか一項に記載の集積回路。
9. 集積回路を動作させる方法であって、前記方法は、
   前記集積回路の複数のマスタ回路の各々を複数の電力モードのうちの１つに選択的に入れることと、
   前記複数のマスタ回路のうちの少なくとも１つによって、前記複数のマスタ回路の他のマスタ回路の各々の前記複数の電力モードのうちの前記選択された電力モードと無関係に、前記集積回路の第１のメモリコントローラと、前記集積回路の構成可能な相互接続ネットワークとを介してメモリにアクセスすることと、
   前記集積回路の第２のメモリコントローラと前記構成可能な相互接続ネットワークとを介して前記複数のマスタ回路のうちの少なくとも１つによってメモリにアクセスすることと
   を含み、前記複数のマスタ回路の各マスタ回路が、前記第１のメモリコントローラと前記構成可能な相互接続ネットワークとを介して前記メモリにアクセスするように構成され、前記第１のメモリコントローラが、前記複数のマスタ回路および前記構成可能な相互接続ネットワークの各電力領域から分離した電力領域中にあり、前記第２のメモリコントローラが、前記複数のマスタ回路および前記構成可能な相互接続ネットワークの各電力領域から分離した電力領域中にある、集積回路を動作させる方法。
10. 前記第１のメモリコントローラがマスタ回路中に含まれない、請求項９に記載の方法。
11. 前記構成可能な相互接続ネットワークを介して前記複数のマスタ回路のうちの前記少なくとも１つによって前記メモリにアクセスすることが、前記構成可能な相互接続ネットワークの物理チャネルの複数の仮想チャネルのうちの少なくとも１つを介して前記複数のマスタ回路のうちの前記少なくとも１つと前記第１のメモリコントローラとの間で通信することを含む、請求項９または１０に記載の方法。
12. チップ上のプログラマブル論理領域と、
    前記チップ上の処理システムと、
    前記チップ上の構成可能な相互接続ネットワークと、
    前記チップ上の第１のメモリコントローラと、
    前記チップ上の第２のメモリコントローラと
    を備える集積回路であって、前記プログラマブル論理領域および前記処理システムが、それぞれ前記第１のメモリコントローラと前記構成可能な相互接続ネットワークとを介してメモリにアクセスするように構成され、前記第１のメモリコントローラが配設された電力領域が、前記プログラマブル論理領域、前記処理システム、および前記構成可能な相互接続ネットワークのいずれかが配設された各電力領域から分離し、独立しており、
    前記プログラマブル論理領域および前記処理システムが、それぞれ前記第２のメモリコントローラと前記構成可能な相互接続ネットワークとを介して前記メモリにアクセスするように構成され、前記第２のメモリコントローラが配設された電力領域が、前記プログラマブル論理領域、前記処理システム、および前記構成可能な相互接続ネットワークのいずれかが配設された各電力領域から分離し、独立しており、
    前記第１のメモリコントローラがマスタ回路中に含まれず、前記第１のメモリコントローラが、前記第１のメモリコントローラに専用の物理ブロック中にある、集積回路。
13. チップ上に配設された第１のメモリコントローラと、
    前記チップ上のマスタ回路と
    を備える集積回路であって、
    前記マスタ回路の各マスタ回路が、前記第１のメモリコントローラを介してメモリにアクセスするように構成され、
    前記マスタ回路の第１のマスタ回路が、前記マスタ回路の第２のマスタ回路が配設された電力領域から分離し、独立している電力領域中に配設され、
    前記第１のマスタ回路および前記第２のマスタ回路が、前記第１のメモリコントローラと構成可能な相互接続ネットワークとを介して前記メモリにアクセスするように構成され、前記第１のメモリコントローラ、前記構成可能な相互接続ネットワーク、前記第１のマスタ回路および前記第２のマスタ回路が、分離し、独立している電力領域中にあり、
    前記第１のマスタ回路および前記第２のマスタ回路が、第２のメモリコントローラと前記構成可能な相互接続ネットワークとを介して前記メモリにアクセスするように構成され、前記第２のメモリコントローラ、前記構成可能な相互接続ネットワーク、前記第１のマスタ回路および前記第２のマスタ回路が、分離し、独立している電力領域中にあり、
    前記第１のメモリコントローラがマスタ回路中に含まれず、前記第１のメモリコントローラが、前記第１のメモリコントローラに専用の物理ブロック中にある、集積回路。

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