JP2016509261A - アイドル状態の構成要素の電力を落とすことによるディスプレイパイプラインにおける電力節約方法及び機器 - Google Patents

Abstract

ディスプレイパイプライン（２００）内での電力管理に関する手法が開示される。ディスプレイバッファ（１１４）は、データ転送相互接続を介して画像データ（２０２）を受信する。データ転送相互接続の電力は、ディスプレイパイプライン（２００）が変倍モード又は非変倍モードにて動作するかに基づいて落とされる。ディスプレイバッファ（１１４）は画像データの少なくとも一部をディスプレイパイプライン（２００）の１つ以上の構成要素に送信し、送信に応じて、データ転送相互接続の電力が上げられる。幾つかの実施形態では、ディスプレイバッファ（１１４）は、それぞれ対応する画像ソースライン（３１２）を記憶するように構成される複数のラインバッファ（３１０ａ〜ｘ）を含む。このような実施形態では、表示される画像をレンダリングするように構成されるディスプレイパイプライン（２００）はディスプレイバッファ（１１４）を含み、電力を落とすことは２つ以上の画像ソースライン（３１２）を含む受信された画像データに応じて行われる。

Description

本開示はディスプレイパイプラインに関し、より具体的にはディスプレイパイプラインに関連する電力管理に関する。

コンピュータシステムの電力及び複雑性が増加するにつれて、グラフィックス動作は専用のグラフィックスレンダリングハードウェアを用いて行われることが増えてきている。よって、グラフィックス処理ユニット（ＧＰＵ）は、ディスプレイを介して提示されるピクセルデータの画像をレンダリングするために、ディスプレイパイプ内に種々の内蔵及び構成可能な構造を含み得る。これらの構造は、例えば、ラスタライズ、重ね合わせ、ブレンディング、クリッピング、ディザリング、色空間変換、フレーム回転、フレームバッファリング等に対応する種々のパイプライン段階を実現してもよい。

幾つかの場合では、ディスプレイパイプラインは更に、画像を、例えば出力装置のネイティブ解像度に変倍するための専用構造を含んでいてもよい。構造はまた、画像データを拡大するか縮小する線形変換を行う変倍動作を実現してもよい。このような変倍は、水平方向及び／又は垂直方向の変倍を含んでいてもよい。

本開示は、電力管理がディスプレイバッファの動作に基づいて行われる実施形態を説明する。一実施形態では、ディスプレイバッファは、メモリからフェッチされた画像ソースライン（例えば、水平又は垂直画像ライン）を、ディスプレイに画像をレンダリングするためにソースラインを用いるディスプレイパイプライン用に記憶する。種々の実施形態では、ディスプレイパイプによって実行される動作に基づいて、画像ソースラインは個々のライン又は複数のラインのブロックとしてフェッチされてもよい。例えば、一実施形態では、ディスプレイパイプは、変倍されているときはより頻繁に個々のラインをフェッチしてもよく、変倍されていないときはブロックを低い頻度でフェッチしてもよい。

種々の実施形態では、ディスプレイバッファのために複数又は個々の画像ソースラインがフェッチされるかによって、１つ以上の回路が電力管理されてもよい。幾つかの実施形態では、これらの回路はメモリからディスプレイバッファに画像ソースラインを送信するデータ転送相互接続、画像ソースラインを記憶するメモリのメモリコントローラ、等を含んでいてもよい。したがって、一実施形態では、画像ソースラインのブロックがフェッチされる場合、これらの回路はソースラインのフェッチとフェッチの間にアイドル状態であるときには電源が落とされていてもよい（すなわち、その電力を低下させてもよい）。そして、追加のソースラインをフェッチする要求が受信されると電力が上げられ得る。多くの場合では、この様態での電力管理回路によって、性能を完全に犠牲にすることなく電力の節約が得られる。

コンピュータシステムの一実施形態のブロック図。 コンピュータシステム内のディスプレイパイプの一実施形態を示すブロック図。 ディスプレイパイプ内の複数の構成要素の一実施形態を示すブロック図。 画像データを受信する方法の一実施形態を示すフローチャート。 データ転送相互接続の電力を落とす方法の一実施形態を示すフローチャート。 ディスプレイパイプを異なる方式で動作させる方法の一実施形態を示すフロー図。

本明細書は、「一実施形態」又は「ある実施形態」に対する参照を含む。「一実施形態では」又は「ある実施形態では」の表現の外観は、必ずしも同じ実施形態を参照しない。特定の機能、構造又は特性は、本開示に整合する任意の好適な方法で組み合わせ得る。

本開示における種々のユニット、回路、又は他の構成要素については、１つ以上のタスクを実行するよう「ｃｏｎｆｉｇｕｒｅｄ ｔｏ（構成される）」ものとして記載又は特許請求する場合がある。このような文脈では、「構成される」は、ユニット／回路／構成要素が、動作中に１つ又は複数のタスクを実行する構造体（例えば、回路）を含むことを示すことによって構造体を暗示するときに使用される。したがって、ユニット／回路／構成要素は、特定のユニット／回路／構成要素が現在動作していない（例えば、オンの状態でない）ときでもタスクを実行するように構成されると言い得る。「構成される」という言葉と共に用いられるユニット／回路／構成要素は、ハードウェア、例えば、回路、動作を実行できるプログラム命令を格納するメモリ、等を含む。ユニット／回路／構成要素が１つ又は複数のタスクを実行するように「構成されている」と記載するのは、そのユニット／回路／構成要素について、米国特許法第１１２条第６段落を発動しないように明示的に意図している。

ここで図１を参照すると、システム１００の一実施形態のブロック図が示されている。図示されるように、システム１００は、処理ユニット１０８、メモリ１０６、ソリッドステートデバイス１１２、ディスプレイユニット１１０及びファブリック１０２などの種々の構成要素を含む。システム１００は任意の好適なコンピュータシステムに対応していてもよい。よって、幾つかの実施形態では、システム１００はモバイルデバイス（例えば、携帯電話、タブレット、携帯情報端末（ＰＤＡ）等）、デスクトップコンピュータシステム、サーバシステム、ネットワークデバイス（例えば、ルータ、ゲートウェイ等）、マイクロコントローラ等であってもよい。一実施形態では、システム１００の複数の構成要素はチップ上のシステム内（すなわち、コンピュータの構成要素を単一の集積回路に一体化する集積回路）に一緒に含まれていてもよい。

特定の実施形態では、システム１００は、システム１００に連結されるスクリーン上に動画及び画像をレンダリングするように構成される。よって、種々の実施形態では、システム１００は、ディスプレイをレンダリングする前にグラフィックスデータを処理して操作するための特殊回路を備える。

更に、システム１００は電力管理されるように構成される。よって、種々の実施形態では、システム１００は電力を無効とする、及び／又は１つ以上の回路若しくはファブリック（すなわち、ファブリック１０２）に電力管理状態に入るようにさせてもよい。本明細書で用いるように、「電力管理」「電力を落とす」、「スリープさせる」等は回路の電力消費を減らすことを指す。この低下は、例えば、クロックゲーティング（即ち、回路のクロック信号受信を無効とすること）、パワーゲーティング（即ち、回路の電圧供給を無効とすること）を通して実現されてもよい。特定の場合では、回路をパワーゲーティングさせることは回路をクロックゲーティングさせるよりもより大きく電力を節約する結果を得る可能性がある。回路又は標準化バスの電力を落とすことは、回路の機能を無効化する結果となり得る。

いくつかの実施形態では、電力管理状態は、構成要素１０２〜１１４の複数の個々に、又はシステム１００全体として適用されてもよい。例えば、システム１００が携帯電話かタブレットである一実施形態では、システム１００は携帯電話又はタブレットがアイドル状態であるとき（例えば、ユーザのポケット内にあるか、ユーザがタブレットから離れたとき）に電力管理状態に入るように構成される。システム１００は低電力状態にある間、ファブリック１０２、メモリコントローラ１０４、及びメモリ１０６を、以下に更に記載するようにクロックゲーティング又はパワーゲーティングしてもよい。システム１００を電力管理することは多くの理由で望まれ得る。いくつかの実施形態では、システム１００の電力管理は全体でのエネルギー消費を低下させ、バッテリ寿命を延長させ、冷却要件を減らし、エネルギー及び冷却用の動作コストを減らすことができる。

図示するように、システム１００の構成要素はファブリック１０２を介して連結される。「ファブリック」（又は「データ転送相互接続」）という用語は、一般的に２つ以上の構造（例えば、表示処理ユニット１１０及びメモリ１０６）にわたって共有される物理的接続のセットを指す。これらの物理的な接続は、システム１００に存在し得るデバイス、構成要素、又はユニット間で情報を転送する経路を与える。よって、幾つかの実施形態では、ファブリック１０２は１つ以上のバス、コントローラ、相互接続、及び／又はブリッジを含んでいてもよい。いくつかの実施形態では、ファブリック１０２は単一の通信プロトコルを実装してもよく、ファブリック１０２に連結される要素は単一の通信プロトコルからその他の通信プロトコルに内的に変換してもよい。例えば、一実施形態では、ファブリック１０２はノースブリッジ及びサウスブリッジを含む。以下に更に記載するように、種々の実施形態では、ファブリック１０２はアイドル状態にしておかれると電力を落とすように、及び通信を受信すると電力が戻るように構成されてもよい。

種々の実施形態では、処理ユニット１０８は、表示処理ユニット１１０、メモリコントローラ１０４、メモリ１０６、及び記憶装置１１２の動作を制御するプログラム命令（例えばドライバ）を実行してもよい。このような実施形態では、処理ユニット１０８はまた、システム１００内の１つ以上の構成要素に通信されるデータを提供するプログラム命令（例えば、アプリケーション）を実行してもよい。処理ユニット１０８は任意の命令セットアーキテクチャを実現してもよく、その命令セットアーキテクチャに定義される命令を実行するように構成されてもよい。処理ユニット１０８は、スカラ、スーパースカラ、パイプライン、スーパーパイプライン、アウトオブオーダー、インオーダー、投機的、非投機的等、任意のマイクロアーキテクチャ、又はその組み合わせを採用してもよい。処理ユニット１０８は回路を含んでもよく、任意でマイクロコーディング技術を実装してもよい。更に、処理ユニット１０８は１つ以上のキャッシュレベルを含んでいてもよい。幾つかの実施形態では、処理ユニット１０８は複数のプロセッサであってもよい。

一実施形態では、メモリ１０６は画像表示をレンダリングするのに用いられ得る画像データを記憶する。画像データは、ディスプレイユニット上の特定ピクセル毎の画像値を特定するデータのビットを含んでいてもよい。画像データは、本明細書中ではビットマップとも称され得るラスタグラフィックスをも含んでいてもよい。ラスタグラフィックスデータは、表示媒体を介して可視の個々のピクセルの格子として記憶及び操作されてもよい。ビットマップはピクセルでの幅及び高さで特徴付けられ得る。一般的に、カラービットマップはＲＧＢ（即ち、赤、緑、青）色空間によって定義されてもよく、更にピクセル毎の透明度の値などの追加のデータを記憶するのに用いられるアルファチャンネルを含んでいてもよい。その他の実施形態では、画像データは、ｓＲＧＢ、Ａｄｏｂｅ ＲＧＢ（ＡＲＧＲ）、シアンマゼンタイエローケー（ＣＭＹＫ）、ＹＣ_ＢＣ_Ｒ、ＣＩＥ １９３１ ＸＹＺ等、その他の色空間を用いて定義されてもよい。幾つかの実施形態では、画像データはサブサンプルされたクロマを含んでいてもよい。例えば、ＹＣ_ＢＣ_Ｒ＝４：２：２色空間の場合、２つの水平に隣接するピクセルは輝度（即ち、光度）に関連するそれぞれのＹ成分を含んでいてもよく、Ｃ_Ｂ及びＣ_Ｒクロマ成分を共有してもよい。メモリ１０６は、動画、静止画、及びその他のディスプレイユニットに表示され得る種類のグラフィックス画像等の種々の種類の画像データを記憶してもよい。

画像データは、コンピュータモニタ、テレビ、又は電話モニタ等のディスプレイユニットにレンダリングされてもよい。デジタル画像データを表示する任意のイメージングデバイスを用いてもよい。イメージデバイスは、以下に更に記載される表示処理ユニット１１０によって読み出されるデータを表示するように構成される。

メモリ１０６は、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）、シンクロナスＤＲＡＭ（ＳＤＲＡＭ）、ダブルデータレート（ＤＤＲ、ＤＤＲ２、ＤＤＲ３等）などの任意のタイプのメモリであり得る。ＳＲＡＭ（ｍＤＤＲ２などのモバイルバージョンのＳＤＲＡＭＳ、及び／又はＬＰＤＤＲ２などの低電力バージョンのＳＤＲＡＭＳを含む）、ＲＡＭＢＵＳ ＤＲＡＭ（ＲＤＲＡＭ）、スタティックＲＡＭ（ＳＲＡＭ）等。１つ以上のメモリデバイスを回路基板に連結して、シングルインラインメモリモジュール（ＳＩＭＭ）、デュアルインラインメモリモジュール（ＤＩＭＭ）などのメモリモジュールを形成してもよい。幾つかの実施形態では、メモリ１０６は、チップ・オン・チップ構成、パッケージ・オン・パッケージ構成、又はマルチチップモジュール構成にて装着され得る。

いくつかの実施形態において、メモリ１０６はメモリコントローラ１０４によって制御されてもよい。よって、メモリコントローラ１０４は、ユニット１０８及び１１０からファブリック１０３を介して得られたデータ要求に応じた読み書き動作の実行を容易にし得る。メモリコントローラ１０４は、メモリリフレッシュ、メモリ行アドレス及び列アドレスストローブ動作等、種々のメモリ物理インターフェース（ＰＨＹ）機能を実行してもよい。以下に記載するように、メモリコントローラ１０４はまた、メモリ１０６の電力管理を行うのに用いられてもよい。この画像データは、以下に更に記載するように、ファブリック１０２を介してアクセスされて表示処理ユニット１１０に転送されてもよい。

種々の実施形態では、記憶装置１１２は処理ユニット１０８によって実行可能なプログラム命令（例えば、アプリケーション）を記憶してもよい。特定の実施形態では、記憶装置１１２は、メモリ１０６に転送され得る複数の画像データを記憶していてもよい（即ち、そのデータの未来の要求に対してより早く対応できるように）、又は直接的に表示処理ユニット１１０に転送してもよい。記憶装置１１２は、不揮発性メモリハードディスクドライブ（例えば、スモール・コンピュータシステム・インターフェース（ＳＣＳＩ）ドライブ、シリアルＡＴアタッチメント（ＳＡＴＡ）ドライブ等）、テープドライブ、光学ドライブ（例えば、ＣＤドライブ、ＤＶＤドライブ、ブルーレイドライブ等）等の任意の好適な種類であってもよい。記憶装置１１２はまた、ＮＡＮＤフラッシュメモリ、ＮＯＲフラッシュメモリ、ナノＲＡＭ（「ＮＲＡＭ」）等を含むソリッドステートドライブ（ＳＳＤ）であってもよい。

種々の実施形態では、表示処理ユニット１１０は、システム１００がデータをディスプレイユニット上にレンダリングできるように、画像データを処理するよう構成される。表示処理ユニット１１０は、ラスタライズ、重ね合わせ、ブレンディング、クリッピング、ディザリング、色空間変換、フレーム回転、及びフレームバッファリングなどの種々のパイプラインの段階を含むディスプレイパイプを含み得る。表示処理ユニット１１０はまた、これらの段階の１つ以上で用いられる画像データをバッファリングするディスプレイバッファ１１４を１つ以上含む。種々の実施形態では、データは画像ソースラインとしてバッファリングされる。本明細書に用いられるように、「画像ソースライン」は、画像の垂直方向又は水平方向のラインのいずれかに対応する画像データ（即ち、ピクセルの水平方向又は垂直方向のラインに対応するデータ）を指す。本開示のために、この用語はライン全体（例えば、画像の幅全体が及ぶ水平方向のライン）又はラインの一部（例えば、水平方向のライン内の９ピクセル）を指す場合がある。よって、種々の実施形態では、ディスプレイバッファ１１４に記憶されるソースラインは、画像における完全なラインに対する部分ラインに対応していてもよい。

種々の実施形態では、表示処理ユニット１１０は、ファブリック１０２を介してメモリ１０６に画像データの要求を送ることで、バッファ１１４に記憶する画像データをフェッチする。特定の実施形態では、システム１００内の回路は、表示処理ユニット１１０による画像データのフェッチングに基づいて電力管理されてもよい。一実施形態では、この回路はファブリック１０２を含む。したがって、ファブリック１０２は１つ以上のバスコントローラ、コントロール線、データ線、及び／又はクロック信号線への電力を低下させることで電力管理されていてもよい。いくつかの実施形態では、電力はファブリック１０２の全体で低下されてもよい。その他の実施形態では、電力は単に一部、例えば相互接続コントローラ及び表示処理ユニット１１０とメモリコントローラ１０４との間の線にて低下されてもよい。一実施形態では、メモリコントローラ１０４もまた電力管理されてもよい。例えば、ユニット１０４はクロックゲーティング及び／又はパワーゲーティングされてもよい。

幾つかの実施形態では、ユニット１１０及び１０４は画像データのフェッチングに基づいて電力管理されてもよい。一実施形態では、データがフェッチされるレートは、ユニットの電力を落とすかどうかを判定する因子である。例えば種々の実施形態では、表示処理ユニット１１０は、表示処理ユニット１１０によって実行される動作に依存して、頻繁に個々の画像ソースラインをフェッチしてもよく（例えば、個々のラインを１０ｍｓ毎にフェッチしてもよい）、又は複数の画像ソースラインのブロックをより低い頻度でフェッチしてもよい（例えば、ブロックを１００ｍｓ毎にフェッチしてもよい）。（例えば、図２及び図３を参照して記載されるように、一実施形態では、個々の画像ソースライン又はラインのブロックは、表示処理ユニット１１０が画像データを変倍しているかどうかに基づいてフェッチされてもよい。種々の実施形態では、表示処理ユニット１１０が複数の画像ソースラインのブロックをフェッチすると、ファブリック１０２及びメモリコントローラ１０４は、別のデータのブロックがフェッチされる前までいくらかアイドル状態となり得る。結果として、このような実施形態の場合、ファブリック１０２及びメモリコントローラ１０４は電力を落とされ得る。

特定の実施形態では、ファブリック１０２及び／又はメモリコントローラ１０４の電力を落とす判定は、特定のユニットがどれだけアイドル状態であるかの長さを追跡するタイマに基づいてなされてもよい。一実施形態では、タイマによって、ユニット（例えば、ファブリック１０２又はメモリコントローラ１０４）が割り当てられた時間にわたってアイドル状態であることが示されると、制御論理はユニットに電力を落とさせる場合がある。このように、表示処理ユニット１１０がバースト的にデータをフェッチし、ファブリック１０２及びメモリコントローラ１０４をフェッチとフェッチとの間にアイドル状態にさせる場合は、ユニット１０２及び１０４は特定の閾値を満たすタイマに反応して電力を落とされてもよい。例えば、制御論理は、タイマが１００ｍｓ以上のアイドル期間を示した後にファブリック１０２の電力を落としてもよい。一実施形態では、一度ファブリック１０２及び／又はメモリコントローラ１０４への電力が下げられると、いかなるユニット（例えば、表示処理ユニット１１０又は処理ユニット１０８）からのデータの次の要求（例えば、読み取り又は書き取り要求）に反応して電力を回復させることができる。

次に図２を参照すると、表示処理ユニット１１０のブロック図が示されている。上に記載されるように、種々の実施形態では、表示処理ユニット１１０は、システム１００がディスプレイユニットにデータをレンダリングできるように画像データをフェッチして処理するように構成されていてもよい。図示の実施形態では、表示処理ユニット１１０は画像レンダリングを容易にするディスプレイパイプ２００を含む。ディスプレイパイプ２００は、同様に、ディスプレイバッファ１１４及び１１５、変倍ユニット２１０及び２１１、及びブレンディングユニット２３０を含む。幾つかの実施形態では、ディスプレイバッファ１１４及び変倍ユニット２１０は、それぞれディスプレイバッファ１１５及び変倍ユニット２１１と同一である。（このように、ユニット１１４及び２１０に適用可能ないかなる記載は、ユニット１１５及び２１１に同様に適用可能である。）図示されていないが、ディスプレイパイプ２００は種々の実施形態で複数の追加のパイプライン段階を含んでいてもよい。

上述のように、一実施形態では、ディスプレイバッファ１１４はメモリ１０６からフェッチされる画像データ２０２を記憶するように構成される。特定の実施形態では、画像データ２０２は記憶装置１１２から変わりにフェッチされ得る。図３を参照して記載されるように、種々の実施形態では、画像データ２０２はディスプレイバッファ１１４のラインバッファ内にて画像ソースラインとして記憶される。本明細書中に用いるように、「ラインバッファ」の用語は個々の画像ソースライン（又はソースラインの一部）を記憶するために構成される回路を指す。記載もされるように、ディスプレイバッファ１１４は、表示処理ユニット１１０が動作するモード（例えば、変倍又は非変倍モード）によって、画像ソースラインを１つずつ、又は複数の画像ソースラインをブロックでフェッチしてもよい。

図示の実施形態では、変倍ユニット２１０はバッファ１１４から受信した画像データ２０２を変倍するように構成される。一般的に、変倍は画像のピクセル解像度を変更することを指していてもよい。変倍ユニット２１０によって行われる変倍には、縮小、拡大、垂直方向変倍及び／又は水平方向変倍を含んでいてもよい。例えば、幅２００ピクセル×高さ１００ピクセルの解像度を有する画像を、幅１００ピクセル×高さ７５ピクセルの解像度を有するように水平方向及び垂直方向に縮小してもよい。一実施形態では、変倍ユニット２１０は、オリジナルの画像における近くのピクセルの成分に基づいて変倍された画像の出力ピクセル成分（例えば、Ｒ、Ｇ、Ｂ成分）を生成することで、このような画像の解像度を低下させてもよい。一例としては、アプリケーションがディスプレイユニットのネイティブ解像度に一致しない（例えば、コンピュータスクリーンでウェブコンテンツを表示するように元々フォーマットされているウェブブラウザを、代わりに電話で見る）画像データを生成した場合に、変倍を行ってもよい。

しかしながら、幾つかの場合では全ての画像ソースラインは変倍されない（例えば、アプリケーションがネイティブ解像度でフォーマットされているとき）。よって、種々の実施形態では、ディスプレイパイプ２００は「変倍モード」又は「非変倍モード」にて動作するように構成されていてもよい。一実施形態では、ディスプレイパイプ２００が変倍モードで動作しているとき、画像ソースラインは、ブレンディングユニット２３０に送信される前に変倍ユニット２１０によって変倍される。変倍モードの間、ディスプレイバッファ１１４もまた、メモリから個々の画像ソースラインを１つずつフェッチしてもよい。非変倍モードでは、画像ソースラインはブレンディングユニット２３０に送信される前に変倍されない。特定の実施形態では、非変倍モードで動作するとき、ディスプレイバッファ１１４はブロック（即ち、２つ以上の画像ソースラインずつ）で画像ソースラインをフェッチしてもよい。

図示される実施形態では、画像ソースライン（変倍されているもの及びされていないもの）はブレンディングユニット２３０（又は、その他の実施形態では、パイプラインの異なる段階）に送信され得る。追加の画像データは、画像データ２０２と一緒に表示される別の画像に関する情報（例えば、透明度又は配置に関するもの）を含んでいてもよい。画像ソースライン及び追加の画像データは、最終的な画像（例えば、デスクトップ背景と組み合わされたアイコン）をレンダリングするために、ブレンディングユニット２３０によって多種多様な方法で組み合わされてもよい。

次に図３を参照すると、ディスプレイバッファ１１４及び変倍ユニット２１０のブロック図が更に詳細に示されている。示されるように、ディスプレイパイプ２００は変倍に関連する回路（すなわち、変倍ユニット２１０）、ディスプレイバッファ１１４、変倍モードレジスタ３４０及びマルチプレクサ３５０を含む。図示される実施形態では、ディスプレイバッファ１１４はまた、それぞれ対応する画像ソースラインを記憶するように構成される複数のラインバッファ３１０ａ〜ｘ（一実施形態において９つのバッファ３１０）と、バッファ読取論理３２０とを含む。記載されるように、種々の実施形態では、回路３１０〜３５０を、変倍及び非変倍モードについてのサポートを実装するのに用いてもよい。

図示の実施形態では、ディスプレイパイプ２００が動作するモードは、１つ以上のビットによって示される変倍モードレジスタ３４０の値によって制御されてもよい。種々の実施形態では、オペレーティングシステムがレジスタ３４０における値を設定してもよい（即ち、ディスプレイパイプ２００がどのモードで動作すべきかを制御する）。種々の実施形態では、非変倍モードの間、バッファ読取論理３２０は１つのラインバッファ３１０ａ〜ｘを１つずつ選択的に読み取るように構成されてもよい。このように、ディスプレイバッファ１１４はラインバッファ３１０ａ〜ｘにおける全ての画像ソースラインを、それぞれがバッファ読取論理３２０によって読み取られるまで保有するように構成されてもよい。その後、ディスプレイバッファ１１４はバッファ読取論理３２０によって読み取られる画像ソースラインの別のブロックをフェッチしてもよい。

変倍モードでは、バッファ読取論理３２０は全てのラインバッファ３１０ａ〜ｘを読み取るように構成されてもよい。それぞれの読み取りの後に、ディスプレイバッファ１１４は各画像ソースラインを隣接するラインバッファにシフトダウンして（例えば、画像ソースラインをラインバッファ３１０ａから３１０ｂに移す）、新しい画像ソースラインをフェッチする（例えば、ラインバッファ３１０ａに新しい画像ソースラインを入れる）ように構成されてもよい。よって、ディスプレイバッファ１１４は新しい画像ソースラインを、バッファ読取論理３２０によって実行される各読み取りの後にフェッチするように構成されてもよい。

変倍モードでは、画像ソースラインは変倍経路３２２を介して変倍ユニット２１０に移される。図示するように、変倍ユニット２１０は水平方向スケーラ３３２及び垂直方向スケーラ３３４を含む。水平方向スケーラ３３２は、ピクセルの水平方向のラインを処理するように構成されてもよい。同様に、垂直方向スケーラ３３４はピクセルの垂直方向のラインを処理するように構成されてもよい。図示するように、変倍ユニット２１０は、オリジナルの画像における近くのピクセルの特徴に基づいて、出力ピクセル成分を変倍された画像において生成するように構成されてもよい。例えば、変倍経路３２２が９つの画像ソースライン（すなわち、ラインバッファ３１２ａ〜ｘから）を送信する場合、これらのソースラインは互いに隣接する９つのピクセルのラインを表す。このように、水平方向スケーラ３３２及び垂直方向スケーラ３３４は、変倍されたライン３３５を出力するのに９つの画像ソースラインに対していかなる式の組み合わせを適用してもよい。

非変倍モードでは、画像ソースラインは、バイパス経路３２４を介してマルチプレクサ３５０に転送される。このようにして、画像ソースラインは変倍されない。図示されるように、変倍モードレジスタ３４０は、ディスプレイパイプ２００がどのモードで動作するように構成されているかをマルチプレクサ３５０に示してもよい。マルチプレクサ３５０はこれを受けて変倍されたライン３３５又はバイパス経路３２４を選択して、画像データをブレンディングユニット２３０又はパイプラインにおける別の段階に出力してもよい。

ディスプレイパイプ２００がサブサンプルクロマを用いてエンコードされる画像データに対して動作する特定の実施形態では、ディスプレイパイプ２００は変倍モード及び非変倍モードの機能性を組み込むハイブリッドモードで動作してもよい。このハイブリッドモードでは、画像データは１つの次元（例えば、水平次元）にて変倍されてもよいが、その他では変倍されないでいてもよい。一実施形態では、このようなモードで動作するとき、ディスプレイパイプ２００は変倍経路３２２を介して画像データを送信してもよい。非変倍モードと同様に、個々のソース画像ラインを（即ち、１つずつ）ラインバッファ３１０から読み取ってもよく、これによってメモリ１０６から複数の画像ソースラインのブロックが読み取れるようになる。変倍ユニットに到着すると、画像ソースラインは関連するスケーラ（例えば、水平方向スケーラ３３２又は垂直方向スケーラ３３４）によって処理されてもよく、関連しないスケーラをバイパスしてもよい。例えば、ＹＣ_ＢＣ_Ｒ＝４：２：２色空間の場合、２つの水平的に隣接するピクセルがＣ_Ｂ及びＣ_Ｒクロマ成分を共有するために、データがＲＧＢ色空間に変換されるようであれば水平拡大してもよい。このような状況では、垂直方向スケーラ３３４がバイパスされるが、水平方向スケーラ３３２は拡大処理を行ってもよい。種々の実施形態では、スケーラ３３２又は３３４をバイパスすることで、バイパスされたスケーラがパワーゲーティング及び／又はクロックゲーティングされ得るために追加で電力を節約し得る。

前に記載するように、非変倍モードでは、バッファ読取論理３２０は各ラインバッファ３１０ａ〜ｘを１つずつ選択的に読み取るように構成されてもよい。この方式では、ディスプレイバッファ１１４は（画像ソースラインを連続的にフェッチすることに対して）画像ソースラインデータのブロックをバースト的にフェッチしてもよい。これによってファブリック１０２及びメモリコントローラ１０４がフェッチとフェッチとの間でアイドル状態となる。このようにして、ファブリック１０２及びメモリコントローラ１０４の電力は特定の閾値を満足するアイドル時間に応じて落とされてもよい。これによって著しく電力が節約される結果となる。更に、変倍ユニット２１０をバイパス経路３２４を介して（例えば、非変倍モードにて）、又は個々のスケーラ３３２及び３３４を（例えば、ハイブリッドモードにて）バイパスすることで、更に電力を節約することができる（例えば、変倍ユニット２１０又は個々のスケーラ３３２及び３３４の電力を、使用されないときに落としてもよい）。特定の実施形態では、ファブリック１０２は更にフェッチ動作とフェッチ動作との間で変倍モードにて電力が落とされてもよい。しかしながら、ファブリック１０２は非変倍モードで動作しているときに比べてより短い間隔で電力が落とされてもよい。

ここで図４を参照すると、システム内にて非変倍モードを実施する方法の一実施形態を示すフロー図を示している。方法４００は、システム１００などの、１つ以上の回路の電力管理をサポートする任意の好適なシステムによって行われ得る。種々の実施形態において、図４に示される幾つかのブロックは、同時に実行してもよく、図示のものとは異なる順序で実行してもよく、又は省略してもよい。必要に応じて、追加の方法要素をも実行してもよい。

方法４００はステップ４０２で始まり、フレームの最初に、判定ブロック４０４にて変倍モードで動作するかどうかについての判定がなされる。はいの場合は、フローは変倍モードで動作するように進行する。いいえの場合は、フローはステップ４１０から始まる非変倍モードで動作するように進行する。ステップ４１０にて、ユニット（例えば、ディスプレイパイプ２００）はデータ（例えば、画像データ２０２）をデータ転送相互接続（例えば、ファブリック１０２）を介して受信する。特定の実施形態では、ステップ４１０はディスプレイパイプ２００が非変倍又はハイブリッドモードにて動作している間に発生してもよい。ディスプレイパイプはこれを受けて指示を（例えば、変倍モードレジスタ３４０におけるビットセットから）受信し、ブロックで画像ソースラインをフェッチするように進行してもよい。判定ブロック４１５では、受信された画像データの量がデータの閾値量よりも大きいかの判定がなされる（例えば、２つ以上のソースラインがフェッチされる）。ディスプレイパイプが非変倍（又はハイブリッド）モードで動作するように構成されているため、上に記載するように、一度画像データの閾値量を受信すると、ディスプレイパイプは各ラインバッファ（例えば、３１０ａ〜ｘ）を選択的に読み取るように進行する。もし閾値量のデータが受信されていない場合は、フローはステップ４１０に戻り、この時点でディスプレイパイプは閾値量を受信するまで画像データをフェッチし続けてもよい。

上述のように、判定ブロック４１５では、閾値量のデータが受信されると、データ転送相互接続及びその他のユニット（例えば、メモリコントローラ１０４）は、ディスプレイパイプが画像データを読み取る間、アイドル状態を保っていてもよい。前に記載するように、幾つかの実施形態では、ステップ４１５は、データ転送相互接続が閾値時間だけアイドル状態であったかを判定するべく、タイマを確認することを必要とする。その他の実施形態では、閾値量のデータが受信されたという指示がディスプレイパイプ２００によって送信されてもよい。よって、データ転送相互接続の電力を落とすべきであるという指示又は判定がなされると、ステップ４２０では、データ転送相互接続の電力が落とされる。ステップ４２０は、メモリコントローラ１０４などのその他の回路への電力を落とす又は電力を低下させることを更に含んでいてもよい。その他の実施形態では、データ転送相互接続の一部（その全体に対して）の電力が落とされてもよい。

ステップ４２５では、ディスプレイパイプは受信したデータを出力部に送信する。特定の実施形態では、これはブレンディングユニット（例えば、ブレンディングユニット２３０）又はパイプラインにおける任意のその他の段階であってもよい。この時点で、ディスプレイパイプは更にデータをフェッチしてもよい。このようにして、画像データを送信することに応じて、ステップ４３０では、データ転送相互接続は電力を上げられて、更にデータがフェッチできるようになる。ステップ４３５では、フレームの終わりに到達しているかどうかについての判定がなされる。はいの場合は、フローはステップ４０２に戻る。いいえの場合は、フローはステップ４１０に戻り、データ転送相互接続４１０を介して更にデータが受信される。前に記載したように、特定の実施形態では、変倍モードで動作することで、ディスプレイパイプが連続的に１つの画像ソースラインを１つずつフェッチすることによってファブリックの電力が落ちることを防止する。しかしながら、その他の実施形態ではそれでもファブリックは変倍モードにて電力を落とされてもよいが、非変倍モードにて発生する時間よりも著しく少ない時間にわたって電力が落とされる。

ここで図５を参照すると、データ転送相互接続の電力を落とす方法の一実施形態のフロー図が示されている。方法４００と同様に、方法５００は電力管理をサポートする任意の好適なシステムによって行われてもよい。種々の実施形態では、方法５００は画像データをフェッチするために方法４００を実行する任意のシステムによって用いることができる。種々の実施形態において、図５に示される幾つかのブロックは、同時に実行してもよく、図示のものとは異なる順序で実行してもよく、又は省略してもよい。必要に応じて、追加の方法要素をも実行してもよい。

方法５００はステップ５０２で始まり、画像データ（例えば、画像データ２０２）はデータ転送相互接続（例えば、ファブリック１０２）を通って送信される。前に記載したように、種々の実施形態では、画像データはメモリ（例えば、メモリ１０６）からディスプレイパイプ（例えば、ディスプレイパイプ２００）に転送されてもよい。判定ブロック５０４では、相互接続がアイドル状態かどうかの判定がなされる。上述のように、特定の実施形態ではこの判定がタイマによって行われてもよい。相互接続がアイドル状態でない場合は、フローはステップ５０２に戻る。相互接続がアイドル状態である場合、フローはステップ５１６に進み、その時点で相互接続が閾値時間量だけアイドル状態であったかの判定がなされる。アイドル時間が閾値時間量を下回るようであれば、フローは判定ブロック５０４まで戻る。そうでない場合は、フローはステップ５２２に進行する。ステップ５２２では、データ転送相互接続はパワーゲーティングされる。ステップ５２４では、データ転送相互接続はデータ要求を受信することで電力が戻される（例えば、ディスプレイパイプ２００はメモリ１０６から別のデータのブロックをフェッチするように要求する）。

ここで図６を参照すると、ディスプレイパイプを２つの異なるモードで動作させる方法の一実施形態を示すフロー図を示している。種々の実施形態では、方法６００は表示処理ユニット（例えば、表示処理ユニット１１０）内にて実行される。種々の実施形態において、図６に示される幾つかのブロックは、同時に実行してもよく、図示のものとは異なる順序で実行してもよく、又は省略してもよい。必要に応じて、追加の方法要素をも実行してもよい。

方法６００はステップ６０２で始まり、ディスプレイバッファ（例えば、ディスプレイバッファ１１４）内のラインバッファ（例えば、ラインバッファ３１０ａ〜ｘ）はデータ（例えば、画像データ２０２）を入れられている。判定ブロック６０４では、ディスプレイパイプが非変倍モードで動作しているかの判定がなされる（例えば、一実施形態ではこれは変倍モードレジスタ３４０などのレジスタによって示されてもよい）。変倍モードが示される場合、フローはステップ６０８に進行する。ステップ６０８では、読取論理（例えば、バッファ読取論理３２０）は全てのラインバッファを読み取る。上に記載するように、全てのラインバッファを読み取った後に、ディスプレイパイプは続いて新しい画像ソースラインをフェッチする。よって、ステップ６１０では、ファブリックはアイドル状態を保たないために、システムはファブリックに電力を与え続ける。フローはステップ６０２に戻る。

判定ブロック６０４では、非変倍モードが示されると、フローはステップ６１４に進行する。ステップ６１４では、データ転送相互接続は電力を落とされる（即ち、特定の実施形態ではタイマがこれを制御する。その他の実施形態ではディスプレイパイプがこれを制御してもよい）。ステップ６１６では、読取論理は選択的に各ラインバッファを１つずつ読み取る。全てのバッファを読み取った後に、ステップ６１８では、ファブリックは電力を与えられる。フローはステップ６０２に戻る。

具対的な実施形態が上に記載されているか、これらの実施形態は本開示の範囲を限定する意図はなく、特定の特徴に対して単一の実施形態のみが記載されている場合でも同様である。本開示で提供されている機能の実施例は、別途記載がない限り、例示的な性質のものであって、限定的な目的を意図していない。上の記載は、本開示の利点を有する当業者に明らかであるように、このような代替物、改変例、及び均等物を包含することが意図されている。

本開示の範囲は、本願で取り組まれている問題の一部又は全てを軽減するかどうかに関係なく、本願で（明示的又は暗黙的に）開示されている全ての機能若しくはそれら機能の組み合わせ、又はそれらの一般化を含む。したがって、新しい特許請求は、本願のこのような機能の組み合わせに対する本願（又は、本願に対する優先権を主張する出願）の手続き中に策定し得る。特に、特許請求の範囲に関しては、従属クレームの機能は独立クレームの機能と組み合わされる場合があり、それぞれの独立クレームの機能は、任意の適切な方法で、かつ、単に特許請求の範囲で列挙されている特定の組み合わせではない形で組み合わされる場合がある。

Claims (14)

1. データ転送相互接続を介してディスプレイバッファが画像データを受信することと、
   前記受信された画像データがデータの閾値量よりも大きいことに基づいて前記データ転送相互接続の電力を落とすことと、
   前記ディスプレイバッファが前記画像データの少なくとも一部を１つ以上の出力部に送信することと、
   前記送信に応じて、前記データ転送相互接続の電力を上げることと、
   を含むことを特徴とする、方法。
2. 前記ディスプレイバッファは、それぞれが対応する画像ソースラインを記憶するように構成される複数のラインバッファを含み、表示される画像をレンダリングするように構成されるディスプレイパイプに前記ディスプレイバッファが含まれ、
   前記電力を落とすことは２つ以上の画像ソースラインを含む前記受信された画像データに応じて行われることを特徴とする、請求項１に記載の方法。
3. 前記送信することは、
   前記複数のラインバッファから１つ以上の前記画像ソースラインを選択的に読み取ることと、
   前記１つ以上の画像ソースラインを、前記１つ以上の画像ソースラインを処理することで表示される変倍された出力ラインを生成するように構成される変倍回路に送信することと、
   を含むことを特徴とする、請求項２に記載の方法。
4. 前記電力を落とすことを、画像データの連続的な受信と受信との間で行うことを含む、画像データの送信された部分が変倍されない非変倍モードで動作することと、
   前記データ転送相互接続への電力を、画像データの連続的な受信と受信との間で維持することを含む、画像データが変倍される変倍モードで動作することと、
   を更に含むことを特徴とする、請求項１に記載の方法。
5. ディスプレイパイプのレジスタに記憶される、オペレーティングシステムによって変更可能なプログラム可能設定に基づいて、変倍モード又は非変倍モードを用いるかどうかを判定することを更に含むことを特徴とする、請求項４に記載の方法。
6. 前記データ転送相互接続の電力を、前記データ転送相互接続がアイドル状態である時間量を示す値を維持するタイマに基づいて落とすことを判定することを更に含み、
   前記電力を落とすことは前記判定に応じて行われることを特徴とする、請求項１に記載の方法。
7. 装置であって、
   メモリから画像ソースラインの第１セット及び第２セットをデータ転送相互接続を介してフェッチするように構成されるディスプレイパイプを備え、
   前記装置は、前記データ転送相互接続への電力を、前記第１セットをフェッチするときと前記第２セットをフェッチするときとの間で低下させるように構成されることを特徴とする、装置。
8. 前記装置は、前記データ転送相互接続への電力を、前記第１セットをフェッチするときと前記第２セットをフェッチするときとの間の間隔が閾値を超えることに応じて低下させるように構成されることを特徴とする、請求項７に記載の装置。
9. 前記装置は、前記データ転送相互接続がアイドル状態を保ち続けた時間を示すタイマを維持するように構成され、前記装置は前記タイマに基づいて前記データ転送相互接続の電力を低下させるように構成されることを特徴とする、請求項８に記載の装置。
10. 前記装置は、前記第１セットをフェッチするときと前記第２セットをフェッチするときとの間でメモリコントローラへの電力を低下させるように構成され、前記メモリコントローラは前記メモリからデータを取得するように構成されることを特徴とする、請求項７に記載の装置。
11. 前記ディスプレイパイプは、複数のラインバッファにおいて前記第１及び第２セットを記憶するように構成され、前記ディスプレイパイプは前記複数のラインバッファから取得される画像ソースラインを変倍するように構成される変倍回路を含むことを特徴とする、請求項７に記載の装置。
12. 前記ディスプレイパイプは、前記記憶された第１及び第２セットを変倍しないという判定に応じて、前記第１及び第２セットに前記変倍回路をバイパスさせるように構成されることを特徴とする、請求項１１に記載の装置。
13. 前記ディスプレイパイプは、前記複数のラインバッファからの２つ以上の画像ソースラインの読み取り動作を、前記変倍回路によって変倍された前記２つ以上の画像ソースラインに応じて行うように構成され、
    前記ディスプレイパイプは、前記複数のラインバッファからの単一の画像ソースラインの読み取り動作を、前記変倍回路によって変倍されなかった前記画像ソースラインに応じて行うように構成されることを特徴とする、請求項１１に記載の装置。
14. 前記ディスプレイパイプは、サブサンプルクロマを有する画像ソースラインをフェッチするように構成され、前記ディスプレイパイプは、前記サブサンプルクロマをバイパスする画像ソースラインに、前記変倍回路の垂直方向スケーラ又は水平方向スケーラをバイパスさせるように構成されることを特徴とする、請求項１１に記載の装置。

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