JP2015065296A - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP2015065296A
JP2015065296A JP2013198300A JP2013198300A JP2015065296A JP 2015065296 A JP2015065296 A JP 2015065296A JP 2013198300 A JP2013198300 A JP 2013198300A JP 2013198300 A JP2013198300 A JP 2013198300A JP 2015065296 A JP2015065296 A JP 2015065296A
Authority
JP
Japan
Prior art keywords
semiconductor chip
semiconductor device
main surface
chip
semiconductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2013198300A
Other languages
English (en)
Other versions
JP6110769B2 (ja
JP2015065296A5 (ja
Inventor
慎一 内田
Shinichi Uchida
慎一 内田
健次 西川
Kenji Nishikawa
健次 西川
正人 菅野
Masato Sugano
正人 菅野
美香 米澤
Mika Yonezawa
美香 米澤
帰山　隼一
Junichi Kaeriyama
隼一 帰山
俊範 清原
Toshinori Kiyohara
俊範 清原
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Electronics Corp
Original Assignee
Renesas Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Electronics Corp filed Critical Renesas Electronics Corp
Priority to JP2013198300A priority Critical patent/JP6110769B2/ja
Priority to US14/487,762 priority patent/US9257400B2/en
Priority to CN201410498376.XA priority patent/CN104465592B/zh
Publication of JP2015065296A publication Critical patent/JP2015065296A/ja
Priority to HK15108392.0A priority patent/HK1207743A1/xx
Priority to US14/982,155 priority patent/US20160111357A1/en
Publication of JP2015065296A5 publication Critical patent/JP2015065296A5/ja
Application granted granted Critical
Publication of JP6110769B2 publication Critical patent/JP6110769B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49575—Assemblies of semiconductor devices on lead frames
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49503—Lead-frames or other flat leads characterised by the die pad
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5227—Inductive arrangements or effects of, or between, wiring layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L24/80 - H01L24/90
    • H01L24/92—Specific sequence of method steps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/10—Inductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05554—Shape in top view being square
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/0612—Layout
    • H01L2224/0615—Mirror array, i.e. array having only a reflection symmetry, i.e. bilateral symmetry
    • H01L2224/06154—Mirror array, i.e. array having only a reflection symmetry, i.e. bilateral symmetry covering only portions of the surface to be connected
    • H01L2224/06155—Covering only the peripheral area of the surface to be connected, i.e. peripheral arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/0618—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/06181—On opposite sides of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/27—Manufacturing methods
    • H01L2224/27001—Involving a temporary auxiliary member not forming part of the manufacturing apparatus, e.g. removable or sacrificial coating, film or substrate
    • H01L2224/27003—Involving a temporary auxiliary member not forming part of the manufacturing apparatus, e.g. removable or sacrificial coating, film or substrate for holding or transferring the layer preform
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/27—Manufacturing methods
    • H01L2224/273—Manufacturing methods by local deposition of the material of the layer connector
    • H01L2224/2733—Manufacturing methods by local deposition of the material of the layer connector in solid form
    • H01L2224/27334—Manufacturing methods by local deposition of the material of the layer connector in solid form using preformed layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/2902—Disposition
    • H01L2224/29034—Disposition the layer connector covering only portions of the surface to be connected
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/291—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/29138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/29139—Silver [Ag] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/2919—Material with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/3201—Structure
    • H01L2224/32012—Structure relative to the bonding area, e.g. bond pad
    • H01L2224/32013—Structure relative to the bonding area, e.g. bond pad the layer connector being larger than the bonding area, e.g. bond pad
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/3205—Shape
    • H01L2224/32057—Shape in side view
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H01L2224/48249—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item the bond pad protruding from the surface of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4911—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain
    • H01L2224/49113—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain the connectors connecting different bonding areas on the semiconductor or solid-state body to a common bonding area outside the body, e.g. converging wires
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49171—Fan-out arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73215—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/74—Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies and for methods related thereto
    • H01L2224/741—Apparatus for manufacturing means for bonding, e.g. connectors
    • H01L2224/743—Apparatus for manufacturing layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/74—Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies and for methods related thereto
    • H01L2224/75—Apparatus for connecting with bump connectors or layer connectors
    • H01L2224/757—Means for aligning
    • H01L2224/75743—Suction holding means
    • H01L2224/75745—Suction holding means in the upper part of the bonding apparatus, e.g. in the bonding head
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8312—Aligning
    • H01L2224/83136—Aligning involving guiding structures, e.g. spacers or supporting members
    • H01L2224/83138—Aligning involving guiding structures, e.g. spacers or supporting members the guiding structures being at least partially left in the finished device
    • H01L2224/83141—Guiding structures both on and outside the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8319—Arrangement of the layer connectors prior to mounting
    • H01L2224/83191—Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed only on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92247—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157—Partial encapsulation or coating
    • H01L23/3171—Partial encapsulation or coating the coating being directly applied to the semiconductor body, e.g. passivation layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49503—Lead-frames or other flat leads characterised by the die pad
    • H01L23/49513—Lead-frames or other flat leads characterised by the die pad having bonding material between chip and die pad
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H01L23/49548—Cross section geometry
    • H01L23/49551—Cross section geometry characterised by bent parts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Abstract

【課題】ボンディングワイヤを第２半導体チップに接続するボンディングヘッドが、素子搭載部と干渉することを抑制する。【解決手段】半導体装置ＳＤは、チップ搭載部ＤＰ、第１半導体チップＳＣ１、及び第２半導体チップＳＣ２を有している。第１半導体チップＳＣ１は第１主面ＳＦＣ１がチップ搭載部ＤＰに対向する向きに、チップ搭載部ＤＰに搭載されている。第２半導体チップＳＣ２は、第３主面ＳＦＣ３が第１半導体チップＳＣ１に対向する向きに、第１半導体チップＳＣ１の上に一部が搭載されている。素子搭載部ＤＰは切欠部ＣＰを有している。第２半導体チップＳＣ２の一部は切欠部ＣＰと重なっている。第２半導体チップＳＣ２の第３主面ＳＦＣ３のうち切欠部ＣＰと重なっている領域には、第２電極パッドＰＡＤ２が設けられている。【選択図】図１

Description

本発明は、半導体装置に関し、例えば２つの半導体チップを積層させた半導体装置に適用可能な技術である。
半導体装置には、第１半導体チップと第２半導体チップの素子形成面を互いに対向させた状態で、これら２つの半導体チップを積層したものがある（例えば特許文献１）。特許文献１に記載の技術は、第１半導体チップと第２半導体チップの間で信号を送受信させるものである。具体的には、第１半導体チップと第２半導体チップのそれぞれにインダクタを形成し、これらのインダクタを互いに対向させている。そして、これらのインダクタの間で信号を送受信することにより、第１半導体チップと第２半導体チップの間で信号の送受信を行っている。
また特許文献１には、リードフレームの素子搭載部の上に第１半導体チップを搭載し、さらにこの第１半導体チップの上に第２半導体チップを搭載した半導体装置が記載されている。この半導体装置において、第２半導体チップの素子形成面の一部は第１の半導体チップからはみ出している。そして第２半導体チップとリード端子は、ボンディングワイヤを用いて接続されている。
特開２０１１−５４８００号公報
本発明者は、リードフレームの素子搭載部の上に第１半導体チップを搭載し、この第１半導体チップの上に第２半導体チップを、素子形成面を第１半導体チップに向けて搭載し、さらにボンディングワイヤで第２半導体チップとリード端子を接続することを検討した。この場合において、半導体装置を小型化すると、本発明者が検討した結果、ボンディングワイヤを第２半導体チップに接続するボンディングヘッドが、素子搭載部と干渉する可能性がでてくる、と考えた。その他の課題と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。
一実施の形態によれば、半導体装置は、チップ搭載部、第１半導体チップ、及び第２半導体チップを有している。第１半導体チップは第１主面がチップ搭載部に対向する向きに、チップ搭載部に搭載されている。第２半導体チップは、第３主面が第１半導体チップに対向する向きに、第１半導体チップの上に一部が搭載されている。素子搭載部は切欠部を有している。第２半導体チップの一部は切欠部と重なっている。第２半導体チップの第３主面のうち切欠部と重なっている領域には、第２電極パッドが設けられている。第１半導体チップの第１電極パッドには第１ボンディングワイヤが接続しており、第２電極パッドには第２ボンディングワイヤが接続している。
前記一実施の形態によれば、ボンディングワイヤを第２半導体チップに接続するボンディングヘッドが、素子搭載部と干渉することを抑制できる。
実施形態に係る半導体装置の構成を示す平面図である。 図１のＡ−Ａ´断面図である。 図１の点線で囲んだ領域を拡大した図である。 図２の点線で囲んだ領域を拡大した図である。 第１半導体チップの構造の一例を示す平面図である。 図５のＢ−Ｂ´断面図である。 第２半導体チップの構造の一例を示す平面図である。 図７のＣ−Ｃ´断面図である。 固定層の形状の第１例を示す断面図である。 固定層の形状の第２例を示す断面図である。 固定層の形状の第３例を示す断面図である。 半導体装置の製造方法を説明するための断面図である。 半導体装置の製造方法を説明するための断面図である。 半導体装置の製造方法を説明するための断面図である。 半導体装置の製造方法を説明するための断面図である。 図１３（ａ）及び（ｂ）に示した工程の詳細を示すフローチャートである。 図１３（ａ）及び（ｂ）に示した工程の詳細を示すフローチャートである。 変形例に係る第１半導体チップの平面図である。 変形例に係る第２半導体チップの平面図である。
以下、実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
（実施形態）
図１は、実施形態に係る半導体装置ＳＤの構成を示す平面図である。図２は、図１のＡ−Ａ´断面図である。図３は、図１の点線で囲んだ領域を拡大した図である。図４は、図２の点線で囲んだ領域を拡大した図である。実施形態に係る半導体装置ＳＤは、チップ搭載部ＤＰ、第１半導体チップＳＣ１、及び第２半導体チップＳＣ２を備えている。第１半導体チップＳＣ１はチップ搭載部ＤＰの上に搭載されており、第２半導体チップＳＣ２は第１半導体チップＳＣ１の上に一部が搭載されている。
詳細には、図２に示すように、第１半導体チップＳＣ１は第１主面ＳＦＣ１及び第２主面ＳＦＣ２を有している。第２主面ＳＦＣ２は第１主面ＳＦＣ１の反対側の面である。第１半導体チップＳＣ１は、第２主面ＳＦＣ２がチップ搭載部ＤＰに対向する向きに、チップ搭載部ＤＰに搭載されている。
また、図２に示すように、第２半導体チップＳＣ２は第３主面ＳＦＣ３及び第４主面ＳＦＣ４を有している。第４主面ＳＦＣ４は第３主面ＳＦＣ３の反対側の面である。そして第２半導体チップＳＣ２は、第３主面ＳＦＣ３が第１主面ＳＦＣ１に対向する向きに、第１半導体チップＳＣ１の上に一部が搭載されている。
図１及び図３に示すように、平面視において、チップ搭載部ＤＰは切欠部ＣＰを有している。第２半導体チップＳＣ２の一部は切欠部ＣＰと重なっている。また、第１半導体チップＳＣ１の第１主面ＳＦＣ１のうち第２半導体チップＳＣ２と重なっていない部分には、第１電極パッドＰＡＤ１１，ＰＡＤ１２が設けられており、第２半導体チップＳＣ２の第３主面ＳＦＣ３のうち切欠部ＣＰと重なっている領域には、第２電極パッドＰＡＤ２が設けられている。そして半導体装置ＳＤは、第１ボンディングワイヤＷＩＲ１及び第２ボンディングワイヤＷＩＲ２を備えている。第１ボンディングワイヤＷＩＲ１の一端は第１電極パッドＰＡＤ１１（又は第１電極パッドＰＡＤ１２）に接続しており、第２ボンディングワイヤＷＩＲ２の一端は第２電極パッドＰＡＤ２に接続している。以下、詳細に説明する。
第１半導体チップＳＣ１は、例えば電力制御用の半導体チップであり、電力制御用のパワートランジスタ、及びこのパワートランジスタを制御する制御回路を有している。第１半導体チップＳＣ１は、さらにロジック回路を有していてもよい。第２半導体チップＳＣ２は、例えばマイコン（マイクロコントローラ（MCU：Micro Control Unit）またはマイクロプロセッサ（MPU： Micro-Processing Unit ））などである。そして、第１半導体チップＳＣ１は、第２半導体チップＳＣ２よりも大きい。この場合、本実施形態に示すように、第１半導体チップＳＣ１を第２半導体チップＳＣ２の下に位置させることで、半導体装置ＳＤの構造は安定する。ただし、第１半導体チップＳＣ１は、第２半導体チップＳＣ２と同じ程度の大きさであっても良い。
また、第２半導体チップＳＣ２は、第１半導体チップＳＣ１よりも厚くなっている。例えば第１半導体チップＳＣ１の厚さは１００μｍ以上３００μｍ以下であり、第２半導体チップＳＣ２の厚さは３００μｍ以上５００μｍ以下である。
図１及び図２に示す例において、チップ搭載部ＤＰはリードフレームのダイパッドであり、略多角形、例えば矩形である。そして、切欠部ＣＰは、チップ搭載部ＤＰの辺ＳＩＤ１に設けられている。平面視かつ辺ＳＩＤ１に直交する方向において第２半導体チップＳＣ２の長さをＬ（図１，３参照）とした場合、第２半導体チップＳＣ２のうち第１半導体チップＳＣ１上に位置する部分の端から切欠部ＣＰまでの距離ｅ（図１，３参照）は、Ｌ／２以上となっている。図１に示す例において、チップ搭載部ＤＰは略長方形であり、辺ＳＩＤ１はチップ搭載部ＤＰの長辺である。そしてチップ搭載部ＤＰの残りの３辺のうち辺ＳＩＤ１に交わる２辺のそれぞれには、支持部ＦＳ１（例えば吊りリード）の一端が接続している。図１に示す例では、支持部ＦＳ１はチップ搭載部ＤＰの短辺のほぼ中央に接続している。
また、チップ搭載部ＤＰには支持部ＦＳ２も接続している。支持部ＦＳ２も吊りリードであり、リードフレームのリード端子の間に位置している。言い換えると、支持部ＦＳ２は、リード端子のうち第１半導体チップＳＣ１及び第２半導体チップＳＣ２のいずれにも接続していない端子を吊りリードとしたものである。このため、支持部ＦＳ２のうちチップ搭載部ＤＰに接続していない側の端部は、封止樹脂ＭＤＲ（後述）の外部に延在している。支持部ＦＳ２が設けられることにより、チップ搭載部ＤＰの位置及び向きは安定する。また、リード端子を支持部ＦＳ２として流用しているため、新たに吊りリードを追加する場合と比較して、リードフレームが大型化することを抑制できる。
図１に示す例では、チップ搭載部ＤＰの辺ＳＩＤ１に面する側には、複数の第２リード端子ＬＴ２が設けられている。そして、平面視においてチップ搭載部ＤＰを挟んで第２リード端子ＬＴ２と逆側には、複数の第１リード端子ＬＴ１が設けられている。第２リード端子ＬＴ２には、第２ボンディングワイヤＷＩＲ２の他端が接続しており、第１リード端子ＬＴ１には第１ボンディングワイヤＷＩＲ１の他端が接続している。そして支持部ＦＳ２は、複数の第１リード端子ＬＴ１の間に設けられている。具体的には、支持部ＦＳ２は２つ設けられている。２つの支持部ＦＳ２は、それぞれ、チップ搭載部ＤＰの４つの角のうち辺ＳＩＤ１に繋がっていない２つの角に接続している。なお、一部の第１リード端子ＬＴ１の第１ボンディングワイヤＷＩＲ１に接続する側の端部は、チップ搭載部ＤＰの短辺に対向している。
また、第１リード端子ＬＴ１のうち第１ボンディングワイヤＷＩＲ１が接続している面（図２に示す例では第１半導体チップＳＣ１の第１主面ＳＦＣ１とは逆側の面）と、第２リード端子ＬＴ２のうち第２ボンディングワイヤＷＩＲ２が接続している面（図２に示す例では第２半導体チップＳＣ２の第３主面ＳＦＣ３とは逆側の面）は、互いに逆となっている。そして、第１リード端子ＬＴ１のワイヤ接続側の端部のうち第１ボンディングワイヤＷＩＲ１が接続する面には、金属層ＭＬ１が形成されており、第２リード端子ＬＴ２のワイヤ接続側の端部のうち第２ボンディングワイヤＷＩＲ２が接続する面には、金属層ＭＬ２が形成されている。言い換えると、第２リード端子ＬＴ２のうち金属層ＭＬ２が形成されている面は、第１リード端子ＬＴ１のうち金属層ＭＬ１が形成されている面とは逆になっている。金属層ＭＬ１，ＭＬ２は、ボンディングワイヤと接合しやすい金属によって形成されている。ボンディングワイヤが金ワイヤの場合、金属層ＭＬ１，ＭＬ２は、例えば錫銀メッキなどによって形成されている。
なお、チップ搭載部ＤＰの上には第１半導体チップＳＣ１が搭載されているため、チップ搭載部ＤＰの電位は、第１半導体チップＳＣ１の基板電位と一致しているのが好ましい。第１半導体チップＳＣ１が電力制御用の素子である場合、第１半導体チップＳＣ１の基板電位と第２半導体チップＳＣ２の基板電位には大きな差が生じる。このため、チップ搭載部ＤＰと第２リード端子ＬＴ２を近づけると、これらの間の絶縁が確保できなくなる可能性が出てくる。これに対して図１に示す例では、平面視において、第２リード端子ＬＴ２からチップ搭載部ＤＰまでの距離ｗ２は、第１リード端子ＬＴ１からチップ搭載部ＤＰまでの距離ｗ１よりも大きい。このため、チップ搭載部ＤＰと第２リード端子ＬＴ２の間の絶縁を確保できる。
図２に示すように、半導体装置ＳＤの厚さ方向において、第１ボンディングワイヤＷＩＲ１及び第２ボンディングワイヤＷＩＲ２は、いずれも屈曲点を有している。
そして、平面視において、第１リード端子ＬＴ１から第１ボンディングワイヤＷＩＲ１の屈曲点ＢＰ１までの距離は、第１半導体チップＳＣ１の第１電極パッドＰＡＤ１１（又は第１電極パッドＰＡＤ１２）から屈曲点ＢＰ１までの距離よりも、長い。そして、第１ボンディングワイヤＷＩＲ１の他端（第１リード端子ＬＴ１に接続している側の端部）の第１リード端子ＬＴ１に対する角度は、第１ボンディングワイヤＷＩＲ１の一端（第１半導体チップＳＣ１に接続している側の端部）の第１半導体チップＳＣ１に対する角度よりも小さくなっている。これは、第１ボンディングワイヤＷＩＲ１の一端を第１電極パッドＰＡＤ１１（又は第１電極パッドＰＡＤ１２）に接続してから第１ボンディングワイヤＷＩＲ１の他端を第２リード端子ＬＴ２に接続しているためである。
これに対して、平面視において、第２リード端子ＬＴ２から第２ボンディングワイヤＷＩＲ２の屈曲点ＢＰ２までの距離は、第２半導体チップＳＣ２の第２電極パッドＰＡＤ２から屈曲点ＢＰ２までの距離よりも、短い。そして、第２ボンディングワイヤＷＩＲ２の他端（第２リード端子ＬＴ２に接続している側の端部）の第２リード端子ＬＴ２に対する角度は、第２ボンディングワイヤＷＩＲ２の一端（第２半導体チップＳＣ２に接続している側の端部）の第２半導体チップＳＣ２に対する角度よりも大きくなっている。これは、第２ボンディングワイヤＷＩＲ２の他端を第２リード端子ＬＴ２に接続してから第２ボンディングワイヤＷＩＲ２の一端を第２電極パッドＰＡＤ２に接続しているためである。
また、半導体装置ＳＤは、樹脂保持部ＰＨを備えている。樹脂保持部ＰＨは、隣り合う２つの第３リード端子ＬＴ３及び一つの端子接続部ＬＣからなる。端子接続部ＬＣは第３リード端子ＬＴ３のうち封止樹脂ＭＤＲの内側に位置している端部を互いに接続している。端子接続部ＬＣは、第３リード端子ＬＴ３と一体に形成されている。図１に示す例では、第３リード端子ＬＴ３は第２リード端子ＬＴ２と並んで配置されているが、ボンディングワイヤには接続されていない。また、端子接続部ＬＣにもボンディングワイヤは接続されていない。そして辺ＳＩＤ１が延在する方向（図１におけるＸ方向）において、樹脂保持部ＰＨは、複数の第２リード端子ＬＴ２の両側のそれぞれに設けられている。言い換えると、第１の樹脂保持部ＰＨと第２の樹脂保持部ＰＨの間に複数の第２リード端子ＬＴ２が設けられている。樹脂保持部ＰＨは、封止樹脂ＭＤＲから端子接続部ＬＣが抜けることを抑制するために設けられている。
なお、図１に示す例において、第２リード端子ＬＴ２の数は第１リード端子ＬＴ１の数よりも少ない。このため、樹脂保持部ＰＨは第２リード端子ＬＴ２と並んで配置されている。ただし、第１リード端子ＬＴ１の数が第２リード端子ＬＴ２の数よりも少ない場合、樹脂保持部ＰＨは第１リード端子ＬＴ１と並んで配置されていても良い。
第１半導体チップＳＣ１は、チップ搭載部ＤＰの中心と重なるように配置されている。これに対して第２半導体チップＳＣ２は第１半導体チップＳＣ１よりも小さく、このため、チップ搭載部ＤＰの辺ＳＩＤ１側に寄っている。そして第２半導体チップＳＣ２の一部は、平面視で第１半導体チップＳＣ１から食み出しており、この食み出している部分がチップ搭載部ＤＰに設けられた切欠部ＣＰに重なっている。
図１に示す例において、辺ＳＩＤ１が延在する方向（図１におけるＸ方向）において、切欠部ＣＰの幅は第２半導体チップＳＣ２の幅よりも大きくなっている。このため、図１のＸ方向において、第２半導体チップＳＣ２の全体が切欠部ＣＰの内側に位置している。ただし、図１のＸ方向において、第２半導体チップＳＣ２の端部はチップ搭載部ＤＰと重なっていても良い。
また、平面視において、切欠部ＣＰのうち開口側の端部ＴＰにはテーパが形成されている。このテーパは、外側に行くにつれて切欠部ＣＰの幅が広がる方向を向いている。辺ＳＩＤ１に対する端部ＴＰの角度α（図３参照）は、例えば１３５°以上１８０°以下であるが、この範囲に限定されない。
第１半導体チップＳＣ１のうち切欠部ＣＰに面している辺ＳＩＤ２の幅は、切欠部ＣＰの幅よりも広い。このため、辺ＳＩＤ２が延在する方向において、第１半導体チップＳＣ１のうち辺ＳＩＤ２の近傍に位置する部分の両端は、チップ搭載部ＤＰによって支持される。従って、辺ＳＩＤ２に直交する方向におけるチップ搭載部ＤＰの幅を小さくした場合と比較して、第１半導体チップＳＣ１の安定性は向上する。なお、平面視において、辺ＳＩＤ２の一部は切欠部ＣＰと重なっている。
第１半導体チップＳＣ１は、第１主面ＳＦＣ１に半導体素子及び第１多層配線層ＭＩＮＣ１（後述）を有している。第１電極パッドＰＡＤ１１，第１電極パッドＰＡＤ１２は第１多層配線層ＭＩＮＣ１に形成されている。図１に示す例において、第１電極パッドＰＡＤ１１は第１半導体チップＳＣ１の縁に沿って配置されており、第１電極パッドＰＡＤ１２は第１電極パッドＰＡＤ１１よりも第１半導体チップＳＣ１の内側に配置されている。このため、第１電極パッドＰＡＤ１２から第２半導体チップＳＣ２までの距離は、第１電極パッドＰＡＤ１１から第２半導体チップＳＣ２までの距離よりも、短い。第１電極パッドＰＡＤ１２は第１半導体チップＳＣ１が有するパワートランジスタに接続しており、第１電極パッドＰＡＤ１１は、このパワートランジスタの制御回路及びロジック回路の一方に接続している。
第２半導体チップＳＣ２は、第３主面ＳＦＣ３に半導体素子及び第２多層配線層ＭＩＮＣ２（後述）を有している。第２電極パッドＰＡＤ２は第２多層配線層ＭＩＮＣ２に形成されている。
そして、図４に詳細を示すように、第１半導体チップＳＣ１は固定層ＦＲ１を用いてチップ搭載部ＤＰに固定されている。チップ搭載部ＤＰは、例えば導電性のペースト材、例えば銀ペーストである。
また、図１及び図４に詳細を示すように、第２半導体チップＳＣ２は、第２多層配線層ＭＩＮＣ２が第１半導体チップＳＣ１の第１多層配線層ＭＩＮＣ１と対向する向きに、固定層ＦＲ２を用いて第１半導体チップＳＣ１上に固定されている。固定層ＦＲ２は、例えばＮＣＦ（Non Conductive Film）を用いて形成されている。そして図３及び図４に示すように、固定層ＦＲ２の一部は、第２半導体チップＳＣ２の側面のうち第１半導体チップＳＣ１の上に位置している部分を這い上がり、フィレットＦＲ２１を形成している。
なお、第２半導体チップＳＣ２の第４主面ＳＦＣ４は、保護層ＰＲ１によって覆われている。図４に示す例において、保護層ＰＲ１は、第４主面ＳＦＣ４の全面を覆っている。保護層ＰＲ１は、例えばＤＡＦ（Die Attachment Film）であり、第２半導体チップＳＣ２を第１半導体チップＳＣ１上に搭載する際に、第２半導体チップＳＣ２を保護するために設けられている。なお、保護層ＰＲ１は設けられていなくても良い。
また、第１半導体チップＳＣ１の第１多層配線層ＭＩＮＣ１には第１インダクタＩＮＤ１（後述）が形成されており、第２半導体チップＳＣ２の第２多層配線層ＭＩＮＣ２には第２インダクタＩＮＤ２が形成されている。平面視において、第１インダクタＩＮＤ１と第２インダクタＩＮＤ２は重なっており、互いに電気的に結合（例えば誘導結合）する。そして、第２半導体チップＳＣ２が生成したパワートランジスタ制御用の信号は、第２インダクタＩＮＤ２及び第１インダクタＩＮＤ１を介して、第１半導体チップＳＣ１のパワートランジスタ制御用の回路に入力される。
さらに、図１及び図２に示すように、半導体装置ＳＤは、封止樹脂ＭＤＲを有している。封止樹脂ＭＤＲは、チップ搭載部ＤＰ、第１半導体チップＳＣ１、第２半導体チップＳＣ２、第１ボンディングワイヤＷＩＲ１、第２ボンディングワイヤＷＩＲ２、第１リード端子ＬＴ１のうち第１ボンディングワイヤＷＩＲ１との接続部、第２リード端子ＬＴ２のうち第２ボンディングワイヤＷＩＲ２との接続部、端子接続部ＬＣ、第３リード端子ＬＴ３のうち端子接続部ＬＣとの接続部、及び支持部ＦＳ２の一部を封止している。図２に示す例では、チップ搭載部ＤＰの裏面は封止樹脂ＭＤＲの内側に位置している。なお、図１及び図２は半導体装置ＳＤの封止構造の一例を示したものであるため、半導体装置ＳＤの封止構造は図１及び図２に示す例に限定されない。
図５は、第１半導体チップＳＣ１の構造の一例を示す平面図である。図６は、図５のＢ−Ｂ´断面図である。図５に示すように、第１半導体チップＳＣ１は、電力制御用の素子として、複数のトランジスタ（本図に示す例では、第１トランジスタＴＲ１及び２つの第２トランジスタＴＲ２）を有している。第１トランジスタＴＲ１は第１導電型（例えばｐチャネル型）のトランジスタであり、第２トランジスタＴＲ２は第２導電型（例えばｎチャネル型）のトランジスタである。第１トランジスタＴＲ１及び２つの第２トランジスタＴＲ２は、第１半導体チップＳＣ１のうち辺ＳＩＤ２とは逆側の辺に沿って配置されている。そして第１トランジスタＴＲ１は、２つの第２トランジスタＴＲ２の間に位置している。第１トランジスタＴＲ１及び第２トランジスタＴＲ２の上には、それぞれ、そのトランジスタに接続する第１電極パッドＰＡＤ１２が形成されている。
また、第１半導体チップＳＣ１は、少なくとも一つの第１インダクタＩＮＤ１（本図に示す例では２つ）を有している。第１インダクタＩＮＤ１は、平面視で第２半導体チップＳＣ２と重なる領域に位置している。図６に示すように、第１インダクタＩＮＤ１は、第１多層配線層ＭＩＮＣ１を用いて形成されている。言い換えると、第１インダクタＩＮＤ１と同一層には、配線（図示せず）またはビアが形成されている。第１多層配線層ＭＩＮＣ１は、第１基板ＳＵＢ１上に形成されている。第１基板ＳＵＢ１は、例えばシリコン基板などの半導体基板である。なお、第１基板ＳＵＢ１には、第１トランジスタＴＲ１及び第２トランジスタＴＲ２が形成されている。また、第１インダクタＩＮＤ１の巻軸は、第１基板ＳＵＢ１に交わる方向（例えば垂直な方向）を向いている。
なお、図５及び図６に示すように、第１半導体チップＳＣ１のうち平面視で第２半導体チップＳＣ２と重なる領域には、第１凹部ＤＥＰ１が形成されている。第１凹部ＤＥＰ１の幅は、第２半導体チップＳＣ２の幅よりも大きい。このため、第１半導体チップＳＣ１と第２半導体チップＳＣ２を重ねたとき、第２半導体チップＳＣ２は第１凹部ＤＥＰ１に嵌る。なお、第２半導体チップＳＣ２の一部は辺ＳＩＤ２から第１半導体チップＳＣ１の外側に食み出す必要があるため、第１凹部ＤＥＰ１は、辺ＳＩＤ２に繋がっている。
第１凹部ＤＥＰ１は、第１半導体チップＳＣ１が有する第１多層配線層ＭＩＮＣ１のうち、第１インダクタＩＮＤ１が形成されている層よりも上に位置する配線層の少なくとも一層（第１電極パッドＰＡＤ１１及び第１電極パッドＰＡＤ１２が形成されている層を含む）を部分的に形成しないことによって、形成されている。これにより、第１インダクタＩＮＤ１と、後述する第２インダクタＩＮＤ２の距離を近くして、これらの間の通信の精度を高めることができる。なお、第１半導体チップＳＣ１は第１凹部ＤＥＰ１を有していなくても良い。
図７は、第２半導体チップＳＣ２の構造の一例を示す平面図である。図８は、図７のＣ−Ｃ´断面図である。第２半導体チップＳＣ２は、少なくとも一つの第２インダクタＩＮＤ２（本図に示す例では２つ）を有している。第２インダクタＩＮＤ２の数は、第１インダクタＩＮＤ１の数と同じである。第２インダクタＩＮＤ２は、第２半導体チップＳＣ２が第１半導体チップＳＣ１の上に配置されたおきに、第１インダクタＩＮＤ１と重なる位置に形成されている。これにより、第２半導体チップＳＣ２は、第１半導体チップＳＣ１と絶縁した状態で、第２インダクタＩＮＤ２及び第１インダクタＩＮＤ１を介して、第２半導体チップＳＣ２と通信することができる。
図８に示すように、第２インダクタＩＮＤ２は、第２多層配線層ＭＩＮＣ２を用いて形成されている。第２多層配線層ＭＩＮＣ２は、第２基板ＳＵＢ２上に形成されている。第２基板ＳＵＢ２は、例えばシリコン基板などの半導体基板である。第２基板ＳＵＢ２には、回路を形成している素子（例えばＭＯＳトランジスタ）が形成されている。また、第２インダクタＩＮＤ２の中心軸は、第２基板ＳＵＢ２に交わる方向（例えば垂直な方向）を向いている。
なお、図７及び図８に示すように、第２半導体チップＳＣ２のうち平面視で第１半導体チップＳＣ１と重なる領域には、第２凹部ＤＥＰ２が形成されている。第２凹部ＤＥＰ２は、第２半導体チップＳＣ２の３辺に繋がっている。
第２凹部ＤＥＰ２は、第２半導体チップＳＣ２が有する第２多層配線層ＭＩＮＣ２のうち、第２インダクタＩＮＤ２が形成されている層よりも上に位置する配線層の少なくとも一層（第２電極パッドＰＡＤ２が形成されている層を含む）を部分的に形成しないことによって、形成されている。これにより、第２インダクタＩＮＤ２と第１インダクタＩＮＤ１の距離を近くして、これらの間の通信の精度を高めることができる。なお、第２半導体チップＳＣ２は第2凹部ＤＥＰ２を有しなくてもよい。
また、第２基板ＳＵＢ２の厚さは、第１基板ＳＵＢ１よりも厚い。これにより、第２半導体チップＳＣ２は第１半導体チップＳＣ１よりも厚くなっている。第２基板ＳＵＢ２の厚さは、例えば３００μｍ以上５００μｍ以下であり、第１基板ＳＵＢ１の厚さは、例えば１００μｍ以上３００μｍ以下である。
図９は、固定層ＦＲ２の形状の第１例を示す断面図である。本図に示す例において、フィレットＦＲ２１は、第２半導体チップＳＣ２の保護層ＰＲ１よりも高くなっている。また、固定層ＦＲ２の一部は、第１半導体チップＳＣ１の辺ＳＩＤ２側の側面に食み出し、フィレットＦＲ２２を形成している。このように、固定層ＦＲ２がフィレットＦＲ２２も形成しているため、第１半導体チップＳＣ１に対する第２半導体チップＳＣ２の固着力は大きくなる。これにより、後述するように、第２ボンディングワイヤＷＩＲ２を第２半導体チップＳＣ２に取り付ける工程において、第２半導体チップＳＣ２が第１半導体チップＳＣ１から外れることを抑制できる。また、フィレットＦＲ２１，ＦＲ２２が形成されることにより、第２半導体チップＳＣ２が応力に起因して反ることを抑制できる。
また、第２半導体チップＳＣ２と第１半導体チップＳＣ１の間で絶縁破壊が生じることも抑制できる。詳細には、第２半導体チップＳＣ２と第１半導体チップＳＣ１の間の絶縁破壊の起点は、第２半導体チップＳＣ２の第１半導体チップＳＣ１の距離が短い部分である。本実施形態では、第２半導体チップＳＣ２の側面のうち第１半導体チップＳＣ１の上に位置する部分を、フィレットＦＲ２１によって覆っている。このため、第２半導体チップＳＣ２の側面を起点として第１半導体チップＳＣ１と第２半導体チップＳＣ２の間で絶縁破壊が生じることを、抑制できる。
図１０は、固定層ＦＲ２の形状の第２例を示す断面図である。本図に示す例は、フィレットＦＲ２１が保護層ＰＲ１に達していない点を除いて、図９に示した例と同様である。
図１１は、固定層ＦＲ２の形状の第３例を示す断面図である。本図に示す例は、フィレットＦＲ２１の一部は保護層ＰＲ１よりも高くなっているが、フィレットＦＲ２１の残りの部分が保護層ＰＲ１に達していない点を除いて、図９に示した例と同様である。
図１２〜図１５の各図は、半導体装置ＳＤの製造方法を説明するための断面図である。まず、第１半導体チップＳＣ１及び第２半導体チップＳＣ２を製造する。第１半導体チップＳＣ１及び第２半導体チップＳＣ２は、例えば以下のようにして製造される。
まず、ウェハ状態の第１基板ＳＵＢ１（又は第２基板ＳＵＢ２）に素子分離膜を形成する。これにより、素子形成領域が分離される。素子分離膜は、例えばＳＴＩ法を用いて形成されるが、ＬＯＣＯＳ法を用いて形成されても良い。次いで、素子形成領域に位置する半導体基板に、ゲート絶縁膜及びゲート電極を形成する。ゲート絶縁膜は酸化シリコン膜であってもよいし、酸化シリコン膜よりも誘電率が高い高誘電率膜（例えばハフニウムシリケート膜）であってもよい。ゲート絶縁膜が酸化シリコン膜である場合、ゲート電極はポリシリコン膜により形成される。またゲート絶縁膜が高誘電率膜である場合、ゲート電極は、金属膜（例えばＴｉＮ）とポリシリコン膜の積層膜により形成される。また、ゲート電極がポリシリコンにより形成される場合、ゲート電極を形成する工程において、素子分離膜上にポリシリコン抵抗を形成しても良い。
次いで、素子形成領域に位置する半導体基板に、ソース及びドレインのエクステンション領域を形成する。次いでゲート電極の側壁にサイドウォールを形成する。次いで、素子形成領域に位置する半導体基板に、ソース及びドレインとなる不純物領域を形成する。このようにして、半導体基板上にＭＯＳトランジスタが形成される。
また、第１半導体チップＳＣ１の製造工程においては、上記した工程の少なくとも一部を用いることにより、第１トランジスタＴＲ１及び第２トランジスタＴＲ２が形成される。
次いで、素子分離膜上及びＭＯＳトランジスタ上に、第１多層配線層ＭＩＮＣ１（または第２多層配線層ＭＩＮＣ２）を形成する。最上層の配線層には、第１電極パッドＰＡＤ１１，ＰＡＤ１２（又は第２電極パッドＰＡＤ２）が形成される。次いで、多層配線層上に、保護絶縁膜（パッシベーション膜）を形成する。保護絶縁膜には、電極パッド上に位置する開口が形成される。
その後、第１半導体チップＳＣ１となるウェハを個片化することにより、第１半導体チップＳＣ１が形成される。
また、第２半導体チップＳＣ２となるウェハについては、図１２（ａ）に示すように、ウェハのうち第２半導体チップＳＣ２の第４主面ＳＦＣ４となる面に、保護層ＰＲ１を貼り付ける。また、第２電極パッドＰＡＤ２のそれぞれの上に、バンプＢＭＰを形成する。バンプＢＭＰは、例えば金など、第２ボンディングワイヤＷＩＲ２と接合しやすい金属を用いて形成されている。
次いで、図１２（ｂ）にしめすように、第２半導体チップＳＣ２となるウェハを、保護層ＰＲ１とともに個片化する。これにより、第２半導体チップＳＣ２が、保護層ＰＲ１が設けられた状態で製造される。
なお、第１半導体チップＳＣ１を個片化する前に、必要に応じて第１半導体チップＳＣ１の第１基板ＳＵＢ１を研磨して薄くする。同様に、第２半導体チップＳＣ２に保護層ＰＲ１を設ける前に、必要に応じて第２半導体チップＳＣ２の第２基板ＳＵＢ２を研磨して薄くする。
次いで、図１３（ａ）に示すように、第１半導体チップＳＣ１の第１主面ＳＦＣ１うち第２半導体チップＳＣ２が搭載される領域の上に、固定層ＦＲ２を設ける。次いで、図１３（ｂ）に示すように、第１半導体チップＳＣ１の上に第２半導体チップＳＣ２を搭載する。このとき、第２半導体チップＳＣの第３主面ＳＦＣ３を、固定層ＦＲ２に対向するようにする。また、このとき、第２半導体チップＳＣ２のバンプＢＭＰが第１半導体チップＳＣ１又は固定層ＦＲ２で覆われないようにする。
次いで、図１４（ａ）に示すように、リードフレームのチップ搭載部ＤＰに、固定層ＦＲ１ を用いて、第１半導体チップＳＣ１及び第２半導体チップＳＣ２の積層体を搭載する。このとき、チップ搭載部ＤＰの切欠部ＣＰと第２半導体チップＳＣ２のバンプＢＭＰが重なるようにする。
次いで、図１４（ｂ）に示すように、第１ボンディングワイヤＷＩＲ１を用いて、第１半導体チップＳＣ１の第１電極パッドＰＡＤ１１及び第１電極パッドＰＡＤ１２を、第１リード端子ＬＴ１に接続する。このとき、第１ボンディングワイヤＷＩＲ１の一端を第１電極パッドＰＡＤ１１（又は第１電極パッドＰＡＤ１２）に固定してから、第１ボンディングワイヤＷＩＲ１の他端を第１リード端子ＬＴ１に固定する。
その後、図１４（ｃ）に示すように、リードフレームの上下を逆にする。
次いで、図１５（ａ）に示すように、第２ボンディングワイヤＷＩＲ２を用いて、第２半導体チップＳＣ２の第２電極パッドＰＡＤ２を第２リード端子ＬＴ２に接続する。このとき、第２ボンディングワイヤＷＩＲ２の他端を第２リード端子ＬＴ２に固定してから、第２ボンディングワイヤＷＩＲ２の一端をバンプＢＭＰ（すなわち第２電極パッドＰＡＤ２）に固定する。なお、この工程を行うためには、リードフレームを保持するステージにも、切欠部ＣＰと同様の切り欠きを設ける必要がある。
この工程において、第２電極パッドＰＡＤ２の上には予めバンプＢＭＰが形成されている。このため、第２ボンディングワイヤＷＩＲ２の一端を第２電極パッドＰＡＤ２に強く押し付けなくても、第２ボンディングワイヤＷＩＲ２の一端を第２電極パッドＰＡＤ２に接続することができる。従って、第２ボンディングワイヤＷＩＲ２を第２電極パッドＰＡＤ２に固定するときに、第２半導体チップＳＣ２が第１半導体チップＳＣ１から外れることを抑制できる。
また、第２ボンディングワイヤＷＩＲ２の一端を第２電極パッドＰＡＤ２に取り付けてから第２ボンディングワイヤＷＩＲ２の他端を第２リード端子ＬＴ２に取り付ける場合、第２ボンディングワイヤＷＩＲ２を第２電極パッドＰＡＤ２に取り付けてから第２リード端子ＬＴ２に取り付けるまでの間に、第２ボンディングワイヤＷＩＲ２を介して第２半導体チップＳＣ２に力が加わる可能性が出てくる。この場合、第２半導体チップＳＣ２が第１半導体チップＳＣ１から外れる可能性が出てくる。本実施形態では、第２ボンディングワイヤＷＩＲ２を第２リード端子ＬＴ２に取り付けてから第２電極パッドＰＡＤ２に取り付けているため、このような問題が生じることを抑制できる。
また、第２半導体チップＳＣ２は第１半導体チップＳＣ１よりも厚くなっている。従って、第２半導体チップＳＣ２に第２ボンディングワイヤＷＩＲ２を取り付けるときに、第２半導体チップＳＣ２が破損することを抑制できる。
その後、図１５（ｂ）に示すように、リードフレームの上下を逆にする。これにより、リードフレームの搬送は容易になる。次いで、封止用の金型を用いて、封止樹脂ＭＤＲを形成する。
次いで、図１５（ｃ）に示すように、第１リード端子ＬＴ１及び第２リード端子ＬＴ２のうち封止樹脂ＭＤＲの外に位置している部分を変形し、端子とする。
なお、第１半導体チップＳＣ１をチップ搭載部ＤＰ上に搭載した後に、第２半導体チップＳＣ２を第１半導体チップＳＣ１に搭載しても良い。
図１６及び図１７は、図１３（ａ）及び（ｂ）に示した工程の詳細を示すフローチャートである。まず、図１６（ａ）に示すように、組立装置ＡＴを用いて、所定の形状にカットされたシート状の固定層ＦＲ２を保持（例えば吸着）する。この状態において、固定層ＦＲ２のうち組立装置ＡＴによって保持される面には、カバーフィルムＣＦが設けられている。次いで、組立装置ＡＴを用いて、固定層ＦＲ２を第１半導体チップＳＣ１のうち第２半導体チップＳＣ２が搭載される領域に押し付ける。
次いで、図１６（ｂ）に示すように、組立装置ＡＴを、カバーフィルムＣＦを吸着した状態で上昇させる。これにより、固定層ＦＲ２からカバーフィルムＣＦが外される。
次いで、図１７（ａ）に示すように、組立装置ＡＴに第２半導体チップＳＣ２を保持させる。組立装置ＡＴは、例えば第２半導体チップＳＣ２の第４主面ＳＦＣ４を吸着する。このとき、第４主面ＳＦＣ４は保護層ＰＲ１によって覆われているため、第４主面ＳＦＣ４には傷が付かない。
次いで、組立装置ＡＴを用いて、第２半導体チップＳＣ２を固定層ＦＲ２に押し付ける。これにより、第２半導体チップＳＣ２は第１半導体チップＳＣ１上に固定される。またこのとき、固定層ＦＲ２には、フィレットＦＲ２１，ＦＲ２２が形成される。
その後、図１７（ｂ）に示すように、組立装置ＡＴから第２半導体チップＳＣ２を離す。
次に、本実施形態の効果について説明する。本実施形態において、チップ搭載部ＤＰには切欠部ＣＰが形成されている。そして平面視において、第２半導体チップＳＣ２の第２電極パッドＰＡＤ２は、切欠部ＣＰと重なっている。従って、第２電極パッドＰＡＤ２に第２ボンディングワイヤＷＩＲ２の一端を取り付けるときに、ボンディングツールとチップ搭載部ＤＰが干渉することを抑制できる。
また、複数の第２ボンディングワイヤＷＩＲ２のうち端に位置する第２ボンディングワイヤＷＩＲ２１（例えば図３において右端に位置する第２ボンディングワイヤＷＩＲ２及び左端に位置する第２ボンディングワイヤＷＩＲ２）は、チップ搭載部ＤＰの辺ＳＩＤ１に対して斜めに延在している。このため、第２ボンディングワイヤＷＩＲ２１またはこれを取り付けるためのボンディングツールは、切欠部ＣＰの端部ＴＰに接触する可能性が出てくる。これに対して本実施形態では、切欠部ＣＰの端部ＴＰにはテーパが設けられている。従って、第２ボンディングワイヤＷＩＲ２１またはこれを取り付けるためのボンディングツールが、切欠部ＣＰの端部ＴＰに接触することを抑制できる。
（変形例）
図１８は、変形例に係る第１半導体チップＳＣ１の平面図であり、図１９は、変形例に係る第２半導体チップＳＣ２の平面図である。本変形例に係る半導体装置ＳＤは、第１半導体チップＳＣ１の第１主面ＳＦＣ１に凸部ＰＴＮ１が形成されており、第２半導体チップＳＣ２の第２主面ＳＦＣ２に凹部ＰＴＮ２が形成されている点を除いて、実施形態に係る半導体装置ＳＤと同様の構成である。
凸部ＰＴＮ１は第１半導体チップＳＣ１の第１多層配線層ＭＩＮＣ１、又はその上の保護絶縁膜を用いて形成されており、凹部ＰＴＮ２は第２半導体チップＳＣ２の第２多層配線層ＭＩＮＣ２、又はその上の保護絶縁膜を用いて形成されている。具体的には、凸部ＰＴＮ１は、第１半導体チップＳＣ１の最表層の少なくとも一層において、凸部ＰＴＮ１の周囲に位置する部分を除去することによって、形成されている。また、凹部ＰＴＮ２は、第１半導体チップＳＣ１の最表層の少なくとも一層において、凹部ＰＴＮ２となる領域を除去することによって、形成されている。
凹部ＰＴＮ２の平面形状は凸部ＰＴＮ１の平面形状と同様である。そして、第１半導体チップＳＣ１と第２半導体チップＳＣ２を重ねた状態において、凸部ＰＴＮ１は凹部ＰＴＮ２と重なっている。凸部ＰＴＮ１の少なくとも上部は、凹部ＰＴＮ２に嵌っていても良い。
本変形例によっても、実施形態と同様の効果が得られる。また、凸部ＰＴＮ１と凹部ＰＴＮ２の位置を重ねることにより、第１半導体チップＳＣ１と第２半導体チップＳＣ２の相対位置の精度を高めることができる。これによって、第１インダクタＩＮＤ１と第２インダクタＩＮＤ２の間で通信エラーが生じることを抑制できる。特に、凸部ＰＴＮ１の少なくとも上部が凹部ＰＴＮ２に嵌るようにした場合、第１半導体チップＳＣ１と第２半導体チップＳＣ２の相対位置の精度は特に高くなる。
なお、第１半導体チップＳＣ１の第１主面ＳＦＣ１に凹部が形成され、第２半導体チップＳＣ２の第３主面ＳＦＣ３に凸部が形成されている場合でも、本変形例と同様の効果が得られる。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
ＡＴ 組立装置
ＢＭＰ バンプ
ＢＰ１ 屈曲点
ＢＰ２ 屈曲点
ＣＦ カバーフィルム
ＣＰ 切欠部
ＤＥＰ１ 第１凹部
ＤＥＰ２ 第２凹部
ＤＰ チップ搭載部
ＤＰ 素子搭載部
ＦＲ１ 固定層
ＦＲ２ 固定層
ＩＮＤ１ 第１インダクタ
ＩＮＤ２ 第２インダクタ
ＬＣ 端子接続部
ＬＴ１ 第１リード端子
ＬＴ２ 第２リード端子
ＬＴ３ 第３リード端子
ＭＤＲ 封止樹脂
ＭＩＮＣ１ 第１多層配線層
ＭＩＮＣ２ 第２多層配線層
ＭＬ１ 金属層
ＭＬ２ 金属層
ＰＡＤ１１ 第１電極パッド
ＰＡＤ１２ 第１電極パッド
ＰＡＤ２ 第２電極パッド
ＰＨ 樹脂保持部
ＰＲ１ 保護層
ＦＲ２ 固定層
ＦＲ２１ フィレット
ＦＲ２２ フィレット
ＰＴＮ１ 凸部
ＰＴＮ２ 凹部
ＳＩＤ１ 辺
ＳＩＤ２ 辺
ＳＣ１ 第１半導体チップ
ＳＣ２ 第２半導体チップ
ＳＤ 半導体装置
ＳＦＣ１ 第１主面
ＳＦＣ２ 第２主面
ＳＦＣ３ 第３主面
ＳＦＣ４ 第４主面
ＳＵＢ１ 第１基板
ＳＵＢ２ 第２基板
ＴＰ 端部
ＴＲ１ 第１トランジスタ
ＴＲ２ 第２トランジスタ
ＷＩＲ１ 第１ボンディングワイヤ
ＷＩＲ２ 第２ボンディングワイヤ
ＷＩＲ２１ 第２ボンディングワイヤ

Claims (14)

  1. チップ搭載部と、
    第１主面及び前記第１主面とは逆側の面である第２主面を有しており、前記第２主面が前記チップ搭載部に対向する向きに前記チップ搭載部に搭載されている第１半導体チップと、
    第３主面及び前記第３主面とは逆側の面である第４主面を有しており、前記第３主面が前記第１主面に対向する向きに前記第１半導体チップの上に一部が搭載されている第２半導体チップと、
    を備え、
    平面視において、前記チップ搭載部は切欠部を有しており、かつ前記第２半導体チップの一部は前記切欠部と重なっており、
    さらに、前記第１半導体チップの前記第１主面のうち前記第２半導体チップと重なっていない部分に位置している第１電極パッドと、
    前記第２半導体チップの前記第３主面のうち前記切欠部と重なっている領域に位置している第２電極パッドと、
    一端が前記第１電極パッドに接続する第１ボンディングワイヤと、
    一端が前記第２電極パッドに接続する第２ボンディングワイヤと、
    を備える半導体装置。
  2. 請求項１に記載の半導体装置において、
    前記第１半導体チップの前記第１主面に形成された第１インダクタと、
    前記第２半導体チップの前記第３主面に形成された第２インダクタと、
    を備え、平面視において、前記第１インダクタと前記第２インダクタは重なっている半導体装置。
  3. 請求項１に記載の半導体装置において、
    前記第１半導体チップのうち前記切欠部に面している辺の幅は、前記切欠部の幅よりも広く、
    平面視において、前記第１半導体チップの一部は前記切欠部と重なっている半導体装置。
  4. 請求項１に記載の半導体装置において、
    平面視において、前記切欠部の開口側の端部にはテーパが形成されている半導体装置。
  5. 請求項１に記載の半導体装置において、
    前記第１ボンディングワイヤの他端が接続している第１リード端子と、
    前記第２ボンディングワイヤの他端が接続している第２リード端子と、
    前記第２リード端子と並んで配置されている２つの第３リード端子と、
    前記２つの第３リード端子のうち前記チップ搭載部側の端部を互いに接続している端子接続部と、
    前記チップ搭載部、前記第１半導体チップ、前記第２半導体チップ、第１ボンディングワイヤ、前記第２ボンディングワイヤ、前記第１リード端子の少なくとも前記第１ボンディングワイヤが接続している部分、前記第２リード端子の少なくとも前記第２ボンディングワイヤが接続している部分、前記２つの第３リード端子のうち少なくとも前記端子接続部が接続している部分、及び前記端子接続部を封止する封止樹脂と、
    を備える半導体装置。
  6. 請求項５に記載の半導体装置において、
    平面視において、第２リード端子及び前記第３リード端子は、前記チップ搭載部を挟んで前記第１リード端子とは逆側に配置されており、
    前記第２リード端子から前記チップ搭載部までの距離は、前記第１リード端子から前記チップ搭載部までの距離よりも離れている半導体装置。
  7. 請求項５に記載の半導体装置において、
    前記２つの第３リード端子及び前記端子接続部を複数組備え、
    複数の前記第２リード端子を、第１の前記組及び第２の前記組の間に有している半導体装置。
  8. 請求項５に記載の半導体装置において、
    平面視において、第２リード端子及び前記第３リード端子は、前記チップ搭載部を挟んで前記第１リード端子とは逆側に配置されており、
    複数の前記第１リード端子を備え、
    前記複数の第１リード端子の間に位置しており、前記チップ搭載部に接続している支持部を備える半導体装置。
  9. 請求項５に記載の半導体装置において、
    前記第１ボンディングワイヤの前記他端の前記第１リード端子に対する角度は、前記第１ボンディングワイヤの前記一端の前記第１半導体チップに対する角度よりも小さく、
    前記第２ボンディングワイヤの前記他端の前記第２リード端子に対する角度は、前記第２ボンディングワイヤの前記一端の前記第２半導体チップに対する角度よりも大きい半導体装置。
  10. 請求項１に記載の半導体装置において、
    前記第２半導体チップは、前記第１半導体チップよりも厚い半導体装置。
  11. 請求項１に記載の半導体装置において、
    前記第２半導体チップの前記第４主面に設けられた保護層を備える半導体装置。
  12. 請求項１に記載の半導体装置において、
    前記第１半導体チップに形成された電力制御素子を備えている半導体装置。
  13. 請求項１に記載の半導体装置において、
    前記第２半導体チップの前記第３主面と前記第１半導体チップの前記第１主面の間に位置する固定層を備え、
    前記固定層の一部は前記第２半導体チップの側面の上に位置しており、
    前記固定層の他の一部は、前記第１半導体チップの側面のうち前記第２半導体チップと重なっている領域の上に位置している半導体装置。
  14. 請求項１に記載の半導体装置において、
    前記第１半導体チップの前記第１主面及び前記第２半導体チップの前記第２主面のいずれか一方に形成された凸部と、
    前記第１半導体チップの前記第１主面及び前記第２半導体チップの前記第２主面の他方に形成された切欠部と、
    を備え、
    平面視において、前記凸部の外形と前記切欠部の外形は同様の形状を有しており、かつ前記凸部と前記切欠部は重なっている半導体装置。
JP2013198300A 2013-09-25 2013-09-25 半導体装置 Expired - Fee Related JP6110769B2 (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP2013198300A JP6110769B2 (ja) 2013-09-25 2013-09-25 半導体装置
US14/487,762 US9257400B2 (en) 2013-09-25 2014-09-16 Semiconductor device
CN201410498376.XA CN104465592B (zh) 2013-09-25 2014-09-25 半导体器件
HK15108392.0A HK1207743A1 (en) 2013-09-25 2015-08-28 Semiconductor device
US14/982,155 US20160111357A1 (en) 2013-09-25 2015-12-29 Semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2013198300A JP6110769B2 (ja) 2013-09-25 2013-09-25 半導体装置

Publications (3)

Publication Number Publication Date
JP2015065296A true JP2015065296A (ja) 2015-04-09
JP2015065296A5 JP2015065296A5 (ja) 2016-03-24
JP6110769B2 JP6110769B2 (ja) 2017-04-05

Family

ID=52690244

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2013198300A Expired - Fee Related JP6110769B2 (ja) 2013-09-25 2013-09-25 半導体装置

Country Status (4)

Country Link
US (2) US9257400B2 (ja)
JP (1) JP6110769B2 (ja)
CN (1) CN104465592B (ja)
HK (1) HK1207743A1 (ja)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2017037911A (ja) * 2015-08-07 2017-02-16 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP2017112327A (ja) * 2015-12-18 2017-06-22 ルネサスエレクトロニクス株式会社 半導体装置
US11393774B2 (en) * 2019-08-21 2022-07-19 Stmicroelectronics, Inc. Semiconductor device having cavities at an interface of an encapsulant and a die pad or leads

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08130284A (ja) * 1994-10-31 1996-05-21 Fuji Electric Co Ltd 半導体装置
JP2000156464A (ja) * 1998-11-20 2000-06-06 Hitachi Ltd 半導体装置の製造方法
US6476474B1 (en) * 2000-10-10 2002-11-05 Siliconware Precision Industries Co., Ltd. Dual-die package structure and method for fabricating the same
JP2003068975A (ja) * 2001-06-13 2003-03-07 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
JP2008091627A (ja) * 2006-10-02 2008-04-17 Toshiba Corp 半導体集積チップ及び半導体装置
JP2011054800A (ja) * 2009-09-02 2011-03-17 Renesas Electronics Corp 半導体装置、半導体装置の製造方法、及びリードフレーム

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004296613A (ja) * 2003-03-26 2004-10-21 Renesas Technology Corp 半導体装置
JP2005150647A (ja) * 2003-11-20 2005-06-09 Renesas Technology Corp 半導体装置及びその製造方法
JP4759948B2 (ja) * 2004-07-28 2011-08-31 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP2007165459A (ja) * 2005-12-12 2007-06-28 Mitsubishi Electric Corp マルチチップモジュール
JP5667381B2 (ja) * 2010-06-01 2015-02-12 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． 半導体装置及びその製造方法
KR20140011687A (ko) * 2012-07-18 2014-01-29 삼성전자주식회사 반도체 패키지 및 그의 제조 방법
US9379048B2 (en) * 2013-02-28 2016-06-28 Semiconductor Components Industries, Llc Dual-flag stacked die package

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08130284A (ja) * 1994-10-31 1996-05-21 Fuji Electric Co Ltd 半導体装置
JP2000156464A (ja) * 1998-11-20 2000-06-06 Hitachi Ltd 半導体装置の製造方法
US6476474B1 (en) * 2000-10-10 2002-11-05 Siliconware Precision Industries Co., Ltd. Dual-die package structure and method for fabricating the same
JP2003068975A (ja) * 2001-06-13 2003-03-07 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
JP2008091627A (ja) * 2006-10-02 2008-04-17 Toshiba Corp 半導体集積チップ及び半導体装置
JP2011054800A (ja) * 2009-09-02 2011-03-17 Renesas Electronics Corp 半導体装置、半導体装置の製造方法、及びリードフレーム

Also Published As

Publication number Publication date
JP6110769B2 (ja) 2017-04-05
US9257400B2 (en) 2016-02-09
CN104465592A (zh) 2015-03-25
US20160111357A1 (en) 2016-04-21
HK1207743A1 (en) 2016-02-05
US20150084209A1 (en) 2015-03-26
CN104465592B (zh) 2018-10-19

Similar Documents

Publication Publication Date Title
US9466591B2 (en) Semiconductor device
US10229893B2 (en) Dual lead frame semiconductor package and method of manufacture
JP5646830B2 (ja) 半導体装置、半導体装置の製造方法、及びリードフレーム
US7179686B2 (en) Manufacturing method of semiconductor device
JP2004079760A (ja) 半導体装置及びその組立方法
JP6110769B2 (ja) 半導体装置
JP2017112327A (ja) 半導体装置
KR20130114526A (ko) 반도체 디바이스 및 그 제조 방법
US7446400B2 (en) Chip package structure and fabricating method thereof
CN105914215A (zh) Cmos图像传感器的芯片级封装方法
TWI747652B (zh) 半導體裝置及其製造方法
TWI529868B (zh) 多晶片混合封裝的半導體器件及其製備方法
JP5856274B2 (ja) 半導体装置、半導体装置の製造方法、及びリードフレーム
US20050082689A1 (en) Resin-sealed semiconductor device
US20220157681A1 (en) Integrated circuit package with v-shaped notch creepage structure
JP7393312B2 (ja) 半導体装置及びその製造方法
TW201918135A (zh) 翻轉式磁耦合封裝結構及其引線架組件與製造方法
JP2005175512A (ja) 半導体装置
CN111316428B (zh) 半导体装置以及半导体装置的制造方法
JP4148828B2 (ja) 半導体装置およびその製造方法
US20080093719A1 (en) Chip package structure
JP2020123636A (ja) 半導体モジュールおよび半導体パッケージ、並びに、それらの製造方法
JP2008147506A (ja) 半導体装置及びその製造方法
JPH10107198A (ja) Ｉｃ封止パッケージ
JP2002270758A (ja) 半導体装置

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20160202

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20160202

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20161205

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20161220

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20170203

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20170307

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20170310

R150 Certificate of patent or registration of utility model

Ref document number: 6110769

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

LAPS Cancellation because of no payment of annual fees