JP2002270758A - 半導体装置 - Google Patents
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
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- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
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- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
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- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
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- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
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- Die Bonding (AREA)
- Led Device Packages (AREA)
Abstract
(57)【要約】
【課題】 ワイヤボンディング時のリードフレームの揺
れを防止することにより、安定したワイヤボンディング
を可能とした半導体装置を提供する。 【解決手段】 ｎ型基板の半導体チップ１およびｐ型基
板の半導体チップ２をダイボンドする導電性のリードフ
レームのダイボンド部３を一体とし、ｎ型基板、ｐ型基
板の半導体チップ１，２をダイボンド部３上にダイボン
ドするに際し、ｎ型基板、ｐ型基板の半導体チップ１，
２のいずれかまたは両方を絶縁性ペースト４ａを介して
ダイボンドする。
れを防止することにより、安定したワイヤボンディング
を可能とした半導体装置を提供する。 【解決手段】 ｎ型基板の半導体チップ１およびｐ型基
板の半導体チップ２をダイボンドする導電性のリードフ
レームのダイボンド部３を一体とし、ｎ型基板、ｐ型基
板の半導体チップ１，２をダイボンド部３上にダイボン
ドするに際し、ｎ型基板、ｐ型基板の半導体チップ１，
２のいずれかまたは両方を絶縁性ペースト４ａを介して
ダイボンドする。
Description
【０００１】
【発明の属する技術分野】本発明は、同一パッケージ上
にｎ型基板の半導体チップおよびｐ型基板の半導体チッ
プの両方を搭載した半導体装置に関する。
にｎ型基板の半導体チップおよびｐ型基板の半導体チッ
プの両方を搭載した半導体装置に関する。
【０００２】
【従来の技術】従来、同一パッケージ上に発光素子やフ
ォトダイオード等のｎ型基板の半導体チップおよびその
ドライバやＩＣ等のｐ型基板の半導体チップの両方を搭
載した半導体装置が知られている。図２はこのような従
来の半導体装置の例を示し、（ａ）は平面図、（ｂ）は
Ｂ−Ｂ線断面図である。
ォトダイオード等のｎ型基板の半導体チップおよびその
ドライバやＩＣ等のｐ型基板の半導体チップの両方を搭
載した半導体装置が知られている。図２はこのような従
来の半導体装置の例を示し、（ａ）は平面図、（ｂ）は
Ｂ−Ｂ線断面図である。
【０００３】図２において従来の半導体装置は、ｎ型基
板の半導体チップ１とｐ型基板の半導体チップ２とを導
電性のリードフレームのそれぞれのダイボンド部３ａ，
３ｂ上に導電性ペースト４ｂを用いてダイボンドし、半
導体チップ１，２から各リードフレームのダイボンド部
３ａ，３ｂおよびインナーリード部３ｃ，３ｄ，３ｅへ
ワイヤボンディングした後、樹脂封止にて同一パッケー
ジ内に搭載した構造である。また、ｎ型基板の半導体チ
ップ１をダイボンドするダイボンド部３ａとｐ型基板の
半導体チップ２をダイボンドするダイボンド部３ｂおよ
びインナーリード部３ｃ，３ｄ，３ｅとは独立した構造
である。なお、図示例では、各ダイボンド部３ａ，３ｂ
およびインナーリード部３ｃ，３ｄ，３ｅはタイバー部
３ｆによって連結されているが、タイバー部３ｆは樹脂
封止後に切断除去されることによって、ダイボンド部３
ａ，３ｂ間およびインナーリード部３ｃ，３ｄ，３ｅ間
は電気的に絶縁される構造となっている。
板の半導体チップ１とｐ型基板の半導体チップ２とを導
電性のリードフレームのそれぞれのダイボンド部３ａ，
３ｂ上に導電性ペースト４ｂを用いてダイボンドし、半
導体チップ１，２から各リードフレームのダイボンド部
３ａ，３ｂおよびインナーリード部３ｃ，３ｄ，３ｅへ
ワイヤボンディングした後、樹脂封止にて同一パッケー
ジ内に搭載した構造である。また、ｎ型基板の半導体チ
ップ１をダイボンドするダイボンド部３ａとｐ型基板の
半導体チップ２をダイボンドするダイボンド部３ｂおよ
びインナーリード部３ｃ，３ｄ，３ｅとは独立した構造
である。なお、図示例では、各ダイボンド部３ａ，３ｂ
およびインナーリード部３ｃ，３ｄ，３ｅはタイバー部
３ｆによって連結されているが、タイバー部３ｆは樹脂
封止後に切断除去されることによって、ダイボンド部３
ａ，３ｂ間およびインナーリード部３ｃ，３ｄ，３ｅ間
は電気的に絶縁される構造となっている。
【０００４】ところで、ダイボンド部３ａ，３ｂおよび
インナーリード部３ｃ，３ｄ，３ｅへのワイヤボンディ
ングは、熱圧着と超音波振動を併用した方法で行われ
る。そのため、ワイヤボンディング時、超音波振動がワ
イヤとボンディング部３ａ，３ｂおよび半導体チップ
１，２との固着部へ効率良く伝達できるように、すなわ
ちボンディング部３ａ，３ｂが超音波振動で揺れないよ
うにボンディング部３ａ，３ｂをそれぞれ押さえ部５で
固定している。
インナーリード部３ｃ，３ｄ，３ｅへのワイヤボンディ
ングは、熱圧着と超音波振動を併用した方法で行われ
る。そのため、ワイヤボンディング時、超音波振動がワ
イヤとボンディング部３ａ，３ｂおよび半導体チップ
１，２との固着部へ効率良く伝達できるように、すなわ
ちボンディング部３ａ，３ｂが超音波振動で揺れないよ
うにボンディング部３ａ，３ｂをそれぞれ押さえ部５で
固定している。
【０００５】
【発明が解決しようとする課題】ところが、近年、パッ
ケージサイズの小型化に伴い、押さえ部５で固定できる
リードフレームのスペースが小さくなっているため、リ
ードフレームを充分に固定できず、ワイヤボンディング
の接着強度が低下してしまうことがある。
ケージサイズの小型化に伴い、押さえ部５で固定できる
リードフレームのスペースが小さくなっているため、リ
ードフレームを充分に固定できず、ワイヤボンディング
の接着強度が低下してしまうことがある。
【０００６】そこで、本発明においては、ワイヤボンデ
ィング時のリードフレームの揺れを防止することによ
り、安定したワイヤボンディングを可能とし、小型化に
対応した半導体装置を提供することを目的とする。
ィング時のリードフレームの揺れを防止することによ
り、安定したワイヤボンディングを可能とし、小型化に
対応した半導体装置を提供することを目的とする。
【０００７】
【課題を解決するための手段】本発明の半導体装置は、
ｎ型基板の半導体チップおよびｐ型基板の半導体チップ
をダイボンドする導電性のリードフレームのダイボンド
部を一体とし、ｎ型基板の半導体チップおよびｐ型基板
の半導体チップをダイボンド部上にダイボンドするに際
してｎ型基板の半導体チップおよびｐ型基板の半導体チ
ップのいずれかまたは両方を絶縁性ペーストを介してダ
イボンドしたものである。
ｎ型基板の半導体チップおよびｐ型基板の半導体チップ
をダイボンドする導電性のリードフレームのダイボンド
部を一体とし、ｎ型基板の半導体チップおよびｐ型基板
の半導体チップをダイボンド部上にダイボンドするに際
してｎ型基板の半導体チップおよびｐ型基板の半導体チ
ップのいずれかまたは両方を絶縁性ペーストを介してダ
イボンドしたものである。
【０００８】本発明によれば、ｎ型基板の半導体チップ
とｐ型基板の半導体チップとの間の絶縁を保ちつつ、リ
ードフレームの強度を上げてワイヤボンディング時のリ
ードフレームの揺れを防止することができ、安定したワ
イヤボンディングを可能とした半導体装置が得られる。
とｐ型基板の半導体チップとの間の絶縁を保ちつつ、リ
ードフレームの強度を上げてワイヤボンディング時のリ
ードフレームの揺れを防止することができ、安定したワ
イヤボンディングを可能とした半導体装置が得られる。
【０００９】
【発明の実施の形態】請求項１に記載の発明は、ｎ型基
板の半導体チップおよびｐ型基板の半導体チップをダイ
ボンドする導電性のリードフレームのダイボンド部を一
体とし、前記ｎ型基板の半導体チップおよびｐ型基板の
半導体チップを前記ダイボンド部上にダイボンドするに
際して前記ｎ型基板の半導体チップおよびｐ型基板の半
導体チップのいずれかまたは両方を絶縁性ペーストを介
してダイボンドした半導体装置であり、ｎ型基板の半導
体チップとｐ型基板の半導体チップとの間の絶縁を絶縁
ペーストによって保ちつつ、ダイボンド部を一体とする
ことでリードフレームの強度を上げてワイヤボンディン
グ時のリードフレームの揺れを防止することができる。
板の半導体チップおよびｐ型基板の半導体チップをダイ
ボンドする導電性のリードフレームのダイボンド部を一
体とし、前記ｎ型基板の半導体チップおよびｐ型基板の
半導体チップを前記ダイボンド部上にダイボンドするに
際して前記ｎ型基板の半導体チップおよびｐ型基板の半
導体チップのいずれかまたは両方を絶縁性ペーストを介
してダイボンドした半導体装置であり、ｎ型基板の半導
体チップとｐ型基板の半導体チップとの間の絶縁を絶縁
ペーストによって保ちつつ、ダイボンド部を一体とする
ことでリードフレームの強度を上げてワイヤボンディン
グ時のリードフレームの揺れを防止することができる。
【００１０】以下、本発明の実施の形態を図面に基づい
て説明する。なお、本実施の形態では、図２で示した従
来例と同じ構成部材については共通の符号で指示する。
て説明する。なお、本実施の形態では、図２で示した従
来例と同じ構成部材については共通の符号で指示する。
【００１１】図１は本発明の実施の形態における同一パ
ッケージ上にｎ型基板の半導体チップおよびｐ型基板の
半導体チップの両方を搭載した半導体装置を示し、
（ａ）は平面図、（ｂ）はＡ−Ａ線断面図である。
ッケージ上にｎ型基板の半導体チップおよびｐ型基板の
半導体チップの両方を搭載した半導体装置を示し、
（ａ）は平面図、（ｂ）はＡ−Ａ線断面図である。
【００１２】図１において、本発明の実施の形態におけ
る半導体装置は、図２に示す従来の半導体装置のリード
フレームのダイボンド部３ａ，３ｂを一体としたダイボ
ンド部３上にｎ型基板の半導体チップ１およびｐ型基板
の半導体チップ２の両方をダイボンドしたものである。
このとき、半導体チップ１，２をそれぞれ絶縁性ペース
ト４ａを用いてダイボンドする。
る半導体装置は、図２に示す従来の半導体装置のリード
フレームのダイボンド部３ａ，３ｂを一体としたダイボ
ンド部３上にｎ型基板の半導体チップ１およびｐ型基板
の半導体チップ２の両方をダイボンドしたものである。
このとき、半導体チップ１，２をそれぞれ絶縁性ペース
ト４ａを用いてダイボンドする。
【００１３】このように本実施形態の半導体装置では、
従来のダイボンド部３ａ，３ｂが単一のダイボンド部３
として機械的に固定された状態である。このように強度
が上げられたダイボンド部３上に２つの半導体チップ
１，２を固定する構成とすることによって、半導体チッ
プ１，２からダイボンド部３およびインナーリード部３
ｃ，３ｄ，３ｅ上へのワイヤボンディング時にダイボン
ド部３の揺れが防止され、安定したワイヤボンディング
が可能である。したがって、従来のそれぞれ独立したダ
イボンド部３ａ，３ｂのような押さえ部５を必要としな
い。
従来のダイボンド部３ａ，３ｂが単一のダイボンド部３
として機械的に固定された状態である。このように強度
が上げられたダイボンド部３上に２つの半導体チップ
１，２を固定する構成とすることによって、半導体チッ
プ１，２からダイボンド部３およびインナーリード部３
ｃ，３ｄ，３ｅ上へのワイヤボンディング時にダイボン
ド部３の揺れが防止され、安定したワイヤボンディング
が可能である。したがって、従来のそれぞれ独立したダ
イボンド部３ａ，３ｂのような押さえ部５を必要としな
い。
【００１４】また、ｎ型基板とｐ型基板の半導体チップ
１，２は、絶縁性ペースト４ａを介して単一のダイボン
ド部３に固定されているため、これらの半導体チップ
１，２間の絶縁は保たれており、双方の影響による誤動
作が防止され、また特性を変えることもない。また、ｎ
型基板とｐ型基板の半導体チップ１，２の絶縁を保つた
め、従来のダイボンド部３ａ，３ｂ間の間隙のように距
離を保つ必要がなく、ダイボンド部３の表面積を小さく
して半導体装置を小型化することが可能である。
１，２は、絶縁性ペースト４ａを介して単一のダイボン
ド部３に固定されているため、これらの半導体チップ
１，２間の絶縁は保たれており、双方の影響による誤動
作が防止され、また特性を変えることもない。また、ｎ
型基板とｐ型基板の半導体チップ１，２の絶縁を保つた
め、従来のダイボンド部３ａ，３ｂ間の間隙のように距
離を保つ必要がなく、ダイボンド部３の表面積を小さく
して半導体装置を小型化することが可能である。
【００１５】なお、本実施形態においては、半導体チッ
プ１，２の両方に絶縁性ペースト４ａを用いた例につい
て説明したが、半導体チップ１，２のいずれか一方に絶
縁性ペースト４ａを用い、もう一方には従来と同様の導
電性ペースト４ｂを用いる構成であっても本発明の目的
を実現できる。
プ１，２の両方に絶縁性ペースト４ａを用いた例につい
て説明したが、半導体チップ１，２のいずれか一方に絶
縁性ペースト４ａを用い、もう一方には従来と同様の導
電性ペースト４ｂを用いる構成であっても本発明の目的
を実現できる。
【００１６】
【発明の効果】本発明では、リードフレームのダイボン
ド部を一体とすることで強度を上げているため、ワイヤ
ボンディング時のリードフレームの揺れを防止すること
ができ、安定したワイヤボンディングが可能となり、信
頼性が高い半導体装置が得られる。また、ｎ型基板の半
導体チップとｐ型基板の半導体チップとの間の絶縁を絶
縁ペーストによって保たれるため、ｎ型基板の半導体チ
ップとｐ型基板の半導体チップとの双方の影響による誤
動作が防止され、また、特性を変えることもない。
ド部を一体とすることで強度を上げているため、ワイヤ
ボンディング時のリードフレームの揺れを防止すること
ができ、安定したワイヤボンディングが可能となり、信
頼性が高い半導体装置が得られる。また、ｎ型基板の半
導体チップとｐ型基板の半導体チップとの間の絶縁を絶
縁ペーストによって保たれるため、ｎ型基板の半導体チ
ップとｐ型基板の半導体チップとの双方の影響による誤
動作が防止され、また、特性を変えることもない。
【図１】本発明の実施の形態における同一パッケージ上
にｎ型基板の半導体チップおよびｐ型基板の半導体チッ
プの両方を搭載した半導体装置を示し、 （ａ）は平面図 （ｂ）はＡ−Ａ線断面図
にｎ型基板の半導体チップおよびｐ型基板の半導体チッ
プの両方を搭載した半導体装置を示し、 （ａ）は平面図 （ｂ）はＡ−Ａ線断面図
【図２】従来の同一パッケージ上にｎ型基板の半導体チ
ップおよびｐ型基板の半導体チップの両方を搭載した半
導体装置の例を示し、 （ａ）は平面図 （ｂ）はＢ−Ｂ線断面図
ップおよびｐ型基板の半導体チップの両方を搭載した半
導体装置の例を示し、 （ａ）は平面図 （ｂ）はＢ−Ｂ線断面図
１，２ 半導体チップ ３，３ａ，３ｂ ダイボンド部 ３ｃ，３ｄ，３ｅ インナーリード部 ３ｆ タイバー部 ４ａ 絶縁性ペースト ４ｂ 導電性ペースト
フロントページの続き Ｆターム(参考） 5F041 AA21 AA31 AA43 AA47 DA01 DA07 DA17 5F047 AA11 BA21 CA01 5F088 AA01 BA10 BA15 JA03 JA10
Claims (1)
- 【請求項１】 ｎ型基板の半導体チップおよびｐ型基板
の半導体チップをダイボンドする導電性のリードフレー
ムのダイボンド部を一体とし、前記ｎ型基板の半導体チ
ップおよびｐ型基板の半導体チップを前記ダイボンド部
上にダイボンドするに際して前記ｎ型基板の半導体チッ
プおよびｐ型基板の半導体チップのいずれかまたは両方
を絶縁性ペーストを介してダイボンドした半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001072224A JP2002270758A (ja) | 2001-03-14 | 2001-03-14 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001072224A JP2002270758A (ja) | 2001-03-14 | 2001-03-14 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002270758A true JP2002270758A (ja) | 2002-09-20 |
Family
ID=18929834
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001072224A Withdrawn JP2002270758A (ja) | 2001-03-14 | 2001-03-14 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002270758A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20130108145A (ko) * | 2012-03-23 | 2013-10-02 | 세이코 인스트루 가부시키가이샤 | 반도체 집적 회로 장치 |
-
2001
- 2001-03-14 JP JP2001072224A patent/JP2002270758A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20130108145A (ko) * | 2012-03-23 | 2013-10-02 | 세이코 인스트루 가부시키가이샤 | 반도체 집적 회로 장치 |
| JP2013201228A (ja) * | 2012-03-23 | 2013-10-03 | Seiko Instruments Inc | 半導体集積回路装置 |
| KR101970364B1 (ko) | 2012-03-23 | 2019-04-18 | 에이블릭 가부시키가이샤 | 반도체 집적 회로 장치 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050111 |
|
| RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20050701 |
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| A761 | Written withdrawal of application |
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