JP2017112327A - 半導体装置 - Google Patents

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semiconductor chip
chip
semiconductor
pads
mounting portion
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圭太 高田
Keita Takada
圭太 高田
団野　忠敏
Tadatoshi Danno
忠敏 団野
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    • H01L2224/4911—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain
    • H01L2224/49113—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain the connectors connecting different bonding areas on the semiconductor or solid-state body to a common bonding area outside the body, e.g. converging wires
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    • H01L2224/4912—Layout
    • H01L2224/49177—Combinations of different arrangements
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    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
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    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8319—Arrangement of the layer connectors prior to mounting
    • H01L2224/83192—Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed only on another item or body to be connected to the semiconductor or solid-state body
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    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/8538—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/85399—Material
    • H01L2224/854—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/85438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/85439—Silver (Ag) as principal constituent
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    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92247—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a wire connector
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Abstract

【課題】半導体装置の小型化を図る。【解決手段】半導体チップ１１と、半導体チップ２１と、半導体チップ１１が搭載されたダイパッド１４と、半導体チップ２１が搭載されたダイパッド２４と、複数のインナリード１６およびアウタリード１７と、複数のワイヤ６、７、１８、１９と、封止体３と、を有したＳＯＰ１である。さらに、ＳＯＰ１の平面視において、半導体チップ１１およびダイパッド１４と、半導体チップ２１およびダイパッド２４と、は重なっておらず、断面視の水平方向において、半導体チップ１１およびダイパッド１４と、半導体チップ２１およびダイパッド２４と、は重なっていない。【選択図】図１

Description

本発明は、半導体装置技術に関し、例えば複数の半導体チップを１パッケージ化した半導体装置に適用して有効な技術に関するものである。
複数の半導体チップを１パッケージ化した半導体装置の構造が、例えば特開２０１５−８２２９号公報（特許文献１）、米国特許出願公開第２００７／００５２３７９号明細書（特許文献２）、特開２０１１−５４８００号公報（特許文献３）および特開２００９−２９５９５９号公報（特許文献４）に開示されている。
特開２０１５−８２２９号公報 米国特許出願公開第２００７／００５２３７９号明細書 特開２０１１−５４８００号公報 特開２００９−２９５９５９号公報
複数の半導体チップを１パッケージ化した半導体装置の構造として、例えば、複数の半導体チップを水平方向に並べて配置した平置きタイプの半導体装置が知られている（上記特許文献１および２参照）。平置きタイプの半導体装置は、パッケージの水平方向への面積が大きくなるため、パッケージの小型化には不向きである。
そこで、平置きタイプで、複数の半導体チップのそれぞれの一部を平面視で重なるように配置することにより、パッケージの小型化を図る構造が知られている（上記特許文献３および４参照）。
しかしながら、複数の半導体チップのそれぞれの一部が平面視で重なるように配置すると、パッケージの水平方向の小型化は図ることができるが、半導体装置の組立てが困難になる。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
一実施の形態の半導体装置は、複数の第１パッドを備えた第１半導体チップと、複数の第２パッドを備えた第２半導体チップと、上記第１半導体チップが搭載された第１チップ搭載部と、上記第２半導体チップが搭載された第２チップ搭載部と、上記第１および第２半導体チップの周囲に配置された複数のリードと、を有する。さらに、上記第１半導体チップと第１リードとを接続する複数の第１ワイヤと、上記第２半導体チップと第２リードとを接続する複数の第２ワイヤと、第１面と、上記第１面と対向する第２面とを有し、かつ上記第１および第２半導体チップを封止する封止体と、を有する。さらに、上記第１半導体チップは、上記複数の第１パッドのうち、第１電源が供給される上記第１パッドを備え、上記第２半導体チップは、上記複数の第２パッドのうち、上記第１電源より電圧が大きい第２電源が供給される上記第２パッドを備えている。さらに、平面視において、上記第１半導体チップおよび上記第１チップ搭載部と、上記第２半導体チップおよび上記第２チップ搭載部と、は重なっておらず、上記封止体の上記第１面と上記第２面との間の第１方向に沿った断面視において、上記第１面が延在する第２方向に対して、上記第１半導体チップおよび上記第１チップ搭載部と、上記第２半導体チップおよび上記第２チップ搭載部と、は重なっていない。
また、一実施の形態の他の半導体装置は、複数の第１パッドを備えた第１半導体チップと、複数の第２パッドを備えた第２半導体チップと、上記第１半導体チップが搭載された第１チップ搭載部と、上記第２半導体チップが搭載された第２チップ搭載部と、上記第１および上記第２半導体チップの周囲に配置された複数のリードと、を有する。さらに、上記第１半導体チップと第１リードとを接続する複数の第１ワイヤと、上記第２半導体チップと第２リードとを接続する複数の第２ワイヤと、第１面と、上記第１面と対向する第２面とを有し、かつ上記第１および第２半導体チップを封止する封止体と、を有する。さらに、上記第１半導体チップは、上記複数の第１パッドのうち、第１電源が供給される上記第１パッドを備え、上記第２半導体チップは、上記複数の第２パッドのうち、上記第１電源より電圧が大きい第２電源が供給される上記第２パッドを備えている。さらに、上記封止体の上記第１面と上記第２面との間の第１方向に沿った断面視において、上記第１面が延在する第２方向に対して、上記第１半導体チップおよび上記第１チップ搭載部と、上記第２半導体チップおよび上記第２チップ搭載部と、における何れか一方は、上記複数のリードの上面より上側に配置される。そして、上記第１半導体チップおよび上記第１チップ搭載部と、上記第２半導体チップおよび上記第２チップ搭載部と、における他方は、上記複数のリードの上記上面より下側に配置される。さらに、平面視において、上記第１半導体チップおよび上記第１チップ搭載部と、上記第２半導体チップおよび上記第２チップ搭載部とは重なっておらず、平面視におけるチップ搭載部間距離は、上記断面視におけるチップ搭載部間距離および半導体チップとチップ搭載部の間の距離よりも短い。
上記一実施の形態によれば、半導体装置の小型化を図ることができる。
実施の形態の半導体装置の構造の一例を封止体を透過して示す平面図である。 図１のＡ−Ａ線に沿って切断した構造の一例を示す断面図である。 図１に示す半導体装置の送受信部の回路ブロックの一例を示すブロック図である。 図１に示す半導体装置を用いたシステムの一例を示すブロック図である。 図１に示す半導体装置における磁気結合の一例を示す概略図である。 図１に示す半導体装置のインダクタ配置の一例を示す平面図である。 図１の半導体装置における耐圧距離の一例を示す概念図である。 図１の半導体装置における半導体チップの端部の位置の許容範囲の一例を示す概念図である。 図１に示す半導体装置の組立てにおける主要工程の一例を示すフロー図である。 図１の半導体装置の組立てで用いられるリードフレームの構造の一例を示す部分平面図である。 図１０に示すＢ部の構造の一例を示す平面図である。 図１１のＡ−Ａ線に沿って切断した構造の一例を示す断面図である。 図１の半導体装置の組立てのペースト塗布後の構造の一例を示す平面図である。 図１３のＡ−Ａ線に沿って切断した構造の一例を示す断面図である。 図１の半導体装置の組立てのダイボンド後の構造の一例を示す平面図である。 図１５のＡ−Ａ線に沿って切断した構造の一例を示す断面図である。 図１の半導体装置の組立てのワイヤボンディング後の構造の一例を示す平面図である。 図１７のＡ−Ａ線に沿って切断した構造の一例を示す断面図である。 図１の半導体装置の組立ての封入後の構造の一例を示す平面図である。 図１９のＡ−Ａ線に沿って切断した構造の一例を示す断面図である。 図１の半導体装置の組立ての切断・成形後の構造の一例を示す平面図である。 図２１のＡ−Ａ線に沿って切断した構造の一例を示す断面図である。 比較例の半導体装置の構造を示す断面図である。
以下の実施の形態では特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
さらに、以下の実施の形態では便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明などの関係にある。
また、以下の実施の形態において、要素の数など（個数、数値、量、範囲などを含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合などを除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良いものとする。
また、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
また、以下の実施の形態において、構成要素等について、「Ａからなる」、「Ａよりなる」、「Ａを有する」、「Ａを含む」と言うときは、特にその要素のみである旨明示した場合等を除き、それ以外の要素を排除するものでないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲等についても同様である。
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、図面をわかりやすくするために平面図であってもハッチングを付す場合がある。
＜半導体装置の構造＞
図１は実施の形態の半導体装置の構造の一例を封止体を透過して示す平面図、図２は図１のＡ−Ａ線に沿って切断した構造の一例を示す断面図、図３は図１に示す半導体装置の送受信部の回路ブロックの一例を示すブロック図、図４は図１に示す半導体装置を用いたシステムの一例を示すブロック図、図５は図１に示す半導体装置における磁気結合の一例を示す概略図である。また、図６は図１に示す半導体装置のインダクタ配置の一例を示す平面図、図７は図１の半導体装置における耐圧距離の一例を示す概念図、図８は図１の半導体装置における半導体チップの端部の位置の許容範囲の一例を示す概念図である。
図１および図２に示す本実施の形態の半導体装置（半導体パッケージ）は、複数の半導体チップが１パッケージ化されたものであり、本実施の形態では、一例として、２つの半導体チップが１パッケージ化された半導体装置を取り上げて説明する。
本実施の形態では、上記半導体装置の一例として、ＳＯＰ（Small Outline Package)１を取り上げて説明する。
また、本実施の形態のＳＯＰ１は、例えば、電気自動車やハイブリッド車等に搭載される電動モータを駆動するものである。そして、搭載される２つの半導体チップのうちの一方（第１半導体チップ）は、例えば、マイコン用サポートＩＣ（Integrated Circuit）であり、他方（第２半導体チップ）は、例えば、ＩＧＢＴ（Insulated Gate Bipolar Transistor) チップ用プリドライバＩＣである。
なお、ＳＯＰ１に組み込まれる２つの半導体チップのそれぞれには、両チップ間で信号の送受信を行うための送信部と受信部とが形成され、それぞれの半導体チップは、ワイヤによって電気的に接続されている。だたし、２つの半導体チップのそれぞれには、複数のインダクタ（コイル）が組み込まれており、２つの半導体チップの間は、電気的に絶縁された状態が維持されている。ここでは、誘導結合される２つのインダクタを一組みとして、それぞれの半導体チップに少なくとも一組みのインダクタが組み込まれている。すなわち、本実施の形態のＳＯＰ１は、それぞれに通信機能を持ち、チップ間でワイヤを介し、かつインダクタ結合で通信を行うとともに、通信部間で電圧値が異なるような２つの半導体チップを有しており、これら２つの半導体チップを１パッケージに収めたアイソレータとも呼ばれる半導体パッケージである。
本実施の形態では、半導体チップ１１にそれぞれに誘導結合が行われる二組みのインダクタが組み込まれており、一方、半導体チップ２１に誘導結合が行われる一組みのインダクタが組み込まれている場合を説明する。そして、それぞれのチップ内において、対向して配置される一組みのインダクタを誘導結合させることにより、インダクタ間を非接触で電気信号を伝達する。なお、誘導結合させるインダクタ間での電源電圧は、例えば、低電圧側が数Ｖ程度で、高電圧側が数百Ｖ〜数千Ｖ程度であり、両者に大きな差があるため、上記インダクタ間で絶縁層を介して非接触で電気信号を伝達する。
また、２つの半導体チップ間においても、所望の絶縁距離を確保する必要があるため、チップ間、ダイパッド間およびチップ−ダイパッド間（半導体チップとダイパッドの間）を少なくとも所望の距離以上離している。
次に、ＳＯＰ１の構造について具体的に説明すると、図１および図２に示すように、複数のパッド１１ｃ，１１ｄ，１１ｅ，１１ｆ，１１ｇが形成された表面１１ａを有する半導体チップ（第１半導体チップ）１１と、複数のパッド２１ｃ，２１ｄ，２１ｅ，２１ｆ，２１ｇが形成された表面２１ａを有する半導体チップ（第２半導体チップ）２１とが組み込まれている。
さらに、図２に示すように、半導体チップ１１は、薄板状のダイパッド（第１チップ搭載部）１４が有する上面１４ａに搭載され、一方、半導体チップ２１は、薄板状のダイパッド（第２チップ搭載部）２４が有する上面２４ａに搭載されている。さらに詳細に説明すると、半導体チップ１１の裏面１１ｂがダイボンド材２（接着材）を介してダイパッド１４に接合されており、半導体チップ２１の裏面２１ｂがダイボンド材２を介してダイパッド２４に接合されている。
半導体チップ１１および半導体チップ２１の周囲には複数のリードが配置されている。複数のリードのそれぞれは、インナリード１６およびアウタリード１７からなる。インナリード１６とアウタリード１７は、繋がって一体に形成されており、インナリード１６は、リードのうちの封止体３の内部に配置される部分である。一方、アウタリード１７は、リードのうちの封止体３の外部に露出する部分であり、ＳＯＰ１の外部端子となる部分である。
そして、半導体チップ１１の複数のパッドと、複数のインナリード１６とが、それぞれ複数のワイヤ（第１ワイヤ）６によって電気的に接続されており、さらに、半導体チップ２１の複数のパッドと、複数のインナリード１６とが、それぞれ複数のワイヤ（第２ワイヤ）７によって電気的に接続されている。
また、半導体チップ１１と半導体チップ２１とが、チップ間を接続する複数のワイヤ（第３ワイヤ）１８、１９によって電気的に接続されている。すなわち、半導体チップ１１の複数のパッドのうちの一部のパッドと、半導体チップ２１の複数のパッドのうちの一部のパッドと、がそれぞれ複数のワイヤ１８、１９によって電気的に接続されている。
また、ＳＯＰ１は、図１に示すように、ダイパッド１４を支持し、かつインナリード１６に繋がる３本の吊り部１５と、ダイパッド２４を支持し、かつインナリード１６に繋がる２本の吊り部２５と、を備えている。そして、これらの吊り部１５、２５において、曲げ加工が行われており、各ダイパッドがインナリード１６に対して上方もしくは下方に配置されている。
本実施の形態のＳＯＰ１では、ダイパッド１４を支持する３本の吊り部１５のそれぞれには、図２に示すように、ダイパッド１４がインナリード１６より上方に配置されるように、図１に示すような折り曲げ部１５ａが形成されている。すなわち、３箇所の折り曲げ部１５ａにおいて、ダイパッド１４がインナリード１６より上方（上側）に配置されるように折り曲げが形成されている（ダイパッド１４が折り曲げ部１５ａによってアップセットされている）。
一方、ダイパッド２４を支持する２本の吊り部２５のそれぞれには、図２に示すように、ダイパッド２４がインナリード１６より下側（下方）に配置されるように、図１に示すような折り曲げ部２５ａが形成されている。すなわち、２箇所の折り曲げ部２５ａにおいて、ダイパッド２４がインナリード１６より下方に配置されるように折り曲げが形成されている（ダイパッド２４が折り曲げ部２５ａによってダウンセットされている）。
したがって、ＳＯＰ１では、図２に示すように、ダイパッド１４とダイパッド２４の配置高さが異なっており、ダイパッド１４の方がダイパッド２４より高い位置（上側）に配置されている。言い換えると、ダイパッド２４は、ダイパッド１４より低い位置（下側）に配置されている。詳細には、ダイパッド１４は、インナリード１６の上面１６ａより高い（上側の）位置に配置され、一方、ダイパッド２４は、インナリード１６の上面１６ａより低い（下側の）位置に配置されている。これにより、２つの半導体チップ間、２つのダイパッド間、およびそれぞれの半導体チップ−ダイパッド間において所望の間隔を設けた構造となっている。
また、ＳＯＰ１は、樹脂によって形成され、かつ第１面３ｅと、第１面３ｅと対向する第２面３ｆとを有し、さらに半導体チップ１１、半導体チップ２１、ダイパッド１４、ダイパッド２４、複数のワイヤ６、７、１８、１９のそれぞれを封止する封止体３を有している。
なお、封止体３は、第１方向４に沿って伸びる第１辺（長辺）３ａと、第１方向４とは実質的に直交する（交差する）方向の第２方向５に沿って伸びる第２辺（短辺）３ｂと、第１辺３ａと対向し、かつ第１方向４に沿って伸びる第３辺（長辺）３ｃと、第２辺３ｂと対向し、かつ第２方向５に沿って伸びる第４辺（短辺）３ｄと、を備えている。
また、平面視において、複数のアウタリード１７は、封止体３の対向する第１辺３ａおよび第３辺３ｃのそれぞれに沿って配列されている。言い換えると、半導体チップ１１、半導体チップ２１、ダイパッド１４およびダイパッド２４のうちの何れかに電気的に接続されるインナリード１６とアウタリード１７は、平面視において、封止体３の４つの辺のうちの対向する２辺（第２辺３ｂ、第４辺３ｄ、短辺）には配置されていない。
なお、複数のアウタリード１７のそれぞれは、図２に示すようにガルウィング状に曲げ成形されている。
ここで、ＳＯＰ１におけるリード（インナリード１６、アウタリード１７、吊り部１５、２５等のリード）は、例えば、銅を主成分とする合金からなる。また、各リードの厚さは、例えば、０．１５ｍｍである。さらに、各ワイヤは、例えば、金ワイヤもしくは銅ワイヤである。また、ダイボンド材２は、例えば、銀ペーストである。また、封止体３は、例えば、エポキシ樹脂等からなる。ただし、上記各部材の材料や厚さ等は、これらに限定されるものではない。
次に、２つの半導体チップそれぞれの送信部および受信部について説明する。ここでは、説明を分かり易くするために、それぞれの半導体チップにおいて一組みのインダクタ（コイル）を介した信号のやり取りについて説明する。つまり、図３および図４に示す半導体チップ１１には一組みのインダクタ（コイル）のみが示されているが、本実施の形態のＳＯＰ１の半導体チップ１１には、図１に示すように、二組みのインダクタ（コイル）が設けられている。
図３に示すように、半導体チップ１１は、外部に信号を送信する送信部（第１送信部）１２と、外部からの信号を受信する受信部（第１受信部）１３とを備えており、一方、半導体チップ２１も外部に信号を送信する送信部（第２送信部）２２と、外部からの信号を受信する受信部（第２受信部）２３とを備えている。
また、図１〜図３に示すように、半導体チップ１１の表面１１ａには、送信部１２の一部に含まれる複数のパッド１１ｃと、受信部１３の一部に含まれる複数のパッド１１ｄと、その他複数のパッド１１ｅ、１１ｆ、１１ｇと、を有する複数のパッドが配置されている。
一方、半導体チップ２１の表面２１ａには、送信部２２の一部に含まれる複数のパッド２１ｃと、受信部２３の一部に含まれる複数のパッド２１ｄと、その他複数のパッド２１ｅ、２１ｆ、２１ｇと、を有する複数のパッドが配置されている。
なお、本実施の形態では、図１に示すように、半導体チップ１１は、マイコン用サポートＩＣであり、半導体チップ２１は、ＩＧＢＴチップ用プリドライバＩＣであるため、パッド数は半導体チップ１１に比較して半導体チップ２１の方が遥かに多い。さらに、半導体チップ２１の方がその平面方向の面積（表面２１ａの面積）が、半導体チップ１１の平面方向の面積（表面１１ａの面積）に比較して遥かに大きい。
また、半導体チップ１１の複数のパッド１１ｃと半導体チップ２１の複数のパッド２１ｄとは、それぞれ複数のワイヤ１８を介してそれぞれ電気的に接続され、一方、半導体チップ１１の複数のパッド１１ｄと半導体チップ２１の複数のパッド２１ｃとは、それぞれ複数のワイヤ１９を介してそれぞれ電気的に接続されている。
また、図３に示すように、半導体チップ１１における送信部１２は、送信回路１２ａ、送信回路１２ａと電気的に接続されたコイル（第１コイル）１２ｂ、およびコイル１２ｂと対向して配置され、かつコイル１２ｂとは電気的に絶縁（分離）され、さらに複数のパッドのうちの一部のパッド１１ｃと電気的に接続されたコイル（第２コイル）１２ｃを備えている。
なお、コイル１２ｂとコイル１２ｃとは、図５に示すように、間に絶縁層（絶縁膜）１１ｋを介して配置されており、両コイルは、電気的に絶縁（分離）されている。絶縁層１１ｋは、例えば、Ｓｉ０2 膜等である。これにより、Ｔ部に示すように、電気的に絶縁された２つのコイル間で磁気結合（誘導結合）を介した信号伝送を行うことができる。
また、半導体チップ１１における受信部１３は、複数のパッド１１ｄのうちの一部のパッド１１ｄと電気的に接続された受信回路１３ａを備えている。
一方、半導体チップ２１における送信部２２は、送信回路２２ａ、送信回路２２ａと電気的に接続されたコイル（第４コイル）２２ｃ、およびコイル２２ｃと対向して配置され、かつコイル２２ｃとは電気的に絶縁（分離）され、さらに複数のパッドのうちの一部のパッド２１ｃと電気的に接続されたコイル（第３コイル）２２ｂを備えている。
また、半導体チップ２１における受信部２３は、複数のパッドのうちの一部のパッド２１ｄと電気的に接続された受信回路２３ａを備えている。
なお、図１に示すように、半導体チップ１１で、平面視においてコイル１２ｃと接続されたパッド１１ｃは、その周囲をコイル１２ｃに囲まれるように配置されている。つまり、図６の拡大図に示すように、コイル１２ｃの渦巻きの内側に一部のパッド１１ｃが配置されている。また、２つのコイル１２ｃの間の位置にＧＮＤ（または電源）用のパッド１１ｃが配置されている。なお、２つのコイル１２ｃにおいて渦の巻き方向は逆の方向となっている。また、コイル１２ｃは、半導体チップ１１の表面１１ａ上に図示しない絶縁膜を介して形成されており、例えば、銅（Ｃｕ）配線からなる（上記絶縁膜は、例えば、ポリイミドからなる）。図１に示すように、半導体チップ２１に形成されたコイル２２ｂについても、コイル１２ｃと同様の配置となっており、コイル１２ｃと同様の銅（Ｃｕ）配線からなる。さらに、図３に示す半導体チップ１１のコイル１２ｂおよび半導体チップ２１のコイル２２ｃについても、同様の配置である。
ここで、本実施の形態のＳＯＰ１では、図３に示すように、半導体チップ１１の送信部１２と受信部１３を含む系統が、第１電源系統９となっており、半導体チップ２１の送信部２２と受信部２３を含む系統が第２電源系統１０となっている。
例えば、第１電源系統９における第１電源の電圧が低電圧（数Ｖ程度）であり、一方、第２電源系統１０における第２電源の電圧が高電圧（数百Ｖ〜数千Ｖ程度）である。
したがって、ＳＯＰ１では、半導体チップ１１は、第１電源系統９における第１電源（低電圧）が供給される複数のパッド（第１電源パッド）１１ｄを備えており、さらに、高電圧の第２電源がワイヤ１８を介して半導体チップ２１側から供給される複数のパッド１１ｃを備えている。そして、低電圧側（第１電源）の送信回路１２ａと高電圧の複数のパッド１１ｃとが、半導体チップ１１内でコイル１２ｂとコイル１２ｃとを介して磁気結合（誘導結合）される。ただし、上記第１電源が供給される第１電源パッド（パッド１１ｄ）は、少なくとも１つ有していればよい。
一方、半導体チップ２１は、第２電源系統１０における第２電源（高電圧）が供給される複数のパッド（第２電源パッド）２１ｄを備えており、さらに、低電圧の第１電源がワイヤ１９を介して半導体チップ１１側から供給される複数のパッド２１ｃを備えている。ただし、上記第２電源が供給される第２電源パッド（パッド２１ｄ）は、少なくとも１つ有していればよい。そして、高電圧側（第２電源）の送信回路２２ａと低電圧の複数のパッド２１ｃとが、半導体チップ２１内でコイル２２ｂとコイル２２ｃとを介して磁気結合（誘導結合）される。
つまり、半導体チップ１１と半導体チップ２１とでは、駆動電圧が大きく異なっている。別の表現を用いると、半導体チップ１１と半導体チップ２１とでは、絶縁耐性が大きく異なる。
本実施の形態のＳＯＰ１の場合、ＩＧＢＴチップ用プリドライバＩＣである半導体チップ２１の耐圧は、マイコン用サポートＩＣである半導体チップ１１の耐圧より大きい。
そこで、本実施の形態のＳＯＰ１では、半導体チップ１１と半導体チップ２１、ダイパッド１４とダイパッド２４、およびそれぞれのチップ−ダイパッド間において、所望の間隔（絶縁距離）を設ける必要がある。なお、封止体３の第１面３ｅと第２面３ｆとの間の第１方向２６に沿った断面視における上記絶縁距離、すなわち２つのダイパッド間距離、２つのチップ間距離および半導体チップ−ダイパッド間距離は、一例として、０．４μｍ以上である。ここで、上記絶縁距離は、それぞれの半導体チップの耐圧と、封止体３を形成する樹脂の絶縁性によって決定される。
したがって、２つのダイパッド間、２つのチップ間および半導体チップ−ダイパッド間に、封止体３の一部を介在させた状態で、封止体３の第１面３ｅと第２面３ｆとの間の第１方向２６に沿った断面視における２つのダイパッド間距離、２つのチップ間距離および半導体チップ−ダイパッド間距離を、一例として、それぞれ０．４μｍ以上とすることにより、ＳＯＰ１における絶縁耐圧を確保することができる。その結果、ＳＯＰ１の信頼性の向上を図ることができる。
ここで、本実施の形態のＳＯＰ１が適用できる製品用途の詳細について説明する。本実施の形態のＳＯＰ１は、例えば、自動車（ＥＶ：電気自動車、ＨＶ：ハイブリッド自動車）、洗濯機など家電機器のモータ制御システム、あるいはスイッチング電源、照明コントローラ、太陽光発電コントローラ、または携帯電話器やモバイル通信機器等に適用できる。
これらの一例として、図４のＳＯＰ１を用いたシステムブロック図に示すように、ＳＯＰ１は制御回路３１、駆動回路３２、モータ３３等の負荷と電気的に接続することができる。ＳＯＰ１は、制御回路３１によって半導体チップ１１が制御され、半導体チップ１１と半導体チップ２１との間でインダクタ結合による信号送信を行い、さらに半導体チップ２１を介して駆動回路３２に信号を送信し、駆動回路３２によってモータ３３等を駆動させる。
例えば、自動車用途としては、半導体チップ１１が、第１電源系統９の電源電圧が供給される低圧チップであり、その際の供給電源電圧は、例えば５Ｖ程度であるが、一方、半導体チップ２１が、第２電源系統１０の電源電圧が供給される高圧チップであり、その際の供給電源電圧は、例えば６００Ｖ〜１０００Ｖもしくはそれ以上の電圧である。
このような場合に、一例として、ＳＯＰ１における上記絶縁距離を０．４ｍｍ以上とすることにより、自動車用途においても絶縁耐圧の確保が可能になる。
次に、図２３に示す本願発明者が検討した比較例の平置きタイプの半導体装置について説明する。図２３に示す半導体装置５０は、２つの半導体チップ１１、２１を平置きで横に並べて配置する、所謂平置きタイプの半導体装置５０である。すなわち、半導体チップ１１がダイボンド材２を介してダイパッド１４に搭載され、半導体チップ２１がダイボンド材２を介してダイパッド２４に搭載されており、半導体チップ１１（ダイパッド１４）と半導体チップ２１（ダイパッド２４）とが横に並び、同じ高さの位置に配置されている。
このような平置きタイプの半導体装置５０の場合、チップサイズは、半導体装置５０（封止体３）の第２方向２７（封止体３の第１面３ｅが延在する方向）の幅によって決まってしまう。すなわち、パッケージサイズを大きくしない限りチップサイズも大きくできない。別の言い方をすると、チップサイズによってパッケージサイズが決まるため、半導体装置５０の小型化を図ることができない。
なお、絶縁距離を維持した状態で、平面視で、２つのダイパッド同士もしくはチップ同士の一部を重ねて配置することにより半導体装置５０の小型化を図ることも可能であるが、この場合、半導体チップ間でワイヤボンディングを行うことが困難になる。つまり、半導体装置５０の組立てが困難になる。
そこで、本実施の形態の半導体装置（ＳＯＰ１）は、それぞれに駆動電圧が異なる２つの半導体チップを組み込んだアイソレータであるため、２つの半導体チップを１パッケージに収めるとともに、駆動電圧が異なることから２つの半導体チップ（ダイパッド）の距離を確保するものである。
そして、本実施の形態のＳＯＰ１では、図２に示すように、２つのダイパッド１４、２４（半導体チップ１１、２１）を上下にずらす（段違いに配置する）ことにより、必要な絶縁距離を確保しつつ、半導体装置の小型化を図ることができる。もしくは、搭載される半導体チップのサイズを大きくすることができる。あるいは、搭載される半導体チップのサイズを大きくすることができ、かつ半導体装置の小型化も図ることができる。
また、本実施の形態のＳＯＰ１では、図１に示すように、平面視において、半導体チップ１１およびダイパッド１４と、半導体チップ２１およびダイパッド２４と、は重なっていない。さらに、図２に示すように、ＳＯＰ１の封止体３の第１面３ｅと第２面３ｆとの間の高さ方向である第１方向２６に沿って切断した構造の断面視における第２方向２７（封止体３の第1面３ｅが延在する方向であり、第１方向２６と垂直に交わる方向）に対して、半導体チップ１１およびダイパッド１４と、半導体チップ２１およびダイパッド２４と、は重なっていない。すなわち、図１に示すように、半導体チップ１１およびダイパッド１４と、半導体チップ２１およびダイパッド２４とは、平面視において、重ならずに離れており、かつ、図２に示すように、上記断面視の第２方向２７（第２方向２７はダイパッド１４の上面（チップ搭載面）１４ａに沿った方向でもある）においても重ならずに離れている。
これにより、ＳＯＰ１の組立てにおけるチップ間のワイヤボンディングも容易に行うことができる。
したがって、本実施の形態のＳＯＰ１は、２つのダイパッド１４、２４を上下にずらすことで、２つのダイパッド間、２つのチップ間およびチップ−ダイパッド間において、絶縁距離を確保しつつ、ＳＯＰ１の小型化を図ることができる。もしくは、絶縁距離を確保しつつ、チップサイズを大きくすることができる。さらに、平面視、および上記断面視の第２方向２７において、２つの半導体チップが重なっていないため、ＳＯＰ１の組立ても容易に行うことができる。
また、図２に示す上記断面視において、半導体チップ１１およびダイパッド１４と、半導体チップ２１およびダイパッド２４と、における何れか一方は、複数のインナリード１６の上面１６ａより上側に配置され、半導体チップ１１およびダイパッド１４と、半導体チップ２１およびダイパッド２４と、における何れか他方は、複数のインナリード１６の上面１６ａより下側に配置されている。
すなわち、半導体チップ１１およびダイパッド１４と、半導体チップ２１およびダイパッド２４とを、インナリード１６の上面１６ａ（下面でもよい）の上下に振り分けて配置している。つまり、吊り部１５、２５において、ダウンセット（ダイパッドを下方に配置する）のための折り曲げと、アップセット（ダイパッドを上方に配置する）のための折り曲げと、を使い分け、これにより、ダイパッド間で上記絶縁距離を確保する上で、各ダイパッドを支持している吊り部１５、２５の折り曲げ部１５ａ、２５ａにおける折り曲げ量を、なるべく少なくすることができる。
これは、折り曲げ部１５ａ、２５ａには曲げ代が必要となるため、折り曲げ量が大きくなると曲げ代の量も大きくなり、各ダイパッドにおいて半導体チップを搭載できる領域が狭くなってしまうことから、曲げ代をなるべく小さくするために、吊り部１５、２５の折り曲げ部１５ａ、２５ａにおいて、ダウンセットとアップセットの両方を使っている。これにより、上下のダイパッド間の絶縁距離を、上下へのなるべく少ない量の曲げで確保することができる。
つまり、ＳＯＰ１の吊り部１５、２５において、ダウンセットとアップセットの両方を採用することにより、少しの曲げでダイパッド間の距離（絶縁距離）を確保することができる。また、吊り部１５、２５における曲げ量を小さくすることができ、曲げ代の量も少なくすることができる。その結果、搭載される半導体チップのサイズを大きくすることができる。
したがって、ＳＯＰ１では、半導体チップ１１およびダイパッド１４と、半導体チップ２１およびダイパッド２４とを、インナリード１６の上面１６ａ（または下面）の上側と下側とに振り分けて配置している。
さらに、半導体チップ１１と半導体チップ２１とを、インナリード１６の上面１６ａの上側と下側とに振り分けて配置することにより、上側の半導体チップに接続するワイヤのループ高さを抑えることができ、チップ間で接続するワイヤも容易にボンディングすることができる。
そして、ＳＯＰ１において、半導体チップ１１およびダイパッド１４は、複数のインナリード１６の上面１６ａより上側に配置され、一方、半導体チップ２１およびダイパッド２４は、複数のインナリード１６の上面１６ａより下側に配置されていることが好ましい。
つまり、ＳＯＰ１では、大きな半導体チップ２１およびダイパッド２４がインナリード１６の上面１６ａより下側に配置され、小さな半導体チップ１１およびダイパッド１４がインナリード１６の上面１６ａより上側に配置されている。言い換えると、パッド数が多い半導体チップ２１をインナリード１６の上面１６ａの下側に配置し、パッド数が少ない半導体チップ１１をインナリード１６の上面１６ａの上側に配置している。
これにより、パッド数が多い（ワイヤ本数が多い）半導体チップ２１において、ワイヤループがばらついた際に、各ワイヤのループ高さに対するマージンを増やすことができる。また、電源／ＧＮＤ系のワイヤとして、線径が大きなワイヤを採用した際にもワイヤループが高くなる場合が多いことから、パッド数が多い半導体チップ２１を下側に配置することで、線径が大きなワイヤのループ高さに対するマージンを増やすことができる。
また、大きな半導体チップ２１の方がダイボンド材２の塗布量についても小さい半導体チップ１１に比べて多い。ダイボンド材２の塗布量が多いと、ダイボンド材２が半導体チップ２１からはみ出し易い。ダイボンド材２がはみ出ると下方に垂れて不具合を引き起こす。例えば、ダイボンド材２が銀ぺーストの場合には、電気的ショートに至る場合もある。上側の半導体チップ（ダイパッド）からダイボンド材２がはみ出ると、下側の半導体チップやダイパッドと繋がってダイボンド材２によるブリッジが形成される場合もある。
本実施の形態のＳＯＰ１では、大きな半導体チップ２１において高耐圧を確保しなければならないため、銀ペーストによる上記ブリッジの発生は、回避しなければならない。したがって、大きな半導体チップ２１を下側のダイパッド２４に配置することにより、仮にダイボンド材２がはみ出たとしても不具合の発生に至る可能性を、上側に大きな半導体チップ２１を配置した場合に比較して低くすることができる。
また、ＳＯＰ１において、図１および図２に示すように、平面視におけるダイパッド間距離ｄ２は、封止体３の第１面３ｅと第２面３ｆとの間の高さ方向である第１方向２６に沿って切断した構造の断面視におけるダイパッド間距離（絶縁距離）ｄ１および半導体チップ−ダイパッド間距離（絶縁距離）ｄ３よりも短い（小さい）。
ここで、図７および図８を用いて、平面視（上記断面視）におけるダイパッド間距離ｄ２と、上記断面視におけるダイパッド間の絶縁距離ｄ１およびチップ−ダイパッド間の絶縁距離ｄ３と、半導体チップの第２方向２７への拡張可能距離ｄ４の関係について説明する。
図７は、半導体チップ１１を平置きに配置した場合と、段違いに配置した場合とで、断面視におけるダイパッド間の絶縁距離ｄ１（チップ−ダイパッド間の絶縁距離ｄ３）を比較したものである。
なお、ｄ１とｄ３は、それぞれ絶縁距離を表しているが、上記絶縁距離は、封止体３を形成する樹脂の絶縁性と耐圧とによって決まる。また、ｄ２は、リードフレームの加工限界距離（抜き代）であり、例えば、リードフレームの板厚の８０％以上である。そして、図７のハッチングを付したＰ部は、絶縁距離（ｄ１、ｄ３）とリードフレームの抜き代（ｄ２）を確保した場合のダイパッド１４の移動可能範囲を示している。
また、図８のハッチングを付したＱ部は、図７のダイパッド１４の絶縁距離（ｄ１、ｄ３）を確保した場合の半導体チップ１１の移動可能範囲を示しており、その際、Ｑ部におけるｄ４は、半導体チップ１１の第２方向２７の拡張可能距離を示している。したがって、ｄ４＝ｄ１（ｄ３）−ｄ２と表すことができる。
なお、本実施の形態のＳＯＰ１では、絶縁距離（ｄ１、ｄ３）を確保する必要があるため、ｄ１（ｄ３）＞ｄ２となっている。
例えば、リードフレームの板厚を０．１５ｍｍとすると、ｄ２の最小値は、０．１５ｍｍ×８０％＝０．１２ｍｍである。ｄ１（ｄ３）は、一例として、０．４ｍｍである。したがって、ｄ１（ｄ３）＞ｄ２の関係は成立している。
これにより、本実施の形態のＳＯＰ１は、ダイパッド間やチップ間およびチップ−ダイパッド間の絶縁距離を確保しつつ、ＳＯＰ１の第２方向２７（封止体３の第１面３ｅが延在する方向であり、第１方向２６と垂直に交わる方向）の大きさを小さくすることができる。言い換えれば、搭載可能な半導体チップ１１、２１の大きさを大きくすることができる。
次に、本実施の形態の半導体装置（ＳＯＰ１）の組立て方法を、図９に示す製造フロー図に沿って説明する。
図９は図１に示す半導体装置の組立てにおける主要工程の一例を示すフロー図、図１０は図１の半導体装置の組立てで用いられるリードフレームの構造の一例を示す部分平面図、図１１は図１０に示すＢ部の構造の一例を示す平面図、図１２は図１１のＡ−Ａ線に沿って切断した構造の一例を示す断面図である。また、図１３は図１の半導体装置の組立てのペースト塗布後の構造の一例を示す平面図、図１４は図１３のＡ−Ａ線に沿って切断した構造の一例を示す断面図、図１５は図１の半導体装置の組立てのダイボンド後の構造の一例を示す平面図、図１６は図１５のＡ−Ａ線に沿って切断した構造の一例を示す断面図である。さらに、図１７は図１の半導体装置の組立てのワイヤボンディング後の構造の一例を示す平面図、図１８は図１７のＡ−Ａ線に沿って切断した構造の一例を示す断面図、図１９は図１の半導体装置の組立ての封入後の構造の一例を示す平面図、図２０は図１９のＡ−Ａ線に沿って切断した構造の一例を示す断面図である。また、図２１は図１の半導体装置の組立ての切断・成形後の構造の一例を示す平面図、図２２は図２１のＡ−Ａ線に沿って切断した構造の一例を示す断面図である。
まず、図９に示すリードフレーム準備を行う。図１０に示すリードフレーム３４は、金属製（例えば、銅合金や鉄−ニッケル合金等）の薄板状のフレーム材である。ここでは、図１１および図１２に示すように、吊り部１５によって支持されたダイパッド１４、吊り部２５によって支持されたダイパッド２４、ダイパッド１４、２４に隣接して配置された複数のインナリード１６およびアウタリード１７、を有するリードフレーム３４を準備する。
なお、図１０に示すように、リードフレーム３４には、１つのパッケージが形成されるデバイス領域３４ａがマトリクス配列で多数形成されており、リードフレーム３４は、所謂多連のフレーム材である。
また、各デバイス領域３４ａにおいて、図１２に示すように、ダイパッド１４は、インナリード１６より上側の位置に配置されており、一方、ダイパッド２４は、インナリード１６より下側の位置に配置されている。すなわち、ダイパッド１４とダイパッド２４は、段違いに配置されている。そして、２つのダイパッド間には絶縁距離（例えば、０．４ｍｍ以上）が確保されている。
さらに、図１１に示すように、平面視においてダイパッド１４とダイパッド２４は、重ならずに離れて配置されている。
リードフレーム準備後、図９に示すＡｇペースト塗布を行う。ここでは、図１３および図１４に示すように、ダイボンド材（接着剤）２として、Ａｇペーストをダイパッド１４およびダイパッド２４のそれぞれの上に塗布する。
Ａｇペースト塗布後、図９に示すダイボンドを行う。ここでは、図１５および図１６に示すように、下側のダイパッド２４上にダイボンド材２を介して半導体チップ２１を搭載し、一方、上側のダイパッド１４上にダイボンド材２を介して半導体チップ１１を搭載する。
この時、下側に配置する大きい半導体チップ２１からダイボンドを行う。本実施の形態のＳＯＰ１では、大きな半導体チップ２１において高耐圧を確保しなければならないため、銀ペーストのはみ出しによるブリッジの発生は、回避しなければならない。したがって、はみ出しが起こり易い大きな半導体チップ２１を下側のダイパッド２４に配置することにより、仮にダイボンド材２がはみ出たとしても不具合の発生に至る可能性を、上側に大きな半導体チップ２１を配置した場合に比較して低くすることができる。
ダイパッド１４とダイパッド２４へのチップ配置完了後、各半導体チップをスクラブし、さらに加熱してダイボンド材２をキュアし、各半導体チップを固着する。これにより、ダイパッド１４上への半導体チップ１１のダイボンド、およびダイパッド２４上への半導体チップ２１のダイボンドを終える。本実施の形態では、ダイパッド間、およびダイパッド−チップ間に絶縁距離（例えば、０．４ｍｍ以上）が確保された状態となっている。
ダイボンド後、図９に示すワイヤボンディングを行う。本実施の形態のワイヤボンディングでは、図１７および図１８に示すように、外周部のワイヤボンディングから行う。すなわち、各半導体チップとそれぞれのインナリード１６とをワイヤボンディングする。
まず、半導体チップ２１の複数のパッド２１ｅ、２１ｆ、２１ｇと、複数のインナリード１６と、をそれぞれワイヤ７で電気的に接続する。この時、吊り部２５を有するインナリード１６へのワイヤボンディングは、吊り部２５から分岐した分岐リード２５ｂに対して行う。すなわち、半導体チップ２１では、分岐リード２５ｂとパッド２１ｅ、および分岐リード２５ｂとパッド２１ｆとを、それぞれワイヤ７を介して電気的に接続する。
半導体チップ２１の各インナリード１６とのワイヤボンディング完了後、半導体チップ１１のインナリード１６とのワイヤボンディングを行う。まず、半導体チップ１１の複数のパッド１１ｅ、１１ｆ、１１ｇと、複数のインナリード１６と、をそれぞれワイヤ６で電気的に接続する。この時、吊り部１５を有するインナリード１６へのワイヤボンディングは、吊り部１５から分岐した分岐リード１５ｂに対して行う。すなわち、半導体チップ１１では、分岐リード１５ｂとパッド１１ｅ、および分岐リード１５ｂとパッド１１ｆとを、それぞれワイヤ６を介して電気的に接続する。
各半導体チップにおけるインナリード１６とのワイヤボンディング完了後、チップ間ボンディングを行う。
チップ間ボンディングでは、図１７に示すように、半導体チップ１１の複数のパッド１１ｃと、半導体チップ２１の複数のパッド２１ｄと、をそれぞれ複数のワイヤ１８で電気的に接続する。さらに、半導体チップ１１の複数のパッド１１ｄと、半導体チップ２１の複数のパッド２１ｃと、をそれぞれ複数のワイヤ１９によって電気的に接続する。
以上により、ワイヤボンディングを終了する。
ワイヤボンディング終了後、図９に示す封入（封止）を行う。ここでは、図１９および図２０に示すように、半導体チップ１１、２１、ダイパッド１４、２４、インナリード１６、パッケージ支持部８およびワイヤ６、７、１８、１９を、封止用樹脂（絶縁樹脂）によって封止する。すなわち、半導体チップ１１、２１、ダイパッド１４、２４、インナリード１６、パッケージ支持部８およびワイヤ６、７、１８、１９を封止する封止体３を形成する。
ここでは、図示しない樹脂成形金型のキャビティ部にワイヤボンディング済みの組立て体を配置し、上記封止用樹脂を上記キャビティ部に注入して封入を行う。
上記封止用樹脂の注入により、上記封止用樹脂で半導体チップ１１、２１、ダイパッド１４、２４、インナリード１６、パッケージ支持部８およびワイヤ６、７、１８、１９を覆い、かつダイパッド１４とダイパッド２４との間に上記封止用樹脂を介在させる。つまり、封止体３の形成により、ダイパッド１４とダイパッド２４との間に封止体３の一部が充填される。これにより、ダイパッド１４、２４および半導体チップ１１、２１の絶縁耐圧を確保することができる。
封入完了後、図９に示す切断・成形を行う。まず、図２２に示すように、複数のインナリード１６のそれぞれに繋がるアウタリード１７をリードフレーム３４から切り離すとともに、複数のアウタリード１７のそれぞれをガルウィング状に曲げ成形する。
なお、図２１に示すように、封止体３の第２辺３ｂと第４辺３ｄのそれぞれの中央部付近に相当する箇所には、パッケージ支持部８が設けられており、封止体３が形成された段階でパッケージ支持部８は、封止体３の内部に埋め込まれた状態となっている。このようにパッケージ支持部８が図２２のリードフレーム３４に繋がった状態でその先端部側が封止体３の内部に埋め込まれていることにより、封入完了後のリード切断によって各アウタリード１７がリードフレーム３４から切り離された際に、パッケージ本体がリードフレーム３４から脱落することを防止できる。
すなわち、各アウタリード１７が切り離されてもパッケージ本体（ＳＯＰ本体）は、パッケージ支持部８によってリードフレーム３４に支持された状態となり、リードフレーム３４から脱落はしない。
また、パッケージ支持部８を最終的にリードフレーム３４から切断してパッケージ本体が完全にリードフレーム３４から切り離されても、パッケージ支持部８が封止体３に埋め込まれた状態であるため、パッケージ支持部８が脱落することはなく、パッケージ支持部８の封止体３からの脱落を防ぐことができる。
以上により、ＳＯＰ１の組立て完了となる。
本実施の形態のＳＯＰ１によれば、２つのダイパッド１４、２４（半導体チップ１１、２１）を上下にずらす（段違いに配置する）ことにより、必要な絶縁距離を確保しつつ、ＳＯＰ１の小型化を図ることができる。すなわち、平面視において、半導体チップ１１およびダイパッド１４と、半導体チップ２１およびダイパッド２４と、は重なっていない。さらに、封止体３の第１面３ｅと第２面３ｆとの間の高さ方向である第１方向２６に沿って切断した構造の断面視の第２方向２７（封止体３の第1面３ｅが延在する方向であり、第１方向２６と垂直に交わる方向）において、半導体チップ１１およびダイパッド１４と、半導体チップ２１およびダイパッド２４と、は重なっていない。つまり、図１に示すように、半導体チップ１１およびダイパッド１４と、半導体チップ２１およびダイパッド２４とは、平面視において、重ならずに離れており、かつ、図２に示すように、上記断面視の第２方向２７においても重ならずに離れている。
これにより、ＳＯＰ１の組立てにおけるチップ間のワイヤボンディングも容易に行うことができる。
また、搭載される半導体チップのサイズを大きくすることができる。さらに、搭載される半導体チップのサイズの大型化と、ＳＯＰ１の小型化との両方を図ることができる。
つまり、本実施の形態のＳＯＰ１では、その絶縁耐圧を確保することができるとともに、ＳＯＰ１の小型化を図ることができ、さらに、ＳＯＰ１の信頼性の向上を図ることができる。
以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記発明の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
例えば、上記実施の形態では、一方の半導体チップが二組みのインダクタ（コイル）を備え、かつ他方の半導体チップ２１が一組みのインダクタ（コイル）を備えている場合を説明したが、それぞれの半導体チップが備えるインダクタ（コイル）の組み数は、一組み以上であれば何組みであってもよい。
また、以下の実施の形態を含んでもよい。
（付記）
［項１］
複数の第１パッドが形成された表面を有する第１半導体チップと、
複数の第２パッドが形成された表面を有する第２半導体チップと、
前記第１半導体チップが搭載された第１チップ搭載部と、
前記第２半導体チップが搭載された第２チップ搭載部と、
前記第１半導体チップおよび前記第２半導体チップの周囲に配置された複数のリードと、
前記第１半導体チップの前記複数の第１パッドと、前記複数のリードのうちの複数の第１リードと、をそれぞれ電気的に接続する複数の第１ワイヤと、
前記第２半導体チップの前記複数の第２パッドと、前記複数のリードのうちの複数の第２リードと、をそれぞれ電気的に接続する複数の第２ワイヤと、
第１面と、前記第１面と対向する第２面とを有し、かつ前記第１半導体チップ、前記第２半導体チップ、前記第１チップ搭載部、前記第２チップ搭載部、前記複数の第１ワイヤおよび前記複数の第２ワイヤを封止する封止体と、
を有し、
前記第１半導体チップは、前記複数の第１パッドのうち、第１電源が供給される前記第１パッドを備え、
前記第２半導体チップは、前記複数の第２パッドのうち、前記第１電源より電圧が大きい第２電源が供給される前記第２パッドを備え、
前記封止体の前記第１面と前記第２面との間の第１方向に沿った断面視において、前記第１面が延在する第２方向に対して、前記第１半導体チップおよび前記第１チップ搭載部と、前記第２半導体チップおよび前記第２チップ搭載部と、における何れか一方は、前記複数のリードの上面より上側に配置され、前記第１半導体チップおよび前記第１チップ搭載部と、前記第２半導体チップおよび前記第２チップ搭載部と、における他方は、前記複数のリードの前記上面より下側に配置され、
平面視において、前記第１半導体チップおよび前記第１チップ搭載部と、前記第２半導体チップおよび前記第２チップ搭載部と、は重なっておらず、
前記封止体は、平面視で４つの辺を有し、
平面視において、前記複数のリードは、前記封止体の前記４つの辺のうちの互いに対向する何れか一方の２辺に配置され、
前記第１半導体チップ、前記第２半導体チップ、前記第１チップ搭載部および前記第２チップ搭載部のうちの何れかに電気的に接続されるリードは、平面視において、前記封止体の前記４つの辺のうちの互いに対向する他方の２辺には配置されておらず、
前記第１半導体チップと前記第２半導体チップの耐圧は、異なる、半導体装置。
［項２］
項１に記載の半導体装置において、
前記第１半導体チップは、マイコン用サポートＩＣであり、
前記第２半導体チップは、ＩＧＢＴチップ用プリドライバＩＣである、半導体装置。
［項３］
項２に記載の半導体装置において、
前記ＩＧＢＴチップ用プリドライバＩＣの耐圧は、前記マイコン用サポートＩＣの耐圧より大きい、半導体装置。
［項４］
項１に記載の半導体装置において、
前記断面視におけるチップ搭載部間距離および半導体チップ−チップ搭載部間距離は、０．４μｍ以上である、半導体装置。
１ ＳＯＰ（半導体装置）
６ ワイヤ（第１ワイヤ）
７ ワイヤ（第２ワイヤ）
１１ 半導体チップ
１２ｂ コイル（第１コイル）
１２ｃ コイル（第２コイル）
１４ ダイパッド（第１チップ搭載部）
１６ インナリード
１８、１９ ワイヤ（第３ワイヤ）
２１ 半導体チップ
２２ｂ コイル（第３コイル）
２２ｃ コイル（第４コイル）
２４ ダイパッド（第２チップ搭載部）

Claims (13)

  1. 複数の第１パッドが形成された表面を有する第１半導体チップと、
    複数の第２パッドが形成された表面を有する第２半導体チップと、
    前記第１半導体チップが搭載された第１チップ搭載部と、
    前記第２半導体チップが搭載された第２チップ搭載部と、
    前記第１半導体チップおよび前記第２半導体チップの周囲に配置された複数のリードと、
    前記第１半導体チップの前記複数の第１パッドと、前記複数のリードのうちの複数の第１リードと、をそれぞれ電気的に接続する複数の第１ワイヤと、
    前記第２半導体チップの前記複数の第２パッドと、前記複数のリードのうちの複数の第２リードと、をそれぞれ電気的に接続する複数の第２ワイヤと、
    第１面と、前記第１面と対向する第２面とを有し、かつ前記第１半導体チップ、前記第２半導体チップ、前記第１チップ搭載部、前記第２チップ搭載部、前記複数の第１ワイヤおよび前記複数の第２ワイヤを封止する封止体と、
    を有し、
    前記第１半導体チップは、前記複数の第１パッドのうち、第１電源が供給される前記第１パッドを備え、
    前記第２半導体チップは、前記複数の第２パッドのうち、前記第１電源より電圧が大きい第２電源が供給される前記第２パッドを備え、
    平面視において、前記第１半導体チップおよび前記第１チップ搭載部と、前記第２半導体チップおよび前記第２チップ搭載部と、は重なっておらず、
    前記封止体の前記第１面と前記第２面との間の第１方向に沿った断面視において、前記第１面が延在する第２方向に対して、前記第１半導体チップおよび前記第１チップ搭載部と、前記第２半導体チップおよび前記第２チップ搭載部と、は重なっていない、半導体装置。
  2. 請求項１に記載の半導体装置において、
    前記第２半導体チップの前記複数の第２パッドの数は、前記第１半導体チップの前記複数の第１パッドの数より多く、
    前記第２チップ搭載部は、前記第１チップ搭載部より下側に配置されている、半導体装置。
  3. 請求項１に記載の半導体装置において、
    前記第２半導体チップの前記表面の面積は、前記第１半導体チップの前記表面の面積より大きく、
    前記第２チップ搭載部は、前記第１チップ搭載部より下側に配置されている、半導体装置。
  4. 請求項１に記載の半導体装置において、
    前記封止体は、平面視で４つの辺を有し、
    平面視において、前記複数のリードは、前記封止体の前記４つの辺のうちの互いに対向する何れか一方の２辺に配置され、
    前記第１半導体チップ、前記第２半導体チップ、前記第１チップ搭載部および前記第２チップ搭載部のうちの何れかに電気的に接続される前記リードは、平面視において、前記封止体の前記４つの辺のうちの互いに対向する他方の２辺には配置されていない、半導体装置。
  5. 請求項１に記載の半導体装置において、
    前記第１半導体チップは、外部に信号を送信する送信部と、外部からの信号を受信する受信部と、を備え、
    前記送信部は、送信回路、前記送信回路と電気的に接続された第１コイル、および前記第１コイル上に絶縁層を介して配置され、かつ前記複数の第１パッドのうちの一部のパッドと電気的に接続された第２コイルを備えている、半導体装置。
  6. 請求項１に記載の半導体装置において、
    前記第１チップ搭載部と前記第２チップ搭載部とは、前記封止体の一部を介して配置されている、半導体装置。
  7. 請求項１に記載の半導体装置において、
    前記第１半導体チップの前記複数の第１パッドのうちの一部のパッドと、前記第２半導体チップの前記複数の第２パッドのうちの一部のパッドと、がそれぞれ複数の第３ワイヤによって電気的に接続されている、半導体装置。
  8. 複数の第１パッドが形成された表面を有する第１半導体チップと、
    複数の第２パッドが形成された表面を有する第２半導体チップと、
    前記第１半導体チップが搭載された第１チップ搭載部と、
    前記第２半導体チップが搭載された第２チップ搭載部と、
    前記第１半導体チップおよび前記第２半導体チップの周囲に配置された複数のリードと、
    前記第１半導体チップの前記複数の第１パッドと、前記複数のリードのうちの複数の第１リードと、をそれぞれ電気的に接続する複数の第１ワイヤと、
    前記第２半導体チップの前記複数の第２パッドと、前記複数のリードのうちの複数の第２リードと、をそれぞれ電気的に接続する複数の第２ワイヤと、
    第１面と、前記第１面と対向する第２面とを有し、かつ前記第１半導体チップ、前記第２半導体チップ、前記第１チップ搭載部、前記第２チップ搭載部、前記複数の第１ワイヤおよび前記複数の第２ワイヤを封止する封止体と、
    を有し、
    前記第１半導体チップは、前記複数の第１パッドのうち、第１電源が供給される前記第１パッドを備え、
    前記第２半導体チップは、前記複数の第２パッドのうち、前記第１電源より電圧が大きい第２電源が供給される前記第２パッドを備え、
    前記封止体の前記第１面と前記第２面との間の第１方向に沿った断面視において、前記第１面が延在する第２方向に対して、前記第１半導体チップおよび前記第１チップ搭載部と、前記第２半導体チップおよび前記第２チップ搭載部と、における何れか一方は、前記複数のリードの上面より上側に配置され、前記第１半導体チップおよび前記第１チップ搭載部と、前記第２半導体チップおよび前記第２チップ搭載部と、における他方は、前記複数のリードの前記上面より下側に配置され、
    平面視において、前記第１半導体チップおよび前記第１チップ搭載部と、前記第２半導体チップおよび前記第２チップ搭載部と、は重なっておらず、
    平面視におけるチップ搭載部間距離は、前記断面視におけるチップ搭載部間距離および半導体チップとチップ搭載部の間の距離よりも短い、半導体装置。
  9. 請求項８に記載の半導体装置において、
    前記第２半導体チップの前記複数の第２パッドの数は、前記第１半導体チップの前記複数の第１パッドの数より多く、
    前記第２チップ搭載部は、前記第１チップ搭載部より下側に配置されている、半導体装置。
  10. 請求項８に記載の半導体装置において、
    前記第２半導体チップの前記表面の面積は、前記第１半導体チップの前記表面の面積より大きく、
    前記第２チップ搭載部は、前記第１チップ搭載部より下側に配置されている、半導体装置。
  11. 請求項８に記載の半導体装置において、
    前記封止体は、平面視で４つの辺を有し、
    平面視において、前記複数のリードは、前記封止体の前記４つの辺のうちの互いに対向する何れか一方の２辺に配置され、
    前記第１半導体チップ、前記第２半導体チップ、前記第１チップ搭載部および前記第２チップ搭載部のうちの何れかに電気的に接続されるリードは、平面視において、前記封止体の前記４つの辺のうちの互いに対向する他方の２辺には配置されていない、半導体装置。
  12. 請求項８に記載の半導体装置において、
    前記第１半導体チップは、外部に信号を送信する送信部と、外部からの信号を受信する受信部と、を備え、
    前記送信部は、送信回路、前記送信回路と電気的に接続された第１コイル、および前記第１コイル上に絶縁層を介して配置され、かつ前記複数の第１パッドのうちの一部のパッドと電気的に接続された第２コイルを備えている、半導体装置。
  13. 請求項８に記載の半導体装置において、
    前記第１チップ搭載部と前記第２チップ搭載部とは、前記封止体の一部を介して配置されている、半導体装置。
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