KR101121842B1 - 반도체 장치 - Google Patents

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타쿠 츠모리
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가부시끼가이샤 도시바
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Abstract

본 반도체 장치는, 반도체 칩이 탑재된 베드부와 외주부에 배치된 리드군 사이에, 제1 버스바와 제2 버스바가 각각 배치되고, 제2 버스바가 배치되어 있지 않은 영역에, 정류 버스바가 배치된 프레임을 갖는다. 정류 버스바에는 와이어 본딩이 이루어지지 않는다. 정류 버스바로서, 적어도 일단이 리드 또는 걸림핀에 연결된 제3 버스바, 및/또는 제1 버스바를 리드가 배치된 외주 방향으로 연장하여 이루어지는 제4 버스바가 배치된다. 수지 밀봉체 성형시 와이어 변형이나 손상이 방지된 반도체 장치를 제공한다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치에 관한 것으로, 더욱 상세하게는 반도체 칩을 탑재한 반도체 장치에 관한 것이다.
본 출원은 2009년 2월 10일 출원된 일본출원 특원2009-28942호에 따른 우선권 이익에 기초한다. 따라서, 그에 따른 우선권 이익을 주장한다. 상기 일본출원의 내용은 모두 여기에 참조문헌으로서 포함된다.
종래부터 LSI의 고기능화에 따른 신호 증가에 대응하기 위해, QFP(Quad Flat Package) 타입의 반도체 장치가 개발되고 있다. QFP 타입의 반도체 장치에서는, 리드 프레임의 인너 리드와 반도체 칩의 전극이 1대1로 대응해서 와이어 본딩되어 있기 때문에, 반도체 칩으로부터 패키지 외부로 인출할 수 있는 단자 수는, 인너 리드의 수, 즉 패키지의 외부 단자(핀)의 수에 거의 동일하게 되어 있었다. 그 때문에, 전원용 전극이나 그랜드용 전극을 많이 필요로 하는 반도체 칩을 탑재한 반도체 장치에서는, 외부 단자수를 증가시키는 것으로 반도체 칩의 전극 수의 증대(增大)에 대응하고 있지만, 패키지 사이즈의 확대로 이어지는 문제가 있었다.
또, 반도체 칩의 전극에 와이어 본딩된 공통 리드(제1 공통 리드)를 칩 탑재부의 주변에 배치하는 것과 함께 양단에 지지 리드를 갖고 와이어 본딩이 이루어진 제2 공통 리드를 배치하고, 수지 밀봉을 행한 구조의 QFP가 제안되고 있다(예를 들어, 특개2007-180077 공보 참조).
그러나, 이와 같은 구조의 반도체 장치에 있어서는, 수지 밀봉체의 성형(몰드) 공정에서, 공통 리드의 배치의 불균일에 따른 와이어(본딩 와이어)의 변형이나 손상이 발생하기 쉬웠다. 또, 리드의 배치가 반드시 최적으로 이루어지고 있다고 말할 수 없기 때문에, 인덕턴스를 저감하는 것이 어려운 문제가 있었다.
본 발명은 와이어 변형이나 손상이 방지된 반도체 장치를 제공한다.
본 발명의 제1 태양에 따른 반도체 장치는, 복수의 전극을 갖는 반도체 칩과, 상기 반도체 칩을 탑재하는 베드부와, 상기 베드부의 주위에 배치된 복수의 리드와, 상기 베드부에 연결된 걸림핀과, 외부 단자와 접속된 제1 버스바와, 단부가 상기 리드의 적어도 1개에 연결되고, 상기 리드와 상기 제1 버스바 사이에 배치된 제2 버스바와, 상기 베드부의 주위의 상기 제2 버스바가 배치되어 있지 않은 영역에 배치된 정류(整流) 버스바와, 상기 반도체 칩의 복수의 전극과, 상기 복수의 리드, 상기 제1 버스바 및 상기 제2 버스바를 각각 전기적으로 접속하는 복수의 와이어와, 상기 반도체 칩과 상기 베드부와 상기 제1 버스바와 상기 제2 버스바와 상기 정류 버스바, 및 상기 와이어를 밀봉하는 수지 밀봉체를 구비한다.
본 발명의 실시예들에 따른 반도체 장치는 수지 밀봉체 성형시 와이어 변형이나 손상이 방지될 수 있다.
도 1a 및 도 1b는 본 발명에 따른 반도체 장치의 제1 실시 형태의 구조를 나타내는 종단면도이다.
도 2는 제1 실시 형태의 반도체 장치에 이용되는 프레임의 형상을 나타내는 평면도이다.
도 3은 제1 실시 형태의 반도체 장치의 프레임에 있어서, 제3 버스바의 다른 형상을 나타내는 부분 평면도이다.
도 4는 제1 실시 형태의 반도체 장치의 프레임에 있어서, 제4 버스바의 다른 형상을 나타내는 부분 평면도이다.
도 5는 제1 실시 형태의 반도체 장치에 있어서, 반도체 칩을 탑재하여 와이어 본딩을 행한 상태를 나타내는 부분 평면도이다.
도 6은 제2 실시 형태의 반도체 장치에 있어서, 반도체 칩을 탑재하여 와이어 본딩을 행한 상태를 나타내는 부분 평면도이다.
도 7은 제3 실시 형태의 반도체 장치에 있어서, 반도체 칩을 탑재하여 와이어 본딩을 행한 상태를 나타내는 부분 평면도이다.
이하, 본 발명을 실시하기 위한 형태에 대하여 설명한다. 또, 이하의 기재에서는 실시 형태를 도면에 기초하여 설명하지만, 상기 도면은 도해를 위하여 제공되는 것이고, 본 발명은 상기 도면에 한정되는 것이 아니다.
도 1a 및 도 1b는 본 발명에 따른 반도체 장치의 제1 실시 형태를 나타내는 종단면도이고, 도 2는 제1 실시 형태의 반도체 장치에 이용되는 프레임(리드 프레임)의 형상을 나타내는 평면도이다. 또, 제1 실시 형태의 반도체 장치로서, QFP를 예로 들어 설명하지만, 본 발명의 반도체 장치는 QFP에 한정되는 것이 아니다.
제1 실시 형태의 반도체 장치(QFP)(10)는, 이하에 나타내는 형상을 갖는 프레임(리드 프레임)(1)과, 이 프레임(1)의 베드부(스테이지부)(11)에 탑재된 반도체 칩(2)과, 이 반도체 칩(2)의 전극(2a)과 프레임(1)의 각부(各部)를 전기적으로 접속하는 와이어(3), 및 프레임(1)의 각부와 반도체 칩(2) 및 와이어(3)를 밀봉하는 수지 밀봉체(4)를 각각 구비하고 있다.
프레임(1)은, 반도체 칩(2)의 주면(主面)보다 약간 큰 직사각형의 베드부(11)와, 이 베드부(11)의 4모퉁이에 각각 연결된 4개의 걸림핀(12)과, 베드부(11)의 4변의 외주에 슬릿(5)을 개재하여 각각 인접하여 설치된 제1 버스바(13)와, 베드부(11)의 4변에 있어서, 제1 버스바(13)의 외측에 배치된 복수개의 리드(14)(리드군)와, 베드부(11)의 적어도 1변(예를 들어, 3변)에 있어서, 상기 리드군과 제1 버스바(13) 사이에 배치된 제2 버스바(15)를 각각 갖고 있다. 또, 이 프레임(1)은, 베드부(11) 주위의 제2 버스바(15)가 배치되어 있지 않은 영역에, 정류 버스바를 갖고 있다. 정류 버스바는, 성형 공정에서의 밀봉용 수지의 흐름을 조절하는 기능을 갖는 버스바이고, 후술하는 제3 버스바(16)와 제4 버스바(17)가 포함된다.
정류 버스바인 제3 버스바(16)와 제4 버스바(17)는, 제2 버스바(15)가 배치되어 있지 않은 영역의 폭(길이)이 0.8mm 이상일 때, 그 영역에 배치할 수 있다. 즉, 베드부(11)의 주위의 같은 변 쪽에 2개 이상의 제2 버스바(15)가 배치되어 있는 경우에도, 제2 버스바(15) 사이에 0.8mm 이상의 틈이 있는 경우에는, 그 틈 영역에 제3 버스바(16) 또는 제4 버스바(17)를 배치할 수 있다.
도 2에 나타나는 걸림핀(12)은, 반도체 칩(2)의 탑재부인 베드부(11)를 매달아 올려 지지하는 부재이다. 걸림핀(12)에는 근방(近傍)의 리드가 결합되어, 걸림핀(12)과 연결된 제1 버스바(13)에 전위가 공급되도록 되어 있다. 또, 근방의 리드와의 결합부는 도시를 생략한다.
복수개의 리드(14)로 이루어지는 리드군은, 수지 밀봉체(4)의 측주부(側周部)로부터 돌출하여 배치된다. 이들 리드(14)는, 수지 밀봉체(4)에 매몰된 인너 리드부(141)와, 수지 밀봉체(4)로부터 노출되어 외부에의 접속 단자로서 기능하는 아우터 리드부(142)로 구성된다.
제1 버스바(13)는, 예를 들어 베드부(11)와 같은 높이에 배치되어 있고, 양단이 각각 걸림핀(12)에 연결되어 있다. 걸림핀(12)에는, 근방의 리드가 결합되어 있기 때문에, 그 리드를 개재하여 제1 버스바(13)에 전위가 공급된다. 제1 버스바(13)에는 그랜드 전위가 공급되는 것이 바람직하다. 또, 제1 버스바(13)는, 베드부(11)의 4변에 각각 배치되어 있는 것이 바람직하지만, 적어도 1변에 배치되어 있으면 된다.
제1 버스바(13)와 베드부(11)를 이격하는 슬릿(5)은, 베드부(11)에 반도체 칩(2)을 접합하는 접착제(다이본딩재)(6)의 유동에 따른 와이어(3)의 접합 불량을 방지하는 기능을 한다. 즉, 제1 버스바(13)와 베드부(11) 사이에 슬릿(5)이 형성되어 있기 때문에, 접착제(6)가 베드부(11)의 외측에 유출되어도, 제1 버스바(13)에 부착하지 않는다. 따라서, 접착제(6)의 부착에 기인하는 제1 버스바(13)에의 와이어 본딩의 불량이 방지된다. 또, 수지끼리의 달라붙음(이하의 수지층의 접합성)이 좋아지기 때문에, 제1 버스바(13)에 대한 수지의 밀착성이 향상되고, 수지 밀봉체(4)가 박리하기 어렵게 된다.
슬릿(5)의 길이 방향(베드부(11)의 외주에 따른 방향)의 중앙부에는, 베드부(11)와 제1 버스바(13)를 연결하는 타이바(5a)가 설치되어 있다. 이 타이바(5a)는, 제1 버스바(13)에 와이어(3)를 접속할 때의, 제1 버스바(13)의 움직임을 억제하는 기능을 한다. 그 때문에, 제1 버스바(13)의 어긋남이나 꼬임이 방지되고, 와이어(3)의 접속 불량이 방지된다.
제2 버스바(15)는, 베드부(11)의 같은 변 쪽에 배치된 리드(14)군과 제1 버스바(13) 사이에 배치되고, 단부가 상기 리드(14)군 중 적어도 1개에 결합(예를 들어, 양단부가 걸림핀(12)에 인접하는 리드(14)와 중앙부에 배치된 리드(14)에 각각 결합)되어 있다. 제2 버스바(15)에는 전원 전위를 공급하는 것이 바람직하다.
제2 버스바(15)는, 도 1a에 나타나는 바와 같이, 리드(14)와 같은 높이에 배치하여도 좋고, 도 1b에 나타나는 바와 같이, 리드(14)보다도 낮은 위치에 배치하여도 좋다, 즉, 제2 버스바(15)의 높이는 리드(14)와 베드부(11)의 중간 높이에서 적절하게 조정할 수 있다. 특히, 제2 버스바(15)를 리드(14)보다도 낮게 배치한 구조에서는, 리드(14)에 접속된 와이어(3)(제1 본딩 와이어(31))에 늘어짐이 발생한 경우에도, 그 와이어(3)가 제2 버스바(15)와 접촉하기 어려운 이점이 있다.
제2 버스바(15)는, 베드부(11) 주위의 적어도 1변에 배치할 수 있고, 같은 변 쪽에는 1개 또는 2개 이상의 제2 버스바(15)를 배치할 수 있다. 또, 2개의 제2 버스바(15)를, 베드부(11)의 같은 변 쪽에 복수의 리드(14b)를 사이에 끼워 배치할 수 있다. 그리고, 이와 같은 배치에서는, 제2 버스바(15) 사이에 끼워진 리드(14b) 중 적어도 1개의 그랜드 전위를 접속하는 것이 바람직하다. 이와 같이, 전원 전위가 공급되는 2개의 제2 버스바(15) 사이에 그랜드 전위의 리드(14b)를 배치하는 것으로, 제2 버스바(15)의 인덕턴스를 저감할 수 있다.
또, 2개의 제2 버스바(15) 사이에 복수개(예를 들어 3개)의 리드(14b)가 끼워 넣어진 리드 배치에서는, 사이에 배치된 복수개의 리드(14b) 중 적어도 제2 버스바(15)에 인접하는 리드를 그랜드 전위로 하는 것으로, 제2 버스바(15)의 인덕턴스를 저감할 수 있다.
제1 실시 형태에 있어서, 정류 버스바의 하나인 제3 버스바(16)는, 제2 버스바(15)가 배치되어 있지 않은 베드부(11)의 변 전체에, 예를 들어, 제2 버스바(15)와 같은 높이에 배치되어 있고, 양단이 변 영역의 양단부에 배치된 2개의 리드(14)에 각각 결합되어 있다. 제3 버스바(16)는, 제2 버스바(15)와 같이, 리드(14)와 같은 높이에 배치하여도 좋고, 리드(14)보다도 낮은 위치에 배치하여도 좋다. 특히, 제3 버스바(16)를 리드(14)보다도 낮게 배치한 구조에서는, 리드(14)에 접속된 와이어(3)(제1 본딩 와이어(31))에 늘어짐이 발생한 경우에도, 그 와이어(3)가 제3 버스바(16)에 접촉하기 어려운 이점이 있다.
이 제3 버스바(16)는, 제2 버스바(15)의 더미로서, 성형 공정에서의 밀봉용 수지의 흐름을 조절하기 위해 배치되는 버스바이다. 그 때문에, 제3 버스바(16)에는 후술하는 와이어 본딩이 이루어지지 않고, 전위가 공급되지 않는다.
제2 버스바(15)가 배치되어 있지 않은 베드부(11)의 변 전체에 배치되는 제3 버스바(16)는, 도 3에 나타나는 바와 같이, 양단이 걸림핀(12)에 연결되어, 걸림핀(12)을 지지체로 하여 형성된 것이어도 좋다.
이와 같은 제3 버스바(16)를 배치하는 것에 의해, 수지 밀봉체(4)의 성형 공정에서의 밀봉용 수지의 흐름이 조절되기 때문에, 와이어(3)의 변형이나 손상이 방지된다. 즉, 제2 버스바(15)가 배치되어 있지 않은 영역에 제3 버스바(16)를 배치하는 것에 의해, 베드부(11) 주위의 프레임(1)의 패턴(형상)이 균등화되기 때문에, 성형 공정에서의 밀봉용 수지의 흐림이 베드부(11)의 주위의 각부(各部)에서 균등하게 되도록 조절된다. 그 때문에, 와이어(3)가 수지 유동의 불균일 등에 의해 변형이나 손상을 받는 것이 없어진다.
제4 버스바(17)는, 제1 버스바(13)를 예를 들어 같은 높이에 리드(14) 쪽(외주측)에 연장하여 형성되고, 제2 버스바(15)가 배치되어 있지 않은 영역에 배치되어 있다. 이 제4 버스바(17)는, 제2 버스바(15)가 배치되어 있지 않은 영역이 베드부(11)의 변의 일부인 경우에, 배치할 수 있을 뿐만 아니라, 베드부(11)의 변 전체가 제2 버스바(15)가 배치되어 있지 않은 영역인 경우에도, 그 변 전체 영역에 제4 버스바(17)를 배치할 수 있다. 또, 도 4에 나타나는 바와 같이, 베드부(11)의 주위의 같은 변 쪽에 2개의 제2 버스바(15)가 배치되어 있는 경우에도, 제2 버스바(15) 사이에 소정의 크기(0.8mm) 이상의 틈이 있는 경우에는, 그 틈 영역에 제4 버스바(17)를 배치할 수 있다. 이 제4 버스바(17)도 제2 버스바(15)의 더미로서, 성형 공정에서의 밀봉용 수지의 흐름을 조절하기 위해 배치되는 버스바이고, 제4 버스바(17)에는 와이어의 접속은 이루어지지 않는다.
이와 같은 제4 버스바(17)를 배치하는 것에 의해, 수지 밀봉체(4)의 성형 공정에서의 밀봉용 수지의 흐름이 조절되기 때문에, 와이어(3)의 변형이나 손상이 방지된다. 즉, 제2 버스바(15)가 배치되어 있지 않은 영역에 제4 버스바(17)를 배치하는 것에 의해, 베드부(11)의 주위의 프레임(1)의 패턴(형상)이 균등화되기 때문에, 성형 공정에서의 밀봉용 수지의 흐름이 베드부(11)의 주위의 각부에서 균등하게 되도록 조절된다. 그 때문에, 와이어(3)가 수지 유동의 불균일 등에 의해 변형이나 손상을 받는 것이 없어진다.
제1 실시 형태의 반도체 장치(10)에 있어서는, 이와 같은 형상 및 구조를 갖는 프레임(1)의 베드부(11)에, 복수의 전극(패드)(2a)을 갖는 반도체 칩(2)이 탑재되어 있다. 이 반도체 칩(2)은 프레임(1)의 베드부(11)에 다이본딩재 등의 접착제(6)에 의해 접착되어 있다. 또, 2개의 반도체 칩(2)(예를 들어, 연산처리기능을 갖는 반도체 칩과 메모리 기능을 갖는 반도체 칩)을, 2단으로 중첩시켜 탑재해도 좋다. 또, 2개 이상의 반도체 칩(2)을 베드부(11)에 나란하게 배치할 수도 있다.
도 5에 나타나는 바와 같이, 반도체 칩(2)의 다수의 전극(2a) 중 소정의 전극과 프레임(1)의 복수개의 리드(14)는, 각각 제1 본딩 와이어(31)에 의해 전기적으로 접속되어 있다. 또, 반도체 칩(2)의 그랜드용 전극(2a)의 일부는, 그랜드 전위가 공급되는 제1 버스바(13)에 각각 제2 본딩 와이어(32)를 개재하여 전기적으로 접속되어 있고, 전원용의 전극(2a)의 일부는, 전원 전위가 공급되는 제2 버스바(15)에 각각 제3 본딩 와이어(33)를 개재하여 전기적으로 접속되어 있다. 이들 제1, 제2, 및 제3 본딩 와이어(31, 32, 33)로서는, 금선(金線)이나 기타 도전성 금속선이 사용된다.
프레임(1)의 각부와 반도체 칩(2), 및 상기 제1, 제2, 및 제3 본딩 와이어(31, 32, 33)는, 수지 밀봉체(4)에 의해 밀봉되어 있다. 수지 밀봉체(4)는, 열경화성의 에폭시 수지 등으로 구성되어 있다.
다음으로, 이와 같이 구성되는 제1 실시 형태의 반도체 장치(QFP)(10)를 제조하는 방법에 대하여 설명한다. 우선, 도 2에 나타나는 형상을 갖는 프레임(1)을 준비한다. 이 프레임(1)은, 직사각형의 베드부(11)와, 이 베드부(11)의 4모퉁이에 각각 연결된 4개의 걸림핀(12)과, 베드부(11)의 4변의 외주에 슬릿(5)을 개재하여 각각 인접하여 설치된 제1 버스바(13)와, 베드부(11)의 4변에 있어서, 제1 버스바(13) 주위에 배치된 복수개의 리드(14)(리드군)와, 베드부(11)의 3변에 있어서, 리드(14)군과 제1 버스바(13) 사이에 배치된 제2 버스바(15)와, 베드부(11) 주위의 제2 버스바(15)가 배치되어 있지 않은 변 전체에 배치된 제3 버스바(16)와, 제2 버스바(15)가 변 전체의 일부에 배치된 변에 있어서, 제2 버스바(15)가 배치되어 있지 않은 영역에 배치된 제4 버스바(17)를 각각 갖고 있다.
또, 주면(반도체 소자 형성면)에 복수의 전극(2a)이 형성된 반도체 칩(2)을 준비한다.
이어서, 프레임(1)의 베드부(11)에 반도체 칩(2)을 다이본딩재 등의 접착제(6)를 개재하여 접착한다.
이어서, 와이어 본딩을 행한다. 즉, 반도체 칩(2)의 복수의 전극(2a)과 복수의 리드(14)(인너 리드부(141))를, 각각 제1 본딩 와이어(31)에 의해 접속한다. 또, 반도체 칩(2)의 소정의 그랜드용 전극(2a)을, 그랜드 전위가 공급되는 제1 버스바(13)에 제2 본딩 와이어(32)에 의해 접속하고, 소정의 전원용 전극(2a)을 전원 전위가 공급되는 제2 버스바(15)에 제3 본딩 와이어(33)에 의해 접속한다.
다음으로, 반도체 칩(2)과, 전극(2a)과 리드(14)나 제1 버스바(13), 제2 버스바(15)와의 와이어 본딩부를, 열경화성 에폭시 수지 등을 금형을 이용하여 몰드하는 등의 방법에 의해 밀봉하고, 수지 밀봉체(4)를 형성한다. 마지막으로, 수지 밀봉체(4)의 외주면으로부터 돌출한 리드(14)를, 절단하여 걸윙 형상으로 형성하고, 제조 공정을 종료한다.
이와 같이 구성되는 제1 실시 형태의 반도체 장치(QFP)(10)에 있어서는, 반도체 칩(2)이 탑재된 베드부(11)와 외주부에 배치된 리드(14)군 사이에, 제1 버스바(13)와 제2 버스바(15)가 각각 배치되는 것과 함께, 베드부(11) 주위의 제2 버스바(15)가 배치되어 있지 않은 영역에, 성형 공정에서의 밀봉용 수지의 흐름을 조절하는 정류 버스바인 제3 버스바(16)와 제4 버스바(17)가 배치되어 있기 때문에, 수지 밀봉체(4)를 성형할 때의 와이어(3)의 변형이나 손상을 방지할 수 있고, 와이어끼리의 간섭을 억제할 수 있다.
구체적으로는, 수지 밀봉체(4)를 성형(몰드)할 때의 와이어 흐름율(와이어 길이 3mm)을 비교하면, 정류 버스바가 없는 프레임을 갖는 반도체 장치의 와이어 흐름율이 6.5%인 것에 대하여, 프레임에 정류 버스바(제3 버스바(16)와 제4 버스바(17))가 배치된 제1 실시 형태의 반도체 장치의 와이어 흐름율은 3.4%였다. 정류 버스바를 배치하는 것에 의해, 수지 밀봉체의 성형 공정에서의 와이어 변형(흐름)이 큰 폭으로 억제되고, 와이어(3) 변형이나 손상이 억제되는 것이 확인되었다.
또, 제1 실시 형태의 반도체 장치(QFP)(10)에 있어서는, 제1 버스바(13)와 제2 버스바(15)에, 반도체 칩(2)의 복수의 전극(2a)이 와이어(3)(제2 본딩 와이어(32) 및 제3 본딩 와이어(33))에 의해 각각 접속되어 있고, 제1 및 제2 버스바(13, 15)에 다수의 와이어(3)를 본딩할 수 있기 때문에, 외부 단자인 리드(14)의 본수(本數)를 증가시키지 않고, 반도체 칩(2)의 전극 수의 증대에 대응하여 충분한 전위를 공급할 수 있다. 따라서, 장치 사이즈를 소형으로 억제할 수 있다.
또, 제1 실시 형태에서는, 제3 버스바(16)와 제4 버스바(17)의 양쪽을 구비하고 있는 예에 대하여 기재하였지만, 제3 버스바(16)와 제4 버스바(17)의 어느 한 쪽을 배치하는 것만으로도, 충분히 효과를 올릴 수 있다. 또, 제3 버스바(17)는 제2 버스바(15)가 배치되어 있지 않은 베드부(11)의 변 전체에 배치할 수 있을 뿐만 아니라, 변의 일부에 배치할 수도 있다. 제3 버스바(17)를, 베드부(11)의 변의 일부에 배치한 실시 형태를, 도 6 및 도 7에 나타낸다.
도 6 및 도 7에 나타나는 제2 및 제3 실시 형태에 있어서는, 모두 프레임(1)의 제2 버스바(15)가 베드부(11)의 변의 일부에 배치되어 있고, 제2 버스바(15)가 배치되어 있지 않은 변의 일부의 영역에, 제3 버스바(16)가 배치되어 있다. 그리고, 도 6에 나타나는 제2 실시 형태의 반도체 장치에서는, 제3 버스바(16)의 양단이, 제2 버스바(15)가 배치되어 있지 않은 영역에 배치된 2개의 리드(14)에 각각 결합되어 있다. 또, 도 7에 나타나는 제3 실시 형태의 반도체 장치에서는, 제3 버스바(16)의 한 쪽의 단부만이 제2 버스바(15)가 배치되어 있지 않은 영역에 배치된 1개의 리드(14)에 결합되어 있고, 또 한 쪽의 단부는 리드(14) 또는 걸림핀(12)에 결합되는 것이 아니고, 폐색(閉塞)되어 있다. 제3 버스바(16)에는, 와이어 본딩이 이루어지지 않기 때문에, 한 쪽 단부만이 리드(14)에 연결?지지된 구조라도, 강도적인 문제가 발생하지 않는다. 또, 도 6 및 도 7에 있어서, 도 5와 동일 부분에는 동일 부호를 붙여서 설명을 생략한다.
제2 및 제3 실시 형태의 반도체 장치에 있어서도, 수지 밀봉체를 성형할 때의 와이어의 변형이나 손상을 방지할 수가 있고, 와이어끼리의 간섭을 억제할 수 있다.
이상의 실시 형태에서 설명된 구성, 형상, 크기 및 배치 관계에 대하여는, 개략적으로 나타낸 것에 지나지 않으며, 또 각 구성의 조성(재질) 등에 대하여는 예시에 지나지 않는다. 따라서, 본 발명은 이상의 실시 형태에 한정되지 않고, 특허청구범위에 나타나는 기술적 사상의 범위를 일탈하지 않는 한, 다양한 형태로 변경할 수 있다.

Claims (20)

  1. 복수의 전극을 갖는 반도체 칩과,
    상기 반도체 칩을 탑재하는 베드부와,
    상기 베드부 주위에 배치된 복수의 리드와,
    상기 베드부에 연결된 걸림핀과,
    외부 단자와 접속된 제1 버스바와,
    단부가 상기 리드의 적어도 1개에 연결되고, 상기 리드와 상기 제1 버스바 사이에 배치된 제2 버스바와,
    상기 베드부 주위의 상기 제2 버스바가 배치되어 있지 않은 영역에 배치되고, 수지 밀봉체의 성형 공정에서의 밀봉용 수지의 흐름을 조절하는 기능을 갖는 정류 버스바와,
    상기 반도체 칩의 복수의 전극과, 상기 복수의 리드, 상기 제1 버스바 및 상기 제2 버스바를 각각 전기적으로 접속하는 복수의 와이어와,
    상기 반도체 칩과 상기 베드부와 상기 제1 버스바와 상기 제2 버스바와 상기 정류 버스바, 및 상기 와이어를 밀봉하는 수지 밀봉체를 구비하는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 제1 버스바는 상기 걸림핀에 연결되고, 상기 걸림핀이 상기 복수의 리드의 1개를 개재하여 상기 외부 단자와 접속되어 있는 것을 특징으로 하는 반도체 장치.
  3. 제 1 항에 있어서,
    상기 제1 버스바에 그랜드 전위가 공급되는 것을 특징으로 하는 반도체 장치.
  4. 제 1 항에 있어서,
    상기 제1 버스바는 상기 베드부의 4변에 각각 배치되어 있는 것을 특징으로 하는 반도체 장치.
  5. 제 1 항에 있어서,
    상기 제1 버스바와 상기 베드부 사이에 슬릿이 형성되고, 상기 제1 버스바와 상기 베드부는 이격되어 있는 것을 특징으로 하는 반도체 장치.
  6. 제 5 항에 있어서,
    상기 슬릿에 있어서, 상기 베드부의 외주에 따른 길이 방향의 중앙부에, 상기 제1 버스바와 상기 베드부를 연결하는 타이바가 설치되어 있는 것을 특징으로 하는 반도체 장치.
  7. 제 1 항에 있어서,
    상기 리드는, 수지 밀봉체에 매몰된 인너 리드부와, 수지 밀봉체로부터 노출되어 외부에의 접속 단자로서 기능하는 아우터 리드부를 포함하고,
    상기 제2 버스바는, 상기 인너 리드부와 같은 높이에 배치되어 있거나, 또는 상기 인너 리드부보다도 낮은 위치에 배치되어 있는 것을 특징으로 하는 반도체 장치.
  8. 제 1 항에 있어서,
    상기 제2 버스바에 전원 전위가 공급되는 것을 특징으로 하는 반도체 장치.
  9. 제 1 항에 있어서,
    상기 베드부 주위에 2개 이상의 상기 제2 버스바가 배치되는 것과 함께, 이들 제2 버스바 사이에 1개 또는 복수개의 상기 리드가 배치되어 있고, 이 리드 중 적어도 1개가 그랜드 전위에 유지되는 것을 특징으로 하는 반도체 장치.
  10. 제 1 항에 있어서,
    상기 제2 버스바가 배치되어 있지 않은 영역이고, 상기 정류 버스바가 배치된 영역은, 0.8mm 이상의 폭을 갖는 것을 특징으로 하는 반도체 장치.
  11. 제 1 항에 있어서,
    상기 정류 버스바는 적어도 한 쪽의 단부가 상기 리드 또는 상기 걸림핀에 연결된 제3 버스바인 것을 특징으로 하는 반도체 장치.
  12. 제 1 항에 있어서,
    상기 정류 버스바는, 상기 제1 버스바의 일부의 폭을 상기 리드가 배치된 외주 방향으로 연장하여 이루어지는 제4 버스바인 것을 특징으로 하는 반도체 장치.
  13. 제 1 항에 있어서,
    상기 정류 버스바로서, 적어도 한 쪽의 단부가 상기 리드 또는 상기 걸림핀에 연결된 제3 버스바와, 상기 제1 버스바의 일부의 폭을 상기 리드가 배치된 외주 방향으로 연장하여 이루어지는 제4 버스바를 각각 갖는 것을 특징으로 하는 반도체 장치.
  14. 제 11 항 또는 제 13 항에 있어서,
    상기 리드는, 수지 밀봉체에 매몰된 인너 리드부와, 수지 밀봉체로부터 노출되어 외부에의 접속 단자로서 기능하는 아우터 리드부를 포함하고,
    상기 제3 버스바는, 상기 인너 리드부와 같은 높이에 배치되어 있거나, 또는 상기 인너 리드부보다도 낮은 위치에 배치되어 있는 것을 특징으로 하는 반도체 장치.
  15. 제 11 항 또는 제 13 항에 있어서,
    상기 제3 버스바는, 상기 제2 버스바가 배치되어 있지 않은 상기 베드부의 변 전체에 배치되고, 양단이 변 영역의 양단부에 배치된 2개의 리드에 각각 결합되어 있는 것을 특징으로 하는 반도체 장치.
  16. 제 11 항 또는 제 13 항에 있어서,
    상기 제3 버스바는, 상기 제2 버스바가 배치되어 있지 않은 상기 베드부의 변 전체의 영역에 배치되고, 양단이 상기 걸림핀에 연결되어 있는 것을 특징으로 하는 반도체 장치.
  17. 제 11 항 또는 제 13 항에 있어서,
    상기 제3 버스바의 한 쪽의 단부는 상기 리드에 결합되고, 또 한 쪽의 단부는 폐색되어 있는 것을 특징으로 하는 반도체 장치.
  18. 제 12 항 또는 제 13 항에 있어서,
    상기 제4 버스바는, 제2 버스바가 배치되어 있지 않은 상기 베드부의 변 전체의 영역에 배치되어 있는 것을 특징으로 하는 반도체 장치.
  19. 제 1 항에 있어서,
    2개의 상기 반도체 칩이 2단으로 중첩하여 탑재되어 있는 것을 특징으로 하는 반도체 장치.
  20. 제 1 항에 있어서,
    상기 수지 밀봉체는, 열경화성 수지로 구성되는 것을 특징으로 하는 반도체 장치.
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