TWI621221B - 半導體封裝件及導線架 - Google Patents

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江文榮
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Abstract

一種半導體封裝件，係包括承載部、位於該承載部周圍複數導電部、電源條與接地條、設於該承載部上並藉由複數銲線電性連接該些導電部、電源條及接地條之半導體元件、以及包覆該半導體元件與銲線之封裝膠體，且該接地條係沿該電源條向外延伸並相互配置，以於使用時，能降低該電源條之電感、電阻值。

Description

半導體封裝件及導線架
本發明係有關一種半導體封裝件，尤指一種包含導線架且能降低其電源條之電感與電阻值的半導體封裝件及導線架。
隨著電子產業的蓬勃發展，許多高階電子產品都逐漸朝往輕、薄、短、小等高集積度方向發展，半導體封裝結構也發展出許多種不同的封裝模組，例如，四方扁平式封裝件(quad flat package，QFP)。目前四方扁平式封裝件係應用於大規模或超大型積體電路，其導線架上之引腳間距小、引腳細，故可設置多條電源線、訊號線及接地線。
傳統QFP係無法滿足高速、高頻元件的應用需求，故若需應用高速、高頻元件時，則需增加電源腳(Power Pins)與接地腳(Ground Pins)，因而需將部分信號導腳改為電源腳與接地腳。如第1A及1A’圖所示，習知半導體封裝件1係包括：一導線架10、一半導體晶片11及封裝膠體12。該導線架10具有一置晶墊100、位於該置晶墊100周圍之複數信號導腳101、複數電源腳102及接地腳103，且該半 導體晶片11設於該置晶墊100上，並藉由複數銲線110電性連接該些信號導腳101、電源腳102及接地腳103，而該封裝膠體12係形成於該導線架10上以包覆該半導體晶片11與該些銲線110。
然而，現今半導體晶圓之製程突飛猛進，可將許多電路整合至同一顆半導體晶片11中，故該半導體封裝件1所需之信號導腳101愈來愈多，但由於該電源腳102與接地腳103占據該信號導腳101之空間，致使該信號導腳101之數量減少，而將限制該半導體晶片11之I/O數，亦即限制該半導體晶片11之功能提升。
再者，若增加該半導體晶片11之I/O數時，所需之電源腳102與接地腳103之數量亦需增加以提供穩定之電流，但該信號導腳101之數量需配合該半導體晶片11之I/O數，勢必會限制該電源腳102與接地腳103之數量，而使該電源腳102與接地腳103之數量無法達到所需數量，進而影響該半導體封裝件1之電性功能。
因此，業界遂發展出另一種QFP態樣，如第1B、1B’及1B”圖所示之半導體封裝件1’及導線架10’，係於該導線架10’上設計環繞該置晶墊100之接地墊(Extend pad,E-PAD)103’取代接地腳，且以電源條(Power Bus Bar)104取代電源腳，以避免占據該信號導腳101之空間，藉以增加該信號導腳101之數量及減少電源接腳之數量，而該接地墊103’係提供接地功能，且相對該置晶墊100之高度位置，該電源條104之高度位置係高於該接地墊103’之高度 位置。一般於具E-PAD之QFP、薄型QFP(Low rofile QFP,LQFP)或極薄QFP(thin quad flat package,TQFP)中，係會採用電源條104之設計。
惟，於習知半導體封裝件1’中，該電源條104之數量雖少於第1A’圖所示之電源腳102之數量，但該電源條104之體積大於第1A’圖所示之電源腳102之體積，且該接地墊103’之體積大於第1A’圖所示之接地腳103之體積，致使該電源條104之電感、電阻值仍無法降低，因而對於高速應用的電子產品而言，其電壓、電阻不易降低，故該電子產品仍會產生許多雜訊，因而影響電氣效能。
再者，於習知半導體封裝件1’中，該半導體晶片11、該電源條104與該接地墊103’產生較長之電路回流路徑，故無法有效降低QFP之電感效應。
因此，如何克服上述習知技術的種種問題，實已成目前亟欲解決的課題。
鑒於上述習知技術之缺失，本發明提供一種半導體封裝件，係包括；承載部；複數導電部，係位於該承載部周圍；電源條，係位於該承載部周圍；接地條，係位於該承載部周圍，且該接地條係沿該電源條向外延伸並相互配置；半導體元件，係設於該承載部上，並藉由複數銲線電性連接該些導電部、電源條及接地條；以及封裝膠體，係包覆該半導體元件與銲線。
前述之半導體封裝件中，該些接地條係為共同接地。 例如，復包括位於該承載部周圍之接地環墊，係與該些接地條相電性連接，以形成該共同接地。再者，相對該承載部之高度位置，該接地環墊之高度位置係低於或齊平該接地條(或該電源條)之高度位置，且該電源條之高度位置係高於或齊平該接地條之高度位置。
前述之半導體封裝件中，該些銲線電性連接該半導體元件與電源條及接地條，使該接地條屏蔽該電源條。
前述之半導體封裝件中，該承載部係外露於該封裝膠體。
本發明復提供一種導線架，係包括：承載部；複數導腳，係位於該承載部周圍；電源條，係位於該承載部周圍；以及接地條，係位於該承載部周圍，且該接地條係沿該電源條向外延伸並相互配置，又相對該承載部之高度位置，該電源條之高度位置與該接地條之高度位置齊平。
前述之導線架中，復包括位於該承載部周圍之接地環墊，且相對該承載部之高度位置，該接地環墊之高度位置係低於或齊平該接地條之高度位置或該電源條之高度位置。
前述之半導體封裝件及導線架中，該接地條與該電源條係相鄰配置。
前述之半導體封裝件及導線架中，該承載部係具有至少三側邊，且該電源條係位於該承載部之至少一側邊。
前述之半導體封裝件及導線架中，該電源條具有一轉接部、及分別彎折延伸於該轉接部兩端之兩連接部。
前述之半導體封裝件及導線架中，該電源條與該接地條係具有複數條。
另外，前述之半導體封裝件及導線架中，該承載部之高度位置係低於、高於或齊平該導電部之高度位置。
由上可知，本發明之半導體封裝件及導線架，係藉由該接地結構為條狀(bar)之設計，使該接地條與該電源條為向外延伸並相互配置，以減少電源條之電路回流路徑，且降低該電源條上的電感、電阻，及減少電源條的數量，因而改善封裝件之電氣特性。
1,1’,2,2’,3‧‧‧半導體封裝件
10,10’,20,30‧‧‧導線架
100‧‧‧置晶墊
101‧‧‧信號導腳
102‧‧‧電源腳
103‧‧‧接地腳
103’‧‧‧接地墊
104,23,23’‧‧‧電源條
11‧‧‧半導體晶片
110,210‧‧‧銲線
12,22‧‧‧封裝膠體
200,200’‧‧‧承載部
200a‧‧‧側邊
201‧‧‧導電部
201a‧‧‧內導腳
201b‧‧‧外導腳
21‧‧‧半導體元件
23b‧‧‧第一連接部
23a‧‧‧第一轉接部
24,24’‧‧‧接地條
24b‧‧‧第二連接部
24a‧‧‧第二轉接部
34‧‧‧接地環墊
h‧‧‧高度差
第1A圖係顯示習知半導體封裝件之剖面示意圖；第1A’圖係顯示第1A圖之導線架之上視示意圖；第1B圖係顯示習知半導體封裝件之剖面示意圖；第1B’圖係顯示第1B圖之導線架之上視示意圖，且第1B’圖之B-B剖線係顯示第1B圖之導線架；第1B”圖係顯示第1B圖之半導體封裝件之局部立體示意圖；第2A及2A’圖係顯示本發明之半導體封裝件之不同實施例之剖面示意圖；第2B圖係顯示第2A圖之半導體封裝件之局部立體示意圖；第2C圖係顯示第2A圖之導線架之局部上視示意圖；第3A圖係顯示本發明之半導體封裝件之另一實施例之剖面示意圖； 第3A’圖係顯示第3A圖之導線架之上視示意圖，且第3A’圖之A-A剖線係顯示第3A圖之導線架；以及第3B圖係顯示第3A圖之半導體封裝件之局部立體示意圖。
以下係藉由特定的具體實例說明本發明之實施方式，熟悉此技藝之人士可由本說明書所揭示之內容輕易地瞭解本發明之其他優點與功效。本發明亦可藉由其他不同的具體實例加以施行或應用，本說明書中的各項細節亦可基於不同觀點與應用，在不悖離本發明之精神下進行各種修飾與變更。
須知，本說明書所附圖式所繪示之結構、比例、大小等，均僅用以配合說明書所揭示之內容，以供熟悉此技藝之人士之瞭解與閱讀，並非用以限定本創作可實施之限定條件，故不具技術上之實質意義，任何結構之修飾、比例關係之改變或大小之調整，在不影響本創作所能產生之功效及所能達成之目的下，均應仍落在本創作所揭示之技術內容得能涵蓋之範圍內。同時，本說明書中所引用之如「一」及「上」等之用語，亦僅為便於敘述之明瞭，而非用以限定本創作可實施之範圍，其相對關係之改變或調整，在無實質變更技術內容下，當亦視為本創作可實施之範疇。
如第2A至2C圖所示，本發明之半導體封裝件2係包括：一導線架20、一半導體元件21以及封裝膠體22。
所述之導線架20係具有一承載部200、位於該承載部 200周圍之複數導電部201(即導腳)、電源條23及接地條24，且該接地條24係沿該電源條23向外延伸並相互配置。其中，所述之電源條23與接地條24可為複數條。
再者，相對該承載部200之高度位置(即以該承載部200之位置為基準)，該電源條23之高度位置(即水平高度)與該接地條24之高度位置(即水平高度)齊平。
又，如第2A’圖所示之半導體封裝件2’，該承載部200’係外露於該封裝膠體22，且相對該承載部200’之高度位置，該電源條23之高度位置高於該接地條24之高度位置。
另外，該承載部200,200’之高度位置係低於、高於或齊平該導電部201之內導腳201a之高度位置。
所述之半導體元件21係設於該承載部200上，並藉由複數銲線210電性連接該些導電部201、電源條23及接地條24。
於本實施例中，由於該半導體元件21之各接點(圖略)係排成一列，故於第2A及2A’圖中，各該銲線210係連結於同一列之不同接點上，而非連接於同一接點上，特此述明。
所述之封裝膠體22係形成於該導線架20上以包覆該半導體元件21、內導腳201a與該些銲線210，且該導電部201之外導腳201b係向外伸出該封裝膠體22。
於本實施例中，該電源條23之寬度大於至少部分之該些導電部201的寬度，而該接地條24之寬度亦可大於至少部分之該些導電部201的寬度。於其它實施例中，該電源 條23之寬度亦可小於或等於至少部分之該些導電部201的寬度，而該接地條24之寬度亦可小於或等於至少部分之該些導電部201的寬度。
再者，較佳地，該接地條24與該電源條23係為向外延伸之相鄰配置，以增加該半導體元件21之I/O電路回流，且回流路徑長度縮減，故能有效降低該半導體封裝件2之電感效應。
又，藉由複數銲線210電性連接該半導體元件21與電源條23及接地條24，使該接地條24係屏蔽該電源條23，以避免該電源條23電性干擾該些導電部201之訊號。
另外，該些導電部201係為信號接腳，且該電源條23具有兩第一連接部23b與一第一轉接部23a，而該兩第一連接部23b分別彎折延伸於該第一轉接部23a兩端，以令該電源條23呈如馬蹄形、ㄇ字形等彎曲結構，該接地條24具有兩第二連接部24b與一第二轉接部24a，令該些銲線210打線結合至該第一轉接部23a與第二轉接部24a，而該第一連接部23b與第二連接部24b係結合至外部裝置(如電路板)。
本發明之半導體封裝件2及其導線架20中，藉由該接地條24取代習知接地墊之設計，且使該接地條24與該電源條23係為向外延伸之相互配置，以減少該電源條23之數量與該接地條24之體積，而降低該電源條23之電感、電阻值，故相較於習知技術，本發明對於高速應用的電子產品而言，能降低其電壓、電阻，使該電子產品之雜訊減 少，因而改善電氣效能。
另一方面，如第3A及3B圖所示，所述之電源條可依需求分成各式種類，例如不同之電壓或電流的電源。具體地，如第3A’圖所示，該承載部200具有四個側邊200a，且於該承載部200之相對二個側邊200a係配置複數條電源條23,23’與其相配置之接地條24,24’，並於該承載部200外圍設置接地環墊34，其與該些接地條24,24’相連接(或不直接連接而以銲線連接兩者，未圖示)，亦可以形成電性共同接地，其中，該兩組電源條23,23’係為不同之電壓或電流的電源。有關不同種類之電源條之配置並不限於上述方式，例如更多組電源、或位於該承載部200相鄰兩側邊200a等。
再者，所述之電源條23,23’之位置與接地條24,24’之位置亦可互換配置。
又，於該半導體封裝件3中，相對該承載部200之高度位置，該接地環墊34之高度位置(即水平高度)係低於該接地條24,24’(或電源條23,23’)之高度位置(即水平高度)，使其兩者產生高度差h，且該電源條23,23’之高度位置係齊平該接地條24,24’之高度位置。該接地環墊34之高度位置亦可齊平該接地條24,24’(或電源條23,23’)之高度位置。
另外，於本發明之半導體封裝件2,2’,3中，該承載部200,200’、電源條23,23’、接地條24,24’與導電部201之間的相對高度位置係可依需求作調整，並不限於上述。
本發明復提供一種導線架20,30，係包括：一承載部200,200’、位於該承載部200,200’周圍之複數導腳(如導電部201)、電源條23,23’以及接地條24,24’。
所述之承載部200,200’之高度位置係低於、高於或齊平該導電部201之內導腳201a之高度位置。
所述之接地條24,24’係沿該電源條23,23’向外延伸並相互配置，又相對該承載部200,200’之高度位置，該電源條23,23’之高度位置係高於或齊平該接地條24,24’之高度位置。
於一實施例中，該接地條24,24’與該電源條23,23’係為相鄰配置。
於一實施例中，該承載部200係具有至少三側邊200a，且該電源條23,23’係位於該承載部200之至少一側邊200a。
於一實施例中，該電源條24係具有一第一轉接部23a、及分別彎折延伸於該第一轉接部23a兩端之兩第一連接部23b。
於一實施例中，所述之導線架30復包括位於該承載部200周圍之接地環墊34，且相對該承載部200之高度位置，該接地環墊34之高度位置係低於或齊平該接地條24,24’之高度位置或該電源條23,23’之高度位置。
綜上所述，本發明之半導體封裝件及導線架，係藉由該接地條沿該電源條向外延伸並相互配置，以減少該電源條之電路回流路徑，且降低該電源條上的電感、電阻，及 減少電源條的數量，因而改善封裝件之電氣特性。
上述實施例僅例示性說明本發明之原理及其功效，而非用於限制本發明。任何熟習此項技藝之人士均可在不違背本發明之精神及範疇下，對上述實施例進行修飾與改變。因此，本發明之權利保護範圍，應如後述之申請專利範圍所列。

Claims (16)

  1. 一種半導體封裝件，係包括：承載部；複數導電部，係位於該承載部周圍；電源條，係位於該承載部周圍，具有第一轉接部與自該第一轉接部向外延伸之第一連接部；接地條，係位於該承載部周圍，具有第二轉接部與自該第二轉接部向外延伸之第二連接部，且該接地條係沿該電源條向外延伸並相鄰配置，其中，該第一連接部與第二連接部之間不具有該導電部；半導體元件，係設於該承載部上，並藉由複數銲線電性連接該些導電部、第一轉接部及第二轉接部；以及封裝膠體，係包覆該半導體元件與銲線。
  2. 如申請專利範圍第1項所述之半導體封裝件，其中，該些銲線電性連接該半導體元件與電源條及接地條，使該接地條屏蔽該電源條。
  3. 如申請專利範圍第1項所述之半導體封裝件，其中，該承載部係具有至少三側邊，且該電源條係位於該承載部之至少一側邊。
  4. 如申請專利範圍第1項所述之半導體封裝件，其中，該電源條具有一轉接部、及分別彎折延伸於該轉接部兩端之兩連接部。
  5. 如申請專利範圍第1項所述之半導體封裝件，其中， 該電源條與該接地條係具有複數條。
  6. 如申請專利範圍第5項所述之半導體封裝件，其中，該些接地條係為共同接地。
  7. 如申請專利範圍第6項所述之半導體封裝件，復包括位於該承載部周圍之接地環墊，係與該些接地條相電性連接，以形成該共同接地。
  8. 如申請專利範圍第7項所述之半導體封裝件，其中，相對該承載部之高度位置，該接地環墊之高度位置係低於或齊平該接地條之高度位置或該電源條之高度位置，且該電源條之高度位置係高於或齊平該接地條之高度位置。
  9. 如申請專利範圍第1項所述之半導體封裝件，其中，該承載部之高度位置係低於、高於或齊平該導電部之高度位置。
  10. 如申請專利範圍第1項所述之半導體封裝件，其中，該承載部係外露於該封裝膠體。
  11. 一種導線架，係包括：承載部；複數導電部，係位於該承載部周圍；電源條，係位於該承載部周圍，具有第一轉接部與自該第一轉接部向外延伸之第一連接部；以及接地條，係位於該承載部周圍，具有第二轉接部與自該第二轉接部向外延伸之第二連接部，且該接地條係沿該電源條向外延伸並相鄰配置，又相對該承載 部之高度位置，該電源條之高度位置係高於或齊平該接地條之高度位置，其中，該第一連接部與第二連接部之間不具有該導電部。
  12. 如申請專利範圍第11項所述之導線架，其中，該承載部係具有至少三側邊，且該電源條係位於該承載部之至少一側邊。
  13. 如申請專利範圍第11項所述之導線架，其中，該電源條與該接地條係具有複數條。
  14. 如申請專利範圍第11項所述之導線架，其中，該電源條具有一轉接部、及二個該第一連接部，其中，二個該第一連接部係分別彎折延伸於該轉接部兩端。
  15. 如申請專利範圍第11項所述之導線架，復包括位於該承載部周圍之接地環墊，且相對該承載部之高度位置，該接地環墊之高度位置係低於或齊平該接地條之高度位置或該電源條之高度位置。
  16. 如申請專利範圍第11項所述之導線架，其中，該承載部之高度位置係低於、高於或齊平該導電部之高度位置。
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