TWI566358B - 導線架結構及其半導體封裝件 - Google Patents

導線架結構及其半導體封裝件 Download PDF

Info

Publication number
TWI566358B
TWI566358B TW103141350A TW103141350A TWI566358B TW I566358 B TWI566358 B TW I566358B TW 103141350 A TW103141350 A TW 103141350A TW 103141350 A TW103141350 A TW 103141350A TW I566358 B TWI566358 B TW I566358B
Authority
TW
Taiwan
Prior art keywords
lead
conductive platform
electrically connected
semiconductor package
frame structure
Prior art date
Application number
TW103141350A
Other languages
English (en)
Other versions
TW201620104A (zh
Inventor
張永霖
薛宇廷
洪孝仁
Original Assignee
矽品精密工業股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 矽品精密工業股份有限公司 filed Critical 矽品精密工業股份有限公司
Priority to TW103141350A priority Critical patent/TWI566358B/zh
Priority to CN201410766780.0A priority patent/CN105742264A/zh
Publication of TW201620104A publication Critical patent/TW201620104A/zh
Application granted granted Critical
Publication of TWI566358B publication Critical patent/TWI566358B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/4826—Connecting between the body and an opposite side of the item with respect to the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Lead Frames For Integrated Circuits (AREA)
  • Wire Bonding (AREA)

Description

導線架結構及其半導體封裝件
本發明係有關於一種半導體封裝件，尤指一種導線架式半導體封裝件及其導線架結構。
習知之導線架式半導體封裝件，係在導線架的中央設置一晶片座(die pad)，並在該晶片座周圍設置複數導腳，以供半導體晶片藉由如銀膠的黏著層設置於該晶片座上，接著利用複數銲線將半導體晶片電性連接至該導線架的導腳，再以封裝膠體包覆該半導體晶片、銲線、晶片座與導腳之一部分，並移除不必要的結構。如此，經過封裝後的半導體晶片將可經由銲線及導腳而電性連接至外界。
請參閱第1圖，係為習知導線架示意圖，該導線架10包括一晶片座11及複數設於該晶片座11周圍之導腳12，其中該些導腳12又可區分為信號導腳121及電源導腳122。為提升半導體封裝件之電性功能，勢必增設電源導腳數量，舉例說明第1圖之導腳B,D,G,I即為電源導腳(如圖中畫斜線之導腳)，而實際做為半導體晶片之訊號外接點，亦即信號導腳，僅剩導腳A,C,E,F,H。
然而，過多的電源導腳設置，將縮減該信號導腳數量，進而限制半導體晶片之I/O數與半導體封裝件之訊號外接點，這也使得半導體晶片及半導體封裝件之積集化發展受到限制。
因此，如何克服上述習知技術的種種問題，實已成目前亟欲解決的課題。
鑒於上述習知技術之缺失，本發明係提供一種導線架結構，係包括：一晶片座，該晶片座係用以接置至少一半導體晶片；複數導腳，該導腳係設於該晶片座周圍，以供半導體晶片透過銲線電性連接至該導腳，並使該半導體晶片經由銲線及導腳而與外界電性連接；以及至少一導電平台，該導電平台係設於該晶片座與該導腳間，該導電平台具有至少一凸出部，該凸出部係位於相鄰兩導腳間，且該凸出部供與至少一導腳電性連接。
本發明復提供一種半導體封裝件，係包括：一導線架結構；至少一半導體晶片；以及複數銲線。
該導線架結構包括有一晶片座、複數導腳、以及至少一導電平台。該導腳係設於該晶片座周圍；該導電平台係設於該晶片座與該導腳間，該導電平台具有至少一凸出部，該凸出部係位於相鄰兩導腳間，且該凸出部透過銲線電性連接至一導腳。
該半導體晶片係設置於該晶片座上，並利用複數銲線電性連接至該導腳及導電平台，其中該導電平台與其所電 性連接之導腳係共同做為導線架結構之電源導腳。相對地即可使該導線架結構中大多數導腳做為信號導腳，以符合半導體晶片及半導體封裝件之積集化目的。
另外，本發明之導線架結構及其半導體封裝件亦可應用於無晶片座之Lead-on-Chip(LOC)封裝件，透過例如聚亞醯胺(Polyimide，PI)之樹酯膠帶將半導體晶片接合於導腳，再以銲線電性連接該半導體晶片與該導腳及導電平台。
由上可知，本發明之導線架結構及其半導體封裝件，係透過導電平台設置，並將該導電平台透過銲線電性連接至一導腳，以使該導電平台取代習知複數電源導腳，進而使導線架中大多數導腳均得做為訊號導腳，俾提升半導體晶片及半導體封裝件之訊號外接點數量，以利半導體晶片及半導體封裝件之積集化發展，亦得透過該導電平台設置提升半導體晶片及半導體封裝件之電性品質。
10‧‧‧導線架
11‧‧‧晶片座
12‧‧‧導腳
121‧‧‧信號導腳
122‧‧‧電源導腳
20‧‧‧導線架結構
21‧‧‧晶片座
22‧‧‧導腳
23‧‧‧導電平台
230‧‧‧凸出部
35‧‧‧半導體晶片
361‧‧‧第一銲線
362‧‧‧第二銲線
363‧‧‧第三銲線
42‧‧‧導腳
43‧‧‧導電平台
45‧‧‧半導體晶片
461‧‧‧第一銲線
462‧‧‧第二銲線
47‧‧‧封裝膠體
第1圖係為習知導線架結構之局部平面示意圖；第2圖係為本發明之導線架結構之局部平面示意圖；第3圖係為本發明之半導體封裝件之局部平面示意圖；以及第4圖係為本發明之導線架結構及其半導體封裝件之剖面示意圖。
以下藉由特定的具體實施例說明本發明之實施方式，熟悉此技藝之人士可由本說明書所揭示之內容輕易地 瞭解本發明之其他優點及功效。
須知，本說明書所附圖式中繪示之結構、比例、大小等，均僅用以配合說明書所揭示之內容，以供熟悉此技藝之人士之瞭解與閱讀，並非用以限定本發明可實施之限定條件，故不具技術上之實質意義，任何結構之修飾、比例關係之改變或大小之調整，在不影響本發明所能產生之功效及所能達成之目的下，均應仍落在本發明所揭示之技術內容得能涵蓋之範圍內。同時，本說明書中所引用之如「上」、「第一」、「第二」、「頂」及「底」等之用語，亦僅為便於敘述之明瞭，而非用以限定本發明可實施之範圍，其相對關係之改變或調整，在無實質變更技術內容下，當亦視為本發明可實施之範疇。
請參閱第2圖，係為本發明之導線架結構局部平面示意圖。該導線架結構20包括有一晶片座21、複數導腳22、以及至少一導電平台23。
該晶片座21係用以接置至少一半導體晶片。
該導腳22係設於該晶片座21周圍，以使半導體晶片可經由該導腳而電性連接至外界。
該導電平台23係設於該晶片座21與該導腳22間，該導電平台23具有至少一凸出部230，該凸出部230係位於相鄰兩導腳22間，本實施例中，係以兩凸出部舉例說明，但不以此為限。且該凸出部230係供電性連接至一導腳22。
舉例說明，如第2圖實施例之導線架結構20中，於晶片座21之一側導腳22，共有導腳A~導腳I，而該導電平 台23之凸出部230係用以電性連接至導腳I，進而使該導電平台23與其所電性連接之導腳I做為該導線架結構之電源導腳(如圖中斜線部分)，相對地即可使該導線架結構中大多數導腳，如導腳A~導腳H做為信號導腳，如此相較於第1圖之習知導線架結構中做為信號導腳部分僅有導腳A,C,E,F,H，本發明之導線架結構確實可有效增加信號導腳數量，進而提升半導體晶片之訊號外接點。
請參閱第3圖，係為應用前述導線架結構之半導體封裝件局部平面示意圖。
該半導體封裝件係包括有一導線架結構20、至少一半導體晶片35及複數銲線361,362,363。
如前所述，該導線架結構20包括有一晶片座21、複數導腳22、以及至少一導電平台23。該導腳22係設於該晶片座21周圍。該導電平台23係設於該晶片座21與該導腳22間，該導電平台23設有至少一凸出部230，該凸出部230係位於相鄰兩導腳22間，且該凸出部230係供電性連接至一導腳22。
該半導體晶片35係設置於該晶片座21上，並透過複數第一銲線361電性連接該半導體晶片35與該些導腳22(該些導腳即為信號導腳)，以及透過複數第二銲線362電性連接該半導體晶片35與該導電平台23，其中該第一銲線361即為信號銲線，該第二銲線362即為電源銲線，另該導電平台23之凸出部230係透過第三銲線363電性連接至導腳I，其中該導電平台23與其所電性連接之導腳I 係做為導線架結構之電源導腳(如圖中斜線部分)，相對地即可使該導線架結構中大多數導腳，如導腳A至導腳H做為信號導腳，以符合半導體晶片及半導體封裝件之積集化目的。同時透過該導電平台之設置亦可提供半導體晶片足夠之電源接點，提升半導體晶片之電性品質。
另外，該半導體封裝件復包括有一封裝膠體(未圖示)，用以包覆該半導體晶片35、銲線361,362,363、晶片座21、導電平台23與導腳22之一部分，如此即可使該半導體封裝件透過外露出封裝膠體之導腳部分電性連接至外部裝置，例如電路板，其中該導線架結構之信號導腳係電性連接至電路板之信號墊(signal pad)，以使半導體晶片的信號可經由銲線及信號導腳而向外傳遞；而該導線架結構中用以與導電平台電性連接之導腳，即作為電源導腳，則電性連接至電路板之電源墊(power pad)，以提升半導體封裝件之電性品質。
請參閱第4圖，係為本發明之導線架結構及其半導體封裝件第二實施例之剖面示意圖。
本實施例之導線架結構及其半導體封裝件與前述實施例大致相同，主要差異在於本實施例之導線架亦可毋需設置晶片座以應用於Lead-on-Chip(LOC)封裝架構，首先透過例如聚亞醯胺(Polyimide，PI)之樹酯膠帶(未圖示)將半導體晶片45接合於導腳42及導電平台43，再透過第一銲線461電性連接該半導體晶片45與該導腳42，以及透過第二銲線462電性連接該半導體晶片45與該導電平台 43，且透過第三銲線(未圖示)電性連接該導電平台與至少一導腳。接著再形成包覆該半導體晶片、銲線、導電平台與部分導腳之封裝膠體47。
透過前述說明可知，本發明之導線架結構及其半導體封裝件，係透過導電平台設置，並將該導電平台透過銲線電性連接至一導腳，以使該導電平台取代習知複數電源導腳，進而使導線架中大多數導腳均得做為訊號導腳，俾提升半導體晶片及半導體封裝件之訊號外接點數量，以利半導體晶片及半導體封裝件之積集化發展，亦得透過該導電平台設置提升半導體晶片及半導體封裝件之電性品質。
上述實施例係用以例示性說明本發明之原理及其功效，而非用於限制本發明。任何熟習此項技藝之人士均可在不違背本發明之精神及範疇下，對上述實施例進行修改。因此本發明之權利保護範圍，應如後述之申請專利範圍所列。
20‧‧‧導線架結構
21‧‧‧晶片座
22‧‧‧導腳
23‧‧‧導電平台
230‧‧‧凸出部
35‧‧‧半導體晶片
361‧‧‧第一銲線
362‧‧‧第二銲線
363‧‧‧第三銲線

Claims (15)

  1. 一種導線架結構，係包括：複數導腳，其中，各該導腳具有相對之頂端與尾端；以及至少一導電平台，係位於該導腳之尾端處，其中，該導電平台具有至少一自該導電平台延伸至相鄰兩導腳間且相對於該導腳之頂端而呈內縮之凸出部。
  2. 如申請專利範圍第1項所述之導線架結構，其中，該導電平台凸出部係供電性連接至一導腳。
  3. 如申請專利範圍第2項所述之導線架結構，其中，該導電平台凸出部透過銲線電性連接至一導腳。
  4. 如申請專利範圍第2項所述之導線架結構，其中，該與導電平台凸出部電性連接之導腳為電源導腳。
  5. 如申請專利範圍第2項所述之導線架結構，其中，該未與導電平台電性連接之導腳為信號導腳。
  6. 如申請專利範圍第1項所述之導線架結構，復包括有一晶片座，其中，該複數導腳係設於該晶片座周圍，該導電平台係設於該晶片座與該導腳間。
  7. 一種半導體封裝件，係包括：一導線架結構，該導線架結構包含有複數導腳、以及至少一導電平台，其中，各該導腳具有相對之頂端與尾端，該導電平台係位於該導腳之尾端處，並具有至少一自該導電平台延伸至相鄰兩導腳間且相對於該導腳之頂端而呈內縮之凸出部； 至少一半導體晶片，係電性連接至該導腳及導電平台；以及一封裝膠體，係包覆該導線架及半導體晶片，並外露出該導腳部分。
  8. 如申請專利範圍第7項所述之半導體封裝件，其中，該導電平台凸出部係電性連接至一導腳。
  9. 如申請專利範圍第8項所述之半導體封裝件，其中，該導電平台凸出部透過銲線電性連接至一導腳。
  10. 如申請專利範圍第8項所述之半導體封裝件，其中，該與導電平台凸出部電性連接之導腳為電源導腳。
  11. 如申請專利範圍第8項所述之半導體封裝件，其中，該未與導電平台凸出部電性連接之導腳為信號導腳。
  12. 如申請專利範圍第7項所述之半導體封裝件，其中，該半導體晶片係透過銲線電性連接至該導腳及導電平台。
  13. 如申請專利範圍第7項所述之半導體封裝件，其中，該半導體晶片係接置於該些導腳。
  14. 如申請專利範圍第7項所述之半導體封裝件，其中，該導線架結構復包括有一晶片座，該複數導腳係設於該晶片座周圍，該導電平台係設於該晶片座與該導腳間。
  15. 如申請專利範圍第14項所述之半導體封裝件，其中，該半導體晶片係接置於該晶片座。
TW103141350A 2014-11-28 2014-11-28 導線架結構及其半導體封裝件 TWI566358B (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
TW103141350A TWI566358B (zh) 2014-11-28 2014-11-28 導線架結構及其半導體封裝件
CN201410766780.0A CN105742264A (zh) 2014-11-28 2014-12-12 导线架结构及其半导体封装件

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
TW103141350A TWI566358B (zh) 2014-11-28 2014-11-28 導線架結構及其半導體封裝件

Publications (2)

Publication Number Publication Date
TW201620104A TW201620104A (zh) 2016-06-01
TWI566358B true TWI566358B (zh) 2017-01-11

Family

ID=56240929

Family Applications (1)

Application Number Title Priority Date Filing Date
TW103141350A TWI566358B (zh) 2014-11-28 2014-11-28 導線架結構及其半導體封裝件

Country Status (2)

Country Link
CN (1) CN105742264A (zh)
TW (1) TWI566358B (zh)

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200834765A (en) * 2007-02-09 2008-08-16 Chipmos Technologies Bermuda Chip package structure and method of fabricating the same
CN103140923A (zh) * 2011-09-30 2013-06-05 联发科技股份有限公司 半导体封装

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6573123B2 (en) * 1999-09-07 2003-06-03 Sai Man Li Semiconductor chip package and manufacturing method thereof
CN100555592C (zh) * 2007-02-08 2009-10-28 百慕达南茂科技股份有限公司 芯片封装结构及其制作方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200834765A (en) * 2007-02-09 2008-08-16 Chipmos Technologies Bermuda Chip package structure and method of fabricating the same
CN103140923A (zh) * 2011-09-30 2013-06-05 联发科技股份有限公司 半导体封装

Also Published As

Publication number Publication date
TW201620104A (zh) 2016-06-01
CN105742264A (zh) 2016-07-06

Similar Documents

Publication Publication Date Title
JP5320611B2 (ja) スタックダイパッケージ
TWI697086B (zh) 晶片封裝結構及其製造方法
TWI490988B (zh) 半導體封裝結構
US20160276312A1 (en) Semiconductor device and method for manufacturing the same
US9859196B2 (en) Electronic device with periphery contact pads surrounding central contact pads
TW201314852A (zh) 基板、半導體封裝件及其製法
TW201131712A (en) Flip chip package structure with heat dissipation enhancement and its application
US8692134B2 (en) Brace for long wire bond
US9299626B2 (en) Die package structure
CN105374805A (zh) 一种多芯片封装结构
TWI301316B (en) Chip package and manufacturing method threrof
TWI566358B (zh) 導線架結構及其半導體封裝件
TW202103271A (zh) 電子封裝件及其製法
TW201320272A (zh) 半導體封裝件、預製導線架及其製法
TWI536512B (zh) 投影用鐳射晶片封裝結構
TW200845354A (en) Multi-chip semiconductor device having leads and method for fabricating the same
TWI383484B (zh) 四方平面無導腳之導線架、四方平面無導腳封裝單元及其製法
TW201438173A (zh) 導線架、封裝件及其製法
TWI441296B (zh) 封裝結構及其製法
TWI556359B (zh) 四方扁平無引腳封裝結構與四方扁平無引腳封裝導線架結構
TWI505422B (zh) 分散晶片角隅應力之窗口型球格陣列封裝構造
TWI382510B (zh) 使用獨立內引腳之半導體封裝構造
KR101217434B1 (ko) 반도체 디바이스
TWI383478B (zh) Radiative semiconductor package and its lead frame and design method
TWM565878U (zh) Semiconductor package structure with adapter wires