TWI382510B - 使用獨立內引腳之半導體封裝構造 - Google Patents

使用獨立內引腳之半導體封裝構造 Download PDF

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Description

使用獨立內引腳之半導體封裝構造
本發明係有關於一種晶片被封裝之半導體裝置，特別係有關於一種導線架基底(leadframe－based)之半導體封裝構造。
在眾多的半導體封裝類型中，球格陣列(BGA)類型是使用基板以承載晶片，由於基板的線路可分隔在不同金屬層並以鍍通孔電性導通，所以利用線路佈線的變化來調整腳位次序是相當容易的。晶片在引腳上型(COL,Chip－On－Lead)則是另一種較為習知的封裝類型，其係以導線架之引腳作為晶片載體。晶片背面是貼附到導線架之引腳，雖然可以有較低廉的成本，但有著打線區域受限與腳位次序調整的困難，這是因為導線架的引腳只能單一層配置又大部份被晶片覆蓋，並且導線架的引腳在模封時必須被上下模具夾合，無法如同基板的多個線路金屬層可以電性隔絕地分層配設。相關的導線架基底半導體封裝構造已揭示於我國專利證書編號I287876號「半導體封裝件」專利案。
第1圖為一種習知導線架基底半導體封裝構造100之截面示意圖，第2圖為習知導線架基底半導體封裝構造之導線架120在封膠體內之局部平面示意圖。第3圖則繪示在封膠體內晶片與導線架引腳之間部分打線連接之平面示意圖。習知導線架基底半導體封裝構造 100主要包含一封膠體110、一導線架120、至少一晶片130與170以及複數個第一銲線141與第二銲線142。該導線架120係具有複數個用以承載該些晶片130、170之引腳121以及複數個短引腳126。每一引腳121係具有一在該封膠體110內之內腳部124與一延伸到該封膠體110外之外腳部125。第一晶片130之背面係以黏著膠貼附於該些引腳121之內腳部124，故該些內腳部124被該晶片130覆蓋之承載部位不可以供打線接合之用。如第1及3圖所示，通常該些第一銲線141是連接該第一晶片130之複數個第一電極131至該些內腳部124超出該第一晶片130之內端與該些短引腳126之內端。第二晶片170係疊設於該第一晶片130上，並如第1及3圖所示，以該些第二銲線142連接該第二晶片170之複數個第二電極171至該些內腳部124超出該第一晶片130之內端與該些短引腳126之內端。因此，晶片在引腳上型的打線區域是受到局限而顯得擁擠，特別是適用在多晶片堆疊時，更是增加打線密度。第3圖為部分之該些第一銲線141與該些第二銲線142的連接示意圖，由圖面所示，該些第一銲線141與該些第二銲線142若無法交叉錯位便會令該些引腳121的腳位次序為固定。若勉強進行腳位次序的調整，不得不使銲線為交叉錯位，導致銲線與銲線在交叉處的間隙甚小，便容易受到模流衝擊而短路，故有腳位次序調整的困難。
另美國專利5,206,536號則提出一種能進行腳位次序調整的半導體封裝構造，但其為「引腳在晶片上型」(LOC,Lead－On－Chip)，引腳是貼附在晶片主動面上的膠帶，膠帶上另有梳狀導電層，作為引腳與晶片電極之電性中繼轉接，進行腳位次序的調整。然而以這種技術是以晶片主動面上貼附引腳與梳狀導電層為必要條件，不能轉用到「晶片在引腳上型」(COL,Chip－On－Lead)半導體封裝，也不能運用到多晶片堆疊之使用。
有鑒於此，本發明之主要目的係在於提供一種使用獨立內引腳之半導體封裝構造，能達到導線架引腳的腳位次序調整且不影響或改變導線架在晶片周邊之有限打線區域，特別適用於多晶片堆疊之打線連接結構。
本發明的目的及解決其技術問題是採用以下技術方案來實現的。依據本發明所揭示之一種使用獨立內引腳之半導體封裝構造，主要包含一封膠體、一導線架、一第一晶片、複數個第一銲線以及一跳接銲線。該導線架係包含有複數個引腳、一獨立內引腳及一外引腳，該獨立內引腳係完全形成在該封膠體內，該外引腳係局部形成在該封膠體內並延伸到該封膠體之外，其中每一引腳係具有一體連接之一在該封膠體內之內腳部與一延伸到該封膠體之外之外腳部，至少一之該些內腳部係電性隔離地位在該獨立內引腳與該外引腳之間。該第一晶片 係設置於該導線架上並被該封膠體密封，該第一晶片係具有複數個第一電極，每一內腳部之內端係形成為一不被該第一晶片覆蓋之第一接指，該獨立內引腳之兩端係形成為一不被該第一晶片覆蓋之一第二接指與一第三接指，該外引腳係具有一不被該第一晶片覆蓋之第四接指，其中該些第一接指與該第二接指係排列在該第一晶片之一第一側邊，該第三接指與該第四接指係排列在該第一晶片之一第二側邊。該些第一銲線係連接該第一晶片之該些第一電極至該些內腳部之該些第一接指與該獨立內引腳之該第二接指。該跳接銲線係連接該獨立內引腳之該第三接指與該外引腳之第四接指並跨越至少一之該些內腳部。
本發明的目的及解決其技術問題還可採用以下技術措施進一步實現。
在前述半導體封裝構造中，可另包含有一貼片，係貼設於該導線架，以使該獨立內引腳電性絕緣地固定在該些內腳部之間。
在前述半導體封裝構造中，該第一晶片之該背面係可形成有一第一黏著層，以使該第一晶片設置於該導線架上。
在前述半導體封裝構造中，該跳接銲線可位於該導線架上並緊鄰該第一晶片之該第二側邊。
在前述半導體封裝構造中，由該半導體封裝構造之平面圖中，該跳接銲線可大致與該一晶片之該第二側邊概 為平行。
在前述半導體封裝構造中，可另包含有一第二晶片，係設置於該第一晶片上。
在前述半導體封裝構造中，該第二晶片之一背面係可形成有一第二黏著層，以使該第二晶片設置於該第一晶片上。
在前述半導體封裝構造中，該第二晶片係可階梯狀疊設於該第一晶片並具有一橫向凸部，其係超出該第一晶片之該第二側邊，其中該跳接銲線係隱藏在該橫向凸部之下方。
在前述半導體封裝構造中，該第二黏著層可更延伸並覆蓋至該橫向凸部之下方。
在前述半導體封裝構造中，該導線架可另包含有複數個短引腳，係較短於該些引腳，並且該第一晶片係不設置於該些短引腳。
在前述半導體封裝構造中，該第一晶片之該第一側邊與該第二側邊係可互為平行，並且該些短引腳之內端係朝向該第一側邊。
在前述半導體封裝構造中，該第一晶片之該第一側邊與該第二側邊係可互為垂直。
在前述半導體封裝構造中，該些引腳之該外腳部係可分散在該封膠體之兩相對平行側邊。
在前述半導體封裝構造中，該導線架可另包含有複數個側支撐墊，係排列在該些引腳之該些內腳部之兩 側，以供支撐該第一晶片。
在前述半導體封裝構造中，該些側支撐墊係可具有複數個模流通孔，以供該封膠體之填入。
在前述半導體封裝構造中，該第四接指係可往內延伸以致使支撐該第一晶片。
在前述半導體封裝構造中，該些內腳部在該第一晶片下方之一特定區段係可寬度放大以形成為複數個第一鎖墊。
在前述半導體封裝構造中，該獨立內引腳在該第一晶片下方之一特定區段係可寬度放大以形成為一第二鎖墊。
在前述半導體封裝構造中，該些第一鎖墊與該第二鎖墊係可為線性排列。
在前述半導體封裝構造中，該第一晶片之一背面係可貼附於該些內腳部與該獨立內引腳之一特定區段，以使該些第一接指、該第二接指與該第三接指不被該第一晶片所覆蓋。
在前述半導體封裝構造中，該獨立內引腳係可與該些引腳為同層金屬結構。
由以上技術方案可以看出，本發明之半導體封裝構造，有以下優點與功效：一、藉由一獨立內引腳之兩端作為不被晶片覆蓋的接指並利用一跳接銲線連接獨立內引腳之接指與一外引腳之接指並跨越至少一之一般引腳之內腳部，使 得跳接銲線能遠離導線架上的有限打線區域，卻可與一般銲線在同一打線步驟中同時形成，能達到腳位次序調整且不影響或改變導線架在晶片周邊之有限打線區域，特別適用於多晶片堆疊之打線連接結構。
二、利用一貼片貼設於該導線架，以使兩端不被晶片覆蓋之獨立內引腳能電性絕緣地固定在該些內腳部之間。
三、在多晶片堆疊的應用中，利用一第二晶片階梯狀疊設於該第一晶片以形成一橫向凸部，其係超出該第一晶片之一非打線區側邊，以使該跳接銲線能隱藏在該橫向凸部之下方，不會有露線在封膠體之外以及沖線之風險。
四、用以跨接該獨立內引腳之外引腳使其接指往內延伸至黏晶區內，以增加晶片之承載支撐力。
以下將配合所附圖示詳細說明本發明之實施例，然應注意的是，該些圖示均為簡化之示意圖，僅以示意方法來說明本發明之基本架構或實施方法，故僅顯示與本案有關之元件，且所顯示之元件並非以實際實施之數目、形狀、尺寸比例繪製，某些尺寸比例與其他相關尺寸比例已經被修飾放大或是簡化，以提供更清楚的描述，實際實施之數目、形狀及尺寸比例為一種選置性之設計，詳細之元件佈局可能更為複雜。
依據本發明之第一具體實施例，一種使用獨立內引腳之半導體封裝構造舉例說明於第4圖之包含橫切跳接銲線的截面示意圖。該使用獨立內引腳之半導體封裝構造200主要包含一封膠體210、一如第5圖所示之導線架220、一第一晶片230、複數個第一銲線241以及一跳接銲線250。在本實施例中，該使用獨立內引腳之半導體封裝構造200係運用於多晶片堆疊，其係更包含一第二晶片270，設置於該第一晶片230上。第5圖係為該導線架220在該封膠體210內之局部平面示意圖。第6圖係為該半導體封裝構造200中第一與第二晶片230、270與該導線架220之引腳之間部分打線連接之平面示意圖。第7圖係為該半導體封裝構造200在打線區的局部放大平面示意圖。第8圖係為該半導體封裝構造200在跳接區的局部放大平面示意圖。第9圖係為該半導體封裝構造200在第8圖之局部截面示意圖。第10圖繪示該半導體封裝構造200中跳接式電性連接示意圖。
該封膠體210係為一種電性絕緣的熱固性樹脂混合物，例如環氧模造物(EMC,epoxy molding compound)，用以密封該第一晶片230、內部元件以及結合該導線架220之引腳。該導線架220係由一片全金屬材質之薄板所製成，其材質可為銅、鐵或其合金。
如第5圖所示，該導線架220係包含有複數個引腳221、一獨立內引腳222及一外引腳223。該獨立內引腳222係完全形成在該封膠體210內，故不具有外腳 部。該外引腳223係局部形成在該封膠體210內並延伸到該封膠體210之外，該外引腳223係作為該獨立內引腳222之對外電性連接但不與該獨立內引腳222直接連接。並且，每一引腳221係具有一體連接之一在該封膠體210內之內腳部224與一延伸到該封膠體210之外之外腳部225。該些內腳部224之至少一內腳部224’係電性隔離地位在該獨立內引腳222與該外引腳223之間。在本實施例中，在該獨立內引腳222與該外引腳223之間的內腳部224’係有兩個。較佳地，該獨立內引腳222係與該些引腳221為同層金屬結構，故該獨立內引腳222與該些引腳221之該些內腳部224係為水平向間隔，兩者不會產生上下重疊關係。因此，該獨立內引腳222之配設方式係如同該些引腳221之該些內腳部224；而該外引腳223之配設方式係如同該些引腳221之該些外腳部225。
再如第4圖所示，該第一晶片230係設置於該導線架220上並被該封膠體210密封，該第一晶片230係具有複數個第一電極231。如第4及6圖所示，該第一晶片230之一背面232貼附於該獨立內引腳222，又該些內腳部224與該獨立內引腳222的排列相同並且經過晶片設置區，故該第一晶片230之背面232亦同時貼附於該些內腳部224。在一實施例中，該第一晶片230之該背面232係可形成有一第一黏著層235，以使該第一晶片230設置於該導線架220上。如第6及7圖所示，每 一內腳部224之內端係形成為一不被該第一晶片230覆蓋之第一接指201。又如第4及6圖所示，該獨立內引腳222之兩端係形成為一不被該第一晶片230覆蓋之一第二接指202(特別可見於第7圖)與一第三接指203(特別可見於第8圖)。此外，如第4、6及8圖所示，該外引腳223係具有一不被該第一晶片230覆蓋之第四接指204。其中，該些第一接指201與該第二接指202係排列在該第一晶片230之一第一側邊233(如第7圖所示)，該第三接指203與該第四接指204係排列在該第一晶片230之一第二側邊234(如第8圖所示)。因此，鄰近該第一側邊233之區域係可作為「晶片在引腳上型」半導體封裝之打線區，鄰近該第二側邊234之區域係可作為「晶片在引腳上型」半導體封裝之跳線轉接區，不會相互干擾。在本實施例中，如第6圖所示，第一側邊233與第二側邊234係為該第一晶片230平行向之兩對應側邊。
該些第一銲線241與該跳接銲線250係為打線形成。如第4、6及7圖所示，該些第一銲線241係連接該第一晶片230之該些第一電極231至該些內腳部224之該些第一接指201與該獨立內引腳222之該第二接指202。由於連接該些第一電極231至該些第一接指201的該些第一銲線241為常見的型態，在第6與7圖中所繪示者僅為連接該些第一電極231至該第二接指202的部份之該些第一銲線241。
如第4、6及8圖所示，該跳接銲線250係連接該獨立內引腳222之該第三接指203與該外引腳223之第四接指204並跨越位在上述兩者之間之該內腳部224’。在本實施例中，該跳接銲線250係跨越兩個內腳部224’。除外，當獨立內引腳222與外引腳223的數量為複數個，該跳接銲線250更可跨越至少一獨立內引腳222或外引腳223(如第8圖所示)。較佳地，該跳接銲線250可位於該導線架220上並緊鄰該第一晶片230之該第二側邊234，故使得該些第一銲線241與該跳接銲線250可在同一打線步驟中形成且互不干擾。並如第8圖所示，由此一該半導體封裝構造之平面圖中，該跳接銲線250可大致與該一晶片230之該第二側邊234為平行，以避免受到模流衝擊而產生會接觸到該一晶片230之該第二側邊234之位移。
由第10圖可進一步解釋能不影響「晶片在引腳上型」打線區所達成腳位次序調整的功效。其中一第一銲線241可連接該第一晶片230之第一銲墊231至該獨立內引腳222之第二接指202而不必與鄰近的第一銲線241交叉錯位，可電性傳導到該獨立內引腳222之第三接指203。走線在第一晶片230背面之該獨立內引腳222能令該第三接指203遠離形成該些第一銲線241之正常打線區。該跳接銲線250之一端接合在該獨立內引腳222之第三接指203，跨過至少一個一般引腳221之內腳部224並使該跳接銲線250之另一 端接合在該外引腳225之第四接指204。因此，電性連接該第一晶片230之一第一銲墊231可跳過一個或一個以上引腳221之外腳部225，可作腳位次序的調整。在本實施例中，腳位次序的調整是跳過兩個外腳部225(如第6圖所示)，為以往的「晶片在引腳上型」半導體封裝架構所無法達成。
因此，本發明係藉由該獨立內引腳222與該跳接銲線250在導線架基底半導體封裝架構中的連接關係，特別是「晶片在引腳上型」，使得該跳接銲線250能遠離形成有該些第一銲線241的有限打線區域，並可與該些第一銲線241在同一打線步驟中同時形成，以能達到「晶片在引腳上型」的腳位次序調整並且不影響或改變「晶片在引腳上型」的有限打線區域，更可特別適用於多晶片堆疊之打線連接結構。
此外，由於該獨立內引腳222在模封時係不被上下模具夾合，該半導體封裝構造200可另包含有一貼片260，係貼設於該導線架220，以使其兩端不被該第一晶片230覆蓋之該獨立內引腳222能電性絕緣地固定在該些內腳部224之間。在本實施例中，該貼片260係位於該第一晶片230之覆蓋區域內。
再如第4圖所示，在一多晶片堆疊運用中，該半導體封裝構造200可另包含有一第二晶片270，係設置於該第一晶片230上。該第二晶片270之一背面272係可形成有一第二黏著層273，以使該第二晶片270設置於 該第一晶片230上，並以複數個第二銲線242電性連接該第二晶片270之複數個第二電極271至該些引腳221之第一接指201與該獨立引腳222之第二接指202，或者一或更多的第二銲線242可直接由第二電極271連接到該第一晶片230具有相同訊號或相同功能之對應第一電極231，故打線區的打線密度更顯密集，任何銲線的交叉形成都易有沖線短線的問題。較佳地，如第4及8圖所示，該第二晶片270係可階梯狀疊設於該第一晶片230並具有一橫向凸部274，其係超出該第一晶片230之該第二側邊234，其中該跳接銲線250係隱藏在該橫向凸部274之下方(如第8及9圖所示)，該跳接銲線250不會有露線在該封膠體210之外以及沖線之風險。尤佳地，該第二黏著層273可更延伸並覆蓋至該橫向凸部274之下方，以避免該跳接銲線250誤觸該第二晶片270之背面272(如第9圖所示)。然而，非限定地，在不同實施例中，該第二晶片270也可以與該第一晶片230作垂直堆疊，可在晶片之間設置一間隔片(如虛晶片)或覆線膠層(FOW,Film－Over－Wire)，以維持一晶片之間打線間隙，則可使該跳接銲線250不位於該第二晶片270之下方。
在本實施例之具體結構中，該導線架220可另包含有複數個短引腳226，係較短於該些引腳221，並且該第一晶片230係不設置於該些短引腳226之上。該第一晶片230之該第一側邊233與該第二側邊234係可互為平行，並且該些短引腳226之內端226A係朝向該第一 側邊233。
當在一實施例中運用在晶片在引腳上型架構中，特別是運用到多晶片堆疊時，以該些引腳221之內腳部224支持該第一晶片230甚至於包含該第二晶片270之晶片組在強度上稍有不足，本發明在此進一步提出幾種解決方法。較佳地，如第6及8圖所示，該外引腳223之該第四接指204係可往內延伸至第一晶片230之覆蓋區域，以使能支撐該第一晶片230。另一較佳的結構中，如第5及6圖所示，該導線架220可另包含有複數個側支撐墊227，係排列在該些引腳221之該些內腳部224之兩側，以供支撐該第一晶片230。更具體地，該些側支撐墊227係可具有複數個模流通孔227A，以供該封膠體210之填入，兼具有模流控制與分散以及使該些側支撐墊227更與該封膠體210良好結合之作用。在本實施例中，該些內腳部224在該第一晶片230下方之一特定區段係可寬度放大以形成為複數個第一鎖墊228。該獨立內引腳222在該第一晶片230下方之一特定區段係可寬度放大以形成為一第二鎖墊229。該些第一鎖墊228與該第二鎖墊229係可為線性排列，以加強對該第一晶片230之支撐力並使該些內腳部224與該獨立內引腳222被密封鎖固在該封膠體210內，不會有引腳位移與剝離問題。
依據本發明之第二具體實施例，另一種半導體封裝構造舉例說明於第11圖之其導線架在封膠體內之局部 平面示意圖及第12圖之內部晶片與導線架引腳打線連接之平面示意圖。其中與第一實施例相同作用的元件將以相同名稱與圖號表示之，並不再贅述。
如第11圖所示，該半導體封裝構造所包含之一導線架220係包含有複數個引腳221、一獨立內引腳222及一外引腳223。其中每一引腳221係具有一體連接之一在封膠體內之內腳部224與一延伸到封膠體之外之外腳部225，每一內腳部224之內端係形成為一第一接指201。該獨立內引腳222係完全形成在該封膠體內，該獨立內引腳222之兩端係形成為一第二接指202與一第三接指203，其中該第二接指202係與該些第一接指201相鄰近地排列在同一群組。該外引腳223係局部形成在該封膠體210內並延伸到該封膠體之外，該外引腳223係具有一第四接指204，其係與第三接指203相鄰近地排列在另一群組。該些內腳部224之至少一內腳部224’係電性隔離地位在該獨立內引腳222與該外引腳223之間。在本實施例中，該些引腳221之該外腳部225係可分散在該封膠體之兩相對平行側邊。
如第12圖所示，該第一晶片230係設置於該導線架220上並被該封膠體密封，該第一晶片230係具有複數個第一電極231，當該第一晶片230之一背面貼附於該些內腳部224與該獨立內引腳222，每一內腳部224之第一接指201、該獨立內引腳222之第二接指202與第三接指203以及該外引腳223之第四接指204係不被該 第一晶片230所覆蓋，其中該些第一接指201與該第二接指202係排列在該第一晶片230之一第一側邊233，該第三接指203與該第四接指204係排列在該第一晶片230之兩個平行對應之第二側邊234。在本實施例中，該第一晶片230之該第一側邊233與該些第二側邊234係可互為垂直，故可以省略短引腳並使所有或大部份之引腳221都能用以支持該第一晶片230。
此外，該些第一銲線241係連接該第一晶片230之該些第一電極231至該些內腳部224之該些第一接指201與該獨立內引腳222之該第二接指202，使該第一晶片230之第一側邊233為一般打線區域。該跳接銲線250係連接該獨立內引腳222之該第三接指203與該外引腳223之第四接指204並跨越至少一之該些內腳部224’，使該第一晶片230之第二側邊234為引腳之電性跳接區域。因此，能達到「晶片在引腳上型」的腳位次序調整並且不影響或改變「晶片在引腳上型」的有限打線區域。
以上所述，僅是本發明的較佳實施例而已，並非對本發明作任何形式上的限制，本發明技術方案範圍當依所附申請專利範圍為準。任何熟悉本專業的技術人員可利用上述揭示的技術內容作出些許更動或修飾為等同變化的等效實施例，但凡是未脫離本發明技術方案的內容，依據本發明的技術實質對以上實施例所作的任何簡單修改、等同變化與修飾，均仍屬於本發明技術方案的 範圍內。
100‧‧‧導線架基底半導體封裝構造
110‧‧‧封膠體
120‧‧‧導線架
121‧‧‧引腳
124‧‧‧內腳部
125‧‧‧外腳部
126‧‧‧短引腳
130‧‧‧第一晶片
131‧‧‧第一電極
141‧‧‧第一銲線
142‧‧‧第二銲線
170‧‧‧第二晶片
171‧‧‧第二電極
200‧‧‧半導體封裝構造
201‧‧‧第一接指
202‧‧‧第二接指
203‧‧‧第三接指
204‧‧‧第四接指
210‧‧‧封膠體
220‧‧‧導線架
221‧‧‧引腳
222‧‧‧獨立內引腳
223‧‧‧外引腳
224‧‧‧內腳部
224’‧‧‧內腳部
225‧‧‧外腳部
226‧‧‧短引腳
226A‧‧‧內端
227‧‧‧側支撐墊
227A‧‧‧模流通孔
228‧‧‧第一鎖墊
229‧‧‧第二鎖墊
230‧‧‧第一晶片
231‧‧‧第一電極
232‧‧‧背面
233‧‧‧第一側邊
234‧‧‧第二側邊
235‧‧‧第一黏著層
241‧‧‧第一銲線
242‧‧‧第二銲線
250‧‧‧跳接銲線
260‧‧‧貼片
270‧‧‧第二晶片
271‧‧‧第二電極
272‧‧‧背面
273‧‧‧第二黏著層
274‧‧‧橫向凸部
第1圖：為一種習知導線架基底半導體封裝構造之截面示意圖。
第2圖：為習知導線架基底半導體封裝構造之導線架在封膠體內之局部平面示意圖。
第3圖：繪示習知導線架基底半導體封裝構造內晶片與導線架引腳之間部分打線連接之平面示意圖。
第4圖：為依據本發明第一具體實施例的一種使用獨立內引腳之半導體封裝構造包含橫切跳接銲線的截面示意圖。
第5圖：為依據本發明第一具體實施例的半導體封裝構造之導線架在封膠體內之局部平面示意圖。
第6圖：繪示依據本發明第一具體實施例的半導體封裝構造內晶片與導線架引腳之間部分打線連接之平面示意圖。
第7圖：繪示依據本發明第一具體實施例的半導體封裝構造內打線區的局部放大平面示意圖。
第8圖：繪示依據本發明第一具體實施例的半導體封裝構造內跳接區的局部放大平面示意圖。
第9圖：為第8圖之局部截面示意圖。
第10圖：繪示依據本發明第一具體實施例的半導體封裝構造中跳接式電性連接示意圖。
第11圖：為依據本發明第二具體實施例的另一種半導 體封裝構造之導線架在封膠體內之局部平面示意圖。
第12圖：繪示依據本發明第二具體實施例的半導體封裝構造內晶片與導線架引腳打線連接之平面示意圖。
201‧‧‧第一接指
202‧‧‧第二接指
203‧‧‧第三接指
204‧‧‧第四接指
220‧‧‧導線架
221‧‧‧引腳
222‧‧‧獨立內引腳
223‧‧‧外引腳
224‧‧‧內腳部
224’‧‧‧內腳部
225‧‧‧外腳部
226‧‧‧短引腳
226A‧‧‧內端
227‧‧‧側支撐墊
227A‧‧‧模流通孔
228‧‧‧第一鎖墊
229‧‧‧第二鎖墊
230‧‧‧第一晶片
231‧‧‧第一電極
233‧‧‧第一側邊
234‧‧‧第二側邊
241‧‧‧第一銲線
242‧‧‧第二銲線
250‧‧‧跳接銲線
260‧‧‧貼片
270‧‧‧第二晶片
271‧‧‧第二電極
274‧‧‧橫向凸部

Claims (14)

  1. 一種半導體封裝構造，包含：一封膠體；一導線架，係包含有複數個引腳、一獨立內引腳及一外引腳，該獨立內引腳係完全形成在該封膠體內而未一體連接外引腳，該外引腳係局部形成在該封膠體內並延伸到該封膠體之外，其中每一引腳係具有一體連接之一在該封膠體內之內腳部與一延伸到該封膠體之外之外腳部，至少一之該些內腳部係電性隔離地位在該獨立內引腳與該外引腳之間；一第一晶片，係設置於該導線架上並被該封膠體密封，該第一晶片係具有複數個第一電極，每一內腳部之內端係形成為一不被該第一晶片覆蓋之第一接指，該獨立內引腳之兩端係形成為一不被該第一晶片覆蓋之一第二接指與一第三接指，該外引腳係具有一不被該第一晶片覆蓋之第四接指，其中該些第一接指與該第二接指係排列在該第一晶片之一第一側邊，該第三接指與該第四接指係排列在該第一晶片之一第二側邊；複數個第一銲線，係被該封膠體密封並連接該第一晶片之該些第一電極至該些內腳部之該些第一接指與該獨立內引腳之該第二接指；以及一跳接銲線，係被該封膠體密封並連接該獨立內引腳之該第三接指與該外引腳之第四接指並跨越至少一之該些內腳部； 其中，該獨立內引腳與該些引腳之該些內腳部係為該導線架之同層金屬結構並為水平向間隔，並且該第一晶片之一背面係同時貼設於該些內腳部與該獨立內引腳。
  2. 如申請專利範圍1項所述之半導體封裝構造，另包含有一貼片，係貼設於該導線架，以使該獨立內引腳電性絕緣地固定在該些內腳部之間。
  3. 如申請專利範圍1或2項所述之半導體封裝構造，其中該第一晶片之該背面係形成有一第一黏著層，以使該第一晶片設置於該導線架上。
  4. 如申請專利範圍1項所述之半導體封裝構造，其中該跳接銲線位於該導線架上並緊鄰該第一晶片之該第二側邊。
  5. 如申請專利範圍4項所述之半導體封裝構造，其中由該半導體封裝構造之平面圖中，該跳接銲線大致與該一晶片之該第二側邊概為平行。
  6. 如申請專利範圍1項所述之半導體封裝構造，另包含有一第二晶片，係設置於該第一晶片上。
  7. 如申請專利範圍6項所述之半導體封裝構造，其中該第二晶片之一背面係形成有一第二黏著層，以使該第二晶片設置於該第一晶片上。
  8. 如申請專利範圍7項所述之半導體封裝構造，其中該第二晶片係階梯狀疊設於該第一晶片並具有一橫向凸部，其係超出該第一晶片之該第二側邊，其中該跳接銲線係隱藏在該橫向凸部之下方。
  9. 如申請專利範圍8項所述之半導體封裝構造，其中該第二黏著層更延伸並覆蓋至該橫向凸部之下方。
  10. 如申請專利範圍1項所述之半導體封裝構造，其中該導線架另包含有複數個短引腳，係較短於該些引腳，並且該第一晶片係不設置於該些短引腳。
  11. 如申請專利範圍10項所述之半導體封裝構造，其中該第一晶片之該第一側邊與該第二側邊係互為平行，並且該些短引腳之內端係朝向該第一側邊。
  12. 如申請專利範圍1項所述之半導體封裝構造，其中該第一晶片之該第一側邊與該第二側邊係互為垂直。
  13. 如申請專利範圍12項所述之半導體封裝構造，其中該些引腳之外腳部係分散在該封膠體之兩相對平行側邊。
  14. 如申請專利範圍1項所述之半導體封裝構造，其中該第一晶片之該背面係貼附於該些內腳部與該獨立內引腳之一特定區段，以使該些第一接指、該第二接指與該第三接指不被該第一晶片所覆蓋。
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