TWI383478B - Radiative semiconductor package and its lead frame and design method - Google Patents

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TWI383478B TW097136407A TW97136407A TWI383478B TW I383478 B TWI383478 B TW I383478B TW 097136407 A TW097136407 A TW 097136407A TW 97136407 A TW97136407 A TW 97136407A TW I383478 B TWI383478 B TW I383478B
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Description

散熱型半導體封裝件及其導線架與設計方法
本發明係有關於一種半導體封裝件及其晶片承載件，尤指一種具有良好散熱性之導線架式半導體封裝件及其所應用之導線架與該半導體封裝件之設計方法。
傳統導線架式半導體封裝件係於一導線架之晶片座上接置一半導體晶片，再利用打線及封膠作業，以形成包覆銲線及該半導體晶片之封裝膠體；其中用以包覆晶片之封裝膠體多為散熱性差之環氧樹脂(Epoxy Resin)類之材料，因此半導體晶片於運作時所產生之熱量將無法經由封裝膠體有效散逸至外界，造成熱量逸散效率不佳而影響到半導體晶片之性能。
請參閱第1A及1B圖，為解決前述傳統導線架式半導體封裝件的散熱問題，業界遂發展出一種四邊扁平無導腳(Quad Flat Non-leaded, QFN)半導體封裝件，其特徵在於未設置有外導腳，即未形成有如習知四邊形平面(Quad Flat package, QFP)半導體封裝件中用以與外界電性連接之外導腳，以縮小半導體封裝件之尺寸，同時該QFN半導體封裝件1之導線架12的晶片座121底面及導腳122底面均係外露出封裝膠體15，即如第1B圖所示為該QFN半導體封裝件1之底視圖，以使該QFN半導體封裝件1得藉該導腳122外露底面(電性終端terminal)直接透過銲錫材料16而電性連接至電路板17上之銲墊170，同時使該 晶片座121底面透過銲錫材料16而接置於該電路板17之一接地面(ground plane)171上，進而使接置於該晶片座121上之半導體晶片11運作所產生之熱量得以透過該晶片座121而傳遞至該接地面171，以有效解決傳統導線架式半導體封裝件散熱不佳問題。相關之QFN半導體封裝件技術可參見美國專利第6,143,981、6,198,171、6,208,020、6,400,004、6,433,277、6,583,499、6,642,609、6,661,083、6,696,749、6,967,125、6,979,866及7,030,474號案。
然而，請配合參閱第1C圖，係為對應該第1A圖之QFN半導體封裝件側視圖，前述QFN半導體封裝件仍存在著些許問題，主要係因為一般QFN半導體封裝件1外露出封裝膠體15之晶片座121底面、導腳122底面均與該封裝膠體15底面大致齊平，因此，在將該QFN半導體封裝件之晶片座121透過銲錫材料16而接置於電路板17之接地面171上後，由於QFN半導體封裝件1與電路板17間之間隙(Gap)G極為細小(約為25~78微米)，且該晶片座121周圍佈有導腳122，故而無法由目視方式檢視導線架之晶片座121是否已確實透過銲錫材料16連接於電路板17之接地面171上，如此，若該導線架之晶片座實際上並未透過銲錫材料連接於電路板之接地面上時，將嚴重影響到半導體晶片之散熱效率。
因此，如何提供一種半導體封裝件可有效檢視其晶片座是否已確實透過銲錫材料連接於電路板之接地面上，甚 而當該晶片座無法確實透過銲錫材料連接於電路板之接地面上時，亦不致影響半導體封裝件散熱性，實為目前業界為解決半導體封裝件散熱問題所亟待考量之課題。
有鑑於上述習知技術之缺點，本發明之一目的係提供一種散熱型半導體封裝件及其導線架與設計方法，即便QFN半導體封裝件之導線架晶片座未確實連接至電路板之接地面上，亦不影響該QFN半導體封裝件之半導體晶片散熱。
本發明之又一目的係提供一種散熱型半導體封裝件及其導線架與設計方法，得以由QFN半導體封裝件之側邊檢視出該QFN半導體封裝件導線架是否確實連接至電路板之接地面上。
本發明之另一目的係提供一種散熱型半導體封裝件及其導線架與設計方法，用以改善習知QFN半導體封裝件僅從晶片座下方傳遞熱量之限制。
本發明之再一目的係提供一種散熱型半導體封裝件及其導線架與設計方法，得以提升QFN半導體封裝件之散熱面積及效能。
為達上述目的，本發明揭露一種散熱型半導體封裝件，係包括：導線架，該導線架具有一新晶片座及設於該新晶片座周圍之複數導腳，其中該些導腳包括有原始導腳及額外導腳，且該額外導腳透過連接部而連接至該新晶片座；半導體晶片，係接置於該新晶片座上；銲線，電性連 接該半導體晶片及該導腳；以及封裝膠體，包覆該銲線、半導體晶片及部分導線架，並至少使該新晶片座底面及導腳底面外露出該封裝膠體。
該導線架之新晶片座尺寸係由原始導腳加上額外導腳之總數，而依國際規範(JEDEC M0-220)之規定而對應出。
該半導體封裝件為一QFN半導體封裝件，該些額外導腳之寬度總和係大於或等於原始晶片座之寬度，各該額外導腳之寬度係與該原始導腳寬度相同，且該額外導腳可選擇相對佈設於該新晶片座單側、相鄰兩側、相對兩側、三側或四側。
該額外導腳與新晶片座相連之連接部的底面係可選擇與該新晶片座底面、原始導腳底面及額外導腳底面齊平，且外露出封裝膠體，亦或可透過半蝕刻(half-etch)方式移除該連接部之部分厚度，僅使該新晶片座底面、原始導腳底面及額外導腳底面外露出封裝膠體。
本發明復揭露一種導線架，係包括：一新晶片座，以及設於該新晶片座周圍之複數導腳，其中該些導腳包括有原始導腳及額外導腳，且該額外導腳透過連接部而連接至該新晶片座。
該些額外導腳之寬度總和係大於或等於原始晶片座之寬度，各該額外導腳之寬度係與該原始導腳寬度相同，且該額外導腳係可選擇相對佈設於該新晶片座單側、相鄰兩側、相對兩側、三側或四側。
該額外導腳與新晶片座相連之連接部的底面係可選擇與該新晶片座底面、原始導腳底面及額外導腳底面齊平，亦或可透過半蝕刻(half-etch)方式移除該連接部之部分厚度，僅使該新晶片座底面、原始導腳底面及額外導腳底面齊平。
本發明復揭露一種QFN半導體封裝件之設計方法，係包括：提供一原始QFU半導體封裝件，該原始QFN半導體封裝件具有一原始晶片座及設於該原始晶片座周圍之複數原始導腳，其中該原始QFN半導體封裝件之尺寸及原始導腳數量與配置係符合國際規範(JEDEC M0-220)之規定；將該原始晶片座寬度除以原始導腳寬度以獲得一數值，並取大於該數值之正整數而設為額外導腳個數；參照國際規範(JEDEC M0-220)調整該額外導腳個數，以使該原始導腳及額外導腳之總數與配置符合國際規範(JEDEC M0-220)之規定，並調整原始晶片座尺寸以形成新晶片座；以及使該額外導腳透過連接部連接至該新晶片座。
該導線架之新晶片座尺寸係由原始導腳加上額外導腳之總數，而依國際規範(JEDEC M0-220)之規定而對應出。
相較於習知QFN半導體封裝件，本發明之散熱型半導體封裝件及其導線架與設計方法，主要係提供一包含有新晶片座及設於該新晶片座周圍之複數導腳的導線架，其中該些導腳包括有原始導腳及額外導腳，且該額外導腳透過連接部而連接至該新晶片座，並透過置晶、打線、封裝模 壓作業而形成散熱型半導體封裝件後，以將該散熱型半導體封裝件之新晶片座、連接部及額外導腳間隔銲錫材料接置於電路板之接地面時，因該新晶片座透過連接部連接至額外導腳，故可自該散熱型半導體封裝件之外觀，檢視該額外導腳是否透過該銲錫材料而接置於電路板之接地面上，以維持散熱途逕之暢通，且由於該些額外導腳之寬度總和係大於或等於原始晶片座之寬度，因此即便半導體封裝件之導線架晶片座未確實連接至電路板之接地面上，因該額外導腳係接置於接地面上，故不影響該半導體封裝件之散熱，再者由於透過晶片座、連接部及額外導腳之設置，加大半導體晶片之散熱面積，可改善習知QFN半導體封裝件僅從晶片座下方傳遞熱量之限制，得以提升半導體封裝件之散熱面積及效能。
以下係藉由特定的具體實施例說明本發明之實施方式，熟悉此技藝之人士可由本說明書所揭示之內容輕易地瞭解本發明之其他優點與功效。
第一實施例：
請參閱第2A及2B圖，係為本發明之散熱型半導體封裝件剖面及底面示意圖。
本發明所揭露之散熱型半導體封裝件2包括有：一導線架22、至少一半導體晶片21、複數銲線23、以及一封裝膠體25。
該導線架22包括有：一新晶片座221以及設於該新 晶片座221周圍之複數導腳222，其中該些導腳222包括有原始導腳222a及額外導腳222b，且該額外導腳222b透過連接部223而連接至該新晶片座221。
該導線架22之新晶片座221尺寸係由原始導腳222a加上額外導腳222b之總數，而依國際規範之規定而對應出。
該些額外導腳222b之寬度總和(w1+w2+w3+w4+w5+w6+w7+w8)係大於或等於如第1B圖所示之原始晶片座121之寬度(W)，各該額外導腳222b之寬度係與該原始導腳222a寬度相同，且該額外導腳222b係可選擇佈設於該新晶片座221相對兩側。
該額外導腳222b與新晶片座221相連之連接部223的底面係與該新晶片座底面221、原始導腳222a底面及額外導腳222b底面齊平，且外露出封裝膠體25。
另外，關於QFN半導體封裝件之相關尺寸，包含封裝件整體尺寸、晶片座尺寸、導腳尺寸、導腳間距、導腳數量及配置等係由國際規範JEDEC M0-220所規定。
以下即依國際規範JEDEC M0-220之表7A、表3及表7B說明本發明之導線架設計方法。
若針對如第1B圖之原始導線架進行設計者，考量其封裝件尺寸(DBSC﹡EBSC)為3mm×3mm，原始導腳(電性終端terminal)之數目(N)為12，導腳間距(pitch)為0.65mm。
由M0-220之表7A得知原始晶片座面積(NOM)最大為D2×E2=1.65mm×1.65mrn，復由M0-220之表3可知，對應導 腳間距(pitch)0.65mm之條件下，原始導腳(電性終端)之寬度(NOM)為0.3mm，而為設計新增之複數額外導腳之寬度總和大於或等於原始晶片座之寬度，故所需額外導腳數目至少須設置1.65/0.3=5.5，取大於該數值之接近整數為6，亦即至少須設置6個額外導腳。
考量須維持QFN半導體封裝件之方正格局，即須設置8個額外導腳，以平均分配於原始晶片座四周，如此新設計之導腳數目(N)變為12個原始導腳加上8個額外導腳，合計20個，並使該額外導腳透過連接部連接至原始晶片座，如第2A圖所示，於本實施例中該額外導腳係設於原始晶片座之相對兩側，唯亦可如第2C圖所示設於原始晶片座四側。
從M0-220之表7B可知，相較於原始QFN半導體封裝件尺寸3mm﹡3mm之尺寸(導腳數目N=12)，於導腳數目N=20情況且導腳間距(pitch)維持0.65mm之條件下，新設計之QFN半導體封裝件尺寸(DBSC﹡EBSC)變為5mm﹡5mm。
再者，該新設計之QFN半導體封裝件之新晶片座尺寸係由原始導腳加上額外導腳之總數，而依國際規範(JEDEC M0-220)之規定而對應出。例如，相較於原始封裝件尺寸為3mm﹡3mm，其原始晶片座尺寸為1.65mm×1.65mm，而在新設計之封裝件尺寸變為5mm﹡5mm時，由M0-220之表7B可知，該新設計之新晶片座之尺寸(D2﹡E2)將變更為2.7mm﹡2.7mm。
如此，即可利用該額外導腳連接至電路板之接地面 上，即便晶片座無法確實透過銲錫材料連接至接地面時，仍可維持適當之散熱性。
該半導體晶片21具有相對之主動面211及非主動面212，並使該半導體晶片21以其非主動面212間隔一導熱黏著層(未圖示)而接置於該新晶片座221上。
其後進行打線作業，以利用銲線23電性連接該半導體晶片21主動面211及導腳222。
接著，進行封裝模壓作業，以形成包覆該銲線23、半導體晶片21及部分導線架之封裝膠體25，且至少使該新晶片座221底面外露出封裝膠體25，以及使該原始導腳222a底面與額外導腳222b底面外露出該封裝膠體25而為電性終端，並經由切割作業，以形成本發明之散熱型半導體封裝件。
請配合參閱第3圖，後續即可將本發明之散熱型半導體封裝件外露出封裝膠體25之原始導腳222a底面透過例如銲錫材料26之導電材料而電性連接至例如電路板27之外部裝置，並使該半導體封裝件外露出封裝膠體25之新晶片座221及額外導腳222b亦得以透過該銲錫材料26接置於電路板27之接地面271，以供該半導體晶片21運作時所產生之熱量經由該電路板接地面271而進行逸散，其中由於該新晶片座221係透過連接部223而連接至額外導腳222b，故可透過外觀檢視該額外導腳222b是否確實透過銲錫材料26而接置於電路板27之接地面271上，以確保散熱途徑之暢通，且由於複數額外導腳222b 之寬度總和係大於或等於原始晶片座之寬度，因此即便晶片座未確實連接至電路板之接地面上，亦不影響該半導體封裝件之散熱，再者透過額外導腳222b及連接部223之設置，加大可供半導體晶片散熱之面積，以改善習知QFN半導體封裝件僅從晶片座下方傳遞熱量之限制，進而提升半導體封裝件之散熱面積及效能。
第二實施例：
請參閱第4圖，係為本發明之散熱型半導體封裝件第二實施例之底面示意圖。
本實施例與前述實施例大致相同，主要差異在於導線架之額外導腳422b除於第2A及2C圖所示之設於該新晶片座相對兩側及四側外，亦可選擇設於相對新晶片座421之相鄰兩側。
當然若其它情況許可下亦可選擇相對於新晶片座之單側或三側設置額外導腳，且該額外導腳係可配合原始導腳而重新配置於該新晶片座周圍位置。
第三實施例：
請參閱第5A及5B圖，係顯示本發明之散熱型半導體封裝件第三實施例之示意圖，其中第5A圖為底面示意圖，第5B圖係為對應第5A圖5B-5B剖面之示意圖。
本實施例與前述如第2C圖所示之實施例大致相同，主要差異在於導線架中用以連接額外導腳522b及新晶片座521之連接部523係可透過半蝕刻(half-etch)方式移除部分厚度，該移除部分則由封裝膠體55填充，僅使該 新晶片座521底面及額外導腳522b底面外露出封裝膠體55，進而使本發明之散熱型半導體封裝件底面外觀如同傳統QFN半導體封裝件。
因此，本發明之散熱型半導體封裝件及其導線架與設計方法，主要係提供一包含有新晶片座及設於該新晶片座周圍之複數導腳的導線架，其中該些導腳包括有原始導腳及額外導腳，且使該額外導腳透過連接部而連接至該新晶片座，並透過置晶、打線、封裝模壓作業而形成散熱型半導體封裝件後，以將該散熱型半導體封裝件之新晶片座、連接部及額外導腳間隔銲錫材料接置於電路板之接地面時，因該新晶片座透過連接部連接至額外導腳，故可自該散熱型半導體封裝件之外觀，檢視該額外導腳是否透過該銲錫材料而接置於電路板之接地面上，以維持散熱途逕之暢通，且由於該些額外導腳之寬度總和係大於或等於原始晶片座之寬度，因此即便半導體封裝件之導線架新晶片座未確實連接至電路板之接地面上，因該額外導腳係接置於接地面上，故不影響該半導體封裝件之散熱，再者由於透過新晶片座、連接部及額外導腳之設置，加大半導體晶片之散熱面積，可改善習知QFN半導體封裝件僅從晶片座下方傳遞熱量之限制，得以提升半導體封裝件之散熱面積及效能。
上述實施例僅為例示性說明本發明之原理及其功效，而非用於限制本發明。任何熟習此項技藝之人士均可在不違背本發明之精神及範疇下，對上述實施例進行修飾 與變化。因此，本發明之權利保護範圍，應如後述之申請專利範圍所列。
1‧‧‧QFN半導體封裝件
11‧‧‧半導體晶片
12‧‧‧導線架
121‧‧‧晶片座
122‧‧‧導腳
15‧‧‧封裝膠體
16‧‧‧銲錫材料
17‧‧‧電路板
170‧‧‧銲墊
171‧‧‧接地面
2‧‧‧散熱型半導體封裝件
21‧‧‧半導體晶片
211‧‧‧主動面
212‧‧‧非主動面
22‧‧‧導線架
221‧‧‧新晶片座
222‧‧‧導腳
222a‧‧‧原始導腳
222b‧‧‧額外導腳
223‧‧‧連接部
23‧‧‧銲線
25‧‧‧封裝膠體
26‧‧‧銲錫材料
27‧‧‧電路板
271‧‧‧接地面
421‧‧‧新晶片座
422b‧‧‧額外導腳
521‧‧‧新晶片座
522b‧‧‧額外導腳
523‧‧‧連接部
55‧‧‧封裝膠體
G‧‧‧間隙
W, w1, w2, w3, w4, w5, w6, w7, w8‧‧‧寬度
第1A、1B及1C圖係為習知QFN半導體封裝件剖面、底面及側視示意圖；第2A及2B圖係為本發明之散熱型半導體封裝件及其導線架第一實施例之示意圖；第2C圖係為對應第2A圖之散熱型半導體封裝件及其導線架另一設計態樣示意圖；第3圖係為本發明之散熱型半導體封裝件接置於電路板之不同方向示意圖；第4圖係為本發明之散熱型半導體封裝件第二實施例之示意圖；以及第5A及5B圖係為本發明之散熱型半導體封裝件第三實施例之示意圖。
2‧‧‧散熱型半導體封裝件
22‧‧‧導線架
221‧‧‧新晶片座
222‧‧‧導腳
222a‧‧‧原始導腳
222b‧‧‧額外導腳
223‧‧‧連接部
25‧‧‧封裝膠體

Claims (24)

  1. 一種散熱型半導體封裝件，係包括：導線架，該導線架具有一新晶片座及設於該新晶片座周圍之複數導腳，其中該些導腳包括有原始導腳及額外導腳，且該額外導腳透過連接部而連接至該新晶片座；半導體晶片，係接置於該新晶片座上；銲線，電性連接該半導體晶片及該導腳；以及封裝膠體，包覆該銲線、半導體晶片及部分導線架，並至少使該新晶片座底面及導腳底面外露出該封裝膠體。
  2. 如申請專利範圍第1項之散熱型半導體封裝件，其中，該導線架之新晶片座尺寸係由原始導腳加上額外導腳之總數，而依國際規範(JEDEC M0-220)之規定而對應出。
  3. 如申請專利範圍第2項之散熱型半導體封裝件，其中，該些額外導腳之寬度總和係大於或等於原始晶片座之寬度。
  4. 如申請專利範圍第1項之散熱型半導體封裝件，其中，該額外導腳之寬度與該原始導腳寬度相同。
  5. 如申請專利範圍第1項之散熱型半導體封裝件，其中，該額外導腳選擇佈設於該新晶片座相對兩側、相鄰兩側、單側、三側或四側。
  6. 如申請專利範圍第1項之散熱型半導體封裝件，其 中，該連接部底面、新晶片座底面、原始導腳底面及額外導腳底面均外露出封裝膠體。
  7. 如申請專利範圍第1項之散熱型半導體封裝件，其中，該連接部透過半蝕刻(half-etch)方式移除部分厚度，而未外露出封裝膠體。
  8. 如申請專利範圍第7項之散熱型半導體封裝件，其中，該連接部所移除部分厚度係由封裝膠體所填充。
  9. 如申請專利範圍第1項之散熱型半導體封裝件，其中，該散熱型半導體封裝件利用外露出封裝膠體之新晶片座底面及額外導腳底面間隔導電材料電性連接至電路板之接地面上。
  10. 一種導線架，係包括：新晶片座；以及設於該新晶片座周圍之複數導腳，其中該些導腳包括有原始導腳及額外導腳，且該額外導腳透過連接部而連接至該新晶片座。
  11. 如申請專利範圍第10項之導線架，其中，該導線架之新晶片座尺寸係由原始導腳加上額外導腳之總數，而依國際規範(JEDEC M0-220)之規定而對應出。
  12. 如申請專利範圍第11項之導線架，其中，該些額外導腳之寬度總和係大於或等於原始晶片座之寬度。
  13. 如申請專利範圍第10項之導線架，其中，該額外導腳之寬度與該原始導腳寬度相同。
  14. 如申請專利範圍第10項之導線架，其中，該額外導 腳選擇佈設於該新晶片座相對兩側、相鄰兩側、單側、三側或四側。
  15. 如申請專利範圍第10項之導線架，其中，該連接部底面、新晶片座底面、原始導腳底面及額外導腳底面相互齊平。
  16. 如申請專利範圍第10項之導線架，其中，該連接部透過半蝕刻(half-etch)方式移除部分厚度。
  17. 一種QFN半導體封裝件之設計方法，係包括：提供一原始QFN半導體封裝件，該原始QFN半導體封裝件具有一原始晶片座及設於該原始晶片座周圍之複數原始導腳，其中該原始QFN半導體封裝件之尺寸及原始導腳數量與配置係符合國際規範；將該原始晶片座寬度除以原始導腳寬度以獲得一數值，並取大於該數值之正整數而設為額外導腳個數；參照國際規範調整該額外導腳個數，以使該原始導腳及額外導腳之總數與配置符合國際規範，並調整原始晶片座尺寸以形成新晶片座；以及使該額外導腳透過連接部連接至該新晶片座。
  18. 如申請專利範圍第17項之QFN半導體封裝件之設計方法，其中，該國際規範為JEDEC M0-220。
  19. 如申請專利範圍第17項之QFN半導體封裝件之設計方法，其中，該新晶片座尺寸係由原始導腳加上額外導腳之總數，而依國際規範之規定而對應出。
  20. 如申請專利範圍第17項之QFN半導體封裝件之設計方法，其中，該些額外導腳之寬度總和係大於或等於原始晶片座之寬度。
  21. 如申請專利範圍第17項之QFN半導體封裝件之設計方法，其中，該額外導腳之寬度與該原始導腳寬度相同。
  22. 如申請專利範圍第17項之QFN半導體封裝件之設計方法，其中，該額外導腳選擇佈設於該新晶片座相對兩側、相鄰兩側、單側、三側或四側。
  23. 如申請專利範圍第17項之QFN半導體封裝件之設計方法，其中，該連接部底面、新晶片座底面、原始導腳底面及額外導腳底面相互齊平。
  24. 如申請專利範圍第17項之QFN半導體封裝件之設計方法，其中，該連接部透過半蝕刻(half-etch)方式移除部分厚度。
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