CN105374805A - 一种多芯片封装结构 - Google Patents

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Abstract

本发明涉及电子技术领域，具体涉及一种封装结构。一种多芯片封装结构，包括一封装体，所述封装体的内部封装有第一裸芯片，所述第一裸芯片包括第一引脚区、第二引脚区，所述第一引脚区连接至少一个第二裸芯片，至少一个所述第二裸芯片与所述第一裸芯片堆叠设置，且所述第二裸芯片设置于所述第一裸芯片下方。本发明通过将至少一个第二裸芯片与第一裸芯片堆叠设置，能够有效减小封装体尺寸，并提高互连方便性，同时能够提供良好的散热，有助于封装结构的性能提升。

Description

一种多芯片封装结构
技术领域
本发明涉及电子技术领域，具体涉及一种封装结构。
背景技术
随着电子产品市场小型化、便携化及多功能化的发展，在单个封装结构内部集成多个芯片，以有效增大电子器件的功能性已成为微电子封装的发展趋势，现有技术的两个芯片(1,2)集成于同一封装结构中时，参照图1，两个芯片(1,2)平铺设置，采用引线(3)键合方式实现对应引脚的连接，现有技术存在的缺点是封装体的体积远远大于单个芯片的体积，同时其互连方式往往会引入寄生电感，而且引线越长，寄生电阻越大，影响封装结构的整体性能表现。
发明内容
本发明的目的在于，提供一种多芯片封装结构，解决以上技术问题。
本发明所解决的技术问题可以采用以下技术方案来实现：
一种多芯片封装结构，包括一封装体，其中，所述封装体的内部封装有第一裸芯片，所述第一裸芯片包括第一引脚区、第二引脚区，所述第一引脚区连接至少一个第二裸芯片，至少一个所述第二裸芯片与所述第一裸芯片堆叠设置，且所述第二裸芯片设置于所述第一裸芯片下方。
本发明的多芯片封装结构，所述第二裸芯片与所述第一裸芯片通过焊料块电连接。
本发明的多芯片封装结构，所述第二引脚区的引脚被引出至所述封装体的下表面用以与外部电路连接。
本发明的多芯片封装结构，所述第一裸芯片的面积大于所述第二裸芯片的面积。
本发明的多芯片封装结构，所述第一引脚区和所述第二引脚区位于所述第一裸芯片的下表面，所述第一裸芯片的上表面沿所述封装体的上表面设置并与外部接触。
本发明的多芯片封装结构，所述封装体的下表面设有与所述第二引脚区的引脚相对应的焊盘，所述焊盘通过焊球与外部电路连接。
本发明的多芯片封装结构，所述第二引脚区位于所述第一引脚区的外侧。
本发明的多芯片封装结构，所述封装体的下表面的左右两侧各设置两列所述焊盘。
有益效果：由于采用以上技术方案，本发明通过将至少一个第二裸芯片与第一裸芯片堆叠设置，能够有效减小封装体尺寸，并提高互连方便性，同时能够提供良好的散热，有助于封装结构的性能提升。
附图说明
图1为现有技术的封装结构内部示意图；
图2为本发明的封装结构内部示意图；
图3为本发明的主体结构示意图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动的前提下所获得的所有其他实施例，都属于本发明保护的范围。
需要说明的是，在不冲突的情况下，本发明中的实施例及实施例中的特征可以相互组合。
下面结合附图和具体实施例对本发明作进一步说明，但不作为本发明的限定。
参照图2、图3，一种多芯片封装结构，包括一封装体4，其中，封装体4的内部封装有第一裸芯片5，第一裸芯片5包括第一引脚区、第二引脚区，第一引脚区连接至少一个第二裸芯片6，至少一个第二裸芯片6与第一裸芯片5堆叠设置，且第二裸芯片6设置于第一裸芯片5下方。
本发明通过将至少一个第二裸芯片6与第一裸芯片5堆叠设置，且第二裸芯片6设置于第一裸芯片5下方，能够有效减小封装体尺寸，提高互连方便性，有助于封装结构的性能提升。
本发明的多芯片封装结构，第二裸芯片6与第一裸芯片5通过焊料块7电连接。第一裸芯片5不但与第二裸芯片6互连接，还为第二裸芯片6提供机械支撑。当第一引脚区连接多个第二裸芯片6时，多个第二裸芯片可以平铺于第一裸芯片5上。
本发明的焊料块7可以是焊料球。使得第二裸芯片6与第一裸芯片5的连接路径尽可能地短，以减小寄生电阻。
本发明的多芯片封装结构，第一裸芯片5的面积大于第二裸芯片6的面积。将面积较大的第一裸芯片5设置于第二裸芯片6的上方，可以利用第一裸芯片5与封装体4的下表面之间形成的空腔，便于最大程度降低封装体4的高度，有利于封装体的小型化。
本发明的多芯片封装结构，第二引脚区的引脚被引出至封装体4的下表面用以与外部电路连接。
本发明的多芯片封装结构，第一引脚区和第二引脚区可以位于第一裸芯片5的下表面，第一裸芯片5的上表面沿封装体4的上表面设置并与外部接触以便于散热。由于芯片在工作时总是会产生热量，从而导致芯片温度的升高，高温下芯片的工作性能会下降，本发明通过将第一裸芯片5的上表面与外部接触，使得本发明的封装结构具有较好的散发热量的能力，提高封装的可靠性，确保芯片的正常工作。
当第一裸芯片5的面积大于第二裸芯片6的面积时，由于第一裸芯片5与外部接触散热，使得散热面积尽可能大，能够最大程度为封装体提供良好的散热。
本发明的多芯片封装结构，封装体4的下表面设有与第二引脚区的引脚相对应的焊盘，焊盘通过焊球8与外部电路连接。焊球8使得引脚可以很短，缩短了信号的传输路径，减小了寄生电感及寄生电阻，可改善电路的性能。
本发明的多芯片封装结构，第二引脚区可以位于第一引脚区的外侧。本发明的多芯片封装结构，封装体4的下表面的左右两侧各设置两列焊盘。封装体4的下表面的左右两侧各设置两列焊盘，相比于现有技术，本发明减小了与外部电路连接的引脚数，便于封装结构与外部电路板的焊接，提高生产效率，同时减小焊接失效的概率。
本发明的多芯片封装结构，封装体4的内部还可以包括基板，第一裸芯片5设置于基板上。基板的下表面设置焊盘与外部电路连接。
一种优选的实施例，第二裸芯片6可以设置于第一裸芯片5与基板之间；
或，基板上可以设有开孔，第二裸芯片6设置于开孔中。
第二裸芯片6可以与基板位于同一平面，使得封装体4的集成度更高，进一步降低封装体的尺寸与裸芯片的尺寸的比例关系。
以上所述仅为本发明较佳的实施例，并非因此限制本发明的实施方式及保护范围，对于本领域技术人员而言，应当能够意识到凡运用本发明说明书及图示内容所作出的等同替换和显而易见的变化所得到的方案，均应当包含在本发明的保护范围内。

Claims (8)

1.一种多芯片封装结构，包括一封装体，其特征在于，所述封装体的内部封装有第一裸芯片，所述第一裸芯片包括第一引脚区、第二引脚区，所述第一引脚区连接至少一个第二裸芯片，至少一个所述第二裸芯片与所述第一裸芯片堆叠设置，且所述第二裸芯片设置于所述第一裸芯片下方。
2.根据权利要求1所述的多芯片封装结构，其特征在于，所述第二裸芯片与所述第一裸芯片通过焊料块电连接。
3.根据权利要求1所述的多芯片封装结构，其特征在于，所述第二引脚区的引脚被引出至所述封装体的下表面用以与外部电路连接。
4.根据权利要求1所述的多芯片封装结构，其特征在于，所述第一裸芯片的面积大于所述第二裸芯片的面积。
5.根据权利要求1所述的多芯片封装结构，其特征在于，所述第一引脚区和所述第二引脚区位于所述第一裸芯片的下表面，所述第一裸芯片的上表面沿所述封装体的上表面设置并与外部接触。
6.根据权利要求1所述的多芯片封装结构，其特征在于，所述封装体的下表面设有与所述第二引脚区的引脚相对应的焊盘，所述焊盘通过焊球与外部电路连接。
7.根据权利要求1所述的多芯片封装结构，其特征在于，所述第二引脚区位于所述第一引脚区的外侧。
8.根据权利要求6所述的多芯片封装结构，其特征在于，所述封装体的下表面的左右两侧各设置两列所述焊盘。
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