JP2010258366A - 半導体装置 - Google Patents
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Abstract
【課題】2つの半導体チップが封止体に封入された半導体装置の放熱性の向上を図る手段を提供する。
【解決手段】入力側板状リード部5上に制御用パワーMOSFETチップ2が配置され、このチップの主面にはソース電極2sおよびゲート電極2gが形成され、このソース電極と出力側板状リード部6とが接続されており、また、出力側板状リード部6上に同期用パワーMOSFETチップ3が配置されており、このチップの主面にはソース電極3sおよびゲート電極3gが形成されており、このソース電極と接地側板状リード部7とが接続されている。この接地側板状リード部7と、それぞれのチップのゲート電極2g、3gと接続されているゲート側リード部8、9が、入力側板状リード部5と出力側板状リード部6の間に存在している。これにより、基板実装時の配線を介した放熱経路を広く確保することができ、2in1パッケージ1の放熱性を改善することができる。
【選択図】図1
【解決手段】入力側板状リード部5上に制御用パワーMOSFETチップ2が配置され、このチップの主面にはソース電極2sおよびゲート電極2gが形成され、このソース電極と出力側板状リード部6とが接続されており、また、出力側板状リード部6上に同期用パワーMOSFETチップ3が配置されており、このチップの主面にはソース電極3sおよびゲート電極3gが形成されており、このソース電極と接地側板状リード部7とが接続されている。この接地側板状リード部7と、それぞれのチップのゲート電極2g、3gと接続されているゲート側リード部8、9が、入力側板状リード部5と出力側板状リード部6の間に存在している。これにより、基板実装時の配線を介した放熱経路を広く確保することができ、2in1パッケージ1の放熱性を改善することができる。
【選択図】図1
Description
本発明は、半導体装置に関し、特に、複数の半導体チップが封止体に封入された半導体装置に適用して有効な技術に関する。
2つの半導体チップが1つのパッケージに封止され、DC/DCコンバータとして動作する半導体装置では、従来、各半導体チップは電流が直線的な経路となるように配置されている。つまり、第1のチップが搭載されたフレーム、第1のチップのソース電極と接続され、かつ第2のチップが搭載されたフレーム、第2のチップのソース電極と接続されたフレームの順に一列に並んで配置されている(たとえば、特許文献1参照)。
パーソナルコンピュータのCPUなどの電源に広く用いられる絶縁型DC/DCコンバータは、制御用と同期用のパワーMOSFET(Metal Oxide Semiconductor Field Effect Transistor)と、これらのON/OFFを行うドライバIC(integrated Circuit)と、その他チョークコイルやコンデンサなどによって構成される。
近年、上記のような電源の小型化が進められており、DC/DCコンバータを構成する2つのパワーMOSFETを1つの樹脂パッケージに封止した製品(2in1パッケージ)の開発が進められている。
2in1パッケージの特徴として、実装面積の低減、小型化による原料コストの低減というメリットの他に、集積化による放熱性の悪化というデメリットがある。
放熱性の悪化により、最大出力電流の低下、信頼性の低下などの様々な問題が生じる。
本発明の目的は、2in1パッケージのプリント実装基板搭載時における放熱性の改善を図ることにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、以下のとおりである。
本発明の一実施の形態による半導体装置は、
1つのパッケージに形成される半導体装置であって、
第1、第2、第3、第4および第5の外部端子を備え、
それぞれが第1、第2および第3の電極を有する第1のトランジスタおよび第2のトランジスタを備え、
前記第1および第2のトランジスタは封止体によって封止され、
前記第1のトランジスタは前記第1の外部端子を含む板状の第1の導体部材上に搭載され、
前記第2のトランジスタは前記第2の外部端子を含む板状の第2の導体部材上に搭載され、
前記第1のトランジスタの前記第1の電極は、前記第1の外部端子に電気的に接続され、
前記第2のトランジスタの前記第1の電極は、前記第2の外部端子に電気的に接続され、
前記第1のトランジスタの前記第2の電極は、前記第2の外部端子に電気的に接続され、
前記第2のトランジスタの前記第2の電極は、前記第3の外部端子に電気的に接続され、
前記第1のトランジスタの前記第3の電極は、前記第4の外部端子に電気的に接続され、
前記第2のトランジスタの前記第3の電極は、前記第5の外部端子に電気的に接続され、
前記第3、第4および第5の外部端子は、前記第1、第2の外部端子の間に存在するものである。
1つのパッケージに形成される半導体装置であって、
第1、第2、第3、第4および第5の外部端子を備え、
それぞれが第1、第2および第3の電極を有する第1のトランジスタおよび第2のトランジスタを備え、
前記第1および第2のトランジスタは封止体によって封止され、
前記第1のトランジスタは前記第1の外部端子を含む板状の第1の導体部材上に搭載され、
前記第2のトランジスタは前記第2の外部端子を含む板状の第2の導体部材上に搭載され、
前記第1のトランジスタの前記第1の電極は、前記第1の外部端子に電気的に接続され、
前記第2のトランジスタの前記第1の電極は、前記第2の外部端子に電気的に接続され、
前記第1のトランジスタの前記第2の電極は、前記第2の外部端子に電気的に接続され、
前記第2のトランジスタの前記第2の電極は、前記第3の外部端子に電気的に接続され、
前記第1のトランジスタの前記第3の電極は、前記第4の外部端子に電気的に接続され、
前記第2のトランジスタの前記第3の電極は、前記第5の外部端子に電気的に接続され、
前記第3、第4および第5の外部端子は、前記第1、第2の外部端子の間に存在するものである。
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、以下のとおりである。
2つの半導体チップを搭載する2つの板状導体部材を、プリント実装基板の配線を介した放熱経路を広くすることが出来るように配置することにより、従来構造に比べて半導体装置における放熱性の向上を図ることができる。
以下の実施の形態では特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
さらに、以下の実施の形態では便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明などの関係にある。
また、以下の実施の形態において、要素の数など(個数、数値、量、範囲などを含む)に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合などを除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良いものとする。
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。
(実施の形態1)
図1は本発明の実施の形態1の半導体装置(非絶縁型DC/DCコンバータ用2in1パッケージ)の構造の一例を封止体14を透過して示す平面図、図2は図1に示す2in1パッケージ1をA−A線に沿って切断した断面の構造を示す断面図、図3は図1に示す半導体装置の構造を示す裏面図、図4は図1に示す半導体装置の構造を示す外観斜視図である。また、図12は図1に示す半導体装置の封止体14を透過して示す斜視図である。なお、図1においては2in1パッケージ1の内部構造をわかりやすくするため、封止体14の外形を二点鎖線で示す。
図1は本発明の実施の形態1の半導体装置(非絶縁型DC/DCコンバータ用2in1パッケージ)の構造の一例を封止体14を透過して示す平面図、図2は図1に示す2in1パッケージ1をA−A線に沿って切断した断面の構造を示す断面図、図3は図1に示す半導体装置の構造を示す裏面図、図4は図1に示す半導体装置の構造を示す外観斜視図である。また、図12は図1に示す半導体装置の封止体14を透過して示す斜視図である。なお、図1においては2in1パッケージ1の内部構造をわかりやすくするため、封止体14の外形を二点鎖線で示す。
図1〜図4および図12に示す本実施の形態の半導体装置は、2つの半導体チップが1つの封止体(封入用絶縁樹脂)14に封入されたものであり、本実施の形態では、前記半導体装置の一例として、非絶縁型DC/DCコンバータ用の2in1パッケージ1を取り上げて説明する。
なお、2in1パッケージ1は、図3および図4に示すように、封止体14の裏面および周縁部に複数の外部接続端子が配置された構造のものである。
本実施の形態の2in1パッケージ1の基本構造は、トランジスタ回路を有する2つの半導体チップと、この2つの半導体チップを搭載する2つの板状導体部材と、前記半導体チップのうち少なくとも1つの電極と電気的に接続する複数の板状導体部材と、前記2つの半導体チップを封止する封止体14からなり、前記板状導体部材の一部が封止体14から露出し、外部接続端子を形成している。
なお、2in1パッケージ1は、第1の半導体チップである制御用パワーMOSFETチップ2と、この制御用パワーMOSFETチップ2と導体部材によって電気的に接続された第2の半導体チップである同期用パワーMOSFETチップ3とを有しており、これら2つの半導体チップが封止体14に封止(封入)されている。
本実施の形態の2in1パッケージ1の詳細な構造について説明すると、図1、図2に示すように、入力側板状リード部(第1の板状導体部材)5上に制御用パワーMOSFETチップ(第1のトランジスタ)2が配置されている。すなわち、制御用パワーMOSFETチップ2の裏面2bには、制御用パワーMOSFETのドレイン電極(第1の電極)2dとなる端子部が形成されており、このドレイン電極2dに第1の板状導体部材である入力側板状リード部5が、例えば、ハンダ15などのダイボンディング材により電気的に接続されている。
一方、制御用パワーMOSFETチップ2の主面2aには、制御用パワーMOSFETのソース電極(第2の電極)2s、およびゲート電極(第3の電極)2gとなる端子部が形成されている。
また、出力側板状リード部(第2の板状導体部材)6上には同期用パワーMOSFETチップ(第2のトランジスタ)3が配置されている。すなわち、同期用パワーMOSFETチップ3の裏面3bには、同期用パワーMOSFETのドレイン電極(第1の電極)3dとなる端子部が形成されており、このドレイン電極3dに第2の板状導体部材である出力側板状リード部6が、例えば、ハンダ15などのダイボンディング材により電気的に接続されている。
一方、同期用パワーMOSFETチップ3の主面3aには、同期用パワーMOSFETのソース電極(第2の電極)3s、およびゲート電極(第3の電極)3gとなる端子部が形成されている。
また、2in1パッケージ1は、接地側板状リード部7とゲート側リード部8、9を有しており、制御用パワーMOSFETチップ2の主面2aのソース電極2sと、出力側板状リード部6とが導体のワイヤ10を介して電気的に接続されており、同期用パワーMOSFETチップ3の主面3aのソース電極3sと、接地側板状リード部7とが導体のワイヤ12を介して電気的に接続されている。さらに、制御用パワーMOSFETチップ2のゲート電極2gとゲート側リード部8が導体のワイヤ11を介して電気的に接続されており、同様に同期用パワーMOSFETチップ3のゲート電極3gとゲート側リード部9が導体のワイヤ13を介して電気的に接続されている。
このとき、図1に示すように、接地側板状リード部7とゲート側リード部8、9は、入力側板状リード部5と、出力側板状リード部6の間に挟まれる形で構成されている。
すなわち、図3の裏面端子形状において、入力側板状リード部5の上方向および左右方向には他の端子は存在せず、また出力側板状リード部6の下方向および左右方向には他の端子は存在しない。ここで、入力側板状リード部5、出力側板状リード部6、接地側板状リード部7、ゲート側リード部8およびゲート側リード部9の裏面は、プリント実装基板に実装した際の放熱性を向上させる目的で、封止体14から露出させている。
なお、図5の変形例に示すように、MOSFETのソース電極とフレーム間はリボン状導体10a、12aを用いてもよい。また、同様に板状の導体を用いてもよい。なお、図5においては2in1パッケージ1の内部構造をわかりやすくするため、封止体14の外形を二点鎖線で示す。
次に、図6は2in1パッケージ1の実装時の回路の一例を示すものである。2in1パッケージ1がドライバIC4、コイル20、コンデンサ22、23、さらに負荷24、入力電源21などと配線で接続されており、非絶縁型DC/DCコンバータ回路を構成している。本回路において、生じる発熱のうち大部分は制御用パワーMOSFETチップ2および同期用パワーMOSFETチップ3で発生する。
図7は、2in1パッケージ1をプリント実装基板上に搭載した場合の配線形状の一例である。入力側板状リード部5は入力側配線40と、出力側板状リード部6は出力側配線41と、接地側板状リード部7は接地側配線42と、ゲート側リード部8、9はゲート配線43、44とハンダなどを用いてそれぞれ接続されている。なお、各配線が形成されているプリント実装基板は図示していない。
このとき、制御用パワーMOSFETチップ2および同期用パワーMOSFETチップ3で発生する熱は、主にプリント実装基板の配線を介して放熱される。図7において、制御用パワーMOSFETチップ2で発生する熱は図の上方向および左右方向に主な放熱経路が存在し、また同期用パワーMOSFETチップ3で発生する熱は図の下方向および左右方向に主な放熱経路が存在している。なお、図7においては2in1パッケージ1の内部構造をわかりやすくするため、封止体14の外形を二点鎖線で示す。
ここで、比較のために従来構造による実装状態を示す。図8は1つのパワーMOSFETチップ32のみを封止体14に封入した個別パッケージ31の一例を封止体を透過して示す平面図であり、図9はDC/DCコンバータを構成する2つの個別パッケージ31a、31bをプリント実装基板上に搭載した場合の配線形状の一例である。なお、図8、図9においては2in1パッケージ1の内部構造をわかりやすくするため、封止体14の外形を二点鎖線で示す。
個別パッケージ31の詳細な構造について説明すると、図8に示すように、ドレイン側板状リード部33上にパワーMOSFETチップ32が配置されている。すなわち、パワーMOSFETチップ32の裏面には、パワーMOSFETのドレイン電極(第1の電極)となる端子部が形成されており、このドレイン電極にドレイン側板状リード部33が、例えば、ハンダなどのダイボンディング材により電気的に接続されている。
一方、パワーMOSFETチップ32の主面には、パワーMOSFETのソース電極(第2の電極)32s、およびゲート電極(第3の電極)32gとなる端子部が形成されており、それぞれワイヤ36、37などの導体を用いて、ソース側リード部34、およびゲート側リード部35と電気的に接続されている。
プリント実装基板上に搭載する場合、図9に示すように制御用パワーMOSFETを有する個別パッケージ31aのドレイン側板状リード部33aは入力側配線40と、ソース側リード部34aは出力側配線41と、ゲート側リード部35aは制御用パワーMOSFETのゲート配線43とハンダなどを用いてそれぞれ接続される。また、同期用パワーMOSFETを有する個別パッケージ31bのドレイン側板状リード部33bは出力側配線41と、ソース側リード部34bは接地側配線42と、ゲート側リード部35bは同期用パワーMOSFETのゲート配線44とハンダなどを用いてそれぞれ接続される。なお、各配線が形成されているプリント実装基板は図示していない。
このとき、図9において、制御用パワーMOSFETチップ2で発生する熱は図の上方向および左方向に主な放熱経路が存在し、また同期用パワーMOSFETチップ3で発生する熱は図の下方向および右方向に主な放熱経路が存在している。この場合、図7で示した2in1パッケージ1の場合と比べて放熱経路が狭く、制御用パワーMOSFETチップ2および同期用パワーMOSFETチップ3から発生する熱の放熱性が悪いという問題がある。
次に、図10は、従来構造の2in1パッケージ30の一例を封止体を透過して示す平面図である。パワーMOSFETチップ2、3と各リード部との電気的な接続関係は本実施の形態の2in1パッケージ1と同様であるが、各リードの位置関係が異なり、入力側板状リード部5、出力側板状リード部6、接地側板状リード部7の順に一列に並んでいる。なお、図10においては2in1パッケージ30の内部構造をわかりやすくするため、封止体14の外形を二点鎖線で示す。
従来構造の2in1パッケージ30をプリント実装基板上に搭載する場合、主な放熱経路である入力側配線40、出力側配線41の形状は図11のようになる。なお、図11においては2in1パッケージ30の内部構造をわかりやすくするため、封止体14の外形を二点鎖線で示す。
このとき、図11において、制御用パワーMOSFETチップ2で発生する熱は図の上方向および左方向に主な放熱経路が存在し、また同期用パワーMOSFETチップ3で発生する熱は図の右方向のみに主な放熱経路が存在している。図7で示した本発明の実施の形態1である2in1パッケージ1の場合と比べて放熱経路が狭く、図9の例と同様に、制御用パワーMOSFETチップ2および同期用パワーMOSFETチップ3から発生する熱の放熱性が悪いという問題がある。なお、各配線が形成されているプリント実装基板は図示していない。
また、図1、および図5において、制御用パワーMOSFETチップ2のソース電極2sは、ワイヤ10あるいはリボン状導体10aなどを介して、出力側板状リード部6の延在部6aで接続されている。これはワイヤ10あるいはリボン状導体10aなどの長さを短くすることで、製造の容易さを確保し、導通電流による損失を小さくするとともに、熱源である2つのパワーMOSFETチップ2、3を離して配置することを実現している。
以上のことから、本実施の形態の2in1パッケージ1は、各半導体チップをパッケージ内の対向する両端に配置することにより、熱源である2つの各半導体チップを離し、パッケージをより広い放熱経路を有する配線配線プリント実装基板に搭載することを可能としているため、実装基板に搭載した際の放熱性を改善することができる。
(実施の形態2)
図13は本発明の実施の形態2の半導体装置(非絶縁型DC/DCコンバータ用2in1パッケージ)の構造の一例を封止体を透過して示す平面図である。図14は図13に示すB−B線に沿って切断した断面の構造を示す断面図である。図15は図13に示す半導体装置の構造を示す裏面図である。なお、図13においては2in1パッケージ1の内部構造をわかりやすくするため、封止体14の外形を二点鎖線で示す。
図13は本発明の実施の形態2の半導体装置(非絶縁型DC/DCコンバータ用2in1パッケージ)の構造の一例を封止体を透過して示す平面図である。図14は図13に示すB−B線に沿って切断した断面の構造を示す断面図である。図15は図13に示す半導体装置の構造を示す裏面図である。なお、図13においては2in1パッケージ1の内部構造をわかりやすくするため、封止体14の外形を二点鎖線で示す。
図13〜図15に示す本実施の形態の半導体装置は、実施の形態1と同様に2つの半導体チップが1つの封止体(封入用絶縁樹脂)14に封入されたものであり、前記半導体装置の一例として、非絶縁型DC/DCコンバータ用の2in1パッケージ1を取り上げて説明する。
本実施の形態の2in1パッケージ1の基本構造は、実施の形態1と同様に、トランジスタ回路を有する2つの半導体チップと、この2つの半導体チップを搭載する2つの板状導体部材と、前記半導体チップのうち少なくとも1つの電極と電気的に接続する複数の板状導体部材と、前記2つの半導体チップを封止する封止体14からなり、前記板状導体部材の一部が封止体14から露出し、外部接続端子を形成している。
一方、実施の形態1とは異なり、同期用パワーMOSFETチップ(第2のトランジスタ)3は、接地側板状リード部7である第2の板状導体部材上に配置されている。すなわち、同期用パワーMOSFETチップ3の裏面3bには、同期用パワーMOSFETチップ3のドレイン電極(第1の電極)3dとなる端子部が形成されており、このドレイン電極3dに第2の板状導体部材である接地側板状リード部7が、例えば、ハンダ15などのダイボンディング材により電気的に接続されている。
また、同期用パワーMOSFETチップ3の主面3aには、同期用パワーMOSFETのソース電極(第2の電極)3sが形成されており、導体のワイヤ12を介して出力側板状リード部6と電気的に接続されている。
このとき、図13に示すように、出力側板状リード部6とゲート側リード部8、9は、入力側板状リード部5と、接地側板状リード部7の間に挟まれる形で形成されている。
このような構造は、例えば、制御用パワーMOSFETチップ(第1のトランジスタ)2にnチャネルMOSFETを、同期用パワーMOSFETチップ(第2のトランジスタ)3にpチャネルMOSFETを用いることで実現することができる。
本実施の形態の2in1パッケージ1では、実施の形態1と比較して板状リードの延在部6aが存在しないため、リードの構造を単純化することができ、またワイヤ10、12のリードへのボンディング位置を広くとる事ができるため、加工が容易になる。
以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記発明の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
本発明は、半導体装置および電子装置に好適である。
1:2in1パッケージ
2:制御用パワーMOSFETチップ
2a:主面
2b:裏面
2d:ドレイン電極
2s:ソース電極
2g:ゲート電極
3:同期用パワーMOSFETチップ
3a:主面
3b:裏面
3d:ドレイン電極
3s:ソース電極
3g:ゲート電極
4:ドライバIC
5:入力側板状リード部
6:出力側板状リード部
6a:延在部
7:接地側板状リード部
8:ゲート側リード部
9:ゲート側リード部
10〜13:ワイヤ
10a、12a:リボン状導体
14:封止体(封止用絶縁樹脂)
15:ハンダ
20:コイル
21:入力電源
22、23:コンデンサ
24:負荷
30:2in1パッケージ
31:個別パッケージ
31a:個別パッケージ
31b:個別パッケージ
32:パワーMOSFETチップ
32s:ソース電極
32g:ゲート電極
33:ドレイン側板状リード部
33a:ドレイン側板状リード部
33b:ドレイン側板状リード部
34:ソース側リード部
34a:ソース側リード部
34b:ソース側リード部
35:ゲート側リード部
35a:ゲート側リード部
35b:ゲート側リード部
36、37:ワイヤ
40:入力側配線
41:出力側配線
42:接地側配線
43:ゲート配線
44:ゲート配線
2:制御用パワーMOSFETチップ
2a:主面
2b:裏面
2d:ドレイン電極
2s:ソース電極
2g:ゲート電極
3:同期用パワーMOSFETチップ
3a:主面
3b:裏面
3d:ドレイン電極
3s:ソース電極
3g:ゲート電極
4:ドライバIC
5:入力側板状リード部
6:出力側板状リード部
6a:延在部
7:接地側板状リード部
8:ゲート側リード部
9:ゲート側リード部
10〜13:ワイヤ
10a、12a:リボン状導体
14:封止体(封止用絶縁樹脂)
15:ハンダ
20:コイル
21:入力電源
22、23:コンデンサ
24:負荷
30:2in1パッケージ
31:個別パッケージ
31a:個別パッケージ
31b:個別パッケージ
32:パワーMOSFETチップ
32s:ソース電極
32g:ゲート電極
33:ドレイン側板状リード部
33a:ドレイン側板状リード部
33b:ドレイン側板状リード部
34:ソース側リード部
34a:ソース側リード部
34b:ソース側リード部
35:ゲート側リード部
35a:ゲート側リード部
35b:ゲート側リード部
36、37:ワイヤ
40:入力側配線
41:出力側配線
42:接地側配線
43:ゲート配線
44:ゲート配線
Claims (13)
- 1つのパッケージに形成される半導体装置であって、
第1、第2、第3、第4および第5の外部端子を備え、
それぞれが第1、第2および第3の電極を有する第1のトランジスタおよび第2のトランジスタを備え、
前記第1および第2のトランジスタは封止体によって封止され、
前記第1のトランジスタは前記第1の外部端子を含む板状の第1の導体部材上に搭載され、
前記第2のトランジスタは前記第2の外部端子を含む板状の第2の導体部材上に搭載され、
前記第1のトランジスタの前記第1の電極は、前記第1の外部端子に電気的に接続され、
前記第2のトランジスタの前記第1の電極は、前記第2の外部端子に電気的に接続され、
前記第1のトランジスタの前記第2の電極は、前記第2の外部端子に電気的に接続され、
前記第2のトランジスタの前記第2の電極は、前記第3の外部端子に電気的に接続され、
前記第1のトランジスタの前記第3の電極は、前記第4の外部端子に電気的に接続され、
前記第2のトランジスタの前記第3の電極は、前記第5の外部端子に電気的に接続され、
前記第3、第4および第5の外部端子は、前記第1、第2の外部端子の間に存在することを特徴とする半導体装置。 - 前記第1および第2のトランジスタのそれぞれの主面に前記第2および第3の電極が形成され、前記第1および第2のトランジスタの裏面に前記第1の電極が形成されていることを特徴とする請求項1記載の半導体装置。
- 前記第2の導体部材の一部が、前記第1の導体部材の近傍に延在していることを特徴とする請求項1記載の半導体装置。
- 前記第1のトランジスタの第2の電極は、前記第2の外部端子と延在部において電気的に接続されていることを特徴とする請求項3記載の半導体装置。
- 前記半導体装置は、プリント配線板上に実装され、
前記第1の導体部材は、前記プリント配線板の第1の配線パターンと接続され、
前記第2の導体部材は、前記プリント配線板の第2の配線パターンと接続され、
前記第3、第4および第5の外部端子は、前記第1、第2の配線パターンの間に存在する前記プリント配線板の第3、第4および第5の配線パターンとそれぞれ接続されることを特徴とする請求項1記載の半導体装置。 - 前記第1のトランジスタと、前記第2のトランジスタによって、DC/DCコンバータが構成されていることを特徴とする請求項1記載の半導体装置。
- 前記第1の導体部材の裏面と、前記第2の導体部材の裏面は、前記パッケージから露出していることを特徴とする請求項1記載の半導体装置。
- 前記パッケージの第1の側面に存在する外部端子は、全て前記第1の導体部材の一部であり、
前記第1の側面に対向する第2の側面に存在する外部端子は、全て前記第2の導体部材の一部であることを特徴とする請求項1記載の半導体装置。 - 前記第1の導体部材と、前記パッケージの4辺のうち3辺との間には、前記第1の導体部材の一部、あるいは前記第1の導体部材と電気的に接続された端子と、前記封止体のみが存在し、
前記第2の導体部材と、前記パッケージの4辺のうち3辺との間には、前記第2の導体部材の一部、あるいは前記第2の導体部材と電気的に接続された端子と、前記封止体のみが存在することを特徴とする請求項1記載の半導体装置。 - 前記第1のトランジスタの第2の電極と前記第2の導体部材は、金属ワイヤによって電気的に接続されていることを特徴とする請求項1記載の半導体装置。
- 前記第1のトランジスタの第2の電極と前記第2の導体部材は、金属リボンによって電気的に接続されていることを特徴とする請求項1記載の半導体装置。
- 前記第2のトランジスタの第2の電極と前記第3の外部端子は、金属ワイヤによって電気的に接続されていることを特徴とする請求項1記載の半導体装置。
- 前記第2のトランジスタの第2の電極と前記第3の外部端子は、金属リボンによって電気的に接続されていることを特徴とする請求項1記載の半導体装置。
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WO2014045435A1 (ja) * | 2012-09-24 | 2014-03-27 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法および半導体装置 |
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Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2012195492A (ja) * | 2011-03-17 | 2012-10-11 | Mitsubishi Electric Corp | パワー半導体モジュール及びその取り付け構造 |
WO2014045435A1 (ja) * | 2012-09-24 | 2014-03-27 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法および半導体装置 |
JP5870200B2 (ja) * | 2012-09-24 | 2016-02-24 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法および半導体装置 |
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