CN104103620B - 引线框架及半导体封装体 - Google Patents

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Abstract

本发明涉及引线框架及半导体封装体。一个实施例中的引线框架包括：支撑盘(311)，其经配置为承载电路核心(315)；第一引脚阵列(321)，其位于支撑盘的一侧，且经配置为连接至电路核心，第一引脚阵列具有位于一端的第一引脚；凹型汇流条(331)，其位于支撑盘的与第一引脚阵列相同的一侧，且靠近第一引脚，且经配置为连接至电路核心；第二引脚阵列(322)，其延伸入凹型汇流条的内凹中，且经配置为连接至电路核心；其中，凹型汇流条远离第一引脚与电路核心之间的电连接线路的中部区域。采用本发明中的技术方案，可以避免由于第一引脚阵列与电路核心之间的连接线倒伏接触汇流条而引起的封装体线路故障，提高了半导体器件的成品率。

Description

引线框架及半导体封装体
技术领域
本发明大体上涉及芯片封装，更具体地，涉及引线框架(Lead Frame)结构的封装。
背景技术
引线框架作为集成电路的芯片载体，是一种借助于键合材料(金丝、铜丝、铝丝)实现芯片内部电路引出端与外引线的电性连接，形成电性回路的关键结构件，它起到了和外部导线连接的桥梁作用。大部分的半导体集成块中都使用引线框架，它是电子信息产业中重要的基础材料。
发明内容
现有的引线框架和半导体封装技术仍有待进一步改进。
在本发明的一个实施例中，揭示了一种引线框架，该引线框架包括：支撑盘，其经配置为承载电路核心；第一引脚阵列，其位于所述支撑盘的一侧，且经配置为连接至承载于所述支撑盘的电路核心，所述第一引脚阵列具有位于一端的第一引脚；凹型汇流条，其位于所述支撑盘的与所述第一引脚阵列相同的一侧，且靠近所述第一引脚，且经配置为连接至承载于所述支撑盘的电路核心；第二引脚阵列，其延伸入所述凹型汇流条的内凹中，且经配置为连接至承载于所述支撑盘的电路核心；其中，所述凹型汇流条远离所述第一引脚与承载于所述支撑盘的电路核心之间的电连接线路的中部区域。
在另一个实施例中，揭示了一种半导体封装体，该半导体封装体包括：支撑盘；电路核心，其承载于所述支撑盘之上；第一引脚阵列，其位于所述支撑盘的一侧，且经由连接线连接至所述电路核心，所述第一引脚阵列具有位于一端的第一引脚；凹型汇流条，其位于所述支撑盘的与所述第一引脚阵列相同的一侧，且靠近所述第一引脚，且经配置为经由连接线连接至所述电路核心；第二引脚阵列，其延伸入所述凹型汇流条的内凹中，且经由连接线连接至所述电路核心；以及封装胶体，其包覆所述支撑盘、电路核心、凹型汇流条、第一引脚阵列、第二引脚阵列以及连接线；其中，所述凹型汇流条远离所述第一引脚与所述电路核心之间的电连接线的中部区域。
在上述引线框架或半导体封装体的一个具体实施例中，所述第一引脚和所述电路核心的相应焊盘之间的中点与所述凹型汇流条的最近距离超过所述第一引脚和所述电路核心的相应焊盘之间距离的8％。
在上述引线框架或半导体封装体的一个具体实施例中，所述凹型汇流条向着远离所述第一引脚的方向偏离并远离所述第一引脚和所述电路核心的相应焊盘之间的中点以形成一防短路结构。
在上述引线框架或半导体封装体的一个具体实施例中，所述防短路结构为所述凹型汇流条靠近所述第一引脚的拐角处形成的斜切结构，该斜切结构从所述凹形汇流条邻近第一引脚端偏转一在15～60度之间的角度。
在上述引线框架或半导体封装体的一个具体实施例中，所述角度在30～45度之间。
在上述引线框架或半导体封装体的一个具体实施例中，所述防短路结构为所述凹型汇流条靠近所述第一引脚的拐角处形成的平滑弧形结构。
在上述引线框架或半导体封装体的一个具体实施例中，所述防短路结构为所述凹型汇流条靠近所述第一引脚的拐角处形成的阶梯结构。
在上述引线框架或半导体封装体的一个具体实施例中，所述凹型汇流条与所述电路核心之间的距离大于或等于所述第一引脚阵列与所述电路核心之间的距离。
采用本发明中的技术方案，可以避免由于第一引脚阵列与电路核心之间的连接线倒伏接触汇流条而引起的封装体线路故障，提高了具有汇流条结构的引线框架封装成半导体器件的成品率。
附图说明
结合附图，以下关于本发明的优选实施例的详细说明将更易于理解。本发明以举例的方式予以说明，并非受限于附图，附图中类似的附图标记指示相似的元件。
图1是一个引线框架的平面布局示意图；
图2A示出了一个实施例的引线框架的局部200；
图2B示出了图2A所示引线框架封装成芯片后的侧面视图；
图3A示出了一个实施例的引线框架的一个网格；
图3B示出了图3A所示网格的局部；
图3C是图3B中沿着虚线箭头A-A方向的剖面示意图；
图4示出了另一个实施例的引线框架的局部；
图5示出了又一个实施例的引线框架的局部；
图6示出了再一个实施例的引线框架的局部。
具体实施方式
附图的详细说明意在作为本发明的当前优选实施例的说明，而非意在代表本发明能够得以实现的仅有形式。应理解的是，相同或等同的功能可以由意在包含于本发明的精神和范围之内的不同实施例完成。
图1是一个引线框架10的平面布局示意图。引线框架10包括支撑盘102所组成的阵列。引脚104的阵列排布于支撑盘102的周围。引脚阵列通过连筋106连接在一起。连筋106互相连接形成网格型的框架，从而将引线框架10连接成一个整体。支撑盘102通过支撑杆103连接到框架。应理解的是，图1仅意在示意性地表达支撑盘102、支撑杆103、引脚104的阵列、连筋106之间的相对位置关系，而非意在精确地显示各部件的尺寸比例。引线框架10适合与其他部件整体封装，灌胶封装后切单(Singulation)去除连筋106、再弯曲引脚104即可形成各个独立的芯片封装。
图2A示出了一个实施例的金属引线框架的局部200。该引线框架包括网格型的框架，而局部200位于其中的一个网格。方形支撑盘211经由四个角上的支撑杆213连接到网格的边框。多个引脚204从支撑盘的四侧向外延伸。每一侧的引脚阵列经由连筋206连接在一起，并且连接到网格的边框。支撑盘211用于承载电路核心。图2A中还示出了这样一个电路核心215，其经由导线217实现与引脚阵列的电性连接。为简明起见，图中仅示出了电路核心215的部分引出触点以及相应的导线217。八角形虚线框219表示封装体的边缘。图2B示出了图2A所示引线框架封装成芯片后的侧面视图。按照虚线框219的范围灌胶封装后，切单去除连筋206并断开支撑杆213与网格边框的连接，再弯曲引脚204在灌胶区域(虚线框219)以外的部分，即可形成独立的半导体封装体。
图3A示出了一个实施例的引线框架的局部300，该局部300可以是位于网格型框架的其中一个网格。支撑盘311经由四个角上的支撑杆313连接到网格的边框。多个引脚阵列排布于支撑盘311的四周，且可经由连筋(未示出)连接在一起，并且连接到网格的边框。支撑盘311用于承载电路核心，图3A中还示出了这样一个电路核心315。大体上呈凹型的汇流条331和332排布于支撑盘311的一侧。汇流条可以将电路核心315上多个相同定义的引出触点(例如超过2个接地点)汇聚到一起，从而减少了对引脚的占用。电路核心315的引出触点经由导线317实现与引脚、汇流条的电性连接。为简明起见，图中仅示出了部分导线317。凹型汇流条的两端连接到网格型边框，形成两个引脚，从而在打线(wire bonding)阶段得以保持汇流条的稳定。在汇流条331和332之间排布有引脚阵列321，在汇流条331的内凹中排布有引脚阵列322。引脚阵列321和322与电路核心315之间的距离大致相同。对引脚阵列范围之内灌胶封装后，切单去除连筋并断开支撑杆313与网格边框的连接，从而形成独立的半导体封装体。根据封装的具体类型，可能还包括弯曲引脚在灌胶区域以外的部分的步骤。
图3B示出了图3A所示网格的局部，图3C是图3B中沿着虚线箭头A-A方向的剖面示意图。图中示出了引脚阵列321一端的第一引脚321a与电路核心315上的相应引出触点(或称焊盘)之间的连接线317a、引脚阵列322中的一个引脚与电路核心315上的相应引出触点之间的连接线317b、以及凹型汇流条331与电路核心315上的一个相应引出触点之间的连接线317c。电路核心315与汇流条331内缘之间的距离约为d31，汇流条331内缘与引脚322之间的距离约为d32，且d31显著大于d32。例如但不限于，d31不低于d32的1.5倍、2倍、或更多。支撑盘311采用下沉式设计，使得电路核心315相对于引脚阵列322(以及321)和汇流条331具有水平高度上的偏移。由于封装胶体具有一定的粘滞特性，在灌胶程序中，各连接线317会顺着胶体流动方向，例如图3B中所示箭头x的方向，产生倒伏。越接近连接线的中部，倒伏程度越高，尤其是连接线317a在倒伏过程中，更容易与凹型汇流条接触从而导致封装体短路故障。由于d31显著大于d32，汇流条331的内缘向着远离第一引脚321a的方向偏离并远离电路核心315和第一引脚321a之间电连接线的中部区域，且在汇流条331靠近第一引脚321a的拐角处形成斜切结构331a，该斜切结构331a形成防短路结构，使得汇流条331远离第一引脚321a和电路核心315的相应焊盘之间的中点，从而得以避免由于连接线317a倒伏接触汇流条331而引起的封装体线路故障，提高了具有汇流条结构的引线框架封装成半导体器件的成品率。第一引脚321a和电路核心315的相应焊盘之间的中点与凹型汇流条331的最近距离例如但不限于超过第一引脚321a和电路核心315的相应焊盘之间距离的8％。斜切结构331a从其邻近引脚端的偏转角度通常在15～60度之间，优选地在30～45度之间。如图3A所示，汇流条322也具有与汇流条321类似的布置(包括斜切)。
图4示出了另一个实施例的引线框架的局部。电路核心415承载于支撑盘411之上。引脚阵列421排布于支撑盘的一侧，大体上呈凹型的汇流条431排布于引脚阵列421和同侧的支撑杆413之间。汇流条可以将电路核心415上多个相同定义的引出触点(例如超过2个接地点)汇聚到一起，从而减少了对引脚的占用。凹型汇流条的两端连接到网格型边框，形成两个引脚，从而在打线阶段得以保持汇流条的稳定。在汇流条431的内凹中排布有引脚阵列422。引脚阵列421和422与电路核心415之间的距离大致相同。电路核心415的引出触点经由导线417实现与引脚、汇流条的电性连接。为简明起见，图中仅示出了引脚阵列421一端的第一引脚421a与电路核心415上的相应引出触点(或称焊盘)之间的连接线417a、引脚阵列422中的一个引脚与电路核心415上的相应引出触点之间的连接线417b、以及凹型汇流条431与电路核心415上的一个相应引出触点之间的连接线417c。图中示出了电路核心415与汇流条431内缘之间的距离约为d41，汇流条431内缘与引脚422之间的距离约为d42，且d41显著大于d42。例如但不限于，d41不低于d42的1.5倍、2倍、或更多。由于封装胶体具有一定的粘滞特性，在灌胶程序中，各连接线417会顺着胶体流动方向，例如图4中所示箭头x的方向，产生倒伏。越接近连接线的中部，倒伏程度越高，尤其是连接线417a在倒伏过程中，更容易与凹型汇流条接触从而导致封装体短路故障。由于d41显著大于d42，汇流条431的内缘向着远离第一引脚421a的方向偏离并远离电路核心415和第一引脚421a之间电连接线的中部区域，且在汇流条431靠近第一引脚421a的拐角处形成平滑弧形结构431a，该平滑弧形结构431a形成防短路结构，使得汇流条431远离第一引脚421a和电路核心415的相应焊盘之间的中点，从而得以避免由于连接线417a倒伏接触汇流条431而引起的封装体线路故障，提高了具有汇流条结构的引线框架封装成半导体器件的成品率。第一引脚421a和电路核心415的相应焊盘之间的中点与凹型汇流条431的最近距离例如但不限于超过第一引脚421a和电路核心415的相应焊盘之间距离的8％。对引脚阵列范围之内灌胶封装后，切单去除连筋并断开支撑杆413与网格边框的连接，从而形成独立的半导体封装体。根据封装的具体类型，可能还包括弯曲引脚在灌胶区域以外的部分的步骤。
图5示出了又一个实施例的引线框架的局部。电路核心515承载于支撑盘511之上。引脚阵列521排布于支撑盘的一侧，大体上呈凹型的汇流条531排布于引脚阵列521和同侧的支撑杆513之间。汇流条可以将电路核心515上多个相同定义的引出触点(例如超过2个接地点)汇聚到一起，从而减少了对引脚的占用。凹型汇流条的两端连接到网格型边框，形成两个引脚，从而在打线阶段得以保持汇流条的稳定。在汇流条531的内凹中排布有引脚阵列522。引脚阵列521和522与电路核心515之间的距离大致相同。电路核心515的引出触点经由导线517实现与引脚、汇流条的电性连接。为简明起见，图中仅示出了引脚阵列521一端的第一引脚521a与电路核心515上的相应引出触点(或称焊盘)之间的连接线517a、引脚阵列522中的一个引脚与电路核心515上的相应引出触点之间的连接线517b、以及凹型汇流条531与电路核心515上的一个相应引出触点之间的连接线517c。由于封装胶体具有一定的粘滞特性，在灌胶程序中，各连接线517会顺着胶体流动方向，例如图5中所示箭头x的方向，产生倒伏。越接近连接线的中部，倒伏程度越高，尤其是连接线517a在倒伏过程中，更容易与凹型汇流条接触从而导致封装体短路故障。汇流条531的内缘向着远离第一引脚521a的方向偏离并远离电路核心515和第一引脚521a之间电连接线的中部区域，且在汇流条531靠近第一引脚521a的拐角处形成阶梯结构531a，该阶梯结构531a形成防短路结构，使得汇流条531远离第一引脚521a和电路核心515的相应焊盘之间的中点，从而得以避免由于连接线517a倒伏接触汇流条531而引起的封装体线路故障，提高了具有汇流条结构的引线框架封装成半导体器件的成品率。第一引脚521a和电路核心515的相应焊盘之间的中点与凹型汇流条531的最近距离例如但不限于超过第一引脚521a和电路核心515的相应焊盘之间距离的8％。对引脚阵列范围之内灌胶封装后，切单去除连筋并断开支撑杆513与网格边框的连接，从而形成独立的半导体封装体。根据封装的具体类型，可能还包括弯曲引脚在灌胶区域以外的部分的步骤。
图6示出了又一个实施例的引线框架的局部。电路核心615承载于支撑盘611之上。引脚阵列621排布于支撑盘的一侧，大体上呈凹型的汇流条631排布于引脚阵列621和同侧的支撑杆613之间。汇流条可以将电路核心615上多个相同定义的引出触点(例如超过2个接地点)汇聚到一起，从而减少了对引脚的占用。凹型汇流条的两端连接到网格型边框，形成两个引脚，从而在打线阶段得以保持汇流条的稳定。在汇流条631的内凹中排布有引脚阵列622。汇流条631与电路核心615之间的距离不超过引脚阵列621与电路核心615之间的距离。电路核心615的引出触点经由导线617实现与引脚、汇流条的电性连接。为简明起见，图中仅示出了引脚阵列621一端的第一引脚621a与电路核心615上的相应引出触点(或称焊盘)之间的连接线617a、引脚阵列622中的一个引脚与电路核心615上的相应引出触点之间的连接线617b、以及凹型汇流条631与电路核心615上的一个相应引出触点之间的连接线617c。在灌胶程序中，各连接线617会顺着胶体流动方向产生倒伏。越接近连接线的中部，倒伏程度越高，尤其是连接线617a在倒伏过程中，更容易与凹型汇流条接触从而导致封装体短路故障。由于汇流条631与电路核心615之间的距离大于或等于引脚阵列621与电路核心615之间的距离，从而得以避免由于连接线617倒伏接触汇流条631而引起的封装体线路故障，提高了具有汇流条结构的引线框架封装成半导体器件的成品率。对引脚阵列范围之内灌胶封装后，切单去除连筋并断开支撑杆613与网格边框的连接，从而形成独立的半导体封装体。根据封装的具体类型，可能还包括弯曲引脚在灌胶区域以外的部分的步骤。
尽管已经阐明和描述了本发明的不同实施例，本发明并不限于这些实施例。仅在某些权利要求或实施例中出现的技术特征并不意味着不能与其他权利要求或实施例中的其他特征相结合以实现有益的新的技术方案。在不背离如权利要求书所描述的本发明的精神和范围的情况下，许多修改、改变、变形、替代以及等同对于本领域技术人员而言是明显的。

Claims (8)

1.一种引线框架，其特征在于，该引线框架包括：
支撑盘，其经配置为承载电路核心；
第一引脚阵列，其位于所述支撑盘的一侧，且经配置为连接至承载于所述支撑盘的电路核心，所述第一引脚阵列具有位于一端的第一引脚；
凹型汇流条，其位于所述支撑盘的与所述第一引脚阵列相同的一侧，且靠近所述第一引脚，且经配置为连接至承载于所述支撑盘的电路核心；
第二引脚阵列，其延伸入所述凹型汇流条的内凹中，且经配置为连接至承载于所述支撑盘的电路核心；
其中，所述凹型汇流条远离所述第一引脚与承载于所述支撑盘的电路核心之间的电连接线路的中部区域；
所述凹型汇流条向着远离所述第一引脚的方向偏离并远离所述第一引脚和承载于所述支撑盘的电路核心的相应焊盘之间的中点以形成一防短路结构；所述防短路结构为所述凹型汇流条靠近所述第一引脚的拐角处形成的斜切结构，该斜切结构从所述凹型汇流条邻近第一引脚端偏转一在15～60度之间的角度；或所述防短路结构为所述凹型汇流条靠近所述第一引脚的拐角处形成的平滑弧形结构；或所述防短路结构为所述凹型汇流条靠近所述第一引脚的拐角处形成的阶梯结构。
2.如权利要求1所述的引线框架，其特征在于，所述第一引脚和承载于所述支撑盘的电路核心的相应焊盘之间的中点与所述凹型汇流条的最近距离超过所述第一引脚和承载于所述支撑盘的电路核心的相应焊盘之间距离的8％。
3.如权利要求1所述的引线框架，其特征在于，所述角度在30～45度之间。
4.如权利要求2所述的引线框架，其特征在于，所述凹型汇流条与承载于所述支撑盘的电路核心之间的距离大于或等于所述第一引脚阵列与承载于所述支撑盘的电路核心之间的距离。
5.一种半导体封装体，其特征在于，该半导体封装体包括：
支撑盘；
电路核心，其承载于所述支撑盘之上；
第一引脚阵列，其位于所述支撑盘的一侧，且经由连接线连接至所述电路核心，所述第一引脚阵列具有位于一端的第一引脚；
凹型汇流条，其位于所述支撑盘的与所述第一引脚阵列相同的一侧，且靠近所述第一引脚，且经配置为经由连接线连接至所述电路核心；
第二引脚阵列，其延伸入所述凹型汇流条的内凹中，且经由连接线连接至所述电路核心；以及
封装胶体，其包覆所述支撑盘、电路核心、凹型汇流条、第一引脚阵列、第二引脚阵列以及连接线；
其中，所述凹型汇流条远离所述第一引脚与所述电路核心之间的电连接线的中部区域；
所述凹型汇流条向着远离所述第一引脚的方向偏离并远离所述第一引脚和承载于所述支撑盘的电路核心的相应焊盘之间的中点以形成一防短路结构；所述防短路结构为所述凹型汇流条靠近所述第一引脚的拐角处形成的斜切结构，该斜切结构从所述凹型汇流条邻近第一引脚端偏转一在15～60度之间的角度；或所述防短路结构为所述凹型汇流条靠近所述第一引脚的拐角处形成的平滑弧形结构；或所述防短路结构为所述凹型汇流条靠近所述第一引脚的拐角处形成的阶梯结构。
6.如权利要求5所述的半导体封装体，其特征在于，所述第一引脚和所述电路核心的相应焊盘之间的中点与所述凹型汇流条的最近距离超过所述第一引脚和所述电路核心的相应焊盘之间距离的8％。
7.如权利要求5所述的半导体封装体，其特征在于，所述角度在30～45度之间。
8.如权利要求6所述的半导体封装体，其特征在于，所述凹型汇流条与所述电路核心之间的距离大于或等于所述第一引脚阵列与所述电路核心之间的距离。
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Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002289758A (ja) * 2001-03-23 2002-10-04 Hitachi Chem Co Ltd 半導体装置
CN1820368A (zh) * 2003-08-29 2006-08-16 株式会社瑞萨科技 引线框架及其制造方法
CN101452902A (zh) * 2007-07-19 2009-06-10 株式会社瑞萨科技 半导体器件及其制造方法
CN101800211A (zh) * 2009-02-10 2010-08-11 株式会社东芝 半导体装置
CN204011408U (zh) * 2014-07-29 2014-12-10 日月光封装测试(上海)有限公司 引线框架及半导体封装体

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002289758A (ja) * 2001-03-23 2002-10-04 Hitachi Chem Co Ltd 半導体装置
CN1820368A (zh) * 2003-08-29 2006-08-16 株式会社瑞萨科技 引线框架及其制造方法
CN101452902A (zh) * 2007-07-19 2009-06-10 株式会社瑞萨科技 半导体器件及其制造方法
CN101800211A (zh) * 2009-02-10 2010-08-11 株式会社东芝 半导体装置
CN204011408U (zh) * 2014-07-29 2014-12-10 日月光封装测试(上海)有限公司 引线框架及半导体封装体

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