CN103137592B - 半导体器件 - Google Patents

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Abstract

本发明提供一种半导体器件，能够实现半导体器件的小型化或多管脚化。QFN(5)具有：芯片焊盘(2d)；半导体芯片(1)，其搭载在芯片焊盘(2d)上；多条引线(2a)，其配置在半导体芯片(1)周围；多条导线(3)，其用于电连接半导体芯片(1)的多个电极焊盘(1c)和多条引线(2a)；和封装体(4)，其用于封固半导体芯片(1)和多条导线(3)，在QFN(5)中，在各引线(2a)的左右两侧的错开位置处形成层差部(2n、2p)，使与相邻引线(2a)的层差部(2n、2p)的位置错开，由此缩小引线间的间隙而实现QFN(5)的小型化或多管脚化。

Description

半导体器件
技术领域
本发明涉及半导体器件技术，尤其涉及适用于多条引线周边配置在封装体的背面的半导体器件的有效技术。
背景技术
在薄型QFN封装中，俯视观察时，以基岛的侧边与固定在该基岛上的半导体芯片的侧边一致的方式配置而成的构造被例如日本特开2010-177272号公报(专利文献1)所公开。
专利文献1：日本特开2010-177272号公报
发明内容
在SON(Small Outline Nonleaded Package)型半导体器件和QFN(Quad FlatNonleaded Package)型半导体器件等、成为外部端子的引线从封装体的下表面(安装面)露出的构造中，为了不使该引线从封装体脱落(剥落)，例如上述专利文献1所示，优选在引线的周缘部(侧面及前端面)形成层差部(突出部、檐部)。
通过本申请发明人的研究探明了将该层差部设置在引线的两侧(引线的延伸方向的两侧面)时尤为有效。
但是，近年来，随着半导体器件的小型化或多管脚化，彼此相邻的引线的间隔变小(窄)，因此难以像上述专利文献1那样在引线的两侧(两侧面)形成层差部。即，若彼此相邻的引线的间隔变窄，则难以实现上述专利文献1那样的在引线的周缘部(侧面)形成层差部的构造。
本发明的目的在于提供能够实现半导体器件的小型化或多管脚化的技术。
另外，本发明的其他目的在于提供能够实现半导体器件的防引线脱落对策的技术。
本申请发明的其他技术课题和新的特征能够从本说明书的记载和附图中得以明确。
简单说明用于解决本申请所公开的技术课题的手段中、具有代表性的实施方式的概要如下。
具有代表性的实施方式的半导体器件包括：芯片焊盘；多条引线；半导体芯片，其搭载在芯片焊盘的上表面；多条导线，其用于电连接半导体芯片的多个电极焊盘和多条引线；封装体，其用于封固半导体芯片和多条导线。多条引线在多条引线的各自的延伸方向上还分别具有：位于内侧端面侧的第1部分；和与第1部分相比位于外侧端面侧的第2部分，另外，在第1侧面的第1部分形成有第1层差部，在第2侧面的第2部分形成有第2层差部。再有，在第1侧面的第2部分没有形成第1层差部和第2层差部，在第2侧面的第1部分没有形成第1层差部和第2层差部。
发明效果
简单说明根据本申请公开的发明中具有代表性的实施方式所得到的效果如下。
能够实现半导体器件的小型化或多管脚化。
另外，能够实现半导体器件的防引线脱落对策。
附图说明
图1是表示本发明实施方式1的半导体器件的构造的一例的俯视图。
图2是透过封装体而示出图1的半导体器件的构造的俯视图。
图3是表示图1的半导体器件的构造的一例的仰视图。
图4是表示图1的半导体器件的构造的一例的侧视图。
图5是表示沿图2的A-A线剖切而得到的构造的一例的剖视图。
图6是表示图2的W部的构造的放大局部俯视图。
图7是表示沿图6的C-C线剖切而得到的构造的一例的剖视图。
图8是表示沿图6的D-D线剖切而得到的构造的一例的剖视图。
图9是表示沿图6的E-E线剖切而得到的构造的一例的剖视图。
图10是表示沿图6的F-F线剖切而得到的构造的一例的剖视图。
图11是表示在图1的半导体器件的组装中所使用的引线框架的构造的一例的局部俯视图。
图12是表示沿图11的B-B线剖切而得到的构造的一例的局部剖视图。
图13是表示图1的半导体器件的组装中的芯片焊接后的构造的一例的局部俯视图。
图14是表示沿图13的B-B线剖切而得到的构造的一例的局部剖视图。
图15是表示图1的半导体器件的组装中的导线接合后的构造的一例的局部俯视图。
图16是表示沿图15的B-B线剖切而得到的构造的一例的局部剖视图。
图17是表示图15的X部的构造的放大局部俯视图。
图18是表示图1的半导体器件的组装中的树脂注塑后的构造的一例的局部俯视图。
图19是表示沿图18的B-B线剖切而得到的构造的一例的局部剖视图。
图20是表示图1的半导体器件的组装中切割时的构造的一例的局部俯视图。
图21是表示沿图20的B-B线剖切而得到的构造的一例的局部剖视图。
图22是透过封装体而示出本发明实施方式1的变形例1的半导体器件的构造的俯视图。
图23是表示与图22的Y部对应的、导线接合结束后的构造的放大局部俯视图。
图24是透过封装体而示出本发明实施方式1的变形例2的半导体器件的构造的俯视图。
图25是表示与图24的Z部对应的、导线接合结束后的构造的放大局部俯视图。
图26是透过封装体而示出本发明实施方式2的半导体器件的构造的一例的俯视图。
图27是表示本发明的变形例1的半导体器件的构造的剖视图。
图28是表示图27所示的半导体器件的组装中的导线接合后的构造的放大局部俯视图。
图29是表示沿图28的G-G线剖切而得到的构造的一例的剖视图。
图30是透过封装体而示出本发明的变形例2的半导体器件的构造的俯视图。
图31是表示沿图30的A-A线剖切而得到的构造的一例的剖视图。
图32是表示图30的半导体器件的构造的一例的仰视图。
图33是透过封装体而示出本发明的变形例3的半导体器件的构造的俯视图。
图34是表示图33的半导体器件的构造的一例的侧视图。
附图标记说明
1 半导体芯片
1a 表面(主面)
1b 背面
1c 电极焊盘
2 引线框架
2a 引线
2aa 上表面
2ab 下表面
2b 外部
2c、2ca 悬垂引线
2d 芯片焊盘
2da 上表面
2db 下表面
2e 内部
2f 外侧端面
2g 内侧端面
2h、2i 侧面
2j 中央引线
2k 前端部
2m 后端部
2n、2p、2q 层差部
2r 伸出面
2s 器件区域
2t 框部
2u 幅宽部
2v 导线接合部
2w 延伸方向
3 导线
4 封装体
4a 侧面
4b 下表面
4c 总括封装体
5 QFN(半导体器件)
6 芯片焊接材料
7 中心线
8 延伸方向
9 刀片
10 切割带
11 QFN(半导体器件)
具体实施方式
在以下的实施方式中，除特别必要时，原则上不重复相同或等同部分的说明。
再有，在以下的实施方式中，为方便起见，在必要时分成多个部分或实施方式进行说明，但是，除特别明示的情况以外，它们之间并不是毫无关系的，而是一方为另一方的部分或全部的变形例、详细、补充说明等的关系。
另外，在以下的实施方式中，涉及到要素的数等(包含个数、数值、量、范围等)情况下，除特别明示的情况以及原理上明确限定为特定数的情况等，不限于该特定数，可以是特定数以上也可以是特定数以下。
另外，在以下的实施方式中，其结构要素(还包含要素步骤等)除特别明示的情况以及原理上明确是必须的情况等，当然不必是必须的。
另外，在以下的实施方式中，关于结构要素等，说“由A构成”、“由A形成”、“具有A”、“包含A”时，除特别明确地表示只有该要素的情况等，当然不能排除其以外的要素。同样地，在以下的实施方式中，涉及到构成要素等的形状、位置关系等时，除特别明示的情况及原理上明确不成立的情况等，还包含实质上与其形状等近似或类似的情况等。关于这一点，上述数值及范围也是一样的。
以下，根据附图详细说明本发明的实施方式。此外，在用于说明实施方式的全部附图中，对具有相同功能的部件标注相同的附图标记，并省略其重复的说明。另外，存在为了便于理解附图而在俯视图中也使用了剖面线的情况。
(实施方式1)
图1是表示本发明实施方式1的半导体器件的构造的一例的俯视图，图2是透过封装体而示出图1的半导体器件的构造的俯视图，图3是表示图1的半导体器件的构造的一例的仰视图，图4是表示图1的半导体器件的构造的一例的侧视图，图5是表示沿图2的A-A线剖切而得到的构造的一例的剖视图。另外，图6是表示图2的W部的构造的放大局部俯视图，图7是表示沿图6的C-C线剖切而得到的构造的一例的剖视图，图8是表示沿图6的D-D线剖切而得到的构造的一例的剖视图，图9是表示沿图6的E-E线剖切而得到的构造的一例的剖视图，图10是表示沿图6的F-F线剖切而得到的构造的一例的剖视图。
首先，对本实施方式1的半导体器件的构造进行说明。
图1～图5所示的本实施方式1的半导体器件为周边配置型(peripheral type：外围型)，其中，作为外部端子的多条引线2a的每一条的一部分在俯视观察时配置在上述半导体器件的背面侧的周缘部。在此，作为一例列举用树脂封固半导体芯片1等的树脂封固型QFN5来说明。
关于上述QFN5的具体结构进行说明，QFN5具有：图2及图3所示的、平面形状为大致四边形的板状的作为芯片搭载部的芯片焊盘2d(也称为下垫板)；用于支承芯片焊盘2d(与芯片焊盘2d连结)的多条悬垂引线2c；配置在芯片焊盘2d的周围、且配置在多条悬垂引线2c中的彼此相邻的悬垂引线2c之间的多条引线2a；在图5所示的表面(主面)1a上形成有多个电极焊盘(焊接盘)1c的半导体芯片1；和分别电连接半导体芯片1的多个电极焊盘1c和多条引线2a的多条导线3。
此外，如图2及图5所示，半导体芯片1具有表面1a和与表面1a为相反侧的背面1b，并在内部形成有半导体集成电路。另外，如图2所示，形成于表面1a的多个电极焊盘1c分别沿四边形的表面1a的四条边并列地设置在表面1a的周缘部。
再有，如图5所示，半导体芯片1以其背面1b与芯片焊盘2d的芯片搭载面即上表面2da相对的方式经由芯片焊接材料(粘结材料)6搭载在该上表面2da上，如图2所示，多个电极焊盘1c和与多个电极焊盘1c分别对应的多条引线2a经由多条导线3分别电连接。
另外，如图3～图5所示，QFN5具有封装体4，其封固半导体芯片1、多条导线3、芯片焊盘2d的一部分、以及引线2a的一部分。封装体4由封固用树脂形成，封装体4的平面形状如图1所示为大致四边形。
再有，在QFN5中，如图3及图5所示，芯片焊盘2d的与上表面2da为相反侧的下表面2db从封装体4的下表面4b露出。即，QFN5为芯片焊盘露出型(下垫板露出型)的半导体封装。另外，芯片焊盘2d的上表面2da大于半导体芯片1的表面1a，为所谓的大下垫板构造。
另外，由于QFN5为周边配置型(外围型)，因此如图3所示，引线2a的分别从封装体4露出的多个下表面(安装面)2ab并列地设置在封装体4的下表面4b的周缘部。
另外，如图5所示，各引线2a具有：作为外部端子从封装体4的下表面4b露出的外部2b；和作为埋设于封装体4内的部分且与导线3连接的内部2e。即，多条引线2a分别以下表面2ab为外部2b并如图3所示从封装体4的下表面4b露出，另一方面，作为埋设于封装体4的内部的内部2e的一部分的上表面2aa为导线连接面，在该上表面2aa连接有导线3。
此外，如图4所示，各引线2a的外部2b的与芯片焊盘2d侧为相反侧的一端作为外侧端面(通过切断引线2a而形成的切断面)2f从封装体4的侧面4a露出。
在此，在多条引线2a的外部2b中的、从封装体4的下表面4b侧露出的各个下表面2ab形成有镀锡层等外装镀层。
另外，如图2所示，在QFN5中，多条悬垂引线2c分别在俯视观察时从芯片焊盘2d的各个角部向封装体4的各个角部延伸。
即，在搭载有半导体芯片1的大致四边形的芯片焊盘2d的四个角部连结有悬垂引线2c，由此，在QFN5中，芯片焊盘2d通过配置在其对角线上的四条悬垂引线2c在角部被支承。
因此，在本实施方式1的QFN5中，多条引线2a在彼此相邻的两条悬垂引线2c之间的区域分别与半导体芯片1的四条边对应地并列设置。
此外，关于四条悬垂引线2c，其下表面侧通过半蚀刻加工而较薄地形成，因此，由于树脂封固时树脂也会蔓延到悬垂引线2c的下表面侧，所以如图3所示，四条悬垂引线2c不从封装体4的下表面4b露出。再有，各悬垂引线2c分别在前端侧分支而呈两股形状，分支而成的各悬垂引线2ca如图4所示从封装体4的侧面4a露出。
接下来，使用图6～图10对本实施方式1的QFN5的引线形状进行详细的说明。
如图1及图2所示，在本实施方式1的QFN5中，封装体4的平面形状为四边形，在本实施方式1中，对多条引线2a在俯视观察时沿封装体4的各边各配置奇数条的情况进行说明。另外，在本实施方式1中，为方便起见，对在每条边配置5条引线2a的情况进行说明，但在多管脚的QFN5中，也存在每条边配置数十条以上的引线2a的情况，当然这样的多管脚的QFN5也包含在内。
在本实施方式1的QFN5中，多条引线2a俯视观察时的各个引线图案在各边中设置成以奇数条(此处为5条)引线2a中的中央引线2j为线对称(例如基于中心线(假想线)7的线对称)的形态。即，如图2所示，QFN5的四边形的各边上的5条引线2a的引线图案配置成中央引线(平面形状为四边形的半导体器件5的各边中的配置在中央部的引线)2j的左右两侧的引线2a呈线对称。
在此，在QFN5中，如图5所示，在各边中，包含中央引线2j在内的多条引线2a分别具有：从封装体4露出的下表面2ab；与下表面2ab为相反侧的上表面2aa；位于上表面2aa与下表面2ab之间且与芯片焊盘2d相对的内侧端面2g；和位于内侧端面2g的相反侧且从封装体4露出的外侧端面2f。还具有：位于上表面2aa与下表面2ab之间且位于内侧端面2g与外侧端面2f之间的图6所示的侧面(第1侧面)2h；和与侧面2h为相反侧的侧面(第2侧面)2i。
即，包含中央引线2j在内的多条引线2a分别具有：图5所示的下表面2ab、上表面2aa、内侧端面2g、外侧端面2f、以及图6所示的侧面2h和侧面2i。
再有，如图6所示，包含中央引线2j在内的多条引线2a分别在引线2a的延伸方向2w上具有：位于内侧端面2g侧的前端部(第1部分)2k；和与前端部2k相比位于外侧端面2f侧的后端部(第2部分)2m。
此外，在本实施方式1的QFN5中，在各边的除中央引线2j以外的多条引线2a中，分别在侧面2h的前端部2k、且在与下表面2ab相比靠上表面2aa侧形成有如图9及图10所示的层差部(第1层差部、突出部、伸出部、檐部)2n(图6所示的剖面线部)。即，在各边的除中央引线2j以外的引线2a的各自的前端部2k侧的侧面2h形成有向中央引线2j伸出(突出)的层差部2n。
另一方面，在除中央引线2j以外的多条引线2a中，分别在侧面2i的后端部2m、且在与下表面2ab相比靠上表面2aa侧形成有如图8所示的层差部(第2层差部、突出部、伸出部、檐部)2p(图6所示的剖面线部)。即，在各边的除中央引线2j以外的引线2a的各自的后端部2m侧的侧面2i形成有向远离中央引线2j的方向伸出(突出)的层差部2p。
在此，在本实施方式中，如图8至图10所示，各层差部2n、2p与形成有各层差部2n、2p的部分处的引线2a的厚度的一半(中心)相比，以不位于下表面(安装面)侧而位于上表面侧的方式形成。但是，若仅着眼于引线的防脱落对策这一观点，则只要在各层差部2n、2p的下表面配置有封装体4的一部分即可。即，只要各层差部2n、2p不与引线2a的下表面(安装面)为同一面，则各层差部2n、2p的下表面也可以不必位于与引线2a的厚度方向的一半相比靠上表面侧的位置。但是，由于配置在各层差部2n、2p的下表面的封装体4的厚度(量)越大，对引线的防脱落对策越有效，因此作为引线2a的侧面上的形成部位，优选在本实施方式那样的位置(参照图8至图10)形成各层差部2n、2p。
另外，在除中央引线2j以外的多条引线2a的每一条中，在侧面2h的后端部2m没有如图8所示形成层差部2n或层差部2p。另外，在侧面2i的前端部2k也没有如图9及图10所示形成层差部2n或层差部2p。
像这样，在各边中，在除中央引线2j以外的多条引线2a的每一条中，层差部2n仅形成于侧面2h的前端部2k，另一方面，层差部2p仅形成于侧面2i的后端部2m。
因此，通过使该引线图案在俯视观察时连续，在各条引线2a的左右两侧的错开位置形成层差部2n、2p。即，在各引线2a中，维持将层差部2n、2p中的某一个配置在其两侧，并且在相邻的引线2a中层差部2n、2p的位置错开，因此能够尽可能地紧凑相邻的引线2a的间隔。
此外，关于各边的中央引线2j，如图2所示，在图6的侧面2h、2i这两侧的后端部2m形成有层差部2p。即，在左右两侧的后端部2m形成有层差部2p。
如上所述，在本实施方式1的QFN5中，如图2所示，以各边的5条引线2a俯视观察时的引线图案通过中央引线2j的左右两侧的多条引线2a呈线对称的方式，形成各个层差部2n和层差部2p。
另外，在本实施方式1的QFN5中，形成于各边的多条引线2a的各自的侧面2i的后端部2m的层差部2p、以及形成于中央引线2j的左右两侧的后端部2m的层差部2p，均位于封装体4的内部(如图7的剖视图所示，在各引线2a的封装体4的外周的边缘部未形成层差部2n、2p)。换言之，在各边的全部引线2a中，各后端部2m的层差部2p在未到达(未露出)如图4所示的封装体4的侧面4a的范围内终结。
再有，在本实施方式1的QFN5中，在各边的引线2a的各自的前端部2k的下表面2ab，如图5所示，形成有与内侧端面2g相连的层差部(第3层差部，突出部、伸出部、檐部)2q(图6所示的剖面线部)。即，在各边的包含中央引线2j在内的引线2a的各自的前端部2k侧(芯片焊盘2d侧)的下表面2ab形成有向芯片焊盘2d伸出(突出)的层差部2q。
在此，在多条引线2a的每一条中，层差部2q向芯片焊盘2d方向的伸出量(突出量)分别大于层差部2n向相邻的引线2a方向的伸出量(突出量)、及层差部2p向相邻的引线2a方向的伸出量(突出量)。
即，如图6所示，在各引线2a中，成为如下关系：层差部2q的伸出量J＞层差部2n的伸出量H、层差部2p的伸出量I(J＞H、I)。
这样设置的原因在于：在各引线2a中，由于前端部2k侧(芯片焊盘2d侧)至芯片焊盘2d存在间隔，所以能够将伸出量设置得较大，另一方面，若引线2a的两侧多管脚，则与相邻的引线2a的引线间间距窄，因此无法将伸出量设置得较大。
作为一例，各引线2a的前端部(第1部分，位于芯片焊盘2d侧的部分)2k的层差部(突出部、伸出部、檐部)2q的伸出量(突出量)为0.2mm(此时，引线2a的下表面2ab的露出长为0.47mm)。另外，引线2a的两侧(侧面2h、2i)的层差部2n、2p的伸出量(突出量)为0.05mm。
另外，在各边的除中央引线2j以外的图6的多条引线2a中，形成有层差部2n的侧面2h位于导线3的延伸方向8侧。即，在各边的多条引线2a中，均优选侧面2h相对于延伸方向8侧配置，并且在该侧面2h的前端部2k设置层差部2n，在各引线2a的前端部2k中，优选层差部2n的设置侧与导线3的延伸方向8侧为同一侧。
由此，在各边的多条引线2a中，由于在导线3的延伸方向8侧的同一侧形成层差部2n(侧面2h)，因此各边的5条引线2a俯视观察时的引线图案能够通过中央引线2j的左右两侧的多条引线2a呈线对称。
另外，在QFN5中，优选多条引线2a分别通过蚀刻加工而形成。即，关于后述的图11的引线框架2，优选其引线图案通过蚀刻加工而形成。也就是说，优选QFN5的多条引线2a分别通过蚀刻加工而形成。
在通过蚀刻加工形成引线2a时，使用半蚀刻对层差部2n、2p、2q进行加工，由此能够使层差部2n、2p、2q的、图8及图9所示的伸出面2r为具有曲率的面(弯曲的面)。由此，与通过冲压加工等形成的伸出面相比具有曲率，相应地能够增加树脂封固时填充到伸出面2r的下部的封固用树脂的量。
另外，在各引线2a中，关于未形成层差部2n、2p、2q的侧面2h、2i，如图7～图9所示，由于蚀刻液相对于引线2a从表背两面侧流入，因此具有至引线2a的厚度方向的1/2附近呈曲率面(弯曲的面)的截面形状。
在此，在QFN5中，各引线2a、悬垂引线2c、以及芯片焊盘2d由例如铜合金形成，但也可以由铜合金以外的铁镍合金等形成，另外，导线3为例如金线(金导线)等。再有，封装体4由例如环氧类树脂等封固用树脂形成。
接下来，对本实施方式1的QFN(半导体器件)5的制造方法进行说明。
图11是表示在图1的半导体器件的组装中所使用的引线框架的构造的一例的局部俯视图，图12是表示沿图11的B-B线剖切而得到的构造的一例的局部剖视图，图13是表示图1的半导体器件的组装中的芯片焊接后的构造的一例的局部俯视图，图14是表示沿图13的B-B线剖切而得到的构造的一例的局部剖视图。另外，图15是表示图1的半导体器件的组装中的导线接合后的构造的一例的局部俯视图，图16是表示沿图15的B-B线剖切而得到的构造的一例的局部剖视图，图17是表示图15的X部的构造的放大局部俯视图。再有，图18是表示图1的半导体器件的组装中的树脂注塑后的构造的一例的局部俯视图，图19是表示沿图18的B-B线剖切而得到的构造的一例的局部剖视图，图20是表示图1的半导体器件的组装中切割时的构造的一例的局部俯视图，图21是表示沿图20的B-B线剖切而得到的构造的一例的局部剖视图。
首先，准备如图11所示的形成有多个器件区域2s的薄板状的引线框架2。如上所述，器件区域2s为形成1个QFN5的区域，在此，关于采用了一次树脂注塑多个器件区域2s的、所谓批量注塑方式的组装进行说明。
如图11及图12所示，准备引线框架2，其具有：1个芯片焊盘(芯片搭载部)2d；支承该芯片焊盘2d的多条悬垂引线2c；配置在芯片焊盘2d附近(周围)且配置在多条悬垂引线2c中的彼此相邻的悬垂引线2c之间的多条引线2a。即，芯片焊盘2d位于多条引线2a之间。
此外，各器件区域2s被框部2t包围，多条引线2a和多条悬垂引线2c被框部2t支承。
另外，在本实施方式1的引线框架2中，对各器件区域2s中、在彼此相邻的悬垂引线2c之间设置有5条(奇数条)引线2a的情况进行说明。首先，各边的包含中央引线2j在内的多条引线2a分别具有：图5所示的下表面2ab、上表面2aa、内侧端面2g、外侧端面2f、以及图6所示的侧面2h和侧面2i，另外，如图6所示，在引线2a的延伸方向2w上还具有：位于内侧端面2g侧的前端部2k；和位于外侧端面2f侧的后端部2m。
另外，在各边的除中央引线2j以外的多条引线2a的各自的前端部2k侧的侧面2h形成有向中央引线2j伸出的层差部2n(图6所示的剖面线部)。另一方面，在除中央引线2j以外的多条引线2a的各自的后端部2m侧的侧面2i形成有向远离中央引线2j的方向伸出的层差部2p(图6所示的剖面线部)。
此外，在除中央引线2j以外的多条引线2a的每一条中，在侧面2h的后端部2m没有形成层差部2n或层差部2p。另外，在侧面2i的前端部2k也没有形成层差部2n或层差部2p。即，在各边中，在除中央引线2j以外的多条引线2a的每一条中，层差部2n仅形成于侧面2h的前端部2k，另一方面，层差部2p仅形成于侧面2i的后端部2m。
另外，关于各边的中央引线2j，如图2及图6所示，在侧面2h、2i这两侧的后端部2m形成有层差部2p。即，在左右两侧的后端部2m形成有层差部2p。
如上所述，在本实施方式1的QFN5的组装所使用的引线框架2中，在图11所示的各器件区域2s中，以各边的5条引线2a俯视观察时的引线图案通过中央引线2j的左右两侧的多条引线2a呈线对称的方式形成各个层差部2n和层差部2p。
另外，引线框架2的引线图案通过蚀刻加工而形成。
其后，进行芯片焊接。在芯片焊接工序中，如图13及图14所示，将半导体芯片1经由芯片焊接材料6搭载到芯片焊盘2d的上表面2da。
其后，进行导线接合。在导线接合工序中，如图15及图16所示，使半导体芯片1的多个电极焊盘1c与多条引线2a经由多条导线3分别电连接。在本实施方式1中，采用首先在使导线3的一部分与半导体芯片1的电极焊盘1c连接后，使导线3的另一部分与引线2a连接的、所谓正接合方式。即，半导体芯片1的电极焊盘1c为第一侧，引线2a为第二侧。在此，如上所述，在本实施方式1中，如图17所示，层差部2n形成于与导线3的延伸方向8侧相同的侧面2h侧，且设置于该侧面2h的图6所示的前端部2k。即，由于在导线3的入射角侧形成有层差部2n，因此当对多条引线2a中的除中央引线2j以外的引线2a进行导线接合工序时，能够防止在引线2a上滑行的未图示的焊针从引线2a脱落。即，关于第二接合侧，由于所述焊针进行滑行，因此层差部2n与导线3的延伸方向8对应地设置更容易进行第二侧(引线侧)的导线接合。
其后，进行树脂注塑。由于本实施方式1的QFN5的组装为批量注塑方式，因此在本注塑工序中，用树脂对半导体芯片1和多条导线3进行封固，由此，如图18及图19所示，在引线框架2上形成总括封装体4c。此时，在各个器件区域2s中，以多条引线2a的各自的下表面(外部2b的一部分(安装面))2ab从总括封装体4c的下表面4b露出的方式，用树脂封固半导体芯片1、引线2a的内部2e、以及多条导线3。
树脂注塑结束后，进行各封装的单片化(封装切割)，从而图1～图5所示的QFN5的组装结束。在此，在本单片化工序中，如图20及图21所示，使用切割用的刀片9进行单片化。具体而言，如图21所示，将切割带10粘贴到总括封装体4c的表面侧，并在上下翻转的状态下使刀片9从引线框架侧(上方)切入而进行切断。此时，由于切割带10没有被完全切断而一部分残留，因此在下道工序的拾取工序中，各封装(QFN5)能够维持粘贴在切割带10上的状态而在被拾取之前不会散乱。
根据本实施方式1的QFN5，由于在各条引线2a的左右两侧的错开的位置形成有层差部2n、2p，因此能够与相邻的引线2a错开层差部2n、2p的位置，从而能够尽可能地紧凑与相邻引线2a的间隔。
因此，能够减小相邻引线2a间的间隙，从而能够实现QFN5的小型化或多管脚化。
此外，在仅着眼于减小引线2a的间隔(引线间距)的情况下，在沿封装体4的下表面4b的相对的两条边配置有多个外部端子的SON(Small Outline Non-leaded Package)中也是有效的，但在还要考虑到扩大与悬垂引线2c之间的间隔的情况下，可以说在本实施方式1那样的QFN5中更为有效。
另外，通过在各条引线2a的左右两侧形成层差部2n、2p，能够使其在各引线2a中相对于封装体4具有固定效果，从而能够防止或减少QFN5的引线2a从封装体4脱落。由此，能够实现引线2a的防脱落对策。
在此，关于各边的中央引线2j，通过在其左右两侧的后端部2m形成层差部2p，也能够防止或减少中央引线2j从封装体4脱落。
另外，形成于各边的多条引线2a的各自的侧面2i的层差部2p、以及中央引线2j的左右两侧的层差部2p，均为在封装体4的内部终结的形状。即，在各边的全部引线2a中，各后端部2m的层差部2p在未到达(未露出)封装体4的侧面4a的范围内终结，由此，能够防止或减少引线2a在引线延伸方向(图6所示的引线2a的延伸方向2w)从封装体4脱落。
另外，在各边的多条引线2a的各自的前端部2k的下表面2ab形成有与内侧端面2g相连的层差部2q，由此能够进一步提高针对引线2a在封装高度(厚度)方向从封装体4脱落的强度。
另外，由于各引线2a的层差部2n、2p、2q(引线框架2的引线图案)通过蚀刻加工而形成，因此能够使层差部2n、2p、2q的伸出面2r为具有曲率的面。由此，与通过冲压加工而形成的伸出面相比具有曲率，相应地能够增加树脂封固时填充到伸出面2r的下部的封固用树脂的量。
其结果为，与通过冲压加工而形成的层差部相比能够进一步提高固定效果，从而能够进一步防止或减少各引线2a从封装体4脱落。
另外，引线框架2通过蚀刻加工而形成，由此与冲压加工相比，即使是较少的伸出量也能够产生大的固定效果，因此能够减小层差部2n、2p的伸出量，其结果为，能够使相邻引线2a间的间隙尽可能地减小而实现QFN5的进一步小型化或多管脚化。
接下来，对本实施方式1的变形例进行说明。
图22是透过封装体而示出本发明实施方式1的变形例1的半导体器件的构造的俯视图，图23是表示与图22的Y部对应的导线接合结束后的构造的放大局部俯视图，图24是透过封装体而示出本发明实施方式1的变形例2的半导体器件的构造的俯视图，图25是表示与图24的Z部对应的导线接合结束后的构造的放大局部俯视图。
关于图22所示的变形例1的引线形状，如图23所示，在各边的多条引线2a中的、除中央引线2j以外的引线2a的各自的内侧端部俯视观察时的形状以沿着导线3的延伸方向8的方式弯曲。
即，使各边的除中央引线2j以外的引线2a的内侧端部沿着布线方向(导线3的延伸方向8)弯曲，在沿各边配置的多条引线2a中，引线2a越接近悬垂引线2c(越朝向引线排列的端部)，引线2a的内侧端部相对于外侧端部的弯曲度越大。
由此，能够将导线3的延伸收纳在引线前端的引线宽度内，从而能够确保第二次接合时未图示的焊针的滑行区域而容易地进行第二次接合。此外，图23所示的剖面线部为层差部2n、2p、2q的区域。
接下来，图24所示的变形例2的引线形状为在各边的多条引线2a中的中央引线2j的内侧端部形成有俯视观察时幅宽的幅宽部2u的形状。该幅宽部2u的宽度在俯视观察时大于引线2j中的图25所示的未形成层差部2p的部分的宽度。此外，如图25所示，经由导线3与中央引线2j电连接的半导体芯片的电极焊盘1c不必配置在中心线(假想线)7上。因此，关于与各边的中央引线2j连接的导线3，如图25所示，存在相对于中央引线2j向左右某一方错开的情况。因此，如本变形例2那样，通过在中央引线2j的内侧端部形成在中心线(假想线)7的两侧幅宽的幅宽部2u，即使布线向左右某一方错开也能够可靠地进行所述焊针的滑行(第二次接合)。在图25所示的例子中，中央引线2j的内侧端部俯视观察时的形状为倒梯形。此外，图25所示的剖面线部为层差部2n、2p、2q的区域。
(实施方式2)
图26是透过封装体而示出本发明的实施方式2的半导体器件的构造的一例的俯视图。
本实施方式2的半导体器件与实施方式1的QFN5同样地为周边配置型的QFN11，即：作为外部端子的多条引线2a的各自的一部分配置在背面侧的周缘部，但是，与实施方式1的QFN5的不同点在于：多条引线2a在俯视观察时沿封装体4的各边各配置偶数条。
即，关于本实施方式2的QFN11，在四边形的封装体4的各边中，多条引线2a在俯视观察时各配置有偶数条(在此为四条)，再有，各引线2a的层差部2n和层差部2p相对于偶数条引线2a的排列方向分别以同一朝向形成。
因此，各边的多条引线2a俯视观察时的图案相对于这些引线2a的排列方向为相同的图案，相同图案的引线2a并列。
此外，在QFN11中，由于各边的引线数量为偶数条，所以不存在与实施方式1的QFN5中的、存在于各边的中央引线2j相当的引线。
像这样，通过使各边的多条引线2a的俯视观察时的图案相对于引线排列方向为相同图案，当对导线接合时的引线2a进行识别时，能够容易地进行图像识别。即，在QFN11的组装的导线接合工序中，在连接导线3时，各引线2a的导线接合部(前端部2k、第1部分)2v由未图示的识别装置(照相机等)进行图像识别后连接导线3，因此通过事先使各引线2a的俯视观察时的引线图案为相同图案，相较于对引线图案不同的引线2a连接导线3的情况，能够容易地进行导线接合。
另外，通过使各边的多条引线2a的俯视观察时的图案相对于引线排列方向为相同图案，能够缩短各边的引线列L的长度。也就是说，通过使多条引线2a俯视观察时的图案作为相同图案而并列，能够进一步紧凑引线间隔，因此，能够缩短引线列L的长度。
此外，若能够缩短引线列L，则能够确保引线列中的端部位置的引线2a与悬垂引线2c的间隔。由此，当为多管脚时，可以不使引线2a向后方(外侧)后退，因此能够实现封装(QFN11)的小型化。换言之，能够实现封装(QFN11)的多管脚化。
关于本实施方式2的QFN11的其他构造，由于与实施方式1的QFN5相同而省略其重复说明。
根据本实施方式2的QFN11，通过使各边的多条引线2a的俯视观察时的引线图案为相同图案，能够进一步紧凑与相邻引线2a的间隔，从而能够实现QFN11的小型化或多管脚化。
另外，通过在各条引线2a的左右两侧形成层差部2n、2p，能够使其在各引线2a中相对于封装体4具有固定效果，从而能够防止或减少QFN11的引线2a从封装体4脱落。由此，能够实现引线2a的防脱落对策。
关于通过本实施方式2的QFN11得到的其他效果，由于与实施方式1的QFN5相同而省略其重复说明。
另外，关于本实施方式2的QFN11的组装，由于也与实施方式1的QFN5相同而省略其重复说明。
以上，根据发明的实施方式对本发明人研发的发明进行了具体说明，但本发明不限于上述实施方式，在不脱离其主旨的范围内当然能够进行各种变更。
例如，在上述实施方式1、2中，说明了在各引线2a中在其内侧端面2g的下表面2ab侧形成层差部2q的情况，但如图27及图28所示，也可以不必形成内侧端部的层差部(伸出部、突出部、檐部)。即，在图27～图29的变形例1的各引线2a中，在侧面2h的前端部2k(参照图6)形成有层差部2n，另一方面，在相反侧的侧面2i的后端部2m(参照图6)形成有层差部2p，但是，在内侧端部没有形成上述层差部。因此，与上述实施方式1、2相比，各引线2a的封装厚度方向的拉伸强度稍微下降，但通过层差部2n、2p能够充分地得到防止引线2a脱落的效果。
另外，例如，在上述实施方式1、2中，列举半导体器件(QFN)为大下垫板构造的情况进行了说明，但如图30～图32的变形例2的QFN5所示，不限于大下垫板构造，也可以为芯片焊盘2d的外形尺寸(图31的上表面2da的大小)小于半导体芯片1的外形尺寸(图31的背面1b的大小)的、所谓小下垫板构造。即，即使为小下垫板构造的QFN5，也能够得到与大下垫板构造的QFN5同样的效果。
另外，例如，在上述实施方式1、2中，列举QFN5、11为芯片焊盘露出型(下垫板露出型)的情况进行了说明，但QFN5、11也可以为芯片焊盘(下垫板)2d埋设于封装体4的内部的下垫板内置型的构造，或者还可以为芯片焊盘2d从封装体4露出并且仅悬垂引线2c埋设于封装体4的内部的构造。
另外，例如，在上述实施方式1、2中，在半导体器件(QFN5、11)的各引线2a中，其后端部2m的层差部2p在封装体4内终结。换言之，对形成在各引线2a上的层差部2p不从封装体4的侧面露出的情况进行了说明，但如图33及图34的QFN5所示，层差部2p也可以不在封装体4内终结而到达侧面4a并露出。因此，与上述实施方式1、2相比，引线延伸方向的拉伸强度稍微下降，但通过层差部2n、2p能够充分地得到防止引线2a脱落的效果。
另外，例如，在上述实施方式1、2中，以半导体器件为QFN的情况作为一例进行了说明，但上述半导体器件不限于QFN，例如，也可以是SON等，其中作为外部端子的外部2b沿封装体4的下表面4b的四条边中的相对的两条边配置有多个。
工业实用性
本发明能够利用于使用引线框架进行组装的半导体器件。

Claims (8)

1.一种半导体器件，其特征在于，包括：
芯片焊盘；
多条悬垂引线，其用于支承所述芯片焊盘；
多条引线，其配置在所述多条悬垂引线之间；
半导体芯片，其搭载在所述芯片焊盘的上表面，具有：主面、形成于所述主面的多个电极焊盘、以及与所述主面为相反侧的背面；
多条导线，其分别电连接所述半导体芯片的所述多个电极焊盘和所述多条引线；
封装体，其以使得所述多条引线的各自的下表面露出的方式封固所述半导体芯片和所述多条导线，
所述多条悬垂引线具有第1悬垂引线和第2悬垂引线，
所述多条引线在俯视观察时沿着所述封装体的第1边配置，所述封装体的第1边沿着第1方向延伸，
所述多条引线分别具有：从所述封装体露出的所述下表面；与所述下表面为相反侧的上表面；位于所述上表面与所述下表面之间且朝向所述芯片焊盘侧的内侧端面；位于所述内侧端面的相反侧且从所述封装体露出的外侧端面；位于所述上表面与所述下表面之间且位于所述内侧端面与所述外侧端面之间的第1侧面；与所述第1侧面为相反侧的第2侧面，
所述多条引线的各自的所述第1侧面朝向所述第1悬垂引线侧，
所述多条引线的各自的所述第2侧面朝向所述第2悬垂引线侧，
而且，所述多条引线在俯视观察时与所述第1方向正交的第2方向上还分别具有：第1部分；和与所述第1部分相比位于所述外侧端面侧的第2部分，
所述多条引线具有：第1引线；与所述第1引线相比距所述第1悬垂引线更远的第2引线；与所述第2引线相比距所述第1悬垂引线更远的第3引线；与所述第3引线相比距所述第1悬垂引线更远的第4引线；以及配置在所述第2引线与所述第3引线之间的第5引线，
所述半导体芯片的所述主面具有：沿所述第1方向延伸的第1边；与所述第1边交叉且沿所述第2方向延伸的第2边；与所述第1边交叉且沿所述第2方向延伸的第3边，
所述多个电极焊盘在俯视观察时沿着所述半导体芯片的所述主面的第1边配置，
所述多个电极焊盘具有：经由所述多条导线中的第1导线与所述第1引线电连接的第1电极焊盘；经由所述多条导线中的第2导线与所述第2引线电连接、且与所述第1电极焊盘相比距所述第2边更远的第2电极焊盘；经由所述多条导线中的第3导线与所述第3引线电连接、且与所述第2电极焊盘相比距所述第2边更远的第3电极焊盘；以及经由所述多条导线中的第4导线与所述第4引线电连接、且与所述第3电极焊盘相比距所述第2边更远的第4电极焊盘，
所述第1引线和所述第2引线与假想的中心线相比位于所述第1悬垂引线侧，所述中心线通过所述封装体的所述第1边的中心以及所述半导体芯片的所述主面的所述第1边的中心且沿所述第2方向延伸，
所述第3引线以及所述第4引线与所述中心线相比位于所述第2悬垂引线侧，
所述第1电极焊盘以及所述第2电极焊盘与所述中心线相比位于所述半导体芯片的所述主面的所述第2边侧，
所述第3电极焊盘以及所述第4电极焊盘与所述中心线相比位于所述半导体芯片的所述主面的所述第3边侧，
所述第1引线在俯视观察时与所述第1电极焊盘相比距所述中心线更远，
所述第2引线在俯视观察时与所述第2电极焊盘相比距所述中心线更远，
所述第3引线在俯视观察时与所述第3电极焊盘相比距所述中心线更远，
所述第4引线在俯视观察时与所述第4电极焊盘相比距所述中心线更远，
在所述第1引线的所述第1侧面的第2部分、且在与所述下表面相比靠所述上表面侧的位置，形成有与所述第1引线的所述第1侧面的所述第1部分相比向所述第1悬垂引线侧突出的第1檐部，
在所述第1引线的所述第2侧面的第1部分、且在与所述下表面相比靠所述上表面侧的位置，形成有与所述第1引线的所述第2侧面的所述第2部分相比向所述第2悬垂引线侧突出的第2檐部，
在所述第2引线的所述第1侧面的第2部分、且在与所述下表面相比靠上表面侧的位置，形成有与所述第2引线的所述第1侧面的所述第1部分相比向所述第1悬垂引线侧突出的第1檐部，
在所述第2引线的所述第2侧面的第1部分、且在与所述下表面相比靠所述上表面侧的位置，形成有与所述第2引线的所述第2侧面的所述第2部分相比向所述第2悬垂引线侧突出的第2檐部，
在所述第3引线的所述第1侧面的第1部分、且在与所述下表面相比靠所述上表面侧的位置，形成有与所述第3引线的所述第1侧面的所述第2部分相比向所述第1悬垂引线侧突出的第1檐部，
在所述第3引线的所述第2侧面的第2部分、且在与所述下表面相比靠所述上表面侧的位置，形成有与所述第3引线的所述第2侧面的所述第1部分相比向所述第2悬垂引线侧突出的第2檐部，
在所述第4引线的所述第1侧面的第1部分，且在与所述下表面相比靠所述上表面侧的位置，形成有与所述第4引线的所述第1侧面的所述第2部分相比向所述第1悬垂引线侧突出的第1檐部，
在所述第4引线的所述第2侧面的第2部分、且在与所述下表面相比靠所述上表面侧的位置，形成有与所述第4引线的所述第2侧面的所述第1部分相比向所述第2悬垂引线侧突出的第2檐部，
所述封装体的平面形状为四边形，
所述多条引线在俯视观察时沿所述封装体的各边配置，
所述第1引线、所述第2引线、所述第3引线以及所述第4引线各自的所述第1檐部和所述第2檐部在所述封装体的各边上以相对于所述第5引线为线对称的方式形成。
2.如权利要求1所述的半导体器件，其特征在于，
在所述多条引线的各自的所述内侧端面、且在与所述下表面相比靠所述上表面侧的位置，以从所述内侧端面突出的方式形成有第3檐部。
3.如权利要求2所述的半导体器件，其特征在于，
所述第3檐部的伸出量分别大于所述多条引线的各自的所述第1檐部的伸出量和所述多条引线的各自的所述第2檐部的伸出量。
4.如权利要求1所述的半导体器件，其特征在于，
在所述第5引线的第1部分形成有俯视观察时幅宽的幅宽部。
5.如权利要求1所述的半导体器件，其特征在于，
形成有所述第1檐部的所述第1侧面位于所述导线的延伸方向侧。
6.如权利要求1所述的半导体器件，其特征在于，
关于所述各边的所述引线中的、除所述第5引线以外的引线，各所述引线的第1部分俯视观察时的形状以沿着所述导线的延伸方向的方式弯曲。
7.如权利要求1所述的半导体器件，其特征在于，
所述多条引线分别通过蚀刻加工而形成。
8.如权利要求1所述的半导体器件，其特征在于，
形成于所述多条引线的各自的所述第2侧面的所述第2部分的所述第2檐部在所述封装体的内部终结。
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