JP6337207B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法 Download PDFInfo
- Publication number
- JP6337207B2 JP6337207B2 JP2017524336A JP2017524336A JP6337207B2 JP 6337207 B2 JP6337207 B2 JP 6337207B2 JP 2017524336 A JP2017524336 A JP 2017524336A JP 2017524336 A JP2017524336 A JP 2017524336A JP 6337207 B2 JP6337207 B2 JP 6337207B2
- Authority
- JP
- Japan
- Prior art keywords
- groove
- semiconductor device
- chip mounting
- mounting portion
- resin
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 239000004065 semiconductor Substances 0.000 title claims description 219
- 238000004519 manufacturing process Methods 0.000 title claims description 58
- 239000011347 resin Substances 0.000 claims description 210
- 229920005989 resin Polymers 0.000 claims description 210
- 238000007789 sealing Methods 0.000 claims description 75
- 238000007747 plating Methods 0.000 claims description 57
- 238000000034 method Methods 0.000 claims description 56
- 238000004140 cleaning Methods 0.000 claims description 34
- 230000002093 peripheral effect Effects 0.000 claims description 16
- 238000003825 pressing Methods 0.000 claims description 5
- 101150025279 DIT1 gene Proteins 0.000 description 173
- 101100387368 Arabidopsis thaliana DIT2-1 gene Proteins 0.000 description 140
- 101150085690 DIT2 gene Proteins 0.000 description 140
- 238000005516 engineering process Methods 0.000 description 37
- 239000000758 substrate Substances 0.000 description 37
- 101001046426 Homo sapiens cGMP-dependent protein kinase 1 Proteins 0.000 description 36
- 102100022422 cGMP-dependent protein kinase 1 Human genes 0.000 description 36
- 230000004048 modification Effects 0.000 description 33
- 238000012986 modification Methods 0.000 description 33
- PXHVJJICTQNCMI-UHFFFAOYSA-N nickel Substances [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 31
- KDLHZDBZIXYQEI-UHFFFAOYSA-N palladium Substances [Pd] KDLHZDBZIXYQEI-UHFFFAOYSA-N 0.000 description 17
- 239000010931 gold Substances 0.000 description 14
- 230000017525 heat dissipation Effects 0.000 description 14
- 230000000903 blocking effect Effects 0.000 description 12
- 239000000463 material Substances 0.000 description 11
- 229910052759 nickel Inorganic materials 0.000 description 11
- 238000010586 diagram Methods 0.000 description 9
- 230000007423 decrease Effects 0.000 description 8
- 230000000694 effects Effects 0.000 description 8
- 230000005855 radiation Effects 0.000 description 6
- 101001046427 Homo sapiens cGMP-dependent protein kinase 2 Proteins 0.000 description 5
- 102100022421 cGMP-dependent protein kinase 2 Human genes 0.000 description 5
- 230000002195 synergetic effect Effects 0.000 description 5
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 4
- 229910000679 solder Inorganic materials 0.000 description 4
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 3
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 3
- 229910052802 copper Inorganic materials 0.000 description 3
- 239000010949 copper Substances 0.000 description 3
- 229910052737 gold Inorganic materials 0.000 description 3
- 229910052763 palladium Inorganic materials 0.000 description 3
- 230000035515 penetration Effects 0.000 description 3
- 230000005669 field effect Effects 0.000 description 2
- 238000002347 injection Methods 0.000 description 2
- 239000007924 injection Substances 0.000 description 2
- 230000007257 malfunction Effects 0.000 description 2
- 238000000465 moulding Methods 0.000 description 2
- 150000002815 nickel Chemical class 0.000 description 2
- 241000272168 Laridae Species 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- JWVAUCBYEDDGAD-UHFFFAOYSA-N bismuth tin Chemical compound [Sn].[Bi] JWVAUCBYEDDGAD-UHFFFAOYSA-N 0.000 description 1
- 238000007664 blowing Methods 0.000 description 1
- 239000000470 constituent Substances 0.000 description 1
- KUNSUQLRTQLHQQ-UHFFFAOYSA-N copper tin Chemical compound [Cu].[Sn] KUNSUQLRTQLHQQ-UHFFFAOYSA-N 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000005868 electrolysis reaction Methods 0.000 description 1
- 238000009713 electroplating Methods 0.000 description 1
- 230000007613 environmental effect Effects 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 230000009545 invasion Effects 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
- H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
- H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/495—Lead-frames or other flat leads
- H01L23/49503—Lead-frames or other flat leads characterised by the die pad
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/495—Lead-frames or other flat leads
- H01L23/49541—Geometry of the lead-frame
- H01L23/49548—Cross section geometry
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/495—Lead-frames or other flat leads
- H01L23/49579—Lead-frames or other flat leads characterised by the materials of the lead frames or layers thereon
- H01L23/49582—Metallic layers on lead frames
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/50—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor for integrated circuit devices, e.g. power bus, number of leads
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/42—Wire connectors; Manufacturing methods related thereto
- H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L24/80 - H01L24/90
- H01L24/92—Specific sequence of method steps
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
- H01L21/4814—Conductive parts
- H01L21/4821—Flat leads, e.g. lead frames with or without insulating supports
- H01L21/4828—Etching
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/04042—Bonding areas specifically adapted for wire connectors, e.g. wirebond pads
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/0555—Shape
- H01L2224/05552—Shape in top view
- H01L2224/05554—Shape in top view being square
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
- H01L2224/061—Disposition
- H01L2224/0612—Layout
- H01L2224/0613—Square or rectangular array
- H01L2224/06134—Square or rectangular array covering only portions of the surface to be connected
- H01L2224/06135—Covering only the peripheral area of the surface to be connected, i.e. peripheral arrangements
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
- H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
- H01L2224/45001—Core members of the connector
- H01L2224/45099—Material
- H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
- H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/45144—Gold (Au) as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
- H01L2224/491—Disposition
- H01L2224/4912—Layout
- H01L2224/49171—Fan-out arrangements
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
- H01L2224/92—Specific sequence of method steps
- H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
- H01L2224/9222—Sequential connecting processes
- H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
- H01L2224/92247—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a wire connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/42—Wire connectors; Manufacturing methods related thereto
- H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
- H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
- H01L2924/183—Connection portion, e.g. seal
- H01L2924/18301—Connection portion, e.g. seal being an anchoring portion, i.e. mechanical interlocking between the encapsulation resin and another package part
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Geometry (AREA)
- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
- Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
- Lead Frames For Integrated Circuits (AREA)
Description
まず、タブ露出型の半導体装置に関する関連技術について説明し、その後、この関連技術に対する改善の検討を行なう。そして、関連技術に対する改善の検討によって想到された技術的思想について説明することにする。なお、本明細書でいう「関連技術」は、新規に発明者が見出した課題を有する技術であって、公知である従来技術ではないが、新規な技術的思想の前提技術(未公知技術)を意図して記載された技術である。
本実施の形態における基本思想は、タブ露出型の半導体装置において、チップ搭載部の下面に樹脂漏れの広がりを抑制する溝を設けることを前提として、樹脂による封止工程後、チップ搭載部の下面に漏れ出た樹脂とともに溝の内部に入り込んだ樹脂も除去する洗浄工程を実施し、洗浄工程後、溝の内部にもめっき膜を形成する思想である。
以下では、本実施の形態における半導体装置の構成について説明する。
とは、L1<L2の関係が成立している。
続いて、本実施の形態における構造上の特徴点について説明する。本実施の形態における構造上の特徴点は、例えば、図8に示すように、溝DIT1の内部および溝DIT2の内部に樹脂RSが形成されておらず、溝DIT1の内壁および溝DIT2の内壁にわたってめっき膜PFが形成されている点にある。つまり、本実施の形態における構造上の特徴点は、図8に示すように、チップ搭載部TABの下面のうち、溝DIT1および溝DIT2を含む領域A2にわたってめっき膜PFが形成されている点にある。
本実施の形態における半導体装置PKG1は、上記のように構成されており、以下に、その製造方法について、図面を参照しながら説明する。
本実施の形態における基本思想は、タブ露出型の半導体装置において、チップ搭載部の下面に樹脂漏れの広がりを抑制する溝を設けることを前提として、樹脂による封止工程後、チップ搭載部の下面に漏れ出た樹脂とともに溝の内部に入り込んだ樹脂も除去する洗浄工程を実施し、洗浄工程後、溝の内部にもめっき膜を形成する思想である。
図23(a)は、本変形例1におけるチップ搭載部TABの一部を拡大して示す図である。図23(a)に示すように、本変形例1におけるチップ搭載部TABの下面には、外端部に段差部DLが設けられており、この段差部DLの内側に離間して溝DIT1が形成され、かつ、この溝DIT1の内側に離間して溝DIT2が形成されている。
図23(b)は、本変形例2におけるチップ搭載部TABの一部を拡大して示す図である。図23(b)に示すように、本変形例2におけるチップ搭載部TABの下面には、外端部に段差部DLが設けられており、この段差部DLの内側に離間して溝DIT1が形成され、かつ、この溝DIT1の内側に離間して溝DIT2が形成されている。
実施の形態では、半導体装置PKG1のパッケージ形態として、QFPを例に挙げて説明したが、実施の形態における技術的思想は、これに限らず、例えば、パッケージ形態がQFN(Quad Flat Non-Leaded Package)の半導体装置にも適用することができる。
図24(a)は、本変形例3における半導体装置PKG2を上面側から見た外観図であり、図24(b)は、本変形例3における半導体装置PKG2を下面側から見た外観図である。図24(b)に示すように、封止体MRの下面の外周部には、複数のリードLDが配置されており、封止体MRの下面の中央部においては、封止体MRからチップ搭載部TABの下面が露出している。そして、露出しているチップ搭載部TABの下面には、溝DIT1および溝DIT2が形成されている。
図26(a)は、本変形例3における半導体装置PKG3を上面側から見た外観図であり、図26(b)は、本変形例3における半導体装置PKG3を下面側から見た外観図である。図26(b)に示すように、封止体MRの下面の外周部には、複数のリードLDが配置されており、封止体MRの下面の中央部においては、封止体MRからチップ搭載部TABの下面が露出している。そして、露出しているチップ搭載部TABの下面には、溝DIT1および溝DIT2が形成されている。
下面に第1溝が形成されたチップ搭載部と、
前記チップ搭載部の上面に搭載された半導体チップと、
導電性部材を介して、前記半導体チップのパッドと電気的に接続されたリードと、
前記半導体チップを封止する封止体と、
を備え、
前記チップ搭載部の前記下面は、前記封止体から露出し、
前記第1溝内を含む前記下面には、めっき膜が形成されている、半導体装置。
付記1に記載の半導体装置において、
前記第1溝内には、前記封止体を構成する樹脂が形成されていない、半導体装置。
付記1に記載の半導体装置において、
前記第1溝は、前記チップ搭載部の外周部に沿って形成されている、半導体装置。
付記1に記載の半導体装置において、
前記第1溝の深さは、前記チップ搭載部の厚さの1/2以下である、半導体装置。
付記1に記載の半導体装置において、
前記第1溝の断面形状は、V字形状である、半導体装置。
付記1に記載の半導体装置において、
前記チップ搭載部の前記下面には、さらに、前記第1溝と離間して第2溝が形成されている、半導体装置。
付記6に記載の半導体装置において、
前記第2溝は、前記第1溝よりも前記チップ搭載部の内側に形成されている、半導体装置。
付記6に記載の半導体装置において、
前記第1溝の深さ、および、前記第2溝の深さは、ともに、前記チップ搭載部の厚さの1/2以下である、半導体装置。
付記7に記載の半導体装置において、
前記第1溝の深さは、前記第2溝の深さよりも深い、半導体装置。
付記6に記載の半導体装置において、
前記第2溝の内壁にも、前記めっき膜が形成されている、半導体装置。
付記6に記載の半導体装置において、
前記第2溝内には、前記封止体を構成する樹脂が形成されていない、半導体装置。
付記1に記載の半導体装置において、
前記チップ搭載部の下面の外端部には、前記第1溝と離間する段差部が形成されている、半導体装置。
付記12に記載の半導体装置において、
前記第1溝は、前記段差部よりも内側に形成されている、半導体装置。
付記12に記載の半導体装置において、
前記第1溝の深さは、前記段差部の段差よりも浅い、半導体装置。
付記12に記載の半導体装置において、
前記チップ搭載部の前記下面には、前記第1溝よりも内側に第2溝が形成され、
断面視において、前記段差部の段差位置と前記第1溝の中心位置との距離は、前記第1溝の中心位置と前記第2溝の中心位置との距離よりも小さい、半導体装置。
付記12に記載の半導体装置において、
前記段差部の内部には、前記封止体を構成する樹脂が形成されている、半導体装置。
付記1に記載の半導体装置において、
前記チップ搭載部は、
第1方向に延在する第1辺と、
前記第1辺と交差する第2辺と、
前記第1辺と前記第2辺との交差点である角部と、
を有し、
前記第1溝は、
前記第1辺と並行する第1部分と、
前記第2辺と並行する第2部分と、
前記第1部分と前記第2部分とを接続する第3部分と、
を有し、
前記第1溝の前記第3部分と前記角部との間の距離は、前記第1溝の前記第1部分と前記第1辺との間の距離よりも長く、かつ、前記第1溝の前記第2部分と前記第2辺との間の距離よりも長い、半導体装置。
付記17に記載の半導体装置において、
前記第3部分と前記第1部分とのなす角は、鈍角であり、
前記第3部分と前記第2部分とのなす角は、鈍角である、半導体装置。
DIT1 溝
DIT2 溝
DL 段差部
LD リード
LF リードフレーム
MR 封止体
PF めっき膜
RS 樹脂
TAB チップ搭載部
W ワイヤ
Claims (15)
- (a)下面に第1溝が形成されたチップ搭載部と、リードとを有するリードフレームを用意する工程、
(b)半導体チップを前記チップ搭載部の上面に搭載する工程、
(c)前記半導体チップに形成されているパッドと前記リードとを導電性部材を介して電気的に接続する工程、
(d)前記リードの一部および前記チップ搭載部の前記下面を露出しながら、前記半導体チップを樹脂で封止する工程、
(e)前記(d)工程の後、前記チップ搭載部の前記下面を洗浄する工程、
(f)前記(e)工程の後、前記チップ搭載部の前記下面にめっき膜を形成する工程、
を備え、
前記(d)工程によって、前記チップ搭載部の前記下面に形成されている前記第1溝にも前記樹脂が入り込んだ場合、前記(e)工程によって、前記第1溝に埋め込まれた前記樹脂は除去され、前記(f)工程では、前記第1溝の内壁にも前記めっき膜が形成される、半導体装置の製造方法。 - 請求項1に記載の半導体装置の製造方法において、
前記第1溝は、前記チップ搭載部の外周部に沿って形成されている、半導体装置の製造方法。 - 請求項1に記載の半導体装置の製造方法において、
前記第1溝の深さは、前記チップ搭載部の厚さの1/2以下である、半導体装置の製造方法。 - 請求項1に記載の半導体装置の製造方法において、
前記第1溝は、プレス法によって形成されている、半導体装置の製造方法。 - 請求項1に記載の半導体装置の製造方法において、
前記第1溝の断面形状は、V字形状である、半導体装置の製造方法。 - 請求項1に記載の半導体装置の製造方法において、
前記チップ搭載部の前記下面には、さらに、前記第1溝と離間して第2溝が形成されている、半導体装置の製造方法。 - 請求項6に記載の半導体装置の製造方法において、
前記第2溝も、前記チップ搭載部の外周部に沿って形成されている、半導体装置の製造方法。 - 請求項7に記載の半導体装置の製造方法において、
前記第2溝は、前記第1溝よりも前記チップ搭載部の内側に形成されている、半導体装置の製造方法。 - 請求項6に記載の半導体装置の製造方法において、
前記第1溝の深さ、および、前記第2溝の深さは、ともに、前記チップ搭載部の厚さの1/2以下である、半導体装置の製造方法。 - 請求項8に記載の半導体装置の製造方法において、
前記第1溝の深さは、前記第2溝の深さよりも深い、半導体装置の製造方法。 - 請求項8に記載の半導体装置の製造方法において、
前記(d)工程によって、前記チップ搭載部の前記下面に形成されている前記第1溝および前記第2溝にも前記樹脂が入り込んだ場合、前記第1溝に入り込んだ前記樹脂の量は、前記第2溝に入り込んだ前記樹脂の量よりも多い、半導体装置の製造方法。 - 請求項1に記載の半導体装置の製造方法において、
前記チップ搭載部の下面の外端部には、前記第1溝と離間する段差部が形成されている、半導体装置の製造方法。 - 請求項12に記載の半導体装置の製造方法において、
前記第1溝は、前記段差部よりも内側に形成されている、半導体装置の製造方法。 - 請求項12に記載の半導体装置の製造方法において、
前記第1溝の深さは、前記段差部の段差よりも浅い、半導体装置の製造方法。 - 請求項12に記載の半導体装置の製造方法において、
前記チップ搭載部の前記下面には、前記第1溝よりも内側に第2溝が形成され、
断面視において、前記段差部の段差位置と前記第1溝の中心位置との距離は、前記第1溝の中心位置と前記第2溝の中心位置との距離よりも小さい、半導体装置の製造方法。
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
PCT/JP2015/068179 WO2016207999A1 (ja) | 2015-06-24 | 2015-06-24 | 半導体装置の製造方法 |
Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2018089423A Division JP2018117166A (ja) | 2018-05-07 | 2018-05-07 | 半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPWO2016207999A1 JPWO2016207999A1 (ja) | 2017-11-24 |
JP6337207B2 true JP6337207B2 (ja) | 2018-06-06 |
Family
ID=57585216
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2017524336A Active JP6337207B2 (ja) | 2015-06-24 | 2015-06-24 | 半導体装置の製造方法 |
Country Status (7)
Country | Link |
---|---|
US (2) | US9972508B2 (ja) |
EP (1) | EP3316294A4 (ja) |
JP (1) | JP6337207B2 (ja) |
KR (1) | KR102457011B1 (ja) |
CN (1) | CN107431060B (ja) |
TW (1) | TWI703694B (ja) |
WO (1) | WO2016207999A1 (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN110568678B (zh) * | 2019-09-26 | 2021-01-01 | 深圳市华星光电技术有限公司 | 显示面板 |
US11830778B2 (en) * | 2020-11-12 | 2023-11-28 | International Business Machines Corporation | Back-side wafer modification |
Family Cites Families (16)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3606078B2 (ja) * | 1998-12-24 | 2005-01-05 | 松下電器産業株式会社 | 半導体装置およびその製造方法 |
US20030006055A1 (en) * | 2001-07-05 | 2003-01-09 | Walsin Advanced Electronics Ltd | Semiconductor package for fixed surface mounting |
JP2008147370A (ja) * | 2006-12-08 | 2008-06-26 | Nec Electronics Corp | 半導体装置及びその製造方法 |
US7608482B1 (en) * | 2006-12-21 | 2009-10-27 | National Semiconductor Corporation | Integrated circuit package with molded insulation |
JP2009076658A (ja) * | 2007-09-20 | 2009-04-09 | Renesas Technology Corp | 半導体装置及びその製造方法 |
JP2010245417A (ja) * | 2009-04-09 | 2010-10-28 | Renesas Electronics Corp | 半導体装置およびその製造方法 |
US8133759B2 (en) * | 2009-04-28 | 2012-03-13 | Macronix International Co., Ltd. | Leadframe |
JP2011091145A (ja) * | 2009-10-21 | 2011-05-06 | Sanyo Electric Co Ltd | 半導体装置及びその製造方法 |
WO2011142006A1 (ja) * | 2010-05-12 | 2011-11-17 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
JP5503466B2 (ja) * | 2010-08-31 | 2014-05-28 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
JP5706128B2 (ja) | 2010-10-25 | 2015-04-22 | 株式会社三井ハイテック | 半導体装置の樹脂バリ除去方法 |
JP5798021B2 (ja) * | 2011-12-01 | 2015-10-21 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
JP2013258348A (ja) * | 2012-06-14 | 2013-12-26 | Renesas Electronics Corp | 半導体装置の製造方法 |
JP2014007363A (ja) * | 2012-06-27 | 2014-01-16 | Renesas Electronics Corp | 半導体装置の製造方法および半導体装置 |
KR20150056531A (ko) * | 2012-09-24 | 2015-05-26 | 르네사스 일렉트로닉스 가부시키가이샤 | 반도체 장치의 제조 방법 및 반도체 장치 |
JP6129645B2 (ja) * | 2013-05-29 | 2017-05-17 | ルネサスエレクトロニクス株式会社 | 半導体装置および半導体装置の製造方法 |
-
2015
- 2015-06-24 JP JP2017524336A patent/JP6337207B2/ja active Active
- 2015-06-24 WO PCT/JP2015/068179 patent/WO2016207999A1/ja active Application Filing
- 2015-06-24 EP EP15896321.5A patent/EP3316294A4/en not_active Withdrawn
- 2015-06-24 CN CN201580077834.5A patent/CN107431060B/zh active Active
- 2015-06-24 US US15/548,077 patent/US9972508B2/en active Active
- 2015-06-24 KR KR1020177027239A patent/KR102457011B1/ko active IP Right Grant
-
2016
- 2016-06-21 TW TW105119356A patent/TWI703694B/zh active
-
2018
- 2018-04-18 US US15/956,015 patent/US20190228987A1/en not_active Abandoned
Also Published As
Publication number | Publication date |
---|---|
JPWO2016207999A1 (ja) | 2017-11-24 |
KR20180020121A (ko) | 2018-02-27 |
CN107431060B (zh) | 2021-01-05 |
CN107431060A (zh) | 2017-12-01 |
EP3316294A4 (en) | 2019-02-20 |
TWI703694B (zh) | 2020-09-01 |
KR102457011B1 (ko) | 2022-10-21 |
EP3316294A1 (en) | 2018-05-02 |
US9972508B2 (en) | 2018-05-15 |
US20180033649A1 (en) | 2018-02-01 |
TW201724429A (zh) | 2017-07-01 |
WO2016207999A1 (ja) | 2016-12-29 |
US20190228987A1 (en) | 2019-07-25 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US8704342B2 (en) | Resin sealing type semiconductor device and method of manufacturing the same, and lead frame | |
US7608930B2 (en) | Semiconductor device and method of manufacturing semiconductor device | |
JP2023053144A (ja) | 半導体装置 | |
JP5876669B2 (ja) | 半導体装置 | |
JP5802695B2 (ja) | 半導体装置、半導体装置の製造方法 | |
JP4860939B2 (ja) | 半導体装置 | |
JP6370071B2 (ja) | 半導体装置及びその製造方法 | |
JP5232394B2 (ja) | 半導体装置の製造方法 | |
JP6961337B2 (ja) | 半導体装置 | |
US20070262462A1 (en) | Manufacturing method of resin-molding type semiconductor device, and wiring board therefor | |
JP2015072947A (ja) | 半導体装置及びその製造方法 | |
US9331041B2 (en) | Semiconductor device and semiconductor device manufacturing method | |
US9972561B2 (en) | QFN package with grooved leads | |
JP6337207B2 (ja) | 半導体装置の製造方法 | |
JP5767294B2 (ja) | 半導体装置 | |
JP4767277B2 (ja) | リードフレームおよび樹脂封止型半導体装置 | |
JP2004363365A (ja) | 半導体装置及びその製造方法 | |
CN108231704B (zh) | 半导体模块 | |
JP2004247613A (ja) | 半導体装置およびその製造方法 | |
JP2018117166A (ja) | 半導体装置 | |
KR20210000777U (ko) | 반도체 패키지 | |
CN216980551U (zh) | 一种封装基材、封装结构 | |
JP2008227317A (ja) | 半導体装置、そのための配線基板、封止金型、および製造方法 | |
JP2006229263A (ja) | 半導体装置 | |
JP6428013B2 (ja) | リードフレーム部材およびその製造方法、ならびに半導体装置およびその製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20170728 |
|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20170807 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20180410 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20180507 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 6337207 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |