JP5503466B2 - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法 Download PDF

Info

Publication number
JP5503466B2
JP5503466B2 JP2010193161A JP2010193161A JP5503466B2 JP 5503466 B2 JP5503466 B2 JP 5503466B2 JP 2010193161 A JP2010193161 A JP 2010193161A JP 2010193161 A JP2010193161 A JP 2010193161A JP 5503466 B2 JP5503466 B2 JP 5503466B2
Authority
JP
Japan
Prior art keywords
adhesive
chip
chip mounting
semiconductor
wirings
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2010193161A
Other languages
English (en)
Other versions
JP2012054264A (ja
JP2012054264A5 (ja
Inventor
宏 黒田
Original Assignee
ルネサスエレクトロニクス株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by ルネサスエレクトロニクス株式会社 filed Critical ルネサスエレクトロニクス株式会社
Priority to JP2010193161A priority Critical patent/JP5503466B2/ja
Publication of JP2012054264A publication Critical patent/JP2012054264A/ja
Publication of JP2012054264A5 publication Critical patent/JP2012054264A5/ja
Application granted granted Critical
Publication of JP5503466B2 publication Critical patent/JP5503466B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/561Batch processing
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/563Encapsulation of active face of flip-chip device, e.g. underfilling or underencapsulation of flip-chip, encapsulation preform on chip or mounting substrate
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/28Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/27Manufacturing methods
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/29Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/74Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies
    • H01L24/741Apparatus for manufacturing means for bonding, e.g. connectors
    • H01L24/743Apparatus for manufacturing layer connectors
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/83Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/85Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93Batch processes
    • H01L24/95Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L25/00Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L51/00, e.g. assemblies of rectifier diodes
    • H01L25/04Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L51/00, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L51/00, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0655Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L51/00, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next to each other
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L25/00Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/565Moulds
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/03Manufacturing methods
    • H01L2224/034Manufacturing methods by blanket deposition of the material of the bonding area
    • H01L2224/0346Plating
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04042Bonding areas specifically adapted for wire connectors, e.g. wirebond pads
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001Internal layers
    • H01L2224/05099Material
    • H01L2224/051Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05117Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/05124Aluminium [Al] as principal constituent
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/0555Shape
    • H01L2224/05552Shape in top view
    • H01L2224/05554Shape in top view being square
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/0556Disposition
    • H01L2224/05571Disposition the external layer being disposed in a recess of the surface
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/05599Material
    • H01L2224/056Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05644Gold [Au] as principal constituent
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/05599Material
    • H01L2224/056Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05655Nickel [Ni] as principal constituent
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061Disposition
    • H01L2224/0612Layout
    • H01L2224/0616Random array, i.e. array with no symmetry
    • H01L2224/06164Random array, i.e. array with no symmetry covering only portions of the surface to be connected
    • H01L2224/06165Covering only the peripheral area of the surface to be connected, i.e. peripheral arrangements
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001Core members of the bump connector
    • H01L2224/13099Material
    • H01L2224/131Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13144Gold [Au] as principal constituent
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161Disposition
    • H01L2224/16151Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161Disposition
    • H01L2224/16151Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16237Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bonding area disposed in a recess of the surface of the item
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/27Manufacturing methods
    • H01L2224/27011Involving a permanent auxiliary member, i.e. a member which is left at least partly in the finished device, e.g. coating, dummy feature
    • H01L2224/27013Involving a permanent auxiliary member, i.e. a member which is left at least partly in the finished device, e.g. coating, dummy feature for holding or confining the layer connector, e.g. solder flow barrier
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/27Manufacturing methods
    • H01L2224/273Manufacturing methods by local deposition of the material of the layer connector
    • H01L2224/2731Manufacturing methods by local deposition of the material of the layer connector in liquid form
    • H01L2224/27312Continuous flow, e.g. using a microsyringe, a pump, a nozzle or extrusion
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001Core members of the layer connector
    • H01L2224/29099Material
    • H01L2224/2919Material with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32151Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/44Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001Core members of the connector
    • H01L2224/45099Material
    • H01L2224/451Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144Gold (Au) as principal constituent
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48135Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/48137Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484Connecting portions
    • H01L2224/48463Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H01L2224/48465Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484Connecting portions
    • H01L2224/48475Connecting portions connected to auxiliary connecting means on the bonding areas, e.g. pre-ball, wedge-on-ball, ball-on-ball
    • H01L2224/48476Connecting portions connected to auxiliary connecting means on the bonding areas, e.g. pre-ball, wedge-on-ball, ball-on-ball between the wire connector and the bonding area
    • H01L2224/48477Connecting portions connected to auxiliary connecting means on the bonding areas, e.g. pre-ball, wedge-on-ball, ball-on-ball between the wire connector and the bonding area being a pre-ball (i.e. a ball formed by capillary bonding)
    • H01L2224/48478Connecting portions connected to auxiliary connecting means on the bonding areas, e.g. pre-ball, wedge-on-ball, ball-on-ball between the wire connector and the bonding area being a pre-ball (i.e. a ball formed by capillary bonding) the connecting portion being a wedge bond, i.e. wedge on pre-ball
    • H01L2224/48479Connecting portions connected to auxiliary connecting means on the bonding areas, e.g. pre-ball, wedge-on-ball, ball-on-ball between the wire connector and the bonding area being a pre-ball (i.e. a ball formed by capillary bonding) the connecting portion being a wedge bond, i.e. wedge on pre-ball on the semiconductor or solid-state body
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/485Material
    • H01L2224/48505Material at the bonding interface
    • H01L2224/48599Principal constituent of the connecting portion of the wire connector being Gold (Au)
    • H01L2224/486Principal constituent of the connecting portion of the wire connector being Gold (Au) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/48638Principal constituent of the connecting portion of the wire connector being Gold (Au) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/48644Gold (Au) as principal constituent
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/485Material
    • H01L2224/48505Material at the bonding interface
    • H01L2224/48599Principal constituent of the connecting portion of the wire connector being Gold (Au)
    • H01L2224/486Principal constituent of the connecting portion of the wire connector being Gold (Au) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/48638Principal constituent of the connecting portion of the wire connector being Gold (Au) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/48655Nickel (Ni) as principal constituent
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491Disposition
    • H01L2224/4912Layout
    • H01L2224/49175Parallel arrangements
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73201Location after the connecting process on the same surface
    • H01L2224/73203Bump and layer connectors
    • H01L2224/73204Bump and layer connectors the bump connector being embedded into the layer connector
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73251Location after the connecting process on different surfaces
    • H01L2224/73265Layer and wire connectors
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/74Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies and for methods related thereto
    • H01L2224/741Apparatus for manufacturing means for bonding, e.g. connectors
    • H01L2224/743Apparatus for manufacturing layer connectors
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/74Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies and for methods related thereto
    • H01L2224/75Apparatus for connecting with bump connectors or layer connectors
    • H01L2224/7555Mechanical means, e.g. for planarising, pressing, stamping
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/74Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies and for methods related thereto
    • H01L2224/78Apparatus for connecting with wire connectors
    • H01L2224/7825Means for applying energy, e.g. heating means
    • H01L2224/783Means for applying energy, e.g. heating means by means of pressure
    • H01L2224/78301Capillary
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8319Arrangement of the layer connectors prior to mounting
    • H01L2224/83191Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed only on the semiconductor or solid-state body
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8319Arrangement of the layer connectors prior to mounting
    • H01L2224/83192Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed only on another item or body to be connected to the semiconductor or solid-state body
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8338Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/83385Shape, e.g. interlocking features
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/85009Pre-treatment of the connector or the bonding area
    • H01L2224/85051Forming additional members, e.g. for "wedge-on-ball", "ball-on-wedge", "ball-on-ball" connections
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/852Applying energy for connecting
    • H01L2224/85201Compression bonding
    • H01L2224/85203Thermocompression bonding
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/852Applying energy for connecting
    • H01L2224/85201Compression bonding
    • H01L2224/85205Ultrasonic bonding
    • H01L2224/85207Thermosonic bonding
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/85986Specific sequence of steps, e.g. repetition of manufacturing steps, time sequence
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92Specific sequence of method steps
    • H01L2224/921Connecting a surface with connectors of different types
    • H01L2224/9212Sequential connecting processes
    • H01L2224/92122Sequential connecting processes the first connecting process involving a bump connector
    • H01L2224/92125Sequential connecting processes the first connecting process involving a bump connector the second connecting process involving a layer connector
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93Batch processes
    • H01L2224/95Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838Geometry or layout
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02Bonding areas ; Manufacturing methods related thereto
    • H01L24/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02Bonding areas ; Manufacturing methods related thereto
    • H01L24/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10Bump connectors ; Manufacturing methods related thereto
    • H01L24/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10Bump connectors ; Manufacturing methods related thereto
    • H01L24/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42Wire connectors; Manufacturing methods related thereto
    • H01L24/44Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42Wire connectors; Manufacturing methods related thereto
    • H01L24/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42Wire connectors; Manufacturing methods related thereto
    • H01L24/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/74Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies
    • H01L24/78Apparatus for connecting with wire connectors
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/91Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L24/80 - H01L24/90
    • H01L24/92Specific sequence of method steps
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/00014Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01005Boron [B]
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01006Carbon [C]
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01012Magnesium [Mg]
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01013Aluminum [Al]
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01014Silicon [Si]
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01028Nickel [Ni]
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01029Copper [Cu]
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01033Arsenic [As]
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01079Gold [Au]
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01082Lead [Pb]
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013Alloys
    • H01L2924/0132Binary Alloys
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013Alloys
    • H01L2924/014Solder alloys
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/06Polymers
    • H01L2924/0665Epoxy resin
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/12Passive devices, e.g. 2 terminal devices
    • H01L2924/1204Optical Diode
    • H01L2924/12043Photo diode
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/14Integrated circuits
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/153Connection portion
    • H01L2924/1531Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181Encapsulation
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30Technical effects
    • H01L2924/36Material effects
    • H01L2924/364Polymers
    • H01L2924/3641Outgassing

Description

本発明は、半導体装置の製造技術に関し、特に、配線基板上に半導体チップを搭載する工程に適用して有効な技術に関するものである。

特開2002-190488号公報(特許文献1)には、配線基板上に半導体チップを搭載する半導体装置において、配線用の導体パターンと、それが配置された以外の領域に配置されたダミー用の導体パターンが設けられた半導体装置が記載されている。

特開2008-218848号公報(特許文献2)には、配線基板上に粘着フィルムを介して半導体チップを搭載する半導体装置において、配線基板のチップ搭載領域内に、実配線パターンと、ダミーパターンを配置することが記載されている。

特開2002-190488号公報 特開2008-218848号公報

配線基板上に半導体チップを搭載する半導体装置の製造技術として、ペースト状の接着材(ダイボンド材)を使用して搭載する技術がある。本願発明者は、このペースト状の接着材を介して半導体チップを配線基板上に搭載する技術について検討を行い、以下の課題を見出した。

半導体装置の薄型化に伴い、配線基板に搭載される半導体チップの厚さも薄くする傾向にある。このような厚さの薄い半導体チップを配線基板に搭載する際、ペースト状の接着材の使用量が多いと、半導体チップの周囲からはみ出た接着材の一部が半導体チップの表面(配線基板と対向する面とは反対側の面)に這い上がる。この対応策として、使用する接着材の量を少なくすることが考えられる。しかし、配線基板の上面(半導体チップが搭載される面)には複数の配線が形成されており、隣り合う配線間のピッチが不均一な部分も存在することから、この上面の平坦度は低い。これにより、半導体チップと配線基板との間における接着材の濡れ性(充填性)は低い(悪い)ため、半導体チップと配線基板との間において、ボイド(隙間)が発生することがわかった。

次に、本願発明者は、前記特許文献1および2のように、配線基板の上面にダミーパターンを形成することで、配線基板の平坦度を向上させることについて検討した。この結果、ダミーパターンを設けることで配線基板の上面の平坦度は、ダミーパターンが設けられていない場合に比べて向上することは確認できた。しかしながら、上記したように、近年の半導体チップの厚さは、前記特許文献が出願された当時よりもさらに薄くなってきており、これに伴って接着材の使用量もさらに少なくなってきている。これにより、上記のような半導体装置の製造方法において、単にダミーパターンを配線基板に形成しただけでは、ボイドの発生を完全に抑制しきれないことが明らかとなった。

本発明の目的は、配線基板上にペースト状の接着材を介して半導体チップを搭載する際に、ボイドの発生を抑制できる技術について提供することにある。

本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。

すなわち、本願発明の一態様である半導体装置の製造方法は、配線基板が有するチップ搭載領域上に、半導体チップを、流動性を有する接着材を介して搭載するダイボンディング工程を有している。ここで、前記配線基板は、コア層の上面に形成された複数の第1および第2配線と、前記コア層の前記上面に形成され、かつ前記複数の第1配線と電気的に接続された複数のボンディングリードと、前記コア層の前記上面に形成され、前記複数の第1および第2配線を覆う上面側絶縁膜とを有している。また、前記チップ搭載領域は、前記複数の第1および第2配線を有する。また、ダイボンディング工程には、前記チップ搭載領域上の接着材配置領域上に接着材を配置する工程が含まれる。また、ダイボンディング工程には、前記接着材配置領域上に配置された前記接着材を、前記接着材配置領域の周囲に広げる工程を含んでいる。そして、前記複数の第2配線のそれぞれは、前記ダイボンディング工程において前記接着材が広がる方向に沿って延在しているものである。

本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下の通りである。

すなわち、本願発明の一態様によれば、配線基板上にペースト状の接着材を介して半導体チップを搭載する際に、ボイドの発生を抑制できる。

本発明の一実施の形態の半導体装置を組み込んだ撮像システムの動作を模式的に示す説明図である。 本発明の一実施の形態の半導体装置の上面側の内部構造を示す平面図である。 図2のA−A線に沿った断面図である。 図1に示す半導体チップおよび上面側の絶縁膜(ソルダレジスト膜)を取り除きコア層の上面側に形成された配線パターン例を示す平面図である。 図1〜図3に示す半導体装置の組み立てフローを示す説明図である。 図5に示す基材準備工程で準備する配線基板の全体構造を示す平面図である。 図6のB部を拡大した拡大平面図である。 図7に示す一つのデバイス領域について、上面側の絶縁膜(ソルダレジスト膜)を取り除きコア層の上面側に形成された配線パターン例を示す拡大平面図である。 図5に示すダイボンディング工程の第1の接着材配置工程を示す拡大平面図である。 図9のC−C線に沿った拡大断面図である。 図9のD−D線に沿った拡大断面図である。 図10に示す配線基板のチップ搭載領域に半導体チップを搭載する工程を示す拡大断面図である。 図12に示すE部において、接着材ペーストが広がる様子を模式的に示す説明図である。 図9に示すチップ搭載領域における、接着材ペーストの平面的な広がり方向を模式的に示す説明図である。 図5に示すダイボンディング工程の第2の接着材配置工程を示す拡大平面図である。 図15のC−C線に沿った拡大断面図である。 図16に示す配線基板のチップ搭載領域に半導体チップを搭載する工程を示す拡大断面図である。 図5に示すワイヤボンディング工程の突起電極形成工程を示す拡大断面図である。 図18のF部をさらに拡大した拡大断面図である。 図5に示すワイヤボンディング工程を示す拡大断面図である。 封止工程で用いる成形金型に配線基板を配置して封止用樹脂を供給した状態を示す拡大断面図である。 図21に示すキャビティ内に封止用樹脂で満たした後、封止用樹脂を硬化させた状態を示す拡大断面図である。 配線基板に複数の半田ボールを接合した状態を示す拡大断面図である。 図23に示す配線基板および封止体を個片化する工程を示す拡大断面図である。 図9に対する変形例を示す拡大平面図である。 図11に対する変形例を示す拡大断面図である。 図2に対する変形例を示す平面図である。 図27に示す半導体装置の製造方法において、ダイボンディング工程の接着材配置工程を示す拡大平面図である。 図28に示すチップ搭載領域の下層に形成されたダミー配線の配置例を模式的に示す説明図である。 図27に対する変形例を示す平面図である。 図30のG−G線に沿った断面図である。 図8に示す配線基板に対する第1の比較例である配線基板の上面側の配線パターンを示す拡大平面図である。 図8に示す配線基板に対する第2の比較例である配線基板の上面側の配線パターンを示す拡大平面図である。

(本願における記載形式・基本的用語・用法の説明)
本願において、実施の態様の記載は、必要に応じて、便宜上複数のセクション等に分けて記載するが、特にそうでない旨明示した場合を除き、これらは相互に独立別個のものではなく、記載の前後を問わず、単一の例の各部分、一方が他方の一部詳細または一部または全部の変形例等である。また、原則として、同様の部分は繰り返しの説明を省略する。また、実施の態様における各構成要素は、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、必須のものではない。

同様に実施の態様等の記載において、材料、組成等について、「AからなるX」等といっても、特にそうでない旨明示した場合および文脈から明らかにそうでない場合を除き、A以外の要素を含むものを排除するものではない。たとえば、成分についていえば、「Aを主要な成分として含むX」等の意味である。たとえば、「シリコン部材」等といっても、純粋なシリコンに限定されるものではなく、SiGe(シリコン・ゲルマニウム)合金やその他シリコンを主要な成分とする多元合金、その他の添加物等を含む部材も含むものであることはいうまでもない。また、金めっき、Cu層、ニッケル・めっき等といっても、そうでない旨、特に明示した場合を除き、純粋なものだけでなく、それぞれ金、Cu、ニッケル等を主要な成分とする部材を含むものとする。

さらに、特定の数値、数量に言及したときも、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、その特定の数値を超える数値であってもよいし、その特定の数値未満の数値でもよい。

また、実施の形態の各図中において、同一または同様の部分は同一または類似の記号または参照番号で示し、説明は原則として繰り返さない。

また、添付図面においては、却って、煩雑になる場合または空隙との区別が明確である場合には、断面であってもハッチング等を省略する場合がある。これに関連して、説明等から明らかである場合等には、平面的に閉じた孔であっても、背景の輪郭線を省略する場合がある。更に、断面でなくとも、空隙でないことを明示するため、あるいは領域の境界を明示するために、ハッチングやドットパターンを付すことがある。

以下の実施の形態では、SIP型の半導体装置の一例として、本願発明者が具体的に検討したDSC(Digital still camera)やDVC(Digital video camera)、あるいはカメラ機能付き携帯電話などの撮像装置(撮像システム)に組み込まれる半導体装置を取り上げて説明する。

<撮像装置(撮像システム)>
図1は、本実施の形態の半導体装置を組み込んだ撮像システムの動作を模式的に示す説明図である。

図1において、本実施の形態の撮像装置(撮像システム)は、例えばCCD(Charge Coupled Device)やCMOS(Complementary Metal Oxide Semiconductor)などの撮像素子(イメージセンサ)1、および撮像素子1と電気的に接続されている半導体装置2を有している。撮像素子1は、光を電子に変換するフォトダイオードと、電子を電気信号として読み出す走査回路を有している。また、半導体装置2は、撮像素子1を制御する機能や撮像素子1から出力された電気信号を処理する機能を有するAFE(Analog Front End)回路を有している。

半導体装置2は、撮像素子1を制御する機能を有している。詳しくは、半導体装置2は、デジタル回路であるタイミングジェネレータTGや撮像素子1を駆動するドライバ回路を有し、タイミングジェネレータTGで生成した制御信号でドライバを駆動し、このドライバ回路によって、例えば、CCDセンサなどの撮像素子(画素がアレイ状に配置された撮像デバイス)1を駆動するようになっている。

撮像素子1を駆動するには、電圧(駆動電圧)の異なる2種類のドライバ回路により、駆動電圧を印加する。まず、AFE回路に含まれるタイミングジェネレータTGにより、制御信号をパルス出力する。AFE回路において、タイミングジェネレータTGから出力される制御信号は、例えば3.3V電源を使用している。つまり3.3V系の制御信号が出力される。

電圧の異なる2種類のドライバ回路の一方である水平ドライバHDRはこの3.3V系の制御信号により、撮像素子1に電圧を印加して撮像素子1を駆動する。また、他方のドライバ回路である垂直ドライバVDRは、水平ドライバHDRよりも電圧の高い制御信号により撮像素子1を駆動する。例えば、本実施の形態では5V電源を使用し、タイミングジェネレータTGから入力された3.3V系の制御信号をレベルシフタによって5Vの電源を使用した制御信号(5Vの信号)に変換して出力し、撮像素子1を駆動している。

撮像素子1には、複数のフォトダイオードがアレイ状に配列され、このフォトダイオードに照射された光を電荷に変換している。つまり、フォトダイオードに投影された画像を電荷に変換している。フォトダイオードで変換された電荷は、撮像装置において電気信号として信号処理され画像が表示される。このとき、撮像素子1では、アレイ状に配列されたフォトダイオードから順次電荷を出力するために走査回路が備えられ、電荷移動転送により画像を電気信号(アナログ画像信号)化している。この走査回路の駆動は、水平ドライバHDRや垂直ドライバVDRから出力される制御信号(例えばタイミングパルスなど)により制御されている。

撮像素子1から出力された電気信号(アナログ画像信号)は、半導体装置2が有するAFE回路で、ノイズ除去、増幅およびA/D変換などの処理を実施され、デジタル信号化される。このため、AFE回路には、ノイズ低減回路CDS、増幅回路PGA、およびA/D変換回路ADCが含まれている。その後、画像処理回路が形成されたLSI(Large Scale Integration)である半導体装置3に出力されてさらに画像処理が施された後、表示装置での表示や記憶装置への記録に供される。

以下で詳細に説明する本実施の形態の半導体装置2は、上記したような撮像システムにおいて、撮像素子1を制御するシステムや撮像素子1から出力される電気信号を処理するシステムを有する半導体装置(半導体パッケージ)である。

<半導体装置>
次に、図1に示す半導体装置2の構成について、図1〜図4を用いて説明する。本実施の形態は、BGA(Ball Grid Array)型の半導体装置に適用したものであり、図2はこのBGAの上面側の内部構造を示す平面図、図3は図2のA−A線に沿った断面図である。また、図4は、図1に示す半導体チップおよび上面側の絶縁膜(ソルダレジスト膜)を取り除きコア層の上面側に形成された配線パターン例を示す平面図である。

本実施の形態の半導体装置2は、上面21aを有する配線基板20、配線基板(基材)20の上面21a上に接着材(ダイボンド材)11を介してそれぞれ搭載される複数(本実施の形態では2つ)の半導体チップ12(AFEチップ12aとVDRチップ12b)、複数の半導体チップ12と配線基板20をそれぞれ電気的に接続する複数のワイヤ(導電性部材)13、および複数の半導体チップ12および複数のワイヤ13を封止する封止体(封止樹脂)14を有している。

複数の半導体チップ12のうち、VDRチップ12bには、図1を用いて説明したレベルシフタを含む垂直ドライバ回路VDRが形成されている。一方、AFEチップ12aには、垂直ドライバ回路VDRを除く、他のAFE回路、例えば、水平ドライバ回路HDR、タイミングジェネレータTG、ノイズ低減回路CDS、増幅回路PGA、およびA/D変換回路ADCなど、3.3V系の電源で駆動する回路が形成されている。このように本実施の形態の半導体装置2は、2種類の半導体チップを内蔵し、これらを電気的に接続することにより、図1に示す撮像装置を制御するシステムを構成する。つまり、半導体装置2は1つの半導体装置内に複数種類の半導体チップを混載することでシステムを構築するSIP(System in Package)型の半導体装置である。

次に、半導体装置2の基材である配線基板20について説明する。配線基板20は、上面(チップ搭載面、表面)21a、上面21aの反対側に位置する下面(実装面、裏面)21bを有するコア層(絶縁層、コア絶縁層)21を有している。コア層21は、例えば、ガラスエポキシ樹脂などを絶縁層とする樹脂基板からなる。

図4に示すように、コア層21の上面21aには、複数の端子(ボンディングリード、電極パッド)22と、複数の端子22とそれぞれ電気的に接続された複数の配線(上面側配線)23a、および端子22とは電気的に接続されない複数のダミー配線(配線、上面側配線)23dが形成されている。また、図示しないが、端子22の表面にはめっき層が形成されており、本実施の形態では、例えばニッケル(Ni)膜上に金(Au)膜が積層されている。また、図3に示すように、コア層21の下面21bには、複数のランド(端子、電極パッド)24と、複数の端子22とそれぞれ電気的に接続された複数の配線(下面側配線)23bが形成されている。また、図示しないが、ランド24の表面にはめっき層が形成されており、本実施の形態では、例えばニッケル(Ni)膜である。また、図3に示すように、コア層21には、上面21a、下面21bのうち、一方の面から他方の面に向かってビア(孔)25が形成され、このビア25内に形成された導体である配線(ビア内配線、ビア内導体)23cを介して複数の配線23aと複数の配線23bがそれぞれ電気的に接続されている。なお、端子22、配線23a、23b、23c、ダミー配線23d、およびランド24は、例えば、それぞれ銅(Cu)から成る。また、図4に示すように、配線23aは、端子22からチップ搭載領域20aに向かって延びる線形部と、該線形部と一体に形成される円形部を有している。この円形部は、図3に示すビア25上に形成され、ビア配線23cと電気的に接続される接続部(ビア上配線部)である。本実施の形態では、特に区別して説明した場合を除き、配線23aには、この線形部および円形部の両方が含まれる。

また図2および図3に示すように、コア層21の上面21aには、絶縁性の樹脂からなる絶縁膜(上面側絶縁膜、ソルダレジスト膜)26が形成され、複数の配線23aおよびダミー配線23d(図3参照)は絶縁膜26により覆われている。絶縁膜26は、複数の端子22と重なる位置に複数の開口部26aがそれぞれ形成され、端子22はこの開口部26aにおいて絶縁膜26から露出している。また、図3に示すように、コア層21の下面21bには、絶縁膜26と同様に絶縁性の樹脂からなる絶縁膜(下面側絶縁膜、ソルダレジスト膜)27が形成され、複数の配線23bは絶縁膜27により覆われている。絶縁膜27は、複数のランド24と重なる位置に複数の開口部27aがそれぞれ形成され、ランド24はこの開口部27aにおいて絶縁膜27から露出している。また、複数のランド24の露出部には半導体装置2を図示しない実装基板に実装する際の外部電極端子となる複数の半田材(半田ボール)28がそれぞれ接合されている。

なお、図3では、配線基板20の一例として、コア層21の上面21aおよび下面21bに配線パターンが形成された、2層の配線層を有する配線基板を示している。しかし、配線基板20の配線層数は2層には限定されず、例えば、コア層21内に複数層の配線層(配線パターン)を形成する、所謂、多層配線基板とすることもできる。この場合、配線を引き回すスペースをさらに増加することができるので、端子数が多い半導体装置に適用して特に有効である。

コア層21の上面21aおよび下面21b(すなわち配線基板20の上面および下面)の平面形状は四角形を成し、本実施の形態では、例えば、一辺の長さが5mmの正方形である。

また、配線基板20は、コア層21の上面21a側に複数のチップ搭載領域20aを有している。本実施の形態では、AFEチップ12aを搭載するチップ搭載領域20bとVDRチップ12bを搭載するチップ搭載領域20cを有している。複数のチップ搭載領域20aは並べて配置されている。つまり、半導体装置2は複数の半導体チップを並べて配置する平置きタイプの半導体装置である。複数のチップ搭載領域20aはそれぞれ四角形の平面形状をなし、本実施の形態では長方形である。チップ搭載領域20b、20cはそれぞれの長辺が対向するように並べて配置されている。換言すれば、チップ搭載領域20bの第1長辺とチップ搭載領域20cの第2長辺が互いに対向するように配置されている。

また、図4に示すように、コア層21の上面21aに形成された複数の配線23aおよび複数のダミー配線23dは、それぞれ、チップ搭載領域20b、20cの下層(平面視において重なる位置)に形成されている。言い換えれば、チップ搭載領域20b、20cは、複数の配線23aおよび複数のダミー配線23d上に配置されている。複数の配線23aをチップ搭載領域20b、20cの下層まで引き出して配置することにより、コア層21の上面21aを配線23aの引き回しスペースとして有効に活用することができる。また、複数のダミー配線23dをチップ搭載領域20b、20cの下層に配置する理由は、接着材(ダイボンド材)11にボイドが発生することを防止ないしは抑制するためであるが、後で、半導体装置2の製造方法を説明する際に詳細を説明する。また、コア層21の上面21aに形成された配線23aおよびダミー配線23dの平面視におけるレイアウト(配置パターン)についても半導体装置2の製造方法を説明する際に詳細に説明する。

また、各チップ搭載領域20aの周囲には、それぞれ溝部(窪み部、ダム部)26bが形成されている。この溝部26bは、絶縁膜26の一部を取り除くことにより形成され、各チップ搭載領域20aの周囲を取り囲むように形成されている。本実施の形態では、溝部26bを形成する領域では、絶縁膜26が取り除かれ、配線23aの一部が溝部26bにおいて露出している。

次に、配線基板20上に搭載する半導体チップ12について説明する。本実施の形態の2つの半導体チップ12(VDRチップ12bとAFEチップ12a)は、それぞれ表面(主面、上面)12c、表面12cの反対側に位置する裏面(主面、下面)12d、およびこの表面12cと裏面12dとの間に位置する側面12eを有している。

半導体チップ12の平面形状(表面12c、裏面12dの形状)は略四角形からなり、本実施の形態では、それぞれ長方形である。具体的には、例えば、AFEチップ12aは1.58mm×3.25mm、VDRチップ12bは1.58mm×3.58mmとなっている。本実施の形態では、2個の半導体チップを平面的に並べて配置している。詳しくは、図2に示すように、一方の半導体チップ12の長辺が、他方の半導体チップ12の長辺と対向する(並ぶ)ように、各半導体チップ12を並べて配置している。このように平面的に複数の半導体チップ12を並べて配置する場合、各半導体チップ12を長方形とし、それぞれの長辺が互いに対向するように配置することで、半導体装置(半導体パッケージ)全体の平面寸法の増大を抑制し、小型化することができる。なお、本実施の形態では、上記の通り配線基板20の平面形状を正方形としたが、配線基板20の平面形状が長方形の場合であっても同様である。配線基板20を長方形とする場合であっても、配線基板20の平面形状における長辺と短辺の比(短辺の長さ/長辺の長さ)を半導体チップ12における長辺と短辺の比(短辺の長さ/長辺の長さ)よりも大きくすることで、半導体装置全体の平面寸法の増大を抑制し、小型化することができる。また、本実施の形態の2つの半導体チップ12の厚さは、半導体装置を薄型化する観点から同じ厚さで薄くしてあり、例えばそれぞれ0.15mm厚となっている。

半導体チップ12の表面12c上には、それぞれ複数のパッド(電極パッド)31が形成されている。複数のパッド31は、半導体チップ12の各辺に沿って、かつ表面12c上の周縁部側に並べて配置されている。また、半導体チップ12の表面12c側には、それぞれダイオードやトランジスタなどの複数の半導体素子(回路素子)が形成され、半導体素子上に形成された図示しない配線(配線層)を介して複数のパッド31とそれぞれ電気的に接続されている。このように半導体チップは、表面12c側に形成された半導体素子とこれらを電気的に接続する配線により、上記したようなドライバ回路などの回路をそれぞれ構成している。

なお、半導体チップ12の基材(半導体基板)は、例えばシリコン(Si)からなる。また、表面12c上には絶縁膜が形成されており、複数のパッド31のそれぞれの表面は、この絶縁膜に形成された開口部において、絶縁膜から露出している。

また、このパッド31は金属からなり、本実施の形態では、例えばアルミニウム(Al)からなる。さらに、このパッド31の表面には、めっき膜が形成されており、本実施の形態では、例えばニッケル(Ni)膜を介して、金(Au)膜が形成された多層構造である。

また、複数の半導体チップ12は複数のワイヤ13を介してそれぞれ配線基板20と電気的に接続(チップ−配線基板間接続)されている。詳しくは、ワイヤ13aの一方の端部は、半導体チップ12のパッド31aに接続され、他方は、配線基板20の端子22に接続されている。また、本実施の形態では、複数の半導体チップ12がワイヤ13bを介して直接電気的に接続されている。詳しくは、ワイヤ13bの一方の端部は、一方の半導体チップ12(例えば本実施の形態ではAFEチップ12a)のパッド31bに接続され、ワイヤ13bの他方は、他方の半導体チップ12(例えば本実施の形態ではVDRチップ12b)のパッド31bに接続されている。また、半導体チップ12同士を接続(チップ−チップ間接続)するワイヤ13bに接続されるパッド31bは、四角形の半導体チップ12の4辺のうち、互いに対向し、かつ互いに隣り合う辺(本実施の形態では長辺)に沿って配置されている。これにより、ワイヤ13bの長さ(すなわち伝送距離)を短くすることができる。

また、本実施の形態では、AFEチップ12aとVDRチップ12bの間には端子22を形成せず、端子22は、これら半導体チップ12の周囲を取り囲むように配置している。このため、並べて配置される半導体チップ12間の距離を近づけることができるので、半導体装置全体の平面寸法の増大を抑制し、小型化することができる。ただし、端子22の配置レイアウトは、図2に示す態様に限定されず、例えば、AFEチップ12aとVDRチップ12bの間に配置することもできる。

図2に示すように2つの半導体チップ12は、それぞれ外部端子となるパッド31の数が異なる。詳しくは、AFEチップ12aが有するパッド31の数は、VDRチップ12bが有するパッド31の数よりも多い。これは、AFEチップ12aとVDRチップ12bは、異なる回路が形成された別の種類の半導体チップ12であり、必要な外部端子の数も異なるためである。このため、AFEチップ12aが有する4辺のうち、VDRチップ12bの長辺と対向する辺側に配置されるパッド31の一部は、ワイヤ13を介して端子22と電気的に接続されている。

複数の半導体チップ12は、半導体チップ12の裏面12dが配線基板20のコア層21の上面21aと対向した状態で接着材11を介して配線基板20のチップ搭載領域20a上にそれぞれ接着固定されている。接着材11は例えばエポキシ系の熱硬化性樹脂からなり、半導体チップ12の裏面12d全体を覆い、さらにその外側に位置する溝部26bのエッジ部まで延在している。

また、配線基板20の上面21a側には封止体14が形成され、複数の半導体チップ12および複数のワイヤ13は封止体14により封止(樹脂封止)されている。

<半導体装置の製造工程>
次に、本実施の形態における半導体装置2の製造工程について、説明する。本実施の形態における半導体装置2は、図5に示す組立てフローに沿って製造される。図5は図1〜図3に示す半導体装置の組み立てフローを示す説明図である。各工程の詳細については、図6〜図24を用いて、以下に説明する。

1.基材(配線基板)準備工程;
まず、図5に示す基材準備工程S1として、図6に示すような配線基板40を準備する。図6は図5に示す基材準備工程で準備する配線基板の全体構造を示す平面図、図7は図6のB部を拡大した拡大平面図である。また、図8は、図7に示す一つのデバイス領域について、上面側の絶縁膜(ソルダレジスト膜)を取り除きコア層の上面側に形成された配線パターン例を示す拡大平面図である。

本実施の形態で使用する配線基板40は、図6に示すように、枠体(枠部)40bの内側に複数のデバイス領域40aを備えている。配線基板40は、複数のデバイス領域40aを有する、所謂、多数個取り基板である。

また、各デバイス領域40aは、図7に示すように、AFEチップ12a(図2参照)を搭載するチップ搭載領域20bと、VDRチップ12b(図2参照)を搭載するチップ搭載領域20cからなる複数のチップ搭載領域20aと、チップ搭載領域20aの周囲に並べて配置される複数の端子(ボンディングリード)22を有している。すなわち、チップ搭載領域20aは、平面視において、複数の端子22で囲まれている。チップ搭載領域20b、20cの平面形状は、搭載する半導体チップ12(図2参照)の平面形状に対応してそれぞれ四角形をなし、本実施の形態では長方形となっている。また、チップ搭載領域20b、20cがそれぞれ有する4辺のうち、それぞれの長辺を互いに対向させた状態で配置されている。換言すれば、チップ搭載領域20bの第1長辺とチップ搭載領域20cの第2長辺が互いに対向するように配置されている。また、平面視において、チップ搭載領域20b、20cの間には端子22は形成されていない。このため、チップ搭載領域20b、20cの間隔を近づけて配置することができるので、デバイス領域40aの平面寸法、すなわち、図2に示す半導体装置2の平面寸法を小型化することができる。

また、図8に示すように、複数の端子22は、それぞれ配線23aと電気的に接続されている。具体的には、複数の端子22の内側(チップ搭載領域20a側)の端部には、複数の配線23aがそれぞれ接続され、配線23aは、端子22からチップ搭載領域20aに向かって延在している。また、端子22の外側(デバイス領域40aの外縁側)の端部には、給電線23eが接続され、給電線23eは端子22からデバイス領域40aの外側に向かって延在している。この複数の給電線23eは、コア層21の上面に、配線23a、ダミー配線23d、および端子22を電解めっき法により形成する際に電気を供給する給電線である。本実施の形態では、配線23a、ダミー配線23dおよび端子22は、この給電線を用いた電解めっき法により形成されるめっき層となっている。このように複数の配線23aをチップ搭載領域20a内まで引き出して、コア層21の上面21aのスペースを有効に活用することにより、端子数が増加した場合であっても、平面寸法の増大を防止ないしは抑制しつつ、効率的に配線23aを引き回すことができる。なお、図8に示すダミー配線23dは、給電線23eとは接続されていないが、例えば、以下の方法により形成される。すなわち、一例として、コア層21の上面21a全体に、下地導体層(例えば、銅膜:図示は省略)、下地導体層上のめっきマスク(図示は省略)を積層した状態で電解めっき法により、図1に示す配線23a、ダミー配線23dおよび端子22のパターンでめっき層を形成し、その後、下地導体層を取り除くことにより形成される。複数のダミー配線23dの配置レイアウトおよび形状については、後述するダイボンディング工程で詳細に説明する。

また、図7に示すように、コア層21の上面21aは絶縁膜26に覆われている。絶縁膜26には、開口部が形成され、該開口部において、複数の端子22が露出している。また、図7に示すように端子22とチップ搭載領域20aの間およびチップ搭載領域20b、20cの間には、後のダイボンディング工程においてチップ搭載領域20aに供給される接着材ペーストが、供給された部分から周囲に向かって必要以上に濡れ広がるのを抑制するためのダムとなる溝部26bがチップ搭載領域20b、20cの周囲を取り囲むように形成されている。また、本実施の形態では、チップ搭載領域20b、20cに対して、それぞれ独立して溝部26bを形成するのではなく、チップ搭載領域20aの間には1本の溝部26bを形成している。換言すれば、溝部26bは一体に形成され、チップ搭載領域20b、20cの間では、ダム部としての溝部26bをチップ搭載領域20b、20cが兼用している。このように1本の溝部26bをチップ搭載領域20b、20cの間に形成することにより、チップ搭載領域20b、20cの間隔を狭くすることができるので、デバイス領域40aの平面寸法、すなわち、図2に示す半導体装置2の平面寸法を小型化することができる。この溝部26bにおいて、配線23aの一部が絶縁膜26から露出している。

2.半導体チップ準備工程;
図5に示す半導体チップ準備工程S2として、図2に示す複数の半導体チップ12を準備する。本工程では、複数のチップ領域を有し、例えば、シリコンからなる半導体ウエハ(図示は省略)を準備する。その後、半導体ウエハのダイシングラインに沿って、ダイシングブレードを走らせて(図示は省略)半導体ウエハを分割し、図2に示す半導体チップ12を複数個取得する(ウエハダイシング工程)。具体的には、複数のチップ領域に、図2に示すAFEチップ12aが有する回路等がそれぞれ形成された半導体ウエハと、複数のチップ領域に、図2に示すVDRチップ12bが有する回路等がそれぞれ形成された半導体ウエハを準備する。そして各半導体ウエハをそれぞれ個片化して、複数のAFEチップ12aおよび複数のVDRチップ12bを取得する。本実施の形態では、例えば、このウエハダイシング工程において、幅の異なる複数種類(例えば2種類)のダイシングブレードを用いて複数回(例えば2回)のステップで半導体ウエハを切断する(ステップダイシング方式)。具体的には、まず、第1の幅を有するダイシングブレードにより半導体ウエハの途中まで切削する(第1のステップ)。その後、第1の幅よりも狭い第2の幅を有するダイシングブレードを用いて第1のステップで残った残部を切削して、複数の半導体チップ12に分割する。このようなステップダイシング方式を用いると、図3に示すように、半導体チップ12の表面12c側の周縁部は面取り加工が施される。本実施の形態では、面取り加工の形状は図3に示すように階段状に面取りされた形状となる。換言すれば、半導体チップ12の表面12c側の周縁部に、段差部が形成される。

3.ダイボンディング工程;
次に、図5に示すダイボンディング工程S3について説明する。図9は図5に示すダイボンディング工程の第1の接着材配置工程を示す拡大平面図、図10は図9のC−C線に沿った拡大断面図、図11は、図9のD−D線に沿った拡大断面図である。

まず、第1の接着材配置工程として、図9および図10に示すように、接着材ペースト(ペースト状のダイボンド材)11aを配置する。接着材ペースト11aは、例えば熱硬化性樹脂を含むペースト状の接着材であって、これを硬化(熱硬化)させる前には流動性を有している。また、本実施の形態で使用する接着材は、流動性は有するが、ある程度の粘度(例えば、20℃で、20〜150Pa・s)を有しており、例えば、一般に液状と呼ばれる水(H2O)の粘度(20℃で、1×10−3Pa・s)よりも高いものである。本工程では、各デバイス領域40aが有するチップ搭載領域20b、20cのうちの一方に、接着材ペースト11aを塗布して配置する。複数のチップ搭載領域20aのうち接着材ペースト11aを配置する順序は限定されないが、本実施の形態では、VDRチップ12b(図2参照)を搭載するチップ搭載領域20c上に配置する。

具体的には、図10および図11に示すように、配線基板40の上面21aを覆う絶縁膜26上にノズル45を介して接着材ペースト11aを塗布する。本実施の形態では、吐出口45aが複数に分岐したノズル45を用いてチップ搭載領域20a(接着材配置領域11b)の複数箇所に、接着材ペースト11aを塗布している。例えば、図11に示すように本実施の形態では、0.2mmφの円形形状を成す吐出口45aが6個に分岐されたノズル45を用いている。また、各吐出口45aの配置ピッチ(中心間距離)は例えば、0.55mmとなっており、図9に示すチップ搭載領域20aの有する四辺のうち、互いに対向する2つの短辺のそれぞれの中央を結ぶ中央線(仮想線)に沿って略等間隔で配置されている。このとき、複数の接着材ペースト11aのそれぞれは、中央線(仮想線)を跨ぐように、チップ搭載領域20aの内側(後の工程で搭載される半導体チップと重なる領域の内側)に配置される。なお、接着材ペースト11aをチップ搭載領域20a上の複数箇所に配置する方法(多点塗布方式)の変形例(詳細は後述する変形例1参照)として、例えば吐出口45aが分岐されていないノズルを走査して、接着材ペースト11aを帯状に塗布する方法(帯状塗布方式)を用いることもできる。ただし、図9に示すように複数箇所に塗布する方法の方が、短時間で接着材ペースト11aを塗布できる点で好ましい。つまり、製造効率を向上させる観点からは、図9に示すような多点塗布方式が好ましい。

ここで、本実施の形態のように薄い(例えば0.15mm)半導体チップ12(図2参照)を配線基板40に搭載する際、接着材ペースト11aの使用量が多いと、半導体チップ12の周囲からはみ出た接着材ペースト11aの一部が半導体チップ12の表面12c(図2参照)に這い上がる。このような接着材ペースト11aの這い上がりを抑制するため、接着材ペースト11aの配置量(塗布量)を少なくすることが好ましく、例えば、本実施の形態では、一つのチップ搭載領域20aに配置する接着材ペースト11aの総量(総配置量)を0.1mg程度としている。つまり、図11に示すようにノズル45の吐出口45aを6個に分岐した場合、各吐出口45aから塗布される接着材ペースト11aは、それぞれ約0.017mgとなる。また、後の半導体チップを搭載する工程において、半導体チップを配線基板に搭載する際に生じる荷重により、接着材ペースト11aが、この接着材ペースト11aが配置された部分の周囲に押し広げられる。そのため、接着材ペースト11aの這い上がりを抑制するために、本実施の形態では、チップ搭載領域20aのほぼ全体が覆われるように接着材ペースト11aを塗布するのではなく、図9に示すように、搭載される半導体チップの周縁部(外延部)から内側に向かって離間した領域(接着材塗布領域11b)に、接着材ペースト11aを塗布(配置)している。

図3に示すように、半導体チップ12と配線基板20にしっかりと固着させるためにはチップ搭載領域20a全体に接着材ペースト11aを広げることが好ましい。そこで、本実施の形態のように、接着材ペースト11aの配置量を少なくする場合には、以下の配置方法が特に有効である。すなわち、図9に示すように接着材ペースト11aを、チップ搭載領域20aの有する四辺のうち、対向する短辺それぞれの中央を結ぶ中央線上に配置され、かつ、中央線に沿って延びる接着材配置領域11bに接着材ペースト11aを配置する(前記多点塗布方式、帯状塗布方式の区別は問わない)。換言すれば、本工程では、接着材ペースト11aをチップ搭載領域20aの一方の短辺側からこれに対向する他方の短辺側に向かって配置する方法が有効である。このように配置した接着材配置領域11bはチップ搭載領域20aの長辺に沿って延びる帯状の平面形状を成す。そして、接着材配置領域11bの周囲のチップ搭載領域20aに接着材ペースト11aを広げる工程において、接着材ペースト11aを主にチップ搭載領域20aの長辺に向かって広げることとなり、接着材ペースト11aの移動距離(接着材配置領域11bからチップ搭載領域20aの周縁部までの距離)を短くすることができる。このため、チップ搭載領域20a内に、接着材ペースト11aで覆われていない領域(ボイドの原因となる領域)が発生することを抑制できる。

なお、半導体チップを配線基板などの基材上に接着固定する接着材としては、本実施の形態のような接着材ペーストの他、フィルム状に形成された接着テープを予め半導体チップの裏面に貼り付けておくタイプの接着材も考えられる。このように予め半導体チップの裏面に貼り付けておくフィルム状に形成された接着テープは、DAF(Die Attach Film)と呼ばれる。

しかし、本実施の形態では以下の理由から、流動性を有する接着材ペースト11aを用いている。配線基板40の上面21aを覆う絶縁膜26は、上面21a上に形成される配線23aなどを構成する金属材料よりも柔らかい樹脂材料からなる。したがって、絶縁膜26の表面(上面)の平坦度は、コア層21の平坦度よりも低く、上面21a上に形成された配線23a等の導体パターンに倣った凹凸を有している(例えば、図11参照)。また、本実施の形態では、配線経路の引き回しスペースを確保するため、前記したようにチップ搭載領域20a内まで配線23aが延在している。つまり、チップ搭載領域20a内の絶縁膜26の表面(上面)は、配線23aなどに倣った凹凸を有している。このように、チップ搭載領域20a内の絶縁膜26の表面に凹凸がある状態で、DAFなどの接着テープを介して半導体チップを接着固定する場合、接着テープと絶縁膜26の間に隙間が生じる場合がある。一方、本実施の形態のように流動性のある接着材ペースト11aを用いれば、絶縁膜26の表面の凹凸に倣って接着材ペースト11aを埋め込むことができるため、半導体チップの裏面と絶縁膜26の密着性を向上させることができる。

次に、第1の半導体チップ搭載工程として、図12に示すように半導体チップ12を配線基板40のチップ搭載領域20aに搭載する。本実施の形態では、前記した第1の接着材配置工程で、先に接着材ペースト11aを塗布したチップ搭載領域20c上にVDRチップ12bを搭載する。半導体チップ12は、半導体チップ12の裏面12dがチップ搭載領域20aの上面21aと対向するように、チップ搭載領域20aに搭載される(フェイスアップ実装)。図12は図10に示す配線基板のチップ搭載領域に半導体チップを搭載する工程を示す拡大断面図、図13は図12に示すE部において、接着材ペーストが広がる様子を模式的に示す説明図である。また、図14は、図9に示すチップ搭載領域における、接着材ペーストの平面的な広がり方向を模式的に示す説明図である。

本工程では、まず、前記した半導体チップ準備工程で準備した半導体チップ12を、図12に示す保持治具60を用いて、チップ搭載領域20a上に搬送する。続いて半導体チップ12の裏面12dを配線基板40の上面21aに向かって近づけて搭載する。具体的には、例えば、図12および図13に示す保持治具60により、半導体チップ12の主面12c側から押圧し、半導体チップ12を配線基板40の上面21aに向かって押しつける(荷重(ダイボンド荷重)を加える)。この場合、保持治具60は押圧治具として機能することとなる。この時、接着材ペースト11aは前記したように流動性を有しているので、半導体チップ12を配線基板40に向かって押しつける(接着材ペースト11aに対して荷重(ダイボンド荷重)を加える)と、接着材ペースト11aはチップ搭載領域20a上において接着材配置領域11b(図13、図14参照)の周囲に平面的に広がる(濡れ広がる)。換言すれば、半導体チップ12を配線基板40に向かって押しつけると、接着材ペースト11aは、図14に示すように本工程において搭載される半導体チップ12と重なる領域(半導体チップ12の周縁部から内側に向かって離間した領域)から、半導体チップ12の外側まで広がる。

さらに詳しく説明すると、図13および図14に矢印を付して示すように接着材ペースト11aはチップ搭載領域20aの絶縁膜26の表面に形成された凹凸の隙間に埋め込まれながら、接着材配置領域11bの周囲に広がり、半導体チップ12の裏面12dの外縁部よりも外側まで広がる。また、図14に示すように、接着材ペースト11aは、チップ搭載領域20aの短辺の中央を結ぶ中央線上に設けられた接着材配置領域11bから、主としてチップ搭載領域20aの2つの長辺に向かって広がる。また、チップ搭載領域20aの2つの短辺それぞれの近傍では、接着材ペースト11aの一部は、接着材配置領域11bからチップ搭載領域20aの短辺に向かって広がる。なお、本実施の形態のように、接着材ペースト11aを多点塗布方式で配置する場合、図14に示すように、接着材配置領域11b内において、接着材ペースト11aの一部が、隣に配置される接着材ペースト11aに向かって広がる。しかし、隣り合って配置された接着材ペースト11aが混ざり合い、一体化した後は、図14に示すようにチップ搭載領域20aの2つの長辺に向かって広がる。

このように、接着材ペースト11aを半導体チップ12の裏面12dの外縁部よりも外側まで濡れ広がらせることにより、半導体チップ12の裏面12dのほぼ全体(例えば、裏面12dにおける90%以上)を接着材ペースト11aで覆うことができるので、半導体チップ12と配線基板40(詳細には絶縁膜26)をしっかりと固定する事ができる。なお、確実に半導体チップ12を配線基板40に固定することを考慮した場合は、半導体チップ12の裏面12dの全体を接着材ペースト11aで完全に覆うことが好ましい。

ここで、半導体チップ12と、絶縁膜26の間にボイド(隙間)が発生することを抑制するためには、チップ搭載領域20aに接着材ペースト11aを広げる時に生じる隙間を低減する技術が必要である。つまり、半導体チップ12とチップ搭載領域20aの間に存在する気体をチップ搭載領域20aの外側に効率的に排出する必要がある。このように接着材ペースト11aを広げる時に生じる隙間を低減する観点から、図8に示すような本実施の形態のダミー配線23dの形状およびレイアウトが有効である。以下、その理由について、本願発明者が検討した比較例を参照しながら説明する。

<比較例の検討>
図32は、図8に示す配線基板に対する第1の比較例である配線基板の上面側の配線パターンを示す拡大平面図、図33は、図8に示す配線基板に対する第2の比較例である配線基板の上面側の配線パターンを示す拡大平面図である。

まず、本願発明者は、図32に示す比較例の配線基板90のように、図8に示すダミー配線23dを形成しない点で相違する配線基板90上に前記した第1の接着材配置工程を施した後、図12に示すように、半導体チップ12を配線基板90(図32参照)に向かって押し付けた。ところが、この場合、複数の配線23aの間のピッチが広い領域において、半導体チップ12と配線基板90の間にボイドが発生することが判った。

本願発明者は、上記したボイドの発生原因は、チップ搭載領域20a内の絶縁膜26(図12参照)の表面の平坦度が低いためであると考え、平坦度を向上させる目的で、図33に示すように、平面形状が正方形のドットパターンからなる多数のダミーパターン23fを、複数の配線23aの間に配置した配線基板91について検討した。ダミーパターン23fは、図8に示すダミー配線23dと同様な方法で形成した。配線基板91についても、図32に示す配線基板90の場合と同様な方法で、図12に示すように、半導体チップ12を配線基板91(図33参照)に向かって押し付けた。ところが、この場合でも、ドットパターンからなるダミーパターン23fの周辺に、ボイドが発生することが判った。本願発明者の検討によれば、ダミーパターン23fでは、チップ搭載領域20aと半導体チップ12(図12参照)の間に存在する気体(例えば空気)の排出方向がランダムな方向となり、気体を十分に排出することができなかったためと考えられる。

<本実施の形態のダミー配線の形状およびレイアウトの説明>
上記結果から、接着材ペースト11a(図14参照)の配置量を少なくした場合には、単にダミーパターンを形成して絶縁膜26(図14参照)の表面の平坦度を向上させても、ボイドの発生を十分に抑制できないことが判った。そこで、本願発明者は、更に検討を行い、図8に示すように、複数のダミー配線23aのそれぞれを接着材ペースト11a(図14参照)が主に広がる方向に沿って延在させることで、ボイドの発生をほぼ確実に抑制できることを見出した。

本実施の形態のようにダミー配線23aを線形に形成すると、ダミー配線23aを覆う絶縁膜26の表面にはダミー配線23aの平面形状に倣った凹凸が形成される(例えば、図13参照)。そして、図9に示す接着材ペースト11aを接着材配置領域11bの周囲に広げる際に、半導体チップ12(図12参照)と絶縁膜26の間に存在する気体(例えば空気)は絶縁膜26の表面の凹凸に沿って移動し易くなる。このため、複数のダミー配線23aのそれぞれを接着材ペースト11aが広がる方向に沿って延在させることで、チップ搭載領域20a上の一部で、気体が滞留することを抑制することができる。言い換えれば、絶縁膜26と半導体チップ12の間に存在する気体(空気)を誘導し、チップ搭載領域20aの外側に押し出すことができる。これにより、チップ搭載領域20a全体に接着材ペースト11aを濡れ広げることができる。

ここで、接着材ペースト11aが広がる方向とは、図14に示す接着材配置領域11bの周囲に向かう方向である。本実施の形態では、長方形のチップ搭載領域20aの有する四辺のうち、対向する短辺の中央を結ぶ中央線上に接着材配置領域11bを設けているので、接着材ペースト11aが広がる方向は、主として接着材配置領域11bからチップ搭載領域20aの各長辺に向かう方向となる。このため、本実施の形態では、複数のダミー配線23dのそれぞれは、チップ搭載領域20aの短辺に沿って延在している。また、本実施の形態のように長方形の平面形状から成るチップ搭載領域20aの場合、半導体チップ12と絶縁膜26の間に存在する気体を長辺に向かって押し出すことで、移動距離が短くなる。すなわち、気体を押し出し易くなる。したがって、複数のダミー配線23dのそれぞれを、チップ搭載領域20aの短辺に沿って延在させることで、気体を押し出し易くすることができる。つまり、気体の滞留によるボイドの発生を抑制することができる。

なお、帯状に延在する接着材配置領域11bの両端部付近では、接着材ペースト11aは、接着材配置領域11bからチップ搭載領域20aの各短辺に向かって広がる。例えば、図8に示すチップ搭載領域20aの短辺付近では、短辺に向かって延在させる方が、チップ搭載領域の外縁までの距離が短くなる。このような場合、短辺付近にダミー配線23dを形成する場合には、図8に示すように複数のダミー配線23dのうちの、短辺付近の一部は、チップ搭載領域20aの長辺に沿って延在させても良い。ただし、接着材配置領域11bからチップ搭載領域20aの各短辺に向かって広がる接着材ペースト11aの量は、各長辺に向かって広がる接着材ペースト11aの量と比較して僅かである。また、帯状に延在する接着材配置領域11bの端部から短辺までの距離は、非常に短い。したがって、図8の変形例として、全てのダミー配線23dをチップ搭載領域20aの短辺に沿って延在させる構成とすることもできる。

また、接着材ペースト11aを広げる工程(半導体チップ搭載工程)において、気体の移動距離を短くする観点から、複数のダミー配線23dのそれぞれは、屈曲部を有さず、略直線的に延在させることが好ましい。ダミー配線23dを屈曲させると、チップ搭載領域20a上の気体の移動距離が長くなるため、ボイドが発生する可能性が上昇する。したがって、ボイドの発生を低減する観点から、複数のダミー配線23dのそれぞれが屈曲していない方が好ましい。ただし、配線23aのレイアウトの制約から、複数のダミー配線23dのうちの一部に屈曲部を有するダミー配線23dが含めなければ、配線23a間の隙間が広くなってしまう場合も考えられる。この場合には、図8に示すように、屈曲部を有するダミー配線23dが含まれる構成とすることもできる。

また、複数のダミー配線23dは、チップ搭載領域20a内において、複数の配線23a間の距離が広い領域に配置される。配線間の隙間が大きい領域でボイドが発生し易いからである。言い換えれば、ダミー配線23dを配置するダミー配線配置領域と、ダミー配線23dを配置しないダミー配線非配置領域の双方で、隣り合う配線23a間の距離を比較すると、ダミー配線配置領域の配線23a間の距離は、ダミー配線非配置領域の配線23a間の距離よりも広くなっている。本実施の形態では、例えば複数の配線23aのそれぞれの設計上の線幅をL、隣り合う配線23a間の設計上の間隔をSとすると、配線レイアウト上、3×S以上の隙間が生じる領域について、隣り合う配線23a間に、一つまたは複数のダミー配線23dを配置している。なお、ダミー配線非配置領域では配線23a間の距離が狭く、各配線23aは、端子22に向かって延在しており、チップ搭載領域20a内外に亘って形成されているため、ボイドは発生し難い。

また、チップ搭載領域20a上の気体を効果的に誘導する観点から、複数のダミー配線23dのそれぞれは、連続して形成されていることが好ましい。言い換えれば、ダミー配線23dの延在方向の延長線上には別のダミー配線23dは隣り合って配置されていないことが好ましい。さらに言い換えれば、複数のダミー配線23dのそれぞれは、隣り合う配線23a間において、分断されていないことが好ましい。ただし、図8に示すように、ダミー配線配置領域の隙間が広い場合には、延在方向が揃った複数のダミー配線23dを略平行に並べて配置することができる。

また、チップ搭載領域20a上の気体を効果的に誘導する観点から、複数のダミー配線23dそれぞれの厚さは、複数の配線23aそれぞれの厚さと同じ厚さであることが好ましい。本実施の形態では、前記したように配線23aとダミー配線23dを、それぞれ電解めっき法により一括して形成するので、容易に同じ厚さとすることができる。また、本実施の形態では、複数のダミー配線23aそれぞれの線幅は、複数の配線23aそれぞれの線幅(詳しくは、配線23aの線形部の線幅)と同じになっている。また、変形例としては、複数のダミー配線23aそれぞれの線幅は、複数の配線23aそれぞれの線幅(詳しくは、配線23aの線形部の線幅)よりも狭くすることもできる。

また、図8では、複数のダミー配線23dは、平面視において、チップ搭載領域20a内に配置され、チップ搭載領域20aの外側までは延在していない。本願発明者の実験によれば、図8のようにチップ搭載領域20aの外側までダミー配線23dを延在させなくても、ボイドの発生を抑制することができる。ただし、接着材配置領域11b(図9参照)からの距離が遠い領域において、ボイドの発生を抑制する観点からは、チップ搭載領域20aの外縁近傍まで延在させることが好ましい。また、チップ搭載領域20aの外側までダミー配線23dを延在させる構成としても良い。

また、接着材ペースト11aを隙間なく広げるという観点からは、ダミー配線23dが、配線23aと接続されていても良い。しかし、配線23aを流れる電流の電気的特性の低下を防止する観点からは、ダミー配線23dと配線23aは分離していることが好ましく、このため、本実施の形態では、複数のダミー配線23dと複数の配線23aを、それぞれ離間して形成している。

以上説明したように、本実施の形態では、図8に示すように複数のダミー配線23dをチップ搭載領域20a内に形成することで、接着材ペースト11aの配置量を少なくしても、図12に示すように、接着材ペースト11aを隙間なく広げることができる。なお、図12では見易さのため接着材ペースト11aの厚さを厚く記載しているが、接着材ペースト11a例えば約10μm程度と半導体チップ12(150μm)と比較しても極めて薄くなっている。このため、半導体チップ12を搭載するために必要な接着材ペースト11aの使用量を低減することができるので、資源を節約することができる。

また、本実施の形態では、チップ搭載領域20aの周囲に溝部26bを形成しているので、接着材ペースト11aの一部が端子22まで広がることを防止することができる。ただし、本実施の形態のように、接着材ペースト11aを薄く広げる場合には、接着材ペースト11aは広範囲に広がり難いため、本実施の形態の変形例として、溝部26bが形成されない態様とすることもできる。

次に、第2の接着材配置工程として、図15および図16に示すように、既に半導体チップ12が搭載されたチップ搭載領域20aとは別のチップ搭載領域20aに接着材ペースト11aを配置する。本実施の形態では、AFEチップ12a(図2参照)を搭載するチップ搭載領域20b上に配置する。図15は図5に示すダイボンディング工程の第2の接着材配置工程を示す拡大平面図、図16は図15のC−C線に沿った拡大断面図である。

本工程で用いる接着材ペースト11aを構成する材料および接着材ペースト11aを配置(塗布)する位置や形状は前記した第1の接着材配置工程と同様であるため、重複する説明は省略する。

次に、第2の半導体チップ搭載工程として、図17に示すように半導体チップ12を配線基板40のチップ搭載領域20aに搭載する。本実施の形態では、AFEチップ12aをチップ搭載領域20b上に搭載する。半導体チップ12は、半導体チップ12の裏面12dがチップ搭載領域の上面21aと対向するように、チップ搭載領域20aに搭載される(フェイスアップ実装)。図17は図16に示す配線基板のチップ搭載領域に半導体チップを搭載する工程を示す拡大断面図である。

本工程は、前記した第1の半導体チップ搭載工程と同様の手順でAFEチップ12aを搭載するので、重複する説明は省略する。なお、チップ搭載領域20bにAFEチップ12aを搭載する際には、隣のチップ搭載領域20cには既にVDRチップ12bが搭載されている。近年、半導体チップの厚さは薄くなる傾向にあり、本実施の形態の半導体チップ12のように、0.15mm厚、あるいはこれよりもさらに薄い厚さとなる場合がある。このため、接着材ペースト11aの配置量が多い場合、AFEチップ12aの下に配置された接着材ペースト11aが、VDRチップ12bの搭載されたチップ搭載領域20cまで濡れ広がる懸念がある。そして、接着材ペースト11aの一部がVDRチップ12bの表面12c側に這い上がり、VDRチップ12bのパッド31の一部または全部が接着材ペースト11aに覆われてしまう虞がある。しかし、本実施の形態では、前記第2の接着材配置工程で、接着材ペースト11aの配置量を少なく抑えている。例えば、一つのチップ搭載領域20bに配置する接着材ペースト11aの総量(総配置量)は、0.1mg程度であり、チップ搭載領域20bに広がった接着材ペースト11aの厚さは、約10μm程度となっている。このため、AFEチップ12aの下に配置された接着材ペースト11aが、VDRチップ12bの搭載されたチップ搭載領域20cまで濡れ広がることを抑制することができる。さらに、本実施の形態では、チップ搭載領域20b、20cの間に溝部26bを形成しているので、これを確実に防止することができる。また、本実施の形態では、図8に示すようにチップ搭載領域20cと同様に、チップ搭載領域20bの下層にも複数のダミー配線23dを配置している。このため、接着材ペースト11aの配置量を少なくしても、チップ搭載領域20b全体に接着材ペースト11aを隙間なく広げることができる。これによりボイドの発生を防止ないしは抑制することができる。ダミー配線23dの好ましい形状および好ましいレイアウトは、チップ搭載領域20cについて説明した通りであるので、重複する説明は省略する。

次に、ベーク工程として、複数の半導体チップ12が搭載された配線基板40を加熱して、接着材ペースト11aを硬化させる。ベーク工程では、例えば半導体チップ12が搭載された配線基板をベーク炉に搬送し、接着材ペースト11aの硬化温度以上の温度で硬化させる。接着材ペースト11aの熱硬化性樹脂成分が硬化すると、図3に示す接着材11が形成され、半導体チップ12は絶縁膜26上にしっかりと固定される。

なお、本実施の形態では、複数のチップ搭載領域20cに複数のVDRチップ12bを搭載した後で、第2の接着材配置工程を行っている。この理由は、搭載する半導体チップ12の種類を切り替える間にチップ搭載領域20a上に配置された接着材ペースト11aに不具合が生じることを防止するためである。ただし、複数種類の半導体チップを並行して搭載することが可能な、ダイボンディング装置を用いる場合には、本実施の形態で説明した工程順序を変更することもできる。例えば、第1および第2の接着材配置工程を行った後で、第1および第2の半導体チップ搭載工程を行うことができる。この場合、複数種類の半導体チップ12を搭載するため、ダイボンディング装置の複雑化、大型化の要因とはなるが、接着材配置工程を一括して行うことができる。

また、前記した第1の半導体チップ搭載工程と第2の接着材配置工程の間にベーク工程を行うこともできる。この場合、第2の半導体チップ搭載工程は、VDRチップ12bが絶縁膜26上に既に固定された状態で行うことができる。ただし、この場合、ダイボンディング工程の途中で配線基板40を搬送する工程が増加するので、製造工程の煩雑化を防止する観点からは、本実施の形態のように、第2の半導体チップ搭載工程が完了した後でベーク工程を行うことが好ましい。

4.ワイヤボンディング工程;
次に、図5に示すワイヤボンディング工程S4について説明する。図18は図5に示すワイヤボンディング工程の突起電極形成工程を示す拡大断面図、図19は図18のF部をさらに拡大した拡大断面図である。また、図20は図5に示すワイヤボンディング工程を示す拡大断面図である。

本実施の形態では、半導体チップ12の絶縁膜(パッシベーション膜)12fから露出するパッド31同士を接続する、チップ−チップ間接続を行う。このため、図18および図19に示すように、突起電極形成工程として、チップ−チップ間接続の第2ボンド側となる半導体チップ12(図17、図19に示すVDR12b)のパッド31上に、スタッドバンプ(突起電極、バンプ電極)32を形成する。詳しくは、図19に示すようにワイヤボンディング工程において、第2ボンド側となるパッド31e上にスタッドバンプ32を形成し、第1ボンド側となるパッド31d上には形成しない。

スタッドバンプ32を形成する方法には、ワイヤボンディング技術を応用して適用することができる。本実施の形態では、図示しない電気トーチにより例えば金からなるワイヤ33の先端をボール状に形成し、これをキャピラリ61で押しつけて接合する、ボールボンディング法により形成している。スタッドバンプ32とパッド31eを接合するためには、熱圧着方式、超音波振動を利用して行う超音波方式、およびこれらを併用する併用方式とがあるが、本実施の形態では、併用方式を用いている。

次に、図20に示すようにワイヤボンディング工程として、2つのチップ間、およびチップ−配線基板間を、複数のワイヤ13を介してそれぞれ電気的に接続する。本工程では、チップ−配線基板間の接続においては、半導体チップ12のパッド31を第1ボンド側、配線基板40の端子22を第2ボンド側とする、所謂、正ボンディング方式によりワイヤボンディングを行う。また、チップ−チップ間接続においては、AFEチップ12aのパッド31dを第1ボンド側、VDRチップ12bのパッド31eを第2ボンド側としてワイヤボンディングを行う。

ワイヤボンディング方式は、前記した突起電極形成工程と同様に行う。図19を参照して説明すると、まず、図示しない電気トーチにより例えば金からなるワイヤ33の先端をボール状に形成し、これをキャピラリ61で第1ボンド側となるパッド31dに押しつけて接合する。接合方式は、前記した通り、熱圧着方式と超音波方式を併用して行う。続いて、ワイヤ33を送り出しながらキャピラリ61を第2ボンド側に移動させてワイヤループ形状を成形し、第2ボンド側の金属(図19の場合にはスタッドバンプ32)に接合する。第2ボンド側を接合した後、ワイヤ33を切断すると、2つの半導体チップ12のパッド31b間を、ワイヤ13を介して電気的に接続することができる。キャピラリの図示は省略するが、チップ−配線基板間の接続においても同様に、図20に示すようにパッド31aと端子22を、ワイヤ13を介して電気的に接続する。

なお、ワイヤ13およびスタッドバンプ32は金属からなり、本実施の形態では、例えば金(Au)からなる。そのため、上記したように、半導体チップ12のパッド31の表面に金(Au)を形成しておくことで、ワイヤ13とパッド31との密着性を向上できる。また、上記したように、端子22の表面にも金(Au)膜が形成されているため、ワイヤと端子22との密着性も向上できる。

5.封止工程;
次に、図5に示す封止工程S5について説明する。図21は封止工程で用いる成形金型に配線基板を配置して封止用樹脂を供給した状態を示す拡大断面図である。また、図22は、図21に示すキャビティ内に封止用樹脂で満たした後、封止用樹脂を硬化させた状態を示す拡大断面図である。

封止工程は成形金型を準備する金型準備工程、成形金型内に半導体チップの搭載された配線基板を配置する基材配置工程、成形金型で配線基板を挟み込んでクランプするクランプ工程、成形金型のキャビティ内に封止用の樹脂を供給し、封止体を形成する封止体形成工程、および成形金型から配線基板を取り出す基材取り出し工程を有している。

本実施の形態では、1つのキャビティ内に行列配置された複数の製品形成領域を有する配線基板を配置して、複数の製品形成領域について一括して封止する、所謂MAP(Mold Allay Process)と呼ばれる製造方式について説明する。

まず、図21に示すように金型準備工程で準備する成形金型71は下面72aを有し、下面72a側にキャビティ(凹部、窪み部)72bが形成された上金型(金型)72、および下面72aと対向する上面73aを有する下金型(金型)73を備えている。

キャビティ72bは、四角形の平面形状を成す。上金型72には、キャビティ72bの1辺に沿って複数のゲート部(図示は省略)が、その対向辺に沿って複数のエアベント部(図示は省略)が、それぞれ形成されている。

次に基材配置工程では、成形金型71の下金型73上に配線基板40を配置する。下金型73と組み合わせる上金型72に形成されたキャビティ72bは、配線基板40の有する複数のデバイス領域40aよりも広い面積を有しており、本工程では、一つのキャビティ72b内に複数のデバイス領域40aが収まるように配線基板40を配置する。

次にクランプ工程では、上金型72と下金型73の距離を近づけて、配線基板40を上金型72と下金型73でクランプする。

次に封止体形成工程では、キャビティ72b内に封止用の樹脂を供給し、これを硬化させることにより封止樹脂を形成する。本工程では、図示しないポット部に配置された樹脂タブレットを加熱軟化させて、ゲート部(図示は省略)からキャビティ72b内に封止用樹脂を供給する、トランスファモールド方式により形成する。樹脂タブレットは、例えば熱硬化性樹脂であるエポキシ系の樹脂からなり、硬化温度よりも低い温度では、加熱することにより軟化して、流動性が向上する特性を有している。したがって、例えば図示しないプランジャで軟化した樹脂タブレットを成形金型71内に押しこむと、封止用樹脂が成形金型71に形成されたゲート部からキャビティ72b内(詳しくは、配線基板40の上面21a側)に流れ込む。キャビティ72b内の気体は、封止用樹脂が流入する圧力によりエアベント部(図示は省略)から排出され、キャビティ72b内は封止用樹脂14aで満たされる。この結果、配線基板40の上面21a側に搭載された複数の半導体チップ12および複数のワイヤ13は、封止用樹脂14aで封止される。またこの時、封止用樹脂14aは溝部26bにも埋め込まれるので、溝部26bにおいて、露出していた配線23aも封止される。

その後、キャビティ72b内を加熱することにより、封止用樹脂14aを加熱硬化(仮硬化)させて、図22に示す封止体14が形成される。

次に、基材取り出し工程では、前記した封止工程で用いた成形金型71から図22に示す封止体14が形成された配線基板40を取り出す。

本工程では、図22に示す上金型72の下面72aと下金型73の上面73aを引き離し、封止体14が形成された一括封止構造体を取り出す。また、本工程では、必要に応じて前記した封止工程で発生した樹脂バリなどの除去を行う。

6.ベーク工程;
次に、図5に示すベーク工程S6について説明する。

まず、成形金型71から取り出した配線基板40をベーク炉(図示は省略)に搬送し、再び配線基板40を熱処理する。成形金型71内で加熱された封止用樹脂14aは、樹脂中の硬化成分の半分以上(例えば約70%程度)が硬化する、所謂、仮硬化と呼ばれる状態となる。この仮硬化の状態では、樹脂中の全ての硬化成分が硬化している訳ではないが、半分以上の硬化成分が硬化しており、この時点で半導体チップ12やワイヤ13は封止されている。しかし、封止体14の強度の安定性などの観点からは全ての硬化成分を完全に硬化させることが好ましいので、ベーク工程S6で、仮硬化した封止体14を再度加熱する、所謂本硬化を行う。このように、封止用樹脂14aを硬化させる工程を2回に分けることにより、次に成形金型71に搬送される次の配線基板40に対して、いち早く封止工程を施すことができる。このため、製造効率を向上させることができる。

7.ボールマウント工程;
次に、図5に示すボールマウント工程S7について説明する。図23は、配線基板に複数の半田ボールを接合した状態を示す拡大断面図である。なお、図23は、図9に示すC−C線に沿った断面に対応している。

本工程では、図23に示す配線基板40の下面21b側に形成された複数のランド24のそれぞれに複数の半田材(半田ボール)28を搭載する。詳しく説明すると、まず、図23に示すように配線基板40の上下を反転させて、配線基板40の下面21b側に形成された複数のランド24に複数の半田材28をそれぞれ配置する。続いて、半田材28を配置した配線基板40に熱処理(リフロー)を施し、複数の半田材28をそれぞれ溶融させて複数のランド24とそれぞれ接合する。このとき、上記したように、ランド24の表面にはめっき層が形成されているため、銅から成るランド24の表面は酸化し難い状態となっているため、ランド24に対する半田材28の濡れ性の低下を抑制できる。

なお、本工程では半田材28とランド24を確実に接合するため、例えば、フラックスと呼ばれる活性剤を用いて接合する。このようにフラックスを用いて接合した場合には、熱処理後にフラックス成分の残渣を取り除くための洗浄を行う。

8.個片化工程;
次に、図5に示す個片化工程S8について説明する。図24は図23に示す配線基板および封止体を個片化する工程を示す拡大断面図である。

本工程では、例えば図24に示すように、切断治具であるダイシングブレード50を、デバイス領域40aの境界線(ダイシングライン)に沿って走らせることで配線基板40(図23参照)および封止体14を切断し、デバイス領域40a毎に分割(個片化)する。本工程により1枚の配線基板から図3に示す半導体装置2が複数個得られる。

なお、本工程は例えば、前記したボールマウント工程S7に引き続いて、配線基板40の上下を反転させた状態で行い、下側(すなわち封止体14側)に樹脂フィルム(ダイシングテープ)51を貼り付けた状態で、下面21b側から切断する。

その後、外観検査など必要な検査、試験を行い、半導体装置2が完成する。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

<変形例1>
例えば、前記実施の形態では、第1および第2の接着材配置工程として、図11に示すように、吐出口45aが複数に分岐したノズル45を用いてチップ搭載領域20a上(接着材と接着材配置領域11b上)の複数箇所に、接着材ペースト11aを塗布する多点塗布方式について説明した。しかし、接着材ペースト11aの塗布方式はこれに限定されず、例えば図25および図26に示す帯状塗布方式とすることができる。図25は、図9に対する変形例を示す拡大平面図、図26は図11に対する変形例を示す拡大断面図である。

図26に示す変形例では、吐出口45aが分岐されていないノズルを図26に矢印で示す方向に走査して、接着材ペースト11aを帯状に塗布する。この場合、前記実施の形態で説明した多点塗布方式と比較すると、走査する時間が必要となるため、製造効率は多点塗布方式の方が好ましい。しかし、帯状塗布方式では、接着材ペースト11a間にボイドの発生原因となる隙間を生じ難くすることができる。

<変形例2>
また、前記実施の形態では、チップ搭載領域20b、20cそれぞれの下層に複数のダミー配線23dを配置する例について説明したが、チップ搭載領域20b、20cのうち、いずれか一方の下層に複数のダミー配線23dを形成する構成とすることもできる。この場合、後から半導体チップ12を搭載するチップ搭載領域20bに複数のダミー配線23dを形成することが好ましい。複数のダミー配線23d上に配置されたチップ搭載領域20bに後からAFEチップ12a(半導体チップ12)を搭載することにより、既に搭載されたVDRチップ12b(半導体チップ12)の表面12cに接着材ペースト11aが這い上がることを防止できるからである。

<変形例3>
また、前記実施の形態では、複数の半導体チップ12を並べて配置する例について説明したが、配線基板40上に一つの半導体チップ12を搭載する実施態様に適用することもできる。この場合、半導体チップ12の厚さが薄くなれば、接着材ペースト11aが表面12c側に這い上がる虞があるが、前記実施の形態で説明したダイボンディング工程のうち、一方の半導体チップ12を搭載する工程を適用することで、これを防止ないしは抑制することができる。

<変形例4>
また、前記実施の形態では、長方形の平面形状から成る半導体チップ12を搭載する例について説明したが、図27に示すように正方形の平面形状から成る半導体チップ80を搭載する半導体装置81に適用することもできる。図27は、図2に対する変形例を示す平面図である。また、図28は、図27に示す半導体装置の製造方法において、ダイボンディング工程の接着材配置工程を示す拡大平面図、図29は図28に示すチップ搭載領域の下層に形成されたダミー配線の配置例を模式的に示す説明図である。

図27に示す半導体装置81は、図2に示す半導体装置2の変形例であって、配線基板20のチップ搭載領域20a上に、正方形の平面形状から成る半導体チップ80が一つ搭載されている点が、半導体装置2と相違する。また、半導体装置81では、チップ搭載領域20aの周囲に図2に示す溝部26bが形成されていない点が相違する。半導体チップ80は、例えば、図2に示すAFEチップ12aとVDRチップ12bが一体化された半導体チップである。

このように正方形の半導体チップ80を配線基板上に搭載する場合、図28に示すように、チップ搭載領域20aの各角部を結ぶ二本の対角線上に配置される接着材配置領域11bに接着材ペースト11aを塗布する方式(クロス塗布方式)が、接着材ペースト11aの配置量を低減する観点から有効である。このようにクロス塗布方式で接着材ペースト11aを配置する場合、続く半導体チップ搭載工程で、接着材ペースト11aは、図28に矢印を付して示すように接着材配置領域11bからチップ搭載領域20aの外縁の各辺に向かって広げられる。

したがって、本変形例においては、例えば、図29に模式的に示すように、複数のダミー配線23dのそれぞれを、チップ搭載領域20aの有する四辺のうち、接着材配置領域11bから最も近い辺に向かって延在させることで、接着材ペースト11aの配置量を少なくしても、ボイドの発生を抑制することができる。半導体チップ80(図27参照)と絶縁膜26の間に存在する気体(例えば空気)の移動距離を短くすることにより、容易にチップ搭載領域20aの外側に押し出せるからである。なお、図29では、前記実施の形態で説明した複数の配線23aの図示は省略しているが、チップ搭載領域20aの下層(コア層の上面21a上)には、複数の配線23a(図8参照)が配置されている。したがって、複数のダミー配線23dは、これら複数の配線23a間の距離が広い領域に選択的に形成する。また、複数のダミー配線23dの形状およびレイアウトに係る好ましい態様は、前記実施の形態の、<本実施の形態のダミー配線の形状およびレイアウトの説明>で説明したので、重複する説明は省略する。

<変形例5>
また、前記変形例4では、半導体チップ80を、所謂、フェイスアップ実装方式により搭載する実施態様について説明したが、図30および図31に示すように、半導体チップ80をフェイスダウン実装方式で搭載する半導体装置82に適用することもできる。図30は、図27に対する変形例を示す平面図である。また、図31は図30のG−G線に沿った断面図である。

図30および図31に示す半導体装置82は、図27に示す半導体装置81の変形例であって、配線基板20のチップ搭載領域20aと半導体チップ80の表面12cが対向するように配線基板20上に搭載されている点が異なる。つまり、半導体装置82では、半導体チップ80がフェイスダウン実装方式(フリップチップ接続方式)により搭載されている。図30に示すように、フェイスダウン実装方式は、裏面12d側に図3に示す封止体14を形成しなくても良いため、半導体装置の薄型化に有利な実装方式である。また、裏面12dが露出するので、裏面12d上にさらに別の半導体チップや、別の半導体装置を積層しても、全体としての厚さの増大を抑制することができる。

また、図31に示すように、フェイスダウン実装方式では、配線基板20の複数の端子22はチップ搭載領域20a内に形成され、半導体チップ80のパッド31と端子22は、パッド31上に形成されたバンプ電極34を介して電気的に接続される。詳しくは、端子22上に形成された半田材35などの接合部材と、例えば金から成るバンプ電極34が金−半田接合により接合する。このような接合方式では、パッド31と端子22の接合部に応力が集中して接合不良が発生することを回避する観点から半導体チップ80の表面12cと配線基板20(詳しくは絶縁膜26)の間にアンダフィル樹脂を介在させて応力を緩和させる方法が有効である。

しかし、半導体チップ80の裏面12dを露出させるためには、アンダフィル樹脂が半導体チップ80の裏面12d側に廻り込むことを防止する観点から、アンダフィル樹脂の量を少なくする必要がある。アンダフィル樹脂を充填する工程は、一般に、複数のパッド31と複数の端子22を接合した後で、半導体チップ80と配線基板20の間に充填するが、アンダフィル樹脂の量が少ない場合、半導体チップ80と配線基板20の間の隙間が狭いため、充填時の静圧が大きくなってボイドが発生する原因となる。そして、アンダフィル樹脂内にボイドが発生すると、応力緩和のバランスが崩れるため、パッド31と端子22の接合部に応力が集中して接合不良が発生する原因となる。

そこで、アンダフィル樹脂内のボイド発生を防止する観点から、前記実施の形態のダイボンディング工程で説明した技術を応用して適用することが有効である。つまり、前記実施の形態および変形例1〜変形例4で説明した接着材11および接着材ペースト11aをアンダフィル樹脂として用いることにより、ボイドの発生を防止ないしは抑制することができる。なお、複数のダミー配線23dの形状およびレイアウトに係る好ましい態様は、前記実施の形態の、<本実施の形態のダミー配線の形状およびレイアウトの説明>で説明したので、重複する説明は省略する。

本発明は、配線基板上に半導体チップを搭載する半導体装置に利用可能である。

1 撮像素子
2、81、82 半導体装置
3 画像処理LSI(半導体装置)
11 接着材
11a 接着材ペースト
11b 接着材配置領域
12、80 半導体チップ
12a AFEチップ
12b VDRチップ
12c 表面(上面、主面)
12d 裏面(下面、主面)
12e 側面
12f 絶縁膜(パッシベーション膜)
13、13a、13b ワイヤ(導電性部材)
14 封止体
14a 封止用樹脂
20 配線基板
20a、20b、20c チップ搭載領域
21 コア層
21a 上面(表面)
21b 下面(裏面)
22 端子(ボンディングリード)
23 配線パターン
23a、23b 配線
23c ビア配線(配線)
23d ダミー配線(配線)
23e 給電線
23f ダミーパターン
24 ランド
25 ビア
26 絶縁膜
26a 開口部
26b 溝部(ダム部)
27 絶縁膜
27a 開口部
28 半田材
31、31a、31b、31d、31e パッド(電極パッド)
32 スタッドバンプ
33 ワイヤ
34 バンプ電極
35 半田材
40、90、91 配線基板
40a デバイス領域
40b 枠体(枠部)
45 ノズル
45a 吐出口
50 ダイシングブレード
51 樹脂フィルム(ダイシングテープ)
60 保持治具
61 キャピラリ
71 成形金型
72 上金型
72a 下面
72b キャビティ
73 下金型
73a 上面
ADC A/D変換回路
CDS ノイズ低減回路
HDR 水平ドライバ
PGA 増幅回路
TG タイミングジェネレータ
VDR 垂直ドライバ

Claims (14)

  1. 以下の工程を含むことを特徴とする半導体装置の製造方法:
    (a)上面および前記上面とは反対側の下面を有するコア層と、前記コア層の前記上面に形成された複数の第1および第2配線と、前記コア層の前記上面に形成され、かつ前記複数の第1配線と電気的に接続された複数のボンディングリードと、前記複数の第1および第2配線を覆い、かつ前記複数のボンディングリードを露出するように、前記コア層の前記上面に形成された上面側絶縁膜と、前記コア層の前記下面に形成され、かつ前記複数のボンディングリードとそれぞれ電気的に接続された複数のランドと、前記複数のランドを露出するように、前記コア層の前記下面に形成された下面側絶縁膜と、を備えた配線基板を準備する工程;
    (b)前記コア層の前記上面上に設けられ、かつ、平面形状が長方形から成る第1チップ搭載領域における第1接着材配置領域に、流動性を有する第1接着材を配置する工程;
    (c)平面形状が長方形から成り、第1表面、前記第1表面に形成された複数の第1電極パッド、前記第1表面とは反対側の第1裏面を有する第1半導体チップを、前記第1接着材を介して前記配線基板の前記第1チップ搭載領域上に搭載し、前記第1接着材配置領域の周囲に前記第1接着材を広げる工程;
    ここで、
    前記第1チップ搭載領域は、前記複数の第1および第2配線を有しており、
    前記(b)工程では、前記第1チップ搭載領域において、互いに対向する2つの短辺のそれぞれの中央を結ぶ第1中央線上に配置され、かつ、前記第1中央線に沿って延びる前記第1接着材配置領域に前記第1接着材を配置し、
    前記複数の第2配線のそれぞれは、前記(c)工程において前記第1接着材が広がる方向に沿って延在している。
  2. 請求項1において、
    前記複数の第2配線のそれぞれは、前記複数の第1配線および前記複数のボンディングリードとは、接続されていないことを特徴とする半導体装置の製造方法。
  3. 請求項2において、
    前記複数の第2配線のそれぞれは、前記第1チップ搭載領域の前記短辺に沿って延在していることを特徴とする半導体装置の製造方法。
  4. 請求項3において、
    前記複数の第2配線それぞれの厚さは、前記複数の第1配線それぞれの厚さと同じであることを特徴とする半導体装置の製造方法。
  5. 請求項4において、
    前記配線基板は、前記コア層の前記上面で、かつ、前記第1チップ搭載領域の下層に、前記第2配線を形成する第2配線配置領域と、前記第2配線を形成しない第2配線非配置領域と、を有し、
    前記第2配線配置領域の隣り合う前記複数の第1配線間の距離は、前記第2配線非配置領域の隣り合う前記複数の第1配線間の距離よりも広いことを特徴とする半導体装置の製造方法。
  6. 請求項5において、
    前記複数の第2配線それぞれの延在方向の延長線上には別の前記第2配線は隣り合って配置されていないことを特徴とする半導体装置の製造方法。
  7. 請求項1において、
    前記複数の第2配線の一部は、屈曲部を有していることを特徴とする半導体装置の製造方法。
  8. 請求項1において、
    前記複数の第2配線の一部は、それぞれ前記第1チップ搭載領域の前記短辺に向かって延在していることを特徴とする半導体装置の製造方法。
  9. 請求項1において、
    前記複数の第2配線は、平面視において、前記第1チップ搭載領域内に配置され、前記第1チップ搭載領域の外側までは延在していないことを特徴とする半導体装置の製造方法。
  10. 請求項1において、
    前記(c)工程では、
    前記第1半導体チップの前記第1裏面と前記配線基板の前記第1チップ搭載領域が対向するように前記第1半導体チップを搭載することを特徴とする半導体装置の製造方法。
  11. 請求項1において、
    前記(b)工程では、前記第1接着材配置領域の複数箇所に前記第1接着材を配置することを特徴とする半導体装置の製造方法。
  12. 請求項1において、
    前記(a)工程で準備する前記配線基板は、平面形状が長方形から成り、かつ、前記コア層の前記上面側に配置される第2チップ搭載領域を有し、
    前記第2チップ搭載領域の有する四辺のうちの一つの長辺は、前記第1チップ搭載領域の有する四辺のうちの一つの長辺と対向するように並べて配置され、
    さらに、
    (d)前記第2チップ搭載領域上に第2接着材を配置する工程と、
    (e)平面形状が長方形から成り、第2表面、前記第2表面に形成された複数の第2電極パッド、前記第2表面とは反対側の第2裏面を有する第2半導体チップを、前記第2接着材を介して前記配線基板の前記第2チップ搭載領域上に搭載する工程と、
    を有し、
    前記(c)工程は、前記(e)工程の後で行うことを特徴とする半導体装置の製造方法。
  13. 請求項12において、
    前記(a)工程で準備する前記配線基板は、前記第2チップ搭載領域の下層に、前記複数の第1および第2配線が形成され、
    前記(d)工程では、前記第2チップ搭載領域の有する四辺のうち、対向する短辺それぞれの中央を結ぶ第2中央線上に配置され、かつ、前記第2中央線に沿って延びる第2接着材配置領域に前記第2接着材を配置し、
    前記(e)工程は、前記(d)工程で配置した前記第2接着材を、前記第2接着材配置領域の周囲に広げる工程を含み、
    前記第2チップ搭載領域の下層に配置された前記複数の第2配線のそれぞれは、前記(e)工程において、前記第接着材が広がる方向に沿って延在していることを特徴とする半導体装置の製造方法
  14. 以下の工程を含むことを特徴とする半導体装置の製造方法:
    (a)上面および前記上面とは反対側の下面を有するコア層と、前記コア層の前記上面に形成された複数の第1および第2配線と、前記コア層の前記上面に形成され、かつ前記複数の第1配線と電気的に接続された複数のボンディングリードと、前記複数の第1および第2配線を覆い、かつ前記複数のボンディングリードを露出するように、前記コア層の前記上面に形成された上面側絶縁膜と、前記コア層の前記下面に形成され、かつ前記複数のボンディングリードとそれぞれ電気的に接続された複数のランドと、前記複数のランドを露出するように、前記コア層の前記下面に形成された下面側絶縁膜と、を備えた配線基板を準備する工程;
    (b)前記コア層の前記上面側に設けられ、かつ、平面形状が四角形から成るチップ搭載領域内の接着材配置領域に、流動性を有する接着材を配置する工程;
    (c)平面形状が四角形から成り、表面、前記表面に形成された複数の電極パッド、前記表面とは反対側の裏面を有する半導体チップを、前記接着材を介して前記配線基板の前記チップ搭載領域上に搭載し、前記接着材配置領域の周囲に前記接着材を広げる工程;
    ここで、
    前記チップ搭載領域は、前記複数の第1および第2配線を有しており、
    前記(b)工程では、前記チップ搭載領域において、前記チップ搭載領域の各角部を結ぶ二本の対角線上に配置される前記接着材配置領域に前記接着材を配置し、
    前記複数の第2配線のそれぞれは、前記チップ搭載領域の有する四辺のうち、前記接着材配置領域から最も近い辺に向かって延在していることを特徴とする半導体装置の製造方法。
JP2010193161A 2010-08-31 2010-08-31 半導体装置の製造方法 Active JP5503466B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2010193161A JP5503466B2 (ja) 2010-08-31 2010-08-31 半導体装置の製造方法

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
JP2010193161A JP5503466B2 (ja) 2010-08-31 2010-08-31 半導体装置の製造方法
CN201110208148.0A CN102386112B (zh) 2010-08-31 2011-07-20 半导体器件的制造方法
US13/196,171 US8574963B2 (en) 2010-08-31 2011-08-02 Method of manufacturing semiconductor device
KR1020110087423A KR101811063B1 (ko) 2010-08-31 2011-08-30 반도체 장치의 제조 방법
TW100131360A TWI525719B (zh) 2010-08-31 2011-08-31 Manufacturing method of semiconductor device

Publications (3)

Publication Number Publication Date
JP2012054264A JP2012054264A (ja) 2012-03-15
JP2012054264A5 JP2012054264A5 (ja) 2013-06-06
JP5503466B2 true JP5503466B2 (ja) 2014-05-28

Family

ID=45697801

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2010193161A Active JP5503466B2 (ja) 2010-08-31 2010-08-31 半導体装置の製造方法

Country Status (5)

Country Link
US (1) US8574963B2 (ja)
JP (1) JP5503466B2 (ja)
KR (1) KR101811063B1 (ja)
CN (1) CN102386112B (ja)
TW (1) TWI525719B (ja)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5618873B2 (ja) * 2011-03-15 2014-11-05 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP6118652B2 (ja) * 2013-02-22 2017-04-19 ルネサスエレクトロニクス株式会社 半導体チップ及び半導体装置
JP6029756B2 (ja) * 2013-07-10 2016-11-24 三菱電機株式会社 Semiconductor device and manufacturing method thereof
KR102079795B1 (ko) * 2013-07-19 2020-02-21 휴렛-팩커드 디벨롭먼트 컴퍼니, 엘.피. 화상형성장치 및 칩
TWI673799B (zh) * 2015-02-13 2019-10-01 台灣東電化股份有限公司 封模樹脂型模組的封裝結構及其封裝方法
KR20170016047A (ko) * 2015-08-03 2017-02-13 에스케이하이닉스 주식회사 플래나 스택된 반도체칩들을 포함하는 반도체 패키지
US20190139788A1 (en) * 2017-11-03 2019-05-09 Applied Materials, Inc. Apparatus and methods for packaging semiconductor dies

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3619773B2 (ja) 2000-12-20 2005-02-16 株式会社ルネサステクノロジ 半導体装置の製造方法
JP4963148B2 (ja) * 2001-09-18 2012-06-27 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP4372434B2 (ja) * 2003-02-24 2009-11-25 株式会社ルネサステクノロジ 半導体装置及びその製造方法
JP3798003B2 (ja) * 2004-02-05 2006-07-19 宮崎沖電気株式会社 ダイスボンド装置及びダイスボンド方法
JP2006032872A (ja) * 2004-07-22 2006-02-02 Sony Corp 回路基板及び半導体装置
JP4514538B2 (ja) * 2004-07-23 2010-07-28 三洋電機株式会社 回路装置およびその製造方法
WO2007043152A1 (ja) * 2005-10-06 2007-04-19 Fujitsu Limited 半導体装置及びその製造方法
JP2008218848A (ja) 2007-03-07 2008-09-18 Renesas Technology Corp 半導体装置および半導体装置の製造方法

Also Published As

Publication number Publication date
JP2012054264A (ja) 2012-03-15
US20120052628A1 (en) 2012-03-01
KR20120021278A (ko) 2012-03-08
CN102386112A (zh) 2012-03-21
US8574963B2 (en) 2013-11-05
TWI525719B (zh) 2016-03-11
KR101811063B1 (ko) 2017-12-20
TW201209941A (en) 2012-03-01
CN102386112B (zh) 2015-12-16

Similar Documents

Publication Publication Date Title
US9478483B2 (en) Semiconductor device having a chip mounting portion on which a separated plated layer is disposed
US8513059B2 (en) Pre-molded clip structure
TWI458057B (zh) Semiconductor device and manufacturing method thereof
US6960827B2 (en) Semiconductor device and manufacturing method thereof
CN1271712C (zh) 具有从密封树脂暴露出来的散热器的半导体器件
KR100868419B1 (ko) 반도체장치 및 그 제조방법
TW558818B (en) Semiconductor device and its manufacturing method
US7820486B2 (en) Method of fabricating a semiconductor device having a heat sink with an exposed surface
KR100384260B1 (ko) 반도체장치 및 그 제조방법
US7682877B2 (en) Substrate based unmolded package
US8232634B2 (en) Semiconductor device having a pin mounted heat sink
CN100378934C (zh) 倒装芯片四方扁平无引脚封装方法
US8786102B2 (en) Semiconductor device and method of manufacturing the same
KR100470897B1 (ko) 듀얼 다이 패키지 제조 방법
US7880310B2 (en) Direct device attachment on dual-mode wirebond die
US9024423B2 (en) Semiconductor device for a DC-DC converter
JP5570799B2 (ja) 半導体装置及びその製造方法
US8541261B2 (en) Method for manufacturing a package-on-package type semiconductor device
TWI450373B (zh) 雙側冷卻整合功率裝置封裝及模組,以及製造方法
US8389339B2 (en) Method of manufacturing semiconductor device
KR100771936B1 (ko) 반도체장치 및 그 제조방법
US7081678B2 (en) Multi-chip package combining wire-bonding and flip-chip configuration
US8481368B2 (en) Semiconductor package of a flipped MOSFET and its manufacturing method
JP5141076B2 (ja) 半導体装置
US7816183B2 (en) Method of making a multi-layered semiconductor device

Legal Events

Date Code Title Description
A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20130419

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20130419

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20131125

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20131203

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20140130

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20140218

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20140314

R150 Certificate of patent or registration of utility model

Ref document number: 5503466

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350